KR980006407A - 에스램 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 3개의 MOS트랜지스터만으로 단위셀을 구성한 에스램 및 그 제조방법을 개시한다. 이 에스램은 하나의 단위셀이 1개의 액세스 NMOS트랜지스터와 1개의 풀-업 NMOS트랜지스터, 그리고 1개의 풀-다운 PMOS트랜지스터를 포함하며, 상기 액세스 NMOS트랜지스터는 게이트 전극이 워드 라인에 접속되고, 드레인 전극이 비트라인에 접속되며, 소오스 전극이 상기 풀업 NMOS트랜지스터에 소오스 전극과 게이트 전극에 접속되는 동시에 상기 풀다운 PMOS트랜지스터의 드레인 전극과 게이트 전극에 접속되고, 상기 풀업 NMOS트랜지스터는 드레인 전극이 일정한 전원 라인과 접속되며, 소오스 전극이 접지전원 Vss에 접속된다.

Description

에스램 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시 예에 따른 풀 씨모스 에스렘 셀을 구현하기 위한 평면도.

Claims (3)

  1. 하나의 단위셀이 1개의 액세스 NMOS트랜지스터와 1개의 풀-업 NMOS트랜지스터, 그리고 1개의 풀-다운 PMOS트랜지스터를 포함하며, 상기 액세스 NMOS트랜지스터는 게이트 전극이 워드 라인에 접속되고, 드레인 전극이 비트라인에 접속되며, 소오스 전극이 상기 풀업 NMOS트랜지스터의 소오스 전극과 게이트 전극에 접속되는 동시에 상기 풀다운 PMOS트랜지스터의 드레인 전극과 게이트 전극에 접속되고, 상기 풀업 NMOS트랜지스터는 드레인 전극이 일정한 전원 라인과 접속되며, 상기 풀다운 PMOS트렌지스터에 소오스 전극이 접지전원 Vss에 접속되는 것을 특징으로 하는 에스램.
  2. 제1항에 있어서, 상기 풀-업 NMOS트랜지스터의 드레인 전극에 인가되는 전위는 비트라인에 인가되는 전위보다 풀-업 트랜지스터의 분기전압 이상으로 큰 것을 특징으로 하는 에스램.
  3. 반도체 기판의 단위셀로 예정된 영역에 N웰과 P웰을 각각 형성하는 단계; 소자 분리 절연막을 형성하는 단계; 형성된 P웰에 두 개의 N형 트랜지스터를 소오스를 공유하도록 형성하고, N웰에는 P형의 하나의 트랜지스터를 형성하는 단계; 전면에 층간 절연막을 형성하는 단계; 소오스, 드레인 및 게이트 전극 영역 상에 형성된 절연막의 소정 부분을 노출시키고 전도물질을 매립하여 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램의 제조방법.
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