KR100319895B1 - 완전 씨모스 에스램 셀 - Google Patents

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KR100319895B1 KR1019990054789A KR19990054789A KR100319895B1 KR 100319895 B1 KR100319895 B1 KR 100319895B1 KR 1019990054789 A KR1019990054789 A KR 1019990054789A KR 19990054789 A KR19990054789 A KR 19990054789A KR 100319895 B1 KR100319895 B1 KR 100319895B1
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Abstract

완전 씨모스 에스램 셀이 제공된다. 이 에스램 셀은 반도체기판에 서로 평행하게 형성된 제1 및 제2 활성영역과, 제1 활성영역 및 제2 활성영역 사이의 반도체기판에 제1 활성영역과 평행하게 형성된 제3 활성영역과, 제3 활성영역 및 제2 활성영역 사이의 반도체기판에 제2 활성영역과 평행하게 형성된 제4 활성영역과, 제1 및 제2 활성영역을 가로지르는 워드라인과, 제1 활성영역 및 제3 활성영역을 가로지르는 제1 공통 도전 전극과, 제2 활성영역 및 제4 활성영역을 가로지르는 제2 공통 도전 전극을 포함한다.

Description

완전 씨모스 에스램 셀{Full CMOS SRAM cell}
본 발명은 반도체소자에 관한 것으로, 특히 완전 씨모스 에스램 셀에 관한 것이다.
반도체 기억소자들 중에 에스램은 디램에 비하여 전력소모가 낮고 동작속도가 빠른 특징을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬 메모리소자 또는 휴대용 전자제품에 널리 사용되고 있다.
에스램의 메모리 셀은 크게 두 가지로 분류된다. 그 하나는 고저항을 부하소자로 채택하는 고저항 셀(high load resistor cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 셀이다.
씨모스 셀은 다시 두 가지로 분류된다. 그 하나는 박막 트랜지스터를 부하소자로 채택하는 박막 트랜지스터 셀이고, 다른 하나는 벌크 트랜지스터를 부하소자로 채택하는 완전 씨모스 셀이다.
도 1은 일반적인 씨모스 에스램 셀의 등가회로도이다.
도 1을 참조하면, 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터(a pair of driver transistor; TD1, TD2), 한 쌍의 전송 트랜지스터(a pair of transfer transistor; TA1, TA2) 및 한 쌍의 부하 트랜지스터(a pair of load transistor; TL1, TL2)로 구성된다. 여기서, 상기 한 쌍의 구동 트랜지스터(TD1, TD2) 및 한 쌍의 전송 트랜지스터(TA1, TA2)는 모두 NMOS 트랜지스터로 형성하는 반면에, 한 쌍의 부하 트랜지스터(TL1, TL2)는 모두 PMOS 트랜지스터로 형성한다.
제1 구동 트랜지스터(TD1)과 제1 전송 트랜지스터(TA1)는 서로 직렬 연결된다. 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지라인(Vss)과 연결되고, 제1 전송 트랜지스터(TA1)의 드레인 영역은 제1 비트라인(BL)과 연결된다. 이와 마찬가지로, 제2 구동 트랜지스터(TD2)과 제2 전송 트랜지스터(TA2) 역시 서로 직렬 연결된다. 그리고, 제2 구동 트랜지스터(TD2)의 소오스 영역은 접지라인(Vss)과연결되고, 제2 전송 트랜지스터(TA2)의 드레인 영역은 제2 비트라인(/BL)과 연결된다. 제1 및 제2 비트라인(BL, /BL)은 서로 반대의 정보를 유지한다.
한편, 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제1 구동 트랜지스터(TD1)의 드레인 영역, 즉 제1 노드(N1)와 접속된다. 이와 마찬가지로, 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역, 즉 제2 노드(N2)와 접속된다. 상기 제1 구동 트랜지스터의 게이트 전극 및 제1 부하 트랜지스터의 게이트 전극은 모두 제2 노드(N2)와 접속되고, 제2 구동 트랜지스터의 게이트 전극 및 제2 부하 트랜지스터의 게이트 전극은 모두 제1 노드(N1)와 접속된다. 또한, 제1 및 제2 전송 트랜지스터(TA1, TA2)의 게이트 전극은 워드라인(WL)과 접속된다.
상술한 씨모스 셀은 부하저항 셀에 비하여 낮은 대기전류를 보임과 아울러 큰 노이즈 마진을 보인다. 따라서, 낮은 전원전압이 요구되는 고성능 에스램소자에 널리 채택되고 있다.
도 1에 보여진 씨모스 에스램 셀의 등가회로는 여러가지의 형태로 반도체기판에 구현될 수 있다.
도 2는 도 1에 보여진 씨모스 에스램 셀의 등가회로를 반도체기판에 구현하기 위한 종래의 에스램 셀 레이아웃도로서, M. Ishida 등에 의해 발표된 논문에 개시된 여러가지의 에스램 셀 레이아웃도들중 하나이다(M. Ishida et al., IEDM 98, pp. 201-204). 또한, M. Ishida 등은 미국특허 제5,654,915호에 개시된 발명과 동일한 셀 레이아웃도에 대해서도 언급하고 있다.
도 2를 참조하면, 반도체기판의 소정영역에 N웰 영역(21)이 형성되고, 상기 N웰 영역(21) 주변의 P웰 영역에 'U'자 형태의 제1 활성영역(23a)이 배치된다. 상기 N웰 영역(21) 내에 x축과 평행한 제2 활성영역(23b)이 배치된다. 상기 제1 활성영역(23a)을 가로지르도록 워드라인(25w)이 배치된다. 상기 워드라인(25w)은 x축과 평행하도록 배치되고, 제1 활성영역(23a)의 두 영역을 가로지른다. 상기 제1 활성영역(23a) 및 제2 활성영역(23b)을 가로지르는 제1 공통게이트 전극(25a)은 y축과 평행하도록 배치된다. 또한, 제1 및 제2 활성영역(23b)을 가로지르는 제2 공통게이트 전극(25b) 역시 y축과 평행하게 배치된다. 이에 따라, 제1 활성영역(23a)에 워드라인(25w), 제1 공통게이트 전극(25a) 및 제2 공통게이트 전극(25b)이 게이트 전극 역할을 하는 한 쌍의 전송 트랜지스터(TA1, TA2) 및 한 쌍의 구동 트랜지스터(TD1, TD2)가 형성된다. 이와 마찬가지로, 제2 활성영역(23b)에 제1 공통게이트 전극(25a) 및 제2 공통게이트 전극(25b)이 게이트 전극 역할을 하는 한 쌍의 부하 트랜지스터(TL1, TL2)가 형성된다. 결과적으로, 제1 구동 트랜지스터(TD1) 및 제1 부하 트랜지스터(TL1)는 제1 인버터를 구성하고, 제2 구동 트랜지스터(TD2) 및 제2 부하 트랜지스터(TL2)는 제2 인버터를 구성한다.
제2 구동 트랜지스터(TD2)의 드레인 영역(제2 구동 트랜지스터 및 제2 전송 트랜지스터가 공유하는 활성영역), 제2 부하 트랜지스터(TL2)의 드레인 영역 및 제1 공통게이트 전극(25a) 상에 이들을 노출시키기 위한 제1 노드 콘택(27a)이 배치되고, 제1 구동 트랜지스터(TD1)의 드레인 영역(제1 구동 트랜지스터 및 제1 전송 트랜지스터가 공유하는 활성영역), 제1 부하 트랜지스터(TL1)의 드레인 영역 및 제2 공통게이트 전극(25b) 상에 이들을 노출시키기 위한 제2 노드 콘택(27b)이 배치된다. 또한, 상기 제1 공통게이트 전극(25a) 및 제2 공통게이트 전극(25b) 사이의 제1 활성영역(제1 및 제2 구동 트랜지스터의 공통 소오스 영역) 상에 이를 노출시키기 위한 접지 콘택(28s)이 배치되고, 상기 제1 공통게이트 전극(25a) 및 제2 공통게이트 전극(25b) 사이의 제2 활성영역(제1 및 제2 부하 트랜지스터의 공통 소오스 영역) 상에 이를 노출시키기 위한 전원 콘택(28c)이 배치된다. 이에 더하여, 상기 워드라인(25w)과 인접하는 제1 활성영역(23a)에 이를 노출시키기 위한 제1 및 제2 비트라인 콘택(29a, 29b)이 배치된다.
도 2에 보여진 종래의 완전 씨모스 에스램 셀은 사진 공정시 오정렬에 대하여 매우 민감할 수 있다. 또한, 도 2의 에스램 셀은 노드 콘택에서 누설전류가 발생하기 쉬운 문제점을 갖는다. 도 3은 도 2의 레이아웃도가 반도체기판에 전사된(projected) 실제의 패턴들의 평면도이다.
도 3을 참조하면, 사진공정을 거쳐서 형성된 실제의 활성영역들(23a', 23b')의 코너 부분들은 둥근 형태로 변형된다. 특히, 도 2의 제1 활성영역(23a)은 90°로 구부러진 2개의 굽은 영역(C, C')을 갖는다. 따라서, 상기 굽은 영역들(C, C') 주변의 반도체기판에 결정결함(crystalline defect)이 발생하기가 쉽다. 이는, 활성영역을 형성하는 도중에, 굽은 영역에 스트레스 또는 식각 손상이 집중적으로 가해지기 때문이다. 다시 말해서, 활성영역을 한정하는 소자분리막을 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 공정으로 형성할 때 패드 질화막의스트레스 또는 트렌치 식각 손상이 굽은 영역들(C, C')에 집중되어, 반도체기판에 결정결함이 생성되기가 쉽기 때문이다. 이에 따라, 후속공정에서 상기 굽은 영역들(C, C')에 각각 제1 및 제2 노드 콘택(도 2의 27a 및 27b)이 형성되면, 각 노드 콘택을 통하여 흐르는 누설전류가 증가한다.
한편, 상기 실제의 활성영역들(23a', 23b')이 형성된 반도체기판 상에 도 2의 제1 및 제2 공통게이트 전극(25a, 25b)과 워드라인(25w)이 그려진 포토마스크를 사용하여 실제의 제1 및 제2 공통게이트 전극(25a', 25b') 및 실제의 워드라인(25w')을 형성한다. 이때, 점선으로 도시한 바와 같이 제1 및 제2 공통게이트 전극(25a', 25b')들이 x축을 따라 오정렬된 경우에, 제1 구동 트랜지스터(TD1) 및 제2 구동 트랜지스터(TD2)는 서로 다른 채널폭을 갖는다. 또한, 제1 부하 트랜지스터(TL1) 및 제2 부하 트랜지스터(TL2) 역시 서로 다른 채널폭을 갖는다. 이에 따라, 에스램 셀이 비대칭 특성을 보이므로 셀의 안정성(cell stability)이 저하된다.
상기한 바와 같이 종래기술에 따르면, 활성영역의 굽은 영역에 노드 콘택이 형성되므로 노드 콘택의 누설전류 특성이 저하된다. 또한, 게이트 패턴들을 형성하기 위한 사진공정시 오정렬이 발생하는 경우에 셀의 안정성이 저하된다. 이에 더하여, 하나의 셀 내에서 워드라인과 수직한 방향으로 배치되는 비트라인의 길이를 감소시키기가 어렵다. 에스램의 동작속도, 예컨대 억세스 타임(access time)은 워드라인의 저항 및 기생 커패시턴스에 기인하는 지연시간(delay time)보다 비트라인의 저항 및 기생 커패시턴스에 기인하는 지연시간에 더욱 지배적이다. 따라서, 하나의셀 내에서 비트라인의 길이를 최소화시키는 것이 에스램의 억세스 타임을 감소시키는 데 매우 효율적이다.
본 발명의 목적은 직선 형태의 활성영역을 갖고 비트라인의 길이를 최소화시킬 수 있는 완전 씨모스 에스램 셀을 제공하는 데 있다.
본 발명의 다른 목적은 셀 안정성을 증대시키고 노드 콘택의 누설전류 특성을 개선시킬 수 있는 완전 씨모스 에스램 셀을 제공하는 데 있다.
도 1은 일반적인 씨모스 에스램 셀의 등가회로도이다.
도 2는 종래의 완전 씨모스 에스램 셀의 레이아웃도이다.
도 3은 도 2의 완전 씨모스 에스램 셀의 실제의 패턴들을 도시한 평면도이다.
도 4 내지 도 8은 본 발명에 따른 완전 씨모스 에스램 셀의 구조를 설명하기 위한 평면도들이다.
도 9a 내지 도 13a는 도 4 내지 도 8의 AA'에 따른 완전 씨모스 에스램 셀의 제조방법을 설명하기 위한 단면도들이다.
도 9b 내지 도 13b는 도 4 내지 도 8의 BB'에 따른 완전 씨모스 에스램 셀의 제조방법을 설명하기 위한 단면도들이다.
상기 목적들을 달성하기 위하여 본 발명은 반도체기판에 서로 평행하게 형성된 제1 및 제2 활성영역과, 제1 활성영역 및 상기 제2 활성영역 사이의 반도체기판에 제1 활성영역과 평행하게 형성된 제3 활성영역과, 제3 활성영역 및 제2 활성영역 사이의 반도체기판에 제3 활성영역과 평행하게 형성된 제4 활성영역과, 제1 및 제2 활성영역을 가로지르는 워드라인과, 제1 활성영역 및 제3 활성영역을 가로지르고 워드라인과 평행한 제1 공통 도전 전극과, 제2 활성영역 및 제4 활성영역을 가로지르고 워드라인과 평행한 제2 공통 도전 전극을 포함한다. 여기서, 상기 제1 내지 제4 활성영역들은 모두 직선형태를 갖는다.
상기 제1 및 제2 활성영역은 제1 도전형의 반도체기판, 예컨대 p형의 반도체기판에 형성되는 것이 바람직하고, 상기 제3 및 제4 활성영역은 제2 도전형의 반도체기판, 예컨대 n형의 반도체기판에 형성되는 것이 바람직하다. 또한, 상기 p형의 반도체기판은 p웰 영역일 수도 있고, 상기 n형의 반도체기판은 n웰 영역일 수도 있다. 결과적으로, 상기 제1 활성영역에 상기 워드라인을 게이트 전극으로 사용하는 제1 전송 트랜지스터와 상기 제1 공통 도전 전극을 게이트 전극으로 사용하는 제1 구동 트랜지스터가 직렬로 형성된다. 이와 마찬가지로, 상기 제2 활성영역에는 상기 워드라인을 게이트 전극으로 사용하는 제2 전송 트랜지스터와 상기 제2 공통 도전 전극을 게이트 전극으로 사용하는 제2 구동 트랜지스터가 직렬로 형성된다. 상기 제1 및 제2 구동 트랜지스터 및 상기 제1 및 제2 전송 트랜지스터들은 모두 NMOS 트랜지스터들인 것이 바람직하다. 또한, 상기 제3 활성영역에는 상기 제1 공통 도전 전극을 게이트 전극으로 사용하는 제1 부하 트랜지스터가 형성되고, 상기 제4 활성영역에는 상기 제2 공통 도전 전극을 게이트 전극으로 사용하는 제2 부하 트랜지스터가 형성된다. 상기 제1 및 제2 부하 트랜지스터들은 모두 PMOS 트랜지스터들인 것이 바람직하다.
상기 워드라인 및 상기 제1 공통 도전 전극 사이의 제1 활성영역에는 제1 구동 트랜지스터의 드레인 영역이 형성되고, 상기 워드라인 및 상기 제1 공통 도전 전극 사이의 제2 활성영역에는 제1 부하 트랜지스터의 드레인 영역이 형성된다. 상기 제1 구동 트랜지스터의 드레인 영역은 제1 노드 패드를 통하여 상기 제1 부하 트랜지스터의 드레인 영역과 전기적으로 연결된다. 또한, 상기 워드라인 및 상기 제2 공통 도전 전극 사이의 제2 활성영역에는 제2 구동 트랜지스터의 드레인 영역이 형성되고, 상기 워드라인 및 상기 제2 공통 도전 전극 사이의 제4 활성영역에는 제2 부하 트랜지스터의 드레인 영역이 형성된다. 상기 제2 구동 트랜지스터의 드레인 영역은 제2 노드 패드를 통하여 상기 제2 부하 트랜지스터의 드레인 영역과 전기적으로 연결된다. 이에 더하여, 상기 제1 노드 패드는 상기 제2 공통 도전 전극과 제2 국부배선을 통하여 전기적으로 연결되고, 상기 제2 노드패드는 상기 제1 공통 도전 전극과 제1 국부배선을 통하여 전기적으로 연결된다. 이에 따라, 상기 제1 및 제2 구동 트랜지스터와 상기 제1 및 제2 부하 트랜지스터는 하나의 래치회로(latch circuit)를 구성한다.
본 발명은 제1 구동 트랜지스터의 소오스 영역과 전기적으로 연결된 제1 접지선 및 제2 구동 트랜지스터의 소오스 영역과 전기적으로 연결된 제2 접지선을 더 구비한다. 상기 제1 및 제2 접지선은 서로 평행하며, 상기 워드라인을 가로지른다. 제1 접지선 및 제1 구동 트랜지스터의 소오스 영역 사이에 제1 접지선 패드를 더 구비할 수도 있다. 이와 마찬가지로, 제2 접지선 및 제2 구동 트랜지스터의 소오스 영역 사이에 제2 접지선 패드를 더 구비할 수도 있다.
또한, 본 발명은 상기 제1 및 제2 부하 트랜지스터의 소오스 영역들과 전기적으로 연결된 전원선을 더 구비한다. 상기 전원선은 상기 제1 및 제2 접지선들 사이에 배치되고, 상기 워드라인을 가로지른다. 상기 전원선 및 상기 제1 및 제2 부하 트랜지스터의 소오스 영역들 사이에 전원선 패드를 더 구비할 수도 있다.
이에 더하여, 본 발명은 서로 평행한 제1 및 제2 비트라인을 더 구비한다. 상기 제1 및 제2 비트라인은 워드라인을 가로지르며, 제1 전송 트랜지스터의 드레인 영역 및 제2 전송 트랜지스터의 드레인 영역과 각각 전기적으로 연결된다. 상기 제1 비트라인 및 상기 제1 전송 트랜지스터의 드레인 영역 사이에 제1 비트라인 패드를 더 구비할 수도 있다. 이와 마찬가지로, 상기 제2 비트라인 및 상기 제2 전송트랜지스터의 드레인 영역 사이에 제2 비트라인 패드를 더 구비할 수도 있다.
본 발명에 따르면, 제1 내지 제4 활성영역이 서로 평행하게 배열되고, 각각은 직선형태를 갖는다. 따라서, 반도체기판에 각 활성영역들을 형성하기 위한 소자분리 공정을 실시하는 동안 각 활성영역들의 가장자리에 가해지는 물리적인 스트레스 또는 식각 손상 등을 최소화시킬 수 있다. 결과적으로, 제1 노드패드와 전기적으로 연결되는 제1 및 제3 활성영역들의 접합 누설전류 및 제2 노드패드와 전기적으로 연결되는 제2 및 제4 활성영역들의 접합 누설전류를 현저히 감소시킬 수 있다. 또한, 제1 및 제2 공통 도전 전극들이 제1 내지 제4 활성영역들에 대하여 오정렬될지라도, 제1 및 제2 구동 트랜지스터들의 채널폭의 변화량은 종래기술에 비하여 현저히 감소된다. 따라서, 셀의 안정성을 향상시킬 수 있다. 이에 더하여, 본 발명에 따르면, 워드라인의 길이에 비하여 짧은 비트라인을 갖는 에스램 셀을 구현하는 것이 가능하다. 따라서, 비트라인의 저항 및 기생 커패시턴스에 기인하는 신호의 지연시간을 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면들 상에서 동일한 부호 또는 동일한 번호는 동일한 요소를 지칭한다.
먼저, 도 4 내지 도 8을 참조하여 본 발명에 따른 완전 씨모스 에스램 셀의구조를 설명하기로 한다.
도 4를 참조하면, 반도체기판에 서로 평행한 제1 및 제2 활성영역(102, 103)이 형성되고, 상기 제1 및 제2 활성영역(102, 103)들 사이에 서로 평행한 제3 및 제4 활성영역(104, 105)이 형성된다. 상기 제3 활성영역(104)은 제1 활성영역(102)과 이웃하도록 배열되고, 제4 활성영역(105)은 제3 활성영역(104) 및 제2 활성영역(103) 사이에 배열된다. 결과적으로, 상기 제1 내지 제4 활성영역들(102, 103, 104, 105)은 서로 평행하며, 각각은 일직선 형태를 갖는다. 상기 제1 및 제2 활성영역(102, 103)은 제1 도전형의 웰 영역(101), 바람직하게는 p웰 영역에 형성하고, 제3 및 제4 활성영역(104, 105)은 제2 도전형의 웰 영역, 바람직하게는 n웰 영역에 형성한다. 상기 제1 도전형의 웰 영역(101) 및 제2 도전형의 웰 영역은 각각 제1 도전형의 반도체기판 및 제2 도전형의 반도체기판에 해당할 수도 있다.
도 5를 참조하면, 워드라인(60)이 제1 활성영역(102) 및 제2 활성영역(103)을 가로지른다. 상기 제3 및 제4 활성영역(104, 105)은 제1 및 제2 활성영역(102, 103)보다 짧게 형성하여 워드라인(60)이 제3 및 제4 활성영역(104, 105)과 완전히 교차하지 않도록 하는 것이 바람직하다. 상기 제1 활성영역(102)에는 소오스/드레인 영역(50, 51) 및 게이트 전극(8)으로 구성되는 제1 전송 트랜지스터(TA1)가 형성되고, 상기 제2 활성영역(103)에는 소오스/드레인 영역(55, 56) 및 게이트 전극(10)으로 구성되는 제2 전송 트랜지스터(TA2)가 형성된다. 여기서, 상기 게이트 전극들(8, 10)은 워드라인(60)의 일부분에 해당한다. 상기 제1 및 제2 전송 트랜지스터(TA1, TA2)는 모두 NMOS 트랜지스터인 것이 바람직하다.
도 5를 다시 참조하면, 제1 공통도전 전극(70)이 상기 제1 및 제3 활성영역(102, 104)을 가로지른다. 상기 제1 공통도전 전극(70)은 워드라인(60)과 평행하게 배열된다. 이와 마찬가지로, 제2 공통도전 전극(80)이 상기 제2 및 제4 활성영역(103, 105)을 가로지른다. 상기 제2 공통도전 전극(80) 역시 워드라인(60)과 평행하게 배열된다. 상기 제1 공통도전 전극(70)의 일부분으로 이루어진 게이트 전극(12) 및 제1 활성영역(102)에 형성된 소오스/드레인 영역(52, 53)은 제1 구동 트랜지스터(TD1)를 구성하고, 제2 공통도전 전극(80)의 일부분으로 이루어진 게이트 전극(13) 및 제2 활성영역(103)에 형성된 소오스/드레인 영역(58, 59)은 제2 구동 트랜지스터(TD2)를 구성한다. 또한, 상기 제1 공통도전 전극(70)의 일부분으로 이루어진 게이트 전극(15) 및 제3 활성영역(104)에 형성된 소오스/드레인 영역(61, 62)은 제1 부하 트랜지스터(TL1)를 구성하고, 상기 제2 공통도전 전극(80)의 일부분으로 이루어진 게이트 전극(14) 및 제4 활성영역(105)에 형성된 소오스/드레인 영역(64, 65)은 제2 부하 트랜지스터(TL2)를 구성한다. 상기 제1 및 제2 구동 트랜지스터(TD1, TD2)는 모두 NMOS 트랜지스터인 것이 바람직하고, 상기 제1 및 제2 부하 트랜지스터(TL1, TL2)는 모두 PMOS 트랜지스터인 것이 바람직하다.
결과적으로, 일직선 형태의 제1 활성영역(102)에 제1 구동 트랜스터(TD1) 및 제1 전송 트랜지스터(TA1)가 직렬로 배치되고, 일직선 형태의 제2 활성영역(103)에 제2 구동 트랜스터(TD2) 및 제2 전송 트랜지스터(TA2)가 직렬로 배치된다. 상기 제1 구동 트랜지스터(TD1)의 드레인 영역(53) 및 제1 부하 트랜지스터(TL1)의 드레인 영역(62)은 제1 노드(N1)를 구성한다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역(59) 및 제2 부하 트랜지스터(TL2)의 드레인 영역(65)은 제2 노드(N2)를 구성한다. 여기서, 상기 워드라인(60), 제1 공통도전 전극(70) 및 제2 공통도전 전극(80)이 상기 워드라인(60)과 수직한 방향을 따라 오정렬될지라도 제1 및 제2 구동 트랜지스터(TD1, TD2), 제1 및 제2 부하 트랜지스터(TL1, TL2) 그리고 제1 및 제2 전송 트랜지스터(TA1, TA2)의 채널폭은 변화하지 않는다. 이는, 제1 및 제2 활성영역(102, 103)과 제3 및 제4 활성영역(104, 105)들이 모두 일직선 형태이기 때문이다.
도 6을 참조하면, 상기 제1 구동 트랜지스터(TD1)의 소오스 영역 상에 제1 접지선 패드(120)가 배치되고, 제2 구동 트랜지스터(TD2)의 소오스 영역 상에 제2 접지선 패드(126)가 배치된다. 상기 제1 접지선 패드(120)는 제1 접지선 패드콘택홀(107)을 통하여 제1 구동 트랜지스터(TD1)의 소오스 영역과 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 접지선 패드(126)는 제2 접지선 패드콘택홀(114)을 통하여 제2 구동 트랜지스터(TD2)의 소오스 영역과 전기적으로 연결된다.
상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 부하 트랜지스터(TL1)의 드레인 영역은 제1 노드패드(123)를 통하여 서로 전기적으로 연결된다. 상기 제1 노드패드(123)의 일 단은 제1 노드패드 콘택홀(109)을 통하여 제1 구동 트랜지스터(TD1)의 드레인 영역과 전기적으로 연결되고, 제1 노드패드(123)의 타 단은 제1 노드패드 콘택홀(111)을 통하여 제1 부하 트랜지스터(TL1)의 드레인 영역과 전기적으로 연결된다. 또한, 제2 구동 트랜지스터(TD2)의 드레인 영역 및 제2 부하 트랜지스터(TL2)의 드레인 영역은 제2 노드패드(124)를 통하여 서로 전기적으로 연결된다. 상기 제2 노드패드(124)의 일 단은 제2 노드패드 콘택홀(113)을 통하여 제2 구동 트랜지스터(TD2)의 드레인 영역과 전기적으로 연결되고, 제2 노드패드(124)의 타 단은 제2 노드패드 콘택홀(116)을 통하여 제2 부하 트랜지스터(TL2)의 드레인 영역과 전기적으로 연결된다.
또한, 하나의 전원선 패드(122)는 상기 제1 및 제2 부하 트랜지스터(TL1, TL2)의 소오스 영역들과 접촉한다. 상기 제1 부하 트랜지스터(TL1)의 소오스 영역은 제1 전원선 패드콘택홀(110)을 통하여 상기 하나의 전원선 패드(122)와 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역은 제2 전원선 패드콘택홀(112)을 통하여 상기 하나의 전원선 패드(122)와 전기적으로 연결된다.
이에 더하여, 상기 제1 전송 트랜지스터(TA1)의 드레인 영역 및 제2 전송 트랜지스터(TA2)의 드레인 영역 상에 각각 제1 비트라인 패드(121) 및 제2 비트라인 패드(125)가 배치된다. 상기 제1 비트라인 패드(121)는 제1 전송 트랜지스터(TA1)의 드레인 영역을 노출시키는 제1 비트라인 패드 콘택홀(108)을 통하여 제1 전송 트랜지스터(TA1)의 드레인 영역과 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 비트라인 패드(125)는 제2 전송 트랜지스터(TA2)의 드레인 영역을 노출시키는 제2 비트라인 패드 콘택홀(115)을 통하여 제2 전송 트랜지스터(TA2)의 드레인 영역과 전기적으로 연결된다.
도 7을 참조하면, 상기 제1 공통도전 전극(70)은 제1 국부배선(138)을 통하여 상기 제2 노드패드(124)와 서로 전기적으로 연결되고, 상기 제2 공통도전전극(80)은 제2 국부배선(139)을 통하여 상기 제1 노드패드(123)와 서로 전기적으로 연결된다. 상기 제1 국부배선(138)의 일 단은 제1 국부배선 콘택홀(131)을 통하여 상기 제1 공통도전 전극(70)과 접촉하고, 상기 제1 국부배선(138)의 타 단은 제1 국부배선 콘택홀(132)을 통하여 상기 제2 노드패드(124)와 접촉한다. 이와 마찬가지로, 상기 제2 국부배선(139)의 일 단은 제2 국부배선 콘택홀(133)을 통하여 상기 제2 공통도전 전극(80)과 접촉하고, 상기 제2 국부배선(139)의 타 단은 제2 국부배선 콘택홀(134)을 통하여 상기 제1 노드패드(123)와 접촉한다.
또한, 상기 제1 접지선 패드(120)는 상기 워드라인(60)을 가로지르는 제1 접지선(136)과 전기적으로 연결되고, 상기 제2 접지선 패드(126)는 상기 워드라인(60)을 가로지르는 제2 접지선(137)과 전기적으로 연결된다. 상기 제1 접지선(136)은 상기 제1 접지선 패드(120)를 노출시키는 제1 접지선 콘택홀(130)을 통하여 제1 접지선 패드(120)와 접촉한다. 이와 마찬가지로, 상기 제2 접지선(137)은 상기 제2 접지선 패드(126)를 노출시키는 제2 접지선 콘택홀(135)을 통하여 제2 접지선 패드(126)와 접촉한다.
도 8을 참조하면, 상기 전원선 패드(122)는 상기 워드라인(60)을 가로지르는 전원선(148)과 전기적으로 연결된다. 상기 전원선(148)은 상기 전원선 패드(122)를 노출시키는 전원선 콘택홀(143)을 통하여 전원선 패드(122)와 접촉한다. 또한, 상기 제1 비트라인 패드(121)는 상기 워드라인(60)을 가로지르는 제1 비트라인(145)과 전기적으로 연결되고, 상기 제2 비트라인 패드(125)는 상기 워드라인(60)을 가로지르는 제2 비트라인(146)과 전기적으로 연결된다. 상기 제1 비트라인(145)은 상기 제1 비트라인 패드(121)를 노출시키는 제1 비트라인 콘택홀(140)을 통하여 제1 비트라인 패드(121)와 접촉하고, 상기 제2 비트라인(146)은 상기 제2 비트라인 패드(125)를 노출시키는 제2 비트라인 콘택홀(141)을 통하여 제2 비트라인 패드(125)와 접촉한다.
도 8에 도시된 바와 같이, 본 발명에 따른 완전 씨모스 에스램 셀은 워드라인의 길이보다 비트라인들의 길이가 더 짧은 특징을 갖는다. 또한, 본 발명에 따른 완전 씨모스 에스램 셀의 활성영역들은 모두 직선형태이다. 따라서, 상기 활성영역들을 한정하기 위한 소자분리 공정을 실시하는 동안 활성영역의 가장자리 부근에 가해지는 물리적인 스트레스 또는 식각 손상 등을 최소화시킬 수 있다. 또한, 본 발명에 따른 완전 씨모스 에스램 셀은 제1 및 제2 공통도전 전극과 워드라인으로 구성되는 게이트 패턴들의 정렬 여유도를 증대시킬 수 있다. 따라서, 우수한 대칭성을 갖는 에스램 셀을 구현할 수 있으므로, 셀의 안정성을 향상시킬 수 있다.
다음에, 도 9a 내지 도 13a 및 도 9b 내지 도 13b를 참조하여 본 발명에 따른 완전 씨모스 에스램 셀의 제조방법을 설명하기로 한다. 여기서, 도 9a 내지 도 13a는 도 4 내지 도 8의 AA'에 따른 수직 단면도들이고, 도 9b 내지 도 13b는 도 4 내지 도 8의 BB'에 따른 수직 단면도들이다. 따라서, 도 9a 내지 도 13a 및 도 9b 내지 도 13b에 보여지는 단면도들은 본 발명에 따른 완전 씨모스 에스램 셀의 제2 구동 트랜지스터, 제2 전송 트랜지스터 및 제2 부하 트랜지스터의 단면도들만을 나타낸다. 이에 따라, 각 도를 설명함에 있어서, 제2 구동 트랜지스터, 제2 전송 트랜지스터 및 제2 부하 트랜지스터와 대칭인 형태를 갖는 제1 구동 트랜지스터, 제1전송 트랜지스터 및 제1 부하 트랜지스터와 관련되는 설명은 생략하기로 한다.
도 9a 및 도 9b를 참조하면, 반도체기판(201)의 소정영역에 선택적으로 제1 도전형의 웰 영역(101), 바람직하게는 p웰 영역을 형성한다. 상기 제1 도전형의 웰 영역(101) 주변의 반도체기판(201)은 제2 도전형의 불순물, 즉 n형의 불순물로 도우핑된 반도체기판 또는 n웰 영역에 해당한다. 상기 제1 도전형의 웰 영역(101)이 형성된 반도체기판의 소정영역에 도 4의 제1 내지 제4 활성영역들(102, 103, 104, 105)을 한정하기 위하여 선택적으로 소자분리막(205)을 형성한다. 상기 소자분리막(205)은 지금까지 널리 알려진 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 소자분리 공정(trench isolation process)을 사용하여 형성한다. 이때, 상기 소자분리막(205)에 의해 한정되는 활성영역들은 도 4에 보여진 바와 같이 일직선 형태로 형성된다. 따라서, 종래의 기술에서와 같이 활성영역의 굽은 영역에 집중적으로 가해지는 물리적인 스트레스 또는 식각 손상을 최소화시킬 수 있다. 결과적으로, 상기 활성영역들의 가장자리에 결정결함이 생성되는 현상을 최대한 억제시킬 수 있다. 여기서, 도 9a에 도시된 활성영역은 도 4의 제4 활성영역(105)에 해당하고, 도 9b에 도시된 활성영역은 도 4의 제2 활성영역(103)에 해당한다. 상기 활성영역들 상에 게이트 절연층(207), 예컨대 열산화층을 형성한다. 상기 제1 도전형의 웰 영역(101)을 형성하는 공정은 소자분리 영역(205)을 형성한 후에 실시할 수도 있다.
도 10a 및 도 10b를 참조하면, 상기 게이트 절연층(207)이 형성된 반도체기판 전면에 제1 도전층, 예컨대 도우핑된 폴리실리콘층을 형성한다. 상기 제1 도전층은 도우핑된 폴리실리콘층 및 내화성 금속(refractory metal)을 함유하는 실리사이드층이 차례로 적층된 폴리사이드층으로 형성할 수도 있다. 상기 제1 도전층을 패터닝하여 도 5에 도시된 워드라인(60), 제1 공통도전 전극(70) 및 제2 공통도전 전극(80)을 형성한다. 이에 따라, 도 10a의 제4 활성영역(105) 상에 제2 부하 트랜지스터(도 5의 TL2)의 게이트 전극(14)이 형성되고, 도 10b의 제2 활성영역(103) 상에 제2 구동 트랜지스터(도 5의 TD2)의 게이트 전극(13)이 형성된다. 이때, 도 10a의 제4 활성영역(105)의 가장자리 상부 및 도 10b의 제2 활성영역(103) 상부를 지나는 워드라인(60)이 형성된다. 상기 제2 활성영역(103) 상부의 워드라인(60)은 제2 전송 트랜지스터(도 5의 TA2)의 게이트 전극(10)에 해당한다.
상기 워드라인(60), 제1 공통도전 전극(70) 및 제2 공통도전 전극(80)의 측벽에 스페이서(211)를 형성한다. 이에 따라, 제2 부하 트랜지스터의 게이트 전극(14) 및 제2 구동 트랜지스터의 게이트 전극(13) 측벽에 스페이서(211)가 형성된다. 또한, 상기 제2 부하 트랜지스터의 게이트 전극(14)의 양 옆의 제4 활성영역에 선택적으로 제1 도전형의 소오스/드레인 영역(64, 65), 즉 p형의 소오스/드레인 영역을 형성한다. 이에 더하여, 상기 제2 구동 트랜지스터의 게이트 전극(13) 및 워드라인(60)과 교차하는 제2 활성영역에 선택적으로 제2 도전형의 불순물을 주입하여 제2 구동 트랜지스터의 소오스/드레인 영역(58, 59) 및 제2 전송 트랜지스터의 소오스/드레인 영역(55, 56)을 형성한다. 여기서, 상기 제2 구동 트랜지스터의 드레인 영역(59)은 제2 전송 트랜지스터의 소오스 영역(55)에 해당한다. 상기 제1 및 제2 도전형의 소오스/드레인 영역들(64, 65, 55, 56, 58, 59)이 형성된 반도체기판 전면에 제1 층간절연층(217)을 형성한다
도 11a 및 도 11b를 참조하면, 상기 제1 층간절연층(217) 및 게이트 절연층(207)을 연속적으로 패터닝하여, 제2 부하 트랜지스터(TL2)의 소오스 영역(64)을 노출시키는 제2 전원선 패드 콘택홀(112), 제2 부하 트랜지스터(TL2)의 드레인 영역(65)을 노출시키는 제2 노드 패드 콘택홀(116), 제2 구동 트랜지스터(TD2)의 소오스 영역(58)을 노출시키는 제2 접지선 패드 콘택홀(114), 제2 구동 트랜지스터(TD2)의 드레인 영역(59), 즉 제2 전송 트랜지스터(TA2)의 소오스 영역(55)을 노출시키는 제2 노드 패드 콘택홀(113), 및 제2 전송 트랜지스터(TA2)의 드레인 영역(56)을 노출시키는 제2 비트라인 패드 콘택홀(115)을 형성한다.
상기 패드 콘택홀들(112, 113, 114, 115, 116)이 형성된 반도체기판 전면에 제2 도전층을 형성한다. 상기 제2 도전층을 패터닝하여 상기 제2 구동 트랜지스터(TD2)의 소오스 영역(58)을 덮는 제2 접지선 패드(126), 상기 제2 구동 트랜지스터(TD2)의 드레인 영역(59) 및 상기 제2 부하 트랜지스터(TL2)의 드레인 영역(65)을 서로 전기적으로 연결시키는 제2 노드패드(124), 상기 제2 부하 트랜지스터(TL2)의 소오스 영역(64)을 덮는 전원선 패드(122), 및 상기 제2 전송 트랜지스터(TA2)의 드레인 영역(56)을 덮는 제2 비트라인 패드(125)를 형성한다. 상기 패드들이 형성된 반도체기판 전면에 제2 층간절연층(221)을 형성한다.
도 12a 및 도 12b를 참조하면, 상기 제2 층간절연층(221)을 패터닝하여 상기 제2 노드패드(124)를 노출시키는 제1 국부배선 콘택홀(132) 및 상기 제2 접지선 패드(126)를 노출시키는 제2 접지선 콘택홀(135)을 형성한다. 이때, 도시되지는 않았지만, 상기 제1 공통도전 전극(70)의 소정영역을 노출시키는 제1 국부배선 콘택홀(131) 또한 형성된다. 상기 제1 국부배선 콘택홀(131, 132) 및 제2 접지선 콘택홀(135)이 형성된 반도체기판 전면에 제3 도전층을 형성한다. 상기 제3 도전층을 패터닝하여 상기 제1 공통도전 전극(70) 및 제2 노드 패드(124)를 연결시키는 제1 국부배선(138), 상기 제2 공통도전 전극(80) 및 제1 노드 패드(123)를 연결시키는 제2 국부배선(139), 및 상기 제2 접지선 패드(126)와 접촉하는 제2 접지선(137)을 형성한다. 상기 제2 접지선(137), 제1 국부배선(138) 및 제2 국부배선(139)이 형성된 반도체기판 전면에 제3 층간절연층(225)을 형성한다.
도 13a 및 도 13b를 참조하면, 상기 제3 층간절연층(225) 및 제2 층간절연층(221)을 연속적으로 패터닝하여 상기 전원선 패드(122)를 노출시키는 전원선 콘택홀(143) 및 상기 제2 비트라인 패드(125)를 노출시키는 제2 비트라인 콘택홀(141)을 형성한다. 상기 콘택홀들(141, 143)이 형성된 반도체기판 전면에 제4 도전층을 형성한다. 상기 제4 도전층을 패터닝하여 상기 워드라인(60)을 가로지르는 전원선(148) 및 제2 비트라인(146)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 제1 및 제2 구동 트랜지스터, 제1 및 제2 부하 트랜지스터, 및 제1 및 제2 전송 트랜지스터가 형성되는 제1 내지 제4 활성영역들이 서로 평행한 일직선 형태를 갖는다. 따라서, 소자분리막을 형성하기 위한 소자분리 공정을 실시하는 동안 각 활성영역의 가장자리에 가해지는 물리적인스트레스 또는 식각 손상을 최소화시킬 수 있으므로, 각 활성영역의 가장자리에 생성되는 결정결함 등을 현저히 감소시킬 수 있다. 결과적으로, 각 활성영역 상에 형성되는 노드 콘택들의 누설전류 특성을 현저히 향상시킬 수 있으므로, 에스램 셀의 동작특성, 예컨대 저전압 특성(low voltage characteristic) 및 정보저장 특성(data retention characteristic) 등을 개선시킬 수 있다. 또한, 각 활성영역이 일직선 형태이므로, 이들을 가로지르는 게이트 패턴들이 각 활성영역과 평행한 방향을 따라 오정렬될지라도 각 트랜지스터들의 채널폭이 변화되지 않는다. 따라서, 우수한 대칭성을 갖는 에스램 셀을 구현할 수 있다. 결과적으로, 셀 안정성(sell stability)을 향상시킬 수 있다. 또한, 본 발명에 따르면, 워드라인보다 짧은 비트라인들을 갖는 에스램 셀을 구현하는 것이 용이하다. 따라서, 비트라인의 저항 및 기생 커패시턴스를 감소시킬 수 있으므로 에스램 소자의 억세스 시간을 감소시킬 수 있다.

Claims (10)

  1. 반도체기판에 형성되고, 서로 평행하게 배열된 제1 및 제2 활성영역;
    상기 제1 활성영역 및 상기 제2 활성영역 사이의 반도체기판에 형성되고, 상기 제1 및 제2 활성영역과 평행하게 배열되되, 상기 제1 활성영역에 이웃한 영역 및 상기 제2 활성영역에 이웃한 영역에 각각 배치된 제3 및 제4 활성영역;
    상기 제1 및 제2 활성영역을 가로지르는 워드라인;
    상기 제1 활성영역 및 상기 제3 활성영역을 가로지르되, 상기 워드라인과 평행한 제1 공통도전 전극; 및
    상기 제2 활성영역 및 상기 제4 활성영역을 가로지르되, 상기 워드라인과 평행한 제2 공통도전 전극을 포함하며, 상기 워드라인을 게이트 전극으로 구비하고 상기 제1 활성영역에 형성된 제1 전송 트랜지스터와, 상기 제1 공통도전 전극을 게이트 전극으로 구비하고 상기 제1 활성영역에 형성된 제1 구동 트랜지스터와, 상기 제1 공통도전 전극을 게이트 전극으로 구비하고 상기 제3 활성영역에 형성된 제1 부하 트랜지스터와, 상기 워드라인을 게이트 전극으로 구비하고 상기 제2 활성영역에 형성된 제2 전송 트랜지스터와, 상기 제2 공통도전 전극을 게이트 전극으로 구비하고 상기 제2 활성영역에 형성된 제2 구동 트랜지스터와, 상기 제2 공통도전 전극을 게이트 전극으로 구비하고 상기 제4 활성영역에 형성된 제2 부하 트랜지스터를 포함하는 완전 씨모스 에스램 셀.
  2. 제1항에 있어서, 상기 제1 및 제2 구동 트랜지스터와 상기 제1 및 제2 전송 트랜지스터는 NMOS 트랜지스터이고, 상기 제1 및 제2 부하 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 완전 씨모스 에스램 셀.
  3. 제1항에 있어서, 상기 제1 구동 트랜지스터의 드레인 영역 및 상기 제1 부하 트랜지스터의 드레인 영역을 서로 전기적으로 연결시키는 제1 노드패드; 및
    상기 제2 구동 트랜지스터의 드레인 영역 및 상기 제2 부하 트랜지스터의 드레인 영역을 서로 전기적으로 연결시키는 제2 노드패드를 더 구비하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
  4. 제3항에 있어서, 상기 제1 노드 패드 및 상기 제2 공통도전 전극을 서로 전기적으로 연결시키는 제1 국부배선; 및
    상기 제2 노드 패드 및 상기 제1 공통도전 전극을 서로 전기적으로 연결시키는 제2 국부배선을 더 구비하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
  5. 제1항에 있어서, 상기 제1 구동 트랜지스터의 소오스 영역과 전기적으로 연결되고, 상기 워드라인을 가로지르는 제1 접지선; 및
    상기 제2 구동 트랜지스터의 소오스 영역과 전기적으로 연결되고, 상기 워드라인을 가로지르는 제2 접지선을 더 구비하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
  6. 제5항에 있어서, 상기 제1 구동 트랜지스터의 소오스 영역 및 상기 제1 접지선 사이에 개재된 제1 접지선 패드; 및
    상기 제2 구동 트랜지스터의 소오스 영역 및 상기 제2 접지선 사이에 개재된 제2 접지선 패드를 더 구비하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
  7. 제1항에 있어서, 상기 제1 부하 트랜지스터의 소오스 영역 및 제2 부하 트랜지스터의 소오스 영역과 전기적으로 연결되고, 상기 워드라인을 가로지르는 전원선을 더 구비하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
  8. 제7항에 있어서, 상기 제1 및 제2 부하 트랜지스터의 소오스 영역과 상기 전원선 사이에 개재된 전원선 패드를 더 구비하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
  9. 제1항에 있어서, 상기 제1 전송 트랜지스터의 드레인 영역과 전기적으로 연결되고, 상기 워드라인을 가로지르는 제1 비트라인; 및
    상기 제2 전송 트랜지스터의 드레인 영역과 전기적으로 연결되고, 상기 워드라인을 가로지르는 제2 비트라인을 더 구비하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
  10. 제9항에 있어서, 상기 제1 비트라인 및 상기 제1 전송 트랜지스터의 드레인 영역 사이에 개재된 제1 비트라인 패드; 및
    상기 제2 비트라인 및 상기 제2 전송 트랜지스터의 드레인 영역 사이에 개재된 제2 비트라인 패드를 더 구비하는 것을 특징으로 하는 완전 씨모스 에스램 셀.
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