JPS6134964A - スタツク形電界効果半導体装置及びその製造方法 - Google Patents
スタツク形電界効果半導体装置及びその製造方法Info
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- JPS6134964A JPS6134964A JP8907485A JP8907485A JPS6134964A JP S6134964 A JPS6134964 A JP S6134964A JP 8907485 A JP8907485 A JP 8907485A JP 8907485 A JP8907485 A JP 8907485A JP S6134964 A JPS6134964 A JP S6134964A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は半導体電子装置及びその製造方法、更に具体
的に云えば、スタック形ＣＭＯ８装置及びその製造方法
に関する。
的に云えば、スタック形ＣＭＯ８装置及びその製造方法
に関する。
相補形ＭＯ８（０ＭＯ８）論理回路はよく知られた重要
な半導体技術である。０ＭＯ８は他のどんなＭＯ８論理
回路形式よりも待機時の消費電力が少ない。然し、この
利点も、１個の論理ユニットあたりの基板の面積の経済
性を犠牲にして得られる。このため、装置の寸法を縮小
すること及び基板の面積を節約するために装置を積重ね
ることを含めて、０ＭＯ８装置のバッキング密度を高く
するいろいろな努力が払われてきた。
な半導体技術である。０ＭＯ８は他のどんなＭＯ８論理
回路形式よりも待機時の消費電力が少ない。然し、この
利点も、１個の論理ユニットあたりの基板の面積の経済
性を犠牲にして得られる。このため、装置の寸法を縮小
すること及び基板の面積を節約するために装置を積重ね
ることを含めて、０ＭＯ８装置のバッキング密度を高く
するいろいろな努力が払われてきた。
装置の寸法の縮小化（スケールダウン）は勝手に行なう
ことが出来ない。むしろ、装置の特性を保つために、ス
ケーリングルールが用いられる。
ことが出来ない。むしろ、装置の特性を保つために、ス
ケーリングルールが用いられる。
例えば、チャンネルの長さと幅の比は、ＭＯＢ装置の抵
抗性インピーダンスに比例する。例えばミード及びコー
ンウェイの著書「イントロダクション・へトウＶＬＳＩ
システムズＪ（１９８０年）、及びＩＥＥＥジャーナル
・オブ・ソリッド・スゲート・サーキツツ誌、５Ｃ−１
８巻第３９５頁乃至第４０２頁（１９８３年）所載のエ
ノモト他の論文「デザイン・ファプリケイジョン・アン
ド・ノ々フオーマンス０オシ・スケールド・アナログＩ
ＣＪを参照されたい。
抗性インピーダンスに比例する。例えばミード及びコー
ンウェイの著書「イントロダクション・へトウＶＬＳＩ
システムズＪ（１９８０年）、及びＩＥＥＥジャーナル
・オブ・ソリッド・スゲート・サーキツツ誌、５Ｃ−１
８巻第３９５頁乃至第４０２頁（１９８３年）所載のエ
ノモト他の論文「デザイン・ファプリケイジョン・アン
ド・ノ々フオーマンス０オシ・スケールド・アナログＩ
ＣＪを参照されたい。
基板の一定面積に於ける装置の密度を高くする別の方法
は、能動層を上下に積重ね、その中に装置を作ることで
ある。ポリシリコンなレーずで再結晶させる最近の技術
により、共通ｒ−トを用〜またスタック形ＣＭＯ８装置
を製造することが出来る様になった。基本的には、こう
いう装置を製造するには、標準のｎチャンネル装置の上
にｎ形ポリシリコンをデポジットし、ｎチャンネル装置
のデート付近のゲート上に重なるポリシリコンをレーザ
で再結晶させた後、このポリシリコンにｐ十のソース／
ドレインをドープして、ｎチャンネル装置と同じデート
によって制御されるｐチャンネル装置を形成する。例え
ばＩＥＥＥジャーナル・オプ・ソリッド・スゲート・サ
ーキツツ誌、５ｃ−１７巻、第２１５頁乃至第２１９頁
（１９８２年）所載のコリンジ他の論文「スタックド・
トランジスタＣＭＯ８（８Ｔ−ＭＯＳ）アンドＮＭＯＳ
テクノロジー・モディファイド・トウＣＭＯ８ｊを参照
された（−０こう〜１う装置を垂直に積重ねるため、こ
ういう回路の密度は約２倍に向上する可能性がある。更
に、普通のバルクＣＭＯ８にみられる様な寄生ｐｎｐｎ
構造力；なく、スタック形ＣＭＯ８回路はラッチアップ
の問題カーない。
は、能動層を上下に積重ね、その中に装置を作ることで
ある。ポリシリコンなレーずで再結晶させる最近の技術
により、共通ｒ−トを用〜またスタック形ＣＭＯ８装置
を製造することが出来る様になった。基本的には、こう
いう装置を製造するには、標準のｎチャンネル装置の上
にｎ形ポリシリコンをデポジットし、ｎチャンネル装置
のデート付近のゲート上に重なるポリシリコンをレーザ
で再結晶させた後、このポリシリコンにｐ十のソース／
ドレインをドープして、ｎチャンネル装置と同じデート
によって制御されるｐチャンネル装置を形成する。例え
ばＩＥＥＥジャーナル・オプ・ソリッド・スゲート・サ
ーキツツ誌、５ｃ−１７巻、第２１５頁乃至第２１９頁
（１９８２年）所載のコリンジ他の論文「スタックド・
トランジスタＣＭＯ８（８Ｔ−ＭＯＳ）アンドＮＭＯＳ
テクノロジー・モディファイド・トウＣＭＯ８ｊを参照
された（−０こう〜１う装置を垂直に積重ねるため、こ
ういう回路の密度は約２倍に向上する可能性がある。更
に、普通のバルクＣＭＯ８にみられる様な寄生ｐｎｐｎ
構造力；なく、スタック形ＣＭＯ８回路はラッチアップ
の問題カーない。
それでも、この様なスタック形ＣＭＯ８回路を縮／Ｊ％
する時、上に重なるポリシリコンのｐチャンネル装置の
チャンネルのアラインメントが問題になる。
する時、上に重なるポリシリコンのｐチャンネル装置の
チャンネルのアラインメントが問題になる。
特に下側のｎチャンネルは、最初にゲートのポリシリコ
ンを形成し、その後デートをマスクとして作用させて、
ソース及びドレイン領域を拡散することによって作られ
るのが普通である。これによってセルファライン装置が
得られる。然し、上に重なるｐチャンネルのポリシリコ
ン装置でに家、ｒ−トがこのポリシリコンの下にあって
、ソース及びドレインを拡散する時、マスクとして使う
ことが出来ない。このため、写真製版マスクのアライン
メントが重要になる。例えば、上に重なるｐチャンネル
装置のチャンネル幅をり、マスク・アラインメントの誤
差をＳにしようとする場合、ｐチャンネル装置のチャン
ネルが全体的にデートの上にある様に保証するためには
、ｒ−）の幅は少なくともＬ＋２８にしなければならな
い。然し、デートの幅がＬ＋２８であると、セルファラ
インのｎチャンネル装置は、デートの下の小さな横方向
の拡散を無視して、チャンネルの長さがＬ ＋ ２８に
なる。装置の寸法を縮小するにつれて、マスク・アライ
ンメントの誤差が、積重ねによる節約分を殆んどなくし
てしまうことがある。実際、チャンネルの長さＬを１．
０ミクロンにし、マスク・アラインメント誤差Ｓを０．
５ミクロンにすると、ｎチャンネルの長さは２ミクロン
になる。即ち、希望する長さの２倍になる。更に、長さ
と幅の比を同じにしようとすれば、ｎチャンネルの幅は
希望する幅の２倍になる。事実上、ｎチャンネルは希望
する面積の４倍の面積を占めるようになってしまう。
ンを形成し、その後デートをマスクとして作用させて、
ソース及びドレイン領域を拡散することによって作られ
るのが普通である。これによってセルファライン装置が
得られる。然し、上に重なるｐチャンネルのポリシリコ
ン装置でに家、ｒ−トがこのポリシリコンの下にあって
、ソース及びドレインを拡散する時、マスクとして使う
ことが出来ない。このため、写真製版マスクのアライン
メントが重要になる。例えば、上に重なるｐチャンネル
装置のチャンネル幅をり、マスク・アラインメントの誤
差をＳにしようとする場合、ｐチャンネル装置のチャン
ネルが全体的にデートの上にある様に保証するためには
、ｒ−）の幅は少なくともＬ＋２８にしなければならな
い。然し、デートの幅がＬ＋２８であると、セルファラ
インのｎチャンネル装置は、デートの下の小さな横方向
の拡散を無視して、チャンネルの長さがＬ ＋ ２８に
なる。装置の寸法を縮小するにつれて、マスク・アライ
ンメントの誤差が、積重ねによる節約分を殆んどなくし
てしまうことがある。実際、チャンネルの長さＬを１．
０ミクロンにし、マスク・アラインメント誤差Ｓを０．
５ミクロンにすると、ｎチャンネルの長さは２ミクロン
になる。即ち、希望する長さの２倍になる。更に、長さ
と幅の比を同じにしようとすれば、ｎチャンネルの幅は
希望する幅の２倍になる。事実上、ｎチャンネルは希望
する面積の４倍の面積を占めるようになってしまう。
スタック形ＣＭＯ８に於けるこのアラインメントの問題
を解決する試みもなされている。例えば、ＩＥＤＭテク
ニカル・ダイジェスト、第５６０頁乃至第５６６頁（１
９８３年）所載のＡ、Ｌ、ロビンソン他の論文「ア・フ
ーリー・セルファラインド・ジヨイントΦゲートＣＭＯ
Ｓテクノロジー」に１つの解決方法が記載されているが
、この処理工程は、簡単ではなく、ソース及びドレイン
延長部のパターンを定めてその後エツチングするために
、積重ねた層の上で写真製版工程を使うために、装置を
縮小する時に、バルクのシリコン装置が依然として問題
であるので、この解決策は全く満足し得るものではない
。写真製版工程による制約は上に述べた他の非セルファ
ライン方式と全く同様である。
を解決する試みもなされている。例えば、ＩＥＤＭテク
ニカル・ダイジェスト、第５６０頁乃至第５６６頁（１
９８３年）所載のＡ、Ｌ、ロビンソン他の論文「ア・フ
ーリー・セルファラインド・ジヨイントΦゲートＣＭＯ
Ｓテクノロジー」に１つの解決方法が記載されているが
、この処理工程は、簡単ではなく、ソース及びドレイン
延長部のパターンを定めてその後エツチングするために
、積重ねた層の上で写真製版工程を使うために、装置を
縮小する時に、バルクのシリコン装置が依然として問題
であるので、この解決策は全く満足し得るものではない
。写真製版工程による制約は上に述べた他の非セルファ
ライン方式と全く同様である。
このため、機能部分の寸法がパターン番アラインメント
誤差に近づく時、基板の面積の節約を実質的に保ちなが
ら、スタック形ＣＭＯ８装置を縮小することが従来の問
題であった。
誤差に近づく時、基板の面積の節約を実質的に保ちなが
ら、スタック形ＣＭＯ８装置を縮小することが従来の問
題であった。
この発明の好ましい実施例では、スタック形ＣＭＯ８装
櫨と、デート及び上側の装置を形成する前に、下側の装
置のソース及びドレインの拡散を行なう製法を提供する
。即ち、下側の装置はセルフアラインではなく、そのチ
ャンネルの長さは、上側の装置のチャンネルの長さ及び
パターン・アライメント誤差によって左右されない。下
側の装置のチャンネル長が一層短いことは、長さと幅の
比を同じにするために、チャンネルの幅も一層狭いこと
を意味するから、この様にし童装置は幅が一層狭い。ス
タック形の装置がこの様に幅が狭くなることは、装置の
各機能部分を縮小する時に得られる節約された基板の面
積を活かす助けになる。更に、製造工程は簡単であって
、既に利用し得る手法を用いる。このため、スタック形
ＣＭＯ８を縮小する時の従来の問題が解決される。
櫨と、デート及び上側の装置を形成する前に、下側の装
置のソース及びドレインの拡散を行なう製法を提供する
。即ち、下側の装置はセルフアラインではなく、そのチ
ャンネルの長さは、上側の装置のチャンネルの長さ及び
パターン・アライメント誤差によって左右されない。下
側の装置のチャンネル長が一層短いことは、長さと幅の
比を同じにするために、チャンネルの幅も一層狭いこと
を意味するから、この様にし童装置は幅が一層狭い。ス
タック形の装置がこの様に幅が狭くなることは、装置の
各機能部分を縮小する時に得られる節約された基板の面
積を活かす助けになる。更に、製造工程は簡単であって
、既に利用し得る手法を用いる。このため、スタック形
ＣＭＯ８を縮小する時の従来の問題が解決される。
実施例
この発明の好ましい実施例の装置及び方法は、最初に従
来の問題と、特定の場合の従来の解決策を考えれば、一
番判り易く説明し易い。そこで、チャンネル長り及びチ
ャンネル幅Ｗを持つｎチャンネル装置の上に、やはりチ
ャンネル長り及びチャンネル幅Ｗを持つｐチャンネルＭ
Ｏ８装置を製造する場合を考える。２つの装置は共通ゲ
ートな持つものとする。第１図及び第２図は、マスク・
アラインメントを含めて標準的なプロセスの工程を用い
て、ｎチャンネル装置の上にｎチャンネル装置を積重ね
る時のプロセスの工程とその結果出来る装置ケ示してい
る。特に第１図（ａ）は、酸化物層１３の成長及び第１
の？リシリコン層１５のデポジション後のＰ形基板１１
を示している。酸化物は熱酸化によって成長させること
が出来、ポリシリコンはＬＰＧ’ＶＤによってデポジッ
トすることが出来る。次に標準的な燐のシリデポジショ
ンを用いて、ポリシリコン１５をレーデする。その後、
デートのパターンを定め、砒素の注入を行なって、ｎ＋
のソース及びドレイン領域１７を形成する。
来の問題と、特定の場合の従来の解決策を考えれば、一
番判り易く説明し易い。そこで、チャンネル長り及びチ
ャンネル幅Ｗを持つｎチャンネル装置の上に、やはりチ
ャンネル長り及びチャンネル幅Ｗを持つｐチャンネルＭ
Ｏ８装置を製造する場合を考える。２つの装置は共通ゲ
ートな持つものとする。第１図及び第２図は、マスク・
アラインメントを含めて標準的なプロセスの工程を用い
て、ｎチャンネル装置の上にｎチャンネル装置を積重ね
る時のプロセスの工程とその結果出来る装置ケ示してい
る。特に第１図（ａ）は、酸化物層１３の成長及び第１
の？リシリコン層１５のデポジション後のＰ形基板１１
を示している。酸化物は熱酸化によって成長させること
が出来、ポリシリコンはＬＰＧ’ＶＤによってデポジッ
トすることが出来る。次に標準的な燐のシリデポジショ
ンを用いて、ポリシリコン１５をレーデする。その後、
デートのパターンを定め、砒素の注入を行なって、ｎ＋
のソース及びドレイン領域１７を形成する。
（第１図ｆｂｌ参照。この図で砒素の注入を矢印で示し
である。） 第２のゲート酸化物を既に存在するデｉト酸化物１３に
隣接して成長させ、ポリシリコン１５を隔離する。この
ポリ シリコン１５がｎチャンネル装置及びｎチャンネ
ル装置の両方に共通のデートになる。この酸化物も参照
数字１３で示しである。酸化物１３の上に、やはりＬＰ
ＣＶＤにより、第２のポリシリコン層１９をデボ゛ジッ
トする。ポリシリコン層１９は、ｐチャンネル及びソー
ス及びドレインを形成する領域で、レーデで再結晶させ
る場合が多いことに注意されたい。このレーデによって
行なわれる再結晶を第１図（ｃ）に波形の矢印で図式的
に示しである。最後に、マスク工程後のボロンの注入に
よる高濃度のドーピングにより、ｎチャンネル装置のソ
ース及びドレイン２１が形成される。ｎチャンネル２３
が、依然として保護酸化物により、マスク工程から覆わ
れることが示されている。第１図（（１１は、上に述べ
たプロセスで、ソース及びドレイン領域２１を形成する
最後の工程に於けるマスクのミスアラインメントから起
る問題をも例示している。マスク酸化物２５が第１図（
ｄ）でチャンネル１５の、右側に若干ずれていることが
示されている。このアラインメント誤差の結果、／ｒ”
−）１５．ソース及びドレイン２１及びｎチャンネル２
３によって形成されたｎチャンネル装置は、デート１５
がチャンネル２３の全長に溢、つて導電を誘起すること
が出来ないために、性能が非常に悪くなってしまう。勿
論、デート１５、ｎチャンネル１１及びソース及びドレ
イン１７によって形成されたｎチャンネル装置にとって
は、第１図（ｂ）に示す様に、装置がセルファラインで
あるため、これは問題ではない。第１図（ｅ）はｎチャ
ンネル２３及びゲート１５のミスアラインメントを示す
簡略平面図である。特に、領域３１は、ｎチャンネル２
３の内、ゲート１５によって制御されない部分である。
である。） 第２のゲート酸化物を既に存在するデｉト酸化物１３に
隣接して成長させ、ポリシリコン１５を隔離する。この
ポリ シリコン１５がｎチャンネル装置及びｎチャンネ
ル装置の両方に共通のデートになる。この酸化物も参照
数字１３で示しである。酸化物１３の上に、やはりＬＰ
ＣＶＤにより、第２のポリシリコン層１９をデボ゛ジッ
トする。ポリシリコン層１９は、ｐチャンネル及びソー
ス及びドレインを形成する領域で、レーデで再結晶させ
る場合が多いことに注意されたい。このレーデによって
行なわれる再結晶を第１図（ｃ）に波形の矢印で図式的
に示しである。最後に、マスク工程後のボロンの注入に
よる高濃度のドーピングにより、ｎチャンネル装置のソ
ース及びドレイン２１が形成される。ｎチャンネル２３
が、依然として保護酸化物により、マスク工程から覆わ
れることが示されている。第１図（（１１は、上に述べ
たプロセスで、ソース及びドレイン領域２１を形成する
最後の工程に於けるマスクのミスアラインメントから起
る問題をも例示している。マスク酸化物２５が第１図（
ｄ）でチャンネル１５の、右側に若干ずれていることが
示されている。このアラインメント誤差の結果、／ｒ”
−）１５．ソース及びドレイン２１及びｎチャンネル２
３によって形成されたｎチャンネル装置は、デート１５
がチャンネル２３の全長に溢、つて導電を誘起すること
が出来ないために、性能が非常に悪くなってしまう。勿
論、デート１５、ｎチャンネル１１及びソース及びドレ
イン１７によって形成されたｎチャンネル装置にとって
は、第１図（ｂ）に示す様に、装置がセルファラインで
あるため、これは問題ではない。第１図（ｅ）はｎチャ
ンネル２３及びゲート１５のミスアラインメントを示す
簡略平面図である。特に、領域３１は、ｎチャンネル２
３の内、ゲート１５によって制御されない部分である。
第１図ｔｅｌが、ソース及びドレイン１７とｎチャンネ
ル１２に対するポリシリコン層１９のミスアラインメン
トをも示していることに注意されたい。然し、ｒ−）１
５がｐチャンネル及びｎチャンネルに対して垂直に並進
不変であるため、このミスアラインメントは実効的には
何の問題も招かない。
ル１２に対するポリシリコン層１９のミスアラインメン
トをも示していることに注意されたい。然し、ｒ−）１
５がｐチャンネル及びｎチャンネルに対して垂直に並進
不変であるため、このミスアラインメントは実効的には
何の問題も招かない。
第２図は第１図に例示したミスアラインメントの問題に
対する従来の解決策を示す。第２図ｆａ）乃至第２図（
ｄ）のプロセスの工程は、寸法が変わっている以外は、
第１図（（転）乃至第１図（ａ＋ ｃｒ）工程と全く同
じである。次に第２図ｔｅｌを参照すると、特にゲート
１５はＬ ＋ ２８になる様に作られている。こ〜でＳ
は最大のマスク・ミスアラインメントを表わし、これは
基板１１の平面状の面の上で両方向に同じであると仮定
する。第１図（ｅ）が、ポリシリコン１９をマスクする
場合の垂直方向のミスアラインメント、及びチャンネル
２３をマスクする（即ち、ソース及びドレイン２１をド
ーピングするために）場合の水平方向のミスアラインメ
ントを示していることに注意されたい。デート１５を幅
（Ｌ＋２８）を持つ様に作ることにより、チャ′ンネＡ
／２３を規定するためのマスクが、デート１５に中心合
せされた状態から距離Ｓだゆ変位しても、ｒ−）１５の
余分の幅のために、テヤンネ＃２３が依然として全部ゲ
ート１５の上にあるため、チャンネル２３のアラインメ
ントの問題が解決される。第２図（ｄ）を参照されたい
。然し、ｒ−）１５を幅（Ｌ ＋ ２８ ）に作ること
は、チャンネル１２の長さが（Ｌ ＋ ２ｓ ）になる
ことを意味し、ｎチャンネル装置の幅と長さの比を守る
ためには、チャンネル１２とソース及びドレイン１７の
幅はｗ（Ｌ＋２ｓ）／Ｌにしなければならない。従って
、積重ねた装置は平面図で見ると第２図（ｅ）に示す様
になる。この場合も、ポリシリコン１９に対するマスク
が垂直方向に移動した状態が示されており、チャンネル
２３に対するマスクが水平方向にミスアラインしている
ことが示されている。更に基本的なことは、ゲート１５
から外れない様に、チャンネル２３を形成するためのタ
ーゲットの寸法を大きくしであるため、領域３１が現わ
れないことである。
対する従来の解決策を示す。第２図ｆａ）乃至第２図（
ｄ）のプロセスの工程は、寸法が変わっている以外は、
第１図（（転）乃至第１図（ａ＋ ｃｒ）工程と全く同
じである。次に第２図ｔｅｌを参照すると、特にゲート
１５はＬ ＋ ２８になる様に作られている。こ〜でＳ
は最大のマスク・ミスアラインメントを表わし、これは
基板１１の平面状の面の上で両方向に同じであると仮定
する。第１図（ｅ）が、ポリシリコン１９をマスクする
場合の垂直方向のミスアラインメント、及びチャンネル
２３をマスクする（即ち、ソース及びドレイン２１をド
ーピングするために）場合の水平方向のミスアラインメ
ントを示していることに注意されたい。デート１５を幅
（Ｌ＋２８）を持つ様に作ることにより、チャ′ンネＡ
／２３を規定するためのマスクが、デート１５に中心合
せされた状態から距離Ｓだゆ変位しても、ｒ−）１５の
余分の幅のために、テヤンネ＃２３が依然として全部ゲ
ート１５の上にあるため、チャンネル２３のアラインメ
ントの問題が解決される。第２図（ｄ）を参照されたい
。然し、ｒ−）１５を幅（Ｌ ＋ ２８ ）に作ること
は、チャンネル１２の長さが（Ｌ ＋ ２ｓ ）になる
ことを意味し、ｎチャンネル装置の幅と長さの比を守る
ためには、チャンネル１２とソース及びドレイン１７の
幅はｗ（Ｌ＋２ｓ）／Ｌにしなければならない。従って
、積重ねた装置は平面図で見ると第２図（ｅ）に示す様
になる。この場合も、ポリシリコン１９に対するマスク
が垂直方向に移動した状態が示されており、チャンネル
２３に対するマスクが水平方向にミスアラインしている
ことが示されている。更に基本的なことは、ゲート１５
から外れない様に、チャンネル２３を形成するためのタ
ーゲットの寸法を大きくしであるため、領域３１が現わ
れないことである。
次にこの発明の好ましい実施例の方法並びにその結果出
来るスタック形装置を第３図について説明する。最初に
、デート１５を形成する代りに、パターンを定めること
によって、ソース及びドレイン領域１７を形成し、第２
図の様にＬ ＋ ２８ではなく、長さＬを持つ様にチャ
ンネル１２を作る（第３Ｅ４ｆａ）参照）。次に、チャ
ンネル１２の上にパターンを定めることによってゲート
１５を形成し、これは幅（Ｌ ＋ ２８ ）を持つ様に
選ぶ。勿論、このゲートのパターンを定めることによっ
て、チャンネル１２とのミスアラインメントが起り得る
が、ゲート１５は大き目の寸法であり、ミスアラインメ
ントがあっても、装置の機能に影響を与えることがない
ような、トレランス（許容度）を持つ（第３図（ｂｌ参
照）。この図で、デート１５がチャンネル１２に対し、
右にミスアラインしていることが示されている。
来るスタック形装置を第３図について説明する。最初に
、デート１５を形成する代りに、パターンを定めること
によって、ソース及びドレイン領域１７を形成し、第２
図の様にＬ ＋ ２８ではなく、長さＬを持つ様にチャ
ンネル１２を作る（第３Ｅ４ｆａ）参照）。次に、チャ
ンネル１２の上にパターンを定めることによってゲート
１５を形成し、これは幅（Ｌ ＋ ２８ ）を持つ様に
選ぶ。勿論、このゲートのパターンを定めることによっ
て、チャンネル１２とのミスアラインメントが起り得る
が、ゲート１５は大き目の寸法であり、ミスアラインメ
ントがあっても、装置の機能に影響を与えることがない
ような、トレランス（許容度）を持つ（第３図（ｂｌ参
照）。この図で、デート１５がチャンネル１２に対し、
右にミスアラインしていることが示されている。
残りの処理工程は従来の解決策の工程と同一であり、従
来の解決策と同じ理由で、チャンネル２３がゲート１５
によって完全に制御される。ゲート１５は＠ （Ｌ ＋
２８ ）を持つ。第３図（ｃ）及び第３図（ｄ）と、
第２図（ｃ）及び第２図ｆａ）を参照されたい。従来の
解決策との違いは、チャンネル１２とソース及びドレイ
ン領域１Ｔの幅である。チャンネル１２の長さがＬだゆ
であるから、このチャンネルは幅がＷ（Ｌ＋２８）／Ｌ
ではなく、Ｗである。これが第３図（ｅ）の平面図に示
されている。
来の解決策と同じ理由で、チャンネル２３がゲート１５
によって完全に制御される。ゲート１５は＠ （Ｌ ＋
２８ ）を持つ。第３図（ｃ）及び第３図（ｄ）と、
第２図（ｃ）及び第２図ｆａ）を参照されたい。従来の
解決策との違いは、チャンネル１２とソース及びドレイ
ン領域１Ｔの幅である。チャンネル１２の長さがＬだゆ
であるから、このチャンネルは幅がＷ（Ｌ＋２８）／Ｌ
ではなく、Ｗである。これが第３図（ｅ）の平面図に示
されている。
好ましい実施例の方法並びにスタック形装置の利点は明
らかであろう。従来の解決策で基板１１に占める能動区
域は、基本的にはチャンネル１２０面積によって測定さ
れ、（Ｌ＋２８）Ｗ（Ｌ十２３）／Ｌであり、これはＬ
Ｗ（ｉ＋怪、／Ｌ）２と書き直すことが出来る。好まし
い実施例のスタック形装置について、これと同じ計算を
すると、（Ｌ＋２８）Ｗであり、これはＬＷ （１＋
２８／ Ｌ）と書（ことが出来る。従って、従来の解決
策に較べて、（１＋２８／Ｌ）分の１の利得がある。こ
のため機能部分の寸法（即ちＬ）がマスク・アラインメ
ント誤差（即ちＳ）に比肩し得る様になるにつれて、こ
の利得の倍率が目立って来る。
らかであろう。従来の解決策で基板１１に占める能動区
域は、基本的にはチャンネル１２０面積によって測定さ
れ、（Ｌ＋２８）Ｗ（Ｌ十２３）／Ｌであり、これはＬ
Ｗ（ｉ＋怪、／Ｌ）２と書き直すことが出来る。好まし
い実施例のスタック形装置について、これと同じ計算を
すると、（Ｌ＋２８）Ｗであり、これはＬＷ （１＋
２８／ Ｌ）と書（ことが出来る。従って、従来の解決
策に較べて、（１＋２８／Ｌ）分の１の利得がある。こ
のため機能部分の寸法（即ちＬ）がマスク・アラインメ
ント誤差（即ちＳ）に比肩し得る様になるにつれて、こ
の利得の倍率が目立って来る。
好ましい実施例の様に、大き目の寸法のゲートを使うこ
とにより、デート・ドレイン間及びデート・ソース間の
寄生静電容量が増加し、そのために動作速度の遅い装置
になる。然し、周辺回路からメモリ・セルへの信号の伝
搬遅延が主な遅延であるＳＦＩＡＭの様な用途では、基
板１１に於ける装置の密度の増加は、これを補って余り
ある。
とにより、デート・ドレイン間及びデート・ソース間の
寄生静電容量が増加し、そのために動作速度の遅い装置
になる。然し、周辺回路からメモリ・セルへの信号の伝
搬遅延が主な遅延であるＳＦＩＡＭの様な用途では、基
板１１に於ける装置の密度の増加は、これを補って余り
ある。
この発明の範囲内に含まれるこの他の好ましい実施例と
しては、長さがＬより小さいテヤンネル１２を持つもの
がある。この場合も、スタック形装置のチャンネル２３
の長さＬがチャンネル１２の長さを左右しないからであ
る。大き目の寸法のデートが、実効的に２つのチャンネ
ルの長さを独立に選択することが出来る様にする。
しては、長さがＬより小さいテヤンネル１２を持つもの
がある。この場合も、スタック形装置のチャンネル２３
の長さＬがチャンネル１２の長さを左右しないからであ
る。大き目の寸法のデートが、実効的に２つのチャンネ
ルの長さを独立に選択することが出来る様にする。
第４図は大き目の寸法のゲートを持つスタック形装置の
電気特性を示す。第４図で、左側のＩ−Ｖ（ドレイン電
流−デート電圧）曲線は、１．５ミクロンのチャンネル
の長さ、３８０ミクロンのチャンネル幅、及び２５０人
の厚さのゲート酸化物を持つバルクのｎチャンネル装置
に関するものであり、右側のＩ−Ｖ曲線は、２．０ミク
ロンのチャンネルの長さ、６．０ミクロンのチャンネル
幅及び６００Ａの厚さのデー）［化物を持つスタック形
ｐチャンネル装置に対するものである。ゲート幅は約４
ミクロンである。
電気特性を示す。第４図で、左側のＩ−Ｖ（ドレイン電
流−デート電圧）曲線は、１．５ミクロンのチャンネル
の長さ、３８０ミクロンのチャンネル幅、及び２５０人
の厚さのゲート酸化物を持つバルクのｎチャンネル装置
に関するものであり、右側のＩ−Ｖ曲線は、２．０ミク
ロンのチャンネルの長さ、６．０ミクロンのチャンネル
幅及び６００Ａの厚さのデー）［化物を持つスタック形
ｐチャンネル装置に対するものである。ゲート幅は約４
ミクロンである。
ドーピング・レベル装置ヲエンハンスメント形にするか
デシリージョン形にするか、導電が蓄積又は反転の何れ
によって誘起されるか、シリコン以外の材料、バルク装
置がｐチャンネルでスタック形装置がｎチャンネルであ
ること、ショットキー障壁のソース及びげレイン等を用
いるという様な変更も、全てこの好ましい実施例から考
えられることである。
デシリージョン形にするか、導電が蓄積又は反転の何れ
によって誘起されるか、シリコン以外の材料、バルク装
置がｐチャンネルでスタック形装置がｎチャンネルであ
ること、ショットキー障壁のソース及びげレイン等を用
いるという様な変更も、全てこの好ましい実施例から考
えられることである。
第１図及び第２図は従来のプロセスの工程を示す略図で
あり、スタック形装置の断面並びに平面図を示す。第３
図はこの発明の好ましい実施例の方法を示す略図であっ
て、好ましい実施例のスタック形装置の断面及び平面図
を示す。第４図は好ましい実施例のスタック形装置の電
気特性を示すグラフである。 符号の説明 １１：Ｐ形基板 １２：チャンネル １３二酸化物層 １５：デート １Ｔ：ソース及びドレイン １９：ポリシリコン層 ２１：ソース及びドレイン ２３：チャンネル
あり、スタック形装置の断面並びに平面図を示す。第３
図はこの発明の好ましい実施例の方法を示す略図であっ
て、好ましい実施例のスタック形装置の断面及び平面図
を示す。第４図は好ましい実施例のスタック形装置の電
気特性を示すグラフである。 符号の説明 １１：Ｐ形基板 １２：チャンネル １３二酸化物層 １５：デート １Ｔ：ソース及びドレイン １９：ポリシリコン層 ２１：ソース及びドレイン ２３：チャンネル
Claims (6)
- （１）（イ）第１のソース及びドレイン領域が第１のチ
ャンネル領域を限定している半導体基板と、（ロ）前記
第１のチャンネル領域に重なり且つそれから絶縁された
大き目の寸法のゲートと、（ハ）前記大き目の寸法のゲ
ートに重なり且つそれから絶縁されていて、該大き目の
寸法のゲートの一部分に重なる第２のチャンネル領域を
限定する第２のソース及びドレイン領域を持つ半導体層
とを有し、 （ニ）前記第１のチャンネル領域の長さが前記第２のチ
ャンネル領域の長さに比肩し得る様な、共通ゲートを持
つスタック形電界効果半導体装置。 - （２）チャンネル長Ｌ、チャンネル幅Ｗ及びパターン・
アライン誤差Ｓを持つスタック形電界効果半導体装置を
製造する方法において、 （イ）半導体基板に第１のソース及びドレイン領域のパ
ターンを定め、該第１のソース及びドレイン領域は幅が
Ｗであつて、長さＬの第１のチャンネル領域を前記基板
内に限定し、 （ロ）前記基板の上に、前記第１のチャンネル領域を覆
う第１の絶縁層を形成し、 （ハ）前記絶縁層の上に幅（Ｌ＋２Ｓ）の導電ストリツ
プのパターンを定め、該導電ストリツプは前記第１のチ
ャンネル領域と向い合つて且つそれに対して垂直であり
、 （ニ）前記導電ストリツプの上に第２の絶縁層を形成し
て前記第１の絶縁層に接続し、 （ホ）前記絶縁層の上に幅Ｗの半導体ストリップのパタ
ーンを定め、該半導体ストリツプは前記第１のチャンネ
ル領域と向い合つて平行であり、（ヘ）前記半導体スト
リツプ内に第２のソース及びドレイン領域のパターンを
定め、該第２のソース及びドレイン領域は長さＬを持つ
第２のチャンネル領域を限定し、該第２のチャンネル領
域が前記導電ストリップと向い合つて、それに対して垂
直であり、 （ト）前記第１のソース及びドレイン領域、前記第１の
チャンネル領域及び前記導電ストリツプが第１の電界効
果半導体装置を形成し、前記第２のソース及びドレイン
領域、前記第２のチャンネル領域及び前記導電ストリッ
プが前記第１の半導体装置の上に積重ねられた第２の電
界効果半導体装置を形成する方法。 - （３）下側の装置がチャンネル長Ｌ及びチャンネル幅Ｗ
であつて、上側装置がチャンネル長Ｋ及びチャンネル幅
Ｖであり、パターン・アライン誤差Ｓを持つスタック形
電界効果半導体装置を製造する方法において、 （イ）半導体基板内に第１のソース及びドレイン領域の
パターンを定め、該第１のソース及びドレイン領域は幅
Ｗであつて、前記基板内に長さＬの第１のチャンネル領
域を限定し、 （ロ）前記基板の上に前記第１のチャンネル領域を覆う
第１の絶縁層を形成し、 （ハ）前記絶縁層の上に幅（Ｋ＋２Ｓ）の導電ストリツ
プのパターンを定め、該導電ストリツプは前記第１のチ
ャンネル領域と向い合つていて、それに対して垂直であ
り、 （ニ）前記導電ストリツプの上に第２の絶縁層を形成し
て前記第１の絶縁層に接続し、 （ホ）前記絶縁層の上に幅Ｖの半導体ストリツプのパタ
ーンを定め、該半導体ストリツプは前記第１のチャンネ
ル領域と向い合つてそれと平行であり、 （ヘ）前記半導体ストリツプ内に第２のソース及びドレ
イン領域のパターンを定め、該第２のソース及びドレイ
ン領域は長さにを持つ第２のチャンネル領域を限定し、
該第２のチャンネル領域が前記導電ストリツプと向い合
つて、且つそれに対して垂直であり、 （ト）前記第１のソース及びドレイン領域、前記第１の
チャンネル領域及び前記導電ストリツプが第１の電界効
果半導体装置を形成し、前記第２のソース及びドレイン
領域、前記第２のチャンネル領域及び前記導電ストリツ
プが前記第１の半導体装置の上に積重ねた第２の電界効
果半導体装置を形成する 工程から成る電界効果半導体装置の製造方法。 - （４）特許請求の範囲第３項に記載した方法において、
前記半導体基板が結晶シリコンで構成され、前記半導体
ストリップが多結晶シリコンで構成される電界効果半導
体装置の製造方法。 - （５）特許請求の範囲第３項に記載した方法において、
前記第１の装置がｎチャンネル装置であり、前記第２の
装置がｐチャンネル装置である電界効果半導体装置の製
造方法。 - （６）特許請求の範囲第５項に記載した方法において、
前記ｐチャンネル装置がデプリーシヨン・モード装置と
して作用し、前記ｎチャンネル装置がエンハンスメント
・モード装置として動作する電界効果半導体装置の製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US604804 | 1984-04-27 | ||
| US06/604,804 US4555843A (en) | 1984-04-27 | 1984-04-27 | Method of fabricating density intensive non-self-aligned stacked CMOS |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134964A true JPS6134964A (ja) | 1986-02-19 |
| JPH0365902B2 JPH0365902B2 (ja) | 1991-10-15 |
Family
ID=24421122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8907485A Granted JPS6134964A (ja) | 1984-04-27 | 1985-04-26 | スタツク形電界効果半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4555843A (ja) |
| JP (1) | JPS6134964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821588A (en) * | 1996-03-26 | 1998-10-13 | Sharp Kabushiki Kaisha | Transistor and semiconductor device |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
| US4681795A (en) * | 1985-06-24 | 1987-07-21 | The United States Of America As Represented By The Department Of Energy | Planarization of metal films for multilevel interconnects |
| US4674176A (en) * | 1985-06-24 | 1987-06-23 | The United States Of America As Represented By The United States Department Of Energy | Planarization of metal films for multilevel interconnects by pulsed laser heating |
| US4656731A (en) * | 1985-08-05 | 1987-04-14 | Texas Instruments Incorporated | Method for fabricating stacked CMOS transistors with a self-aligned silicide process |
| US4999691A (en) * | 1985-08-26 | 1991-03-12 | General Electric Company | Integrated circuit with stacked MOS field effect transistors |
| US4692994A (en) * | 1986-04-29 | 1987-09-15 | Hitachi, Ltd. | Process for manufacturing semiconductor devices containing microbridges |
| US4772568A (en) * | 1987-05-29 | 1988-09-20 | General Electric Company | Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region |
| US4852062A (en) * | 1987-09-28 | 1989-07-25 | Motorola, Inc. | EPROM device using asymmetrical transistor characteristics |
| US5358887A (en) * | 1993-11-26 | 1994-10-25 | United Microelectronics Corporation | Ulsi mask ROM structure and method of manufacture |
| US6531365B2 (en) | 2001-06-22 | 2003-03-11 | International Business Machines Corporation | Anti-spacer structure for self-aligned independent gate implantation |
| US6642147B2 (en) | 2001-08-23 | 2003-11-04 | International Business Machines Corporation | Method of making thermally stable planarizing films |
| US6562713B1 (en) | 2002-02-19 | 2003-05-13 | International Business Machines Corporation | Method of protecting semiconductor areas while exposing a gate |
| US6657244B1 (en) | 2002-06-28 | 2003-12-02 | International Business Machines Corporation | Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4467518A (en) * | 1981-05-19 | 1984-08-28 | Ibm Corporation | Process for fabrication of stacked, complementary MOS field effect transistor circuits |
| US4476475A (en) * | 1982-11-19 | 1984-10-09 | Northern Telecom Limited | Stacked MOS transistor |
-
1984
- 1984-04-27 US US06/604,804 patent/US4555843A/en not_active Expired - Fee Related
-
1985
- 1985-04-26 JP JP8907485A patent/JPS6134964A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821588A (en) * | 1996-03-26 | 1998-10-13 | Sharp Kabushiki Kaisha | Transistor and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4555843A (en) | 1985-12-03 |
| JPH0365902B2 (ja) | 1991-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |