KR20020083575A - 에스램의 제조방법 - Google Patents

에스램의 제조방법 Download PDF

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Abstract

본 발명은 셀 면적의 증가를 방지하면서 접지전압 레벨을 안정적으로 유지시키기 위한 에스램의 제조방법을 개시하며, 개시된 본 발명의 방법은, 액티브 영역을 한정하는 소자분리막들이 구비된 P형의 반도체 기판을 제공하는 단계; 상기 기판의 액티브 영역에 게이트 전극과 소오스/드레인 영역으로 구성되는 N-모스로된 한 쌍의 구동 트랜지스터를 형성하는 단계; 상기 구동 트랜지스터를 덮도록, 층간절연막을 형성하는 단계; 상기 구동 트랜지스터의 소오스 영역 상에 형성된 층간절연막 부분과 상기 소오스 영역 및 그 하부의 기판 부분의 일부 두께를 식각하는 단계; 상기 식각된 기판 부분에 P형의 불순물을 고농도로 이온주입하여 상기 소오스 영역의 하부에 그와 집적 콘택되는 P+ 탭을 형성하는 단계; 및 상기 식각된 기판 부분에 금속막의 증착 및 열처리를 통해 상기 소오스 영역과 P+ 탭을 전기적으로 연결시키는 실리사이드를 형성하는 단계를 포함한다. 또한, 본 발명의 방법은 상기 구동 트랜지스터의 소오스/드레인 영역의 형성시, 래치-업 방지를 위한 P+ 의 가드층을 함께 형성하며, 아울러, 상기 P+ 탭의 형성시, 상기 가드층의 하부에도 상기 P+ 의 탭을 형성한다.

Description

에스램의 제조방법{METHOD OF MANUFACTURING SRAM}
본 발명은 에스램(SRAM)의 제조방법에 관한 것으로, 보다 상세하게는, 셀 면적의 증가를 방지하면서 접지전압 레벨을 안정적으로 유지시키기 위한 에스램의 제조방법에 관한 것이다.
반도체 메모리 소자는 기억방식에 따라 디램(DRAM; Dynamic Random Access Memory)과 에스램(SRAM; Static Random Access Memory)으로 분류된다. 그중, 에스램은 빠른 스피드로 동작하고, 저전력을 요하며, 단순한 동작 방식으로 구동된다는 잇점이 있고, 아울러, 디램과는 달리 저장된 정보를 주기적으로 리프레시(refresh)할 필요가 없을 뿐만 아니라, 설계가 용이한 장점이 있다.
이러한 에스램은 수 개의 에스램 셀들로 이루어지며, 각 에스램 셀은 2개의 풀-다운(pull-down) 소자와, 2개의 억세스(access) 소자 및 2개의 풀-업(pull-up) 소자로 구성된다. 또한, 에스램 셀은 풀-업 소자의 구성에 따라 완전 씨모스(CMOS)형과, 고부하저항(HLR; High Load Resistor)형 및 박막 트랜지스터(TFT; Thin Film Transistor)형으로 분류된다.
여기서, 상기 완전 CMOS형 에스램 셀에서의 풀-업 소자로서는 P-채널 벌크 모스펫(P-channel bulk MOSFET : 이하, P-모스)이 사용되며, 이러한 완전 CMOS형 에스램 셀을 도 1 및 도 2를 참조해서 설명하면 다음과 같다.
도 1은 전형적인 완전 CMOS형 에스램 셀의 회로도를 도시한 것이다.
도시된 바와 같이, P-모스로된 풀-업 소자(Tp1, Tp2)와 N-모스로된 풀-다운 소자(Td1, Td2)로 구성된 한 쌍의 인버터가 크로스커플(cross-couple)되어 있다. 또한, 풀-다운 소자(Td1, Td2)의 드레인과 비트라인(BL) 및 비트라인바(/BL) 사이에는 워드 라인(WL)의 신호에 따라 선택적으로 동작하는 N-모스로된 억세스 소자(Ta1, Ta2)가 각각 배치된다. 미설명된 도면부호 CN1는 제1억세스 소자(Ta1)와 제1풀-업 소자(Tp1) 및 제1풀-다운 소자(Td1)가 공통으로 연결되는 제1공통 접속노드, CN2는 제2억세스 소자(Ta2)와, 제2풀-업 소자(P2) 및 제2풀-다운 소자(Td2)가 공통으로 연결되는 제2공통 접속노드를 각각 나타낸다.
도 2는 도 1에 도시된 에스램 셀의 레이아웃을 도시한 도면이다.
도시된 바와 같이, 제1접지전압라인(Vss1), 비트라인(BL), 비트바라인(/BL) 및 제2접지전압라인(Vss2)이 도면을 기준으로 세로 방향으로 소정 간격을 두고 서로 평행하게 배치되고, 전원전압라인(Vcc)과 워드라인(WL)이 상기 비트라인(BL) 및 비트바라인(/BL)과 수직하게 이격해서 배치된다.
또한, 도면을 기준으로해서, 상기 워드라인(WL)과 교차되는 비트라인(BL) 및 비트바라인(/BL) 부분에는 각각 억세스 소자(Ta1, Ta2)가 형성되고, 그 위쪽으로 제1접지전압라인(Vss1)과 비트라인(BL) 사이 및 제2접지전압라인(Vss2)과 비트바라인(/BL) 사이에는 각각 풀-다운 소자(Td1, Td2), 즉, 구동 트랜지스터가 형성되며, 그 위쪽으로는 상기 제1접지전압라인(Vss1)과 비트라인(BL) 사이 및 제2접지전압라인(Vss2)과 비트바라인(/BL) 사이에 각각 풀-업 소자(Tp1, Tp2)가 형성된다.
상기에서, 제1억세스 소자(Ta1)의 드레인 전극과 제1풀-다운 소자(Td1)의 드레인 전극 및 제1풀-업 소자(Tp1)의 드레인 전극은 제1공통 접속노드(CN1)에서 상호 연결되고, 제2억세스 소자(Ta2)의 드레인 전극과 제2풀-다운 소자(Td2)의 드레인 전극 및 제2풀-업 소자(Tp2)의 드레인 전극은 제2공통 접속노드(CN2)에서 상호연결된다. 그리고, 상기 제1공통 접속노드(CN1)는 제2풀-다운 소자(Td2) 및 제2풀-업 소자(Tp2)의 게이트와 연결되며, 상기 제2공통 접속노드(CN2)는 제1풀-다운 소자(Td1) 및 제1풀-업 소자(Tp1)의 게이트와 연결된다.
또한, 풀-다운 소자(Td1, Td2), 즉, 구동 트랜지스터의 소오스는 접지전압라인(Vss1, Vss2)과 콘택되며, 그리고, 풀-업 소자(Tp1, Tp2)의 소오스는 전원전압라인(Vcc)과 콘택된다. 아울러, P-웰의 소정부에는 P-웰에 바이어스를 인가하기 위한, 즉, P-웰과 접지전압라인(Vss)을 연결하기 위한 P+ 탭(Tab)이 구비된다.
상기와 같은 구성을 갖는 에스램 셀은 워드라인(WL)에 "하이" 신호가 인가되고, 비트라인(BL)에 "하이" 신호가 인가되면, 억세스 소자(Ta1)가 턴온되어, 제1공통 접속노드(CN1)는 "하이"를 나타내며, 반면, 제2공통 접속노드(CN2)는 비트바라인(/BL)과 연결되어 있으므로, "로우" 신호를 나타내어 동작하게 된다.
그런데, 상기와 같은 완전 CMOS형 에스램 셀에 있어서는 풀-다운 소자, 즉, 구동 트랜지스터가 형성되는 P-웰 내에 P+ 탭을 형성하고, 이 P+ 탭에 바이어스를 인가함으로써, 안정적인 셀 동작이 이루어지도록 하고 있으나, 이러한 구조에서는 상기 P+ 탭의 면적만큼 셀의 크기가 증가되므로, 집적도면에서 바람직하지 못하다.
또, 상기 P+ 탭의 형성을 생략하면, 상기한 문제는 해결 가능할 것으로 예상되지만, 안정적인 에스램 셀의 동작을 위해서는 접지전압의 안정적인 레벨 유지가 매우 중요하기 때문에 상기 P+ 탭의 생략은 실질적으로 곤란하다.
한편, 종래에는 모든 셀들이 아닌 몇 개의 셀들마다, 예컨데, 도 3에 도시된바와 같이, 4개의 셀들(1) 다음에 상기 P+ 탭(10)을 배치시켜, 에스램 셀들의 동작이 안정적으로 이루어지도록 하는 구조도 이용하고 있다.
그런데, 이러한 구조는 모든 셀들에 P+ 탭이 구비되는 구조에 비해서 집적도 면에서 유리하지만, 구동 트랜지스터의 소오스와 접속되는 접지전압 노드와 P+ 탭이 분리/형성되는 것으로 인해, 여전히 면적 증가의 요인이 존재하며, 또한, 접지전압(Vss) 레벨의 불안정으로 인해 데이터의 반전 등과 같은 셀의 오동작이 발생될 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 셀 면적의 증가 요인을 제거할 수 있는 에스램의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 접지전압 레벨을 안정적으로 유지시킬 수 있는 에스램의 제조방법을 제공함에 그 다른 목적이 있다.
도 1은 전형적인 완전 씨모스형 에스램의 단위 에스램 셀의 회로도.
도 2는 도 1에 도시된 에스램 셀의 레이아웃도.
도 3은 종래 에스램에 구비되는 P+ 탭(Tap)을 설명하기 위한 도면.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 에스램의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 소자분리막
3a : 게이트 산화막 3b : 폴리실리콘막
3 : 게이트 전극 4 : 스페이서
5 : 소오스 영역 6 : 드레인 영역
7 : 가드층 8,12 : 실리사이드층
10 : 층간절연막 11 : P+ 탭
13 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 에스램의 제조방법은, 액티브 영역을 한정하는 소자분리막들이 구비된 P형의 반도체 기판을 제공하는 단계; 상기 기판의 액티브 영역에 게이트 전극과 소오스/드레인 영역으로 구성되는 N-모스로된 한 쌍의 구동 트랜지스터를 형성하는 단계; 상기 구동 트랜지스터를 덮도록, 층간절연막을 형성하는 단계; 상기 구동 트랜지스터의 소오스 영역 상에 형성된 층간절연막 부분과 상기 소오스 영역 및 그 하부의 기판 부분의 일부 두께를 식각하는 단계; 상기 식각된 기판 부분에 P형의 불순물을 고농도로 이온주입하여 상기 소오스영역의 하부에 그와 집적 콘택되는 P+ 탭을 형성하는 단계; 및 상기 식각된 기판 부분에 금속막의 증착 및 열처리를 통해 상기 소오스 영역과 P+ 탭을 전기적으로 연결시키는 실리사이드를 형성하는 단계를 포함한다.
또한, 본 발명의 에스램의 제조방법은 상기 구동 트랜지스터의 소오스/드레인 영역의 형성시, 래치-업 방지를 위한 P+ 의 가드층을 함께 형성하며, 아울러, 상기 P+ 탭의 형성시, 상기 가드층의 하부에도 상기 P+ 의 탭을 형성한다.
본 발명에 따르면, P+ 탭을 구동 트랜지스터의 소오스 영역 하부에 형성하고, 아울러, 이들간은 금속 성분으로 연결시킴으로써, 셀 면적의 감소를 도모할 수 있음은 물론, 안정적인 접지전압 레벨을 유지하여 셀 동작의 신뢰성도 확보할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 에스램 제조방법을 설명하기 위한 공정별 단면도이다. 여기서, 본 발명의 방법에 대한 도면 및 설명은 풀-업 소자, 즉, 구동 트랜지스터 형성부에 대해서만 도시하고, 설명하도록 한다.
도 4a를 참조하면, P형의 반도체 기판(1), 예컨데, P-웰을 갖는 반도체 기판(1)을 마련하고, 상기 반도체 기판(1)의 소정 부분에 액티브 영역, 즉, 구동 트랜지스터 형성 영역(TR)을 한정함과 동시에 CMOS 공정에서 발생할 수 있는 래치-업(latch-up) 현상을 억제시키기 위한 가드(guard) 형성 영역(GR)을 한정하는 소자분리막들(2)을 형성한다.
다음으로, 상기 소자분리막(2)에 의해 한정된 반도체 기판(1)의 구동 트랜지스터 형성 영역(TR) 상에 게이트 산화막(3a)과 폴리실리콘막(3)의 적층으로된 게이트 전극(3)을 형성하고, 그런다음, N형 불순물의 고농도 이온주입을 통해 상기 게이트 전극(3) 양측의 기판(1) 표면에 N+ 의 소오스/드레인 영역(5, 6)을 형성하고, 이 결과로, N-모스 트랜지스터로 이루어지는 한 쌍의 구동 트랜지스터(Td1, Td2)를 형성한다. 이때, 상기 가드 형성 영역(GR)에는 P+의 가드층(7)을 형성한다. 미설명된 도면부호 4은 스페이서를 나타낸다. 이어서, 접촉 저항의 감소를 위해, 게이트 전극(3) 및 소오스/드레인 영역(5, 6)의 표면에 자기정렬적으로 실리사이드층(8)을 형성하고, 그리고나서, 상기 단계까지의 결과물 상에 층간절연막(10)을 형성한다.
도 4b를 참조하면, 층간절연막(10) 상에 공지의 포토리소그라피 공정을 통해 그의 일부분, 즉, 소오스 영역(5) 상에 형성된 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 마스크로 이용해서 노출된 층간절연막 부분과 그 하부의 실리사이드 부분, 소오스 영역 부분 및 P-웰 부분의 일부 두께를 식각한다. 이때, 상기 감광막 패턴은 가드층(7) 상에 형성된 층간절연막 부분도 함께 노출시키도록 형성하며, 아울러, 상기 식각시에 가드층(7) 상의 층간절연막 부분, 실리사이드 부분, 상기 가드층 및 그 하부의 P-웰 부분의 일부 두께도 함께 식각한다.
이어서, 노출된 P-웰 부분에 P형 불순물, 정확하게는 보론(Boron)을 고농도로 이온주입하여, 접지전압(Vss)이 인가되는 구동 트랜지스터(Td1, Td2)의 소오스영역(5) 하부와 가드층(7)의 하부에 P+ 탭(11)을 형성한다.
여기서, 보론의 고농도 이온주입에 의해 후속에서 형성되는 금속과의 쇼트키 장벽(Schottky Barrier)이 제거될 수 있다.
자세하게, 상기 쇼트키 장벽이란 금속과 저농도 도핑된 영역이 접촉되었을 때, PN 다이오드처럼 에너지 장벽이 존재하게 되는 현상을 말하며, 이러한 쇼트키 장벽을 제거하기 위해서는 저농도 영역을 고농도 영역으로 만들어야만 한다.
따라서, 본 발명의 실시예에서와 같이, 보론의 고농도 이온주입을 통해 소오스 영역(5)의 하부, 즉, 저농도의 P-웰 영역에 P+ 영역을 형성하게 되면, 쇼트키 장벽을 제거할 수 있게 된다. 또한, 본 발명의 경우에는 쇼트키 장벽을 제거할 수 있음은 물론, 소오스 영역(5)의 하부에 P+ 탭(13)을 형성하게 되는 결과를 얻으므로, 별도의 P+ 탭 형성 영역이 필요치않아, 집적도 측면에서도 바람직하고, 아울러, 접지전압(Vss)가 인가되는 구동 트랜지스터(Td1, Td2)의 소오스 영역(5)과 P+ 탭(11)을 직접 콘택시키는 결과를 얻으므로, 안정적인 접지전압(Vss) 레벨의 유지가 가능해진다.
게다가, 본 발명의 실시예에서는 보론의 고농도 이온주입시에 가드층(7)의 하부에도 P+ 탭(11)을 형성시킴으로써, P-모스에서 사용하는 P+ 보다 더 깊은 접합을 만들수 있는 바, 케리어(carrier) 포획 능력을 향상시키는 부수적 효과를 얻게 된다.
도 4c를 참조하면, 감광막 패턴을 제거한 상태에서, 공지의 포토리소그라피 공정 및 층간절연막(10)에 대한 식각 공정을 수행하여 게이트 전극(3) 및 드레인영역(7)을 노출시킨다. 그런다음, 상기 결과물 상에 금속막의 증착 및 열처리를 통해 실리콘과의 접촉면, 즉, P+ 탭(11)과 금속막의 접촉면에 상기 소오스 영역(5)과 P+ 탭(11)을 전기적으로 연결시키는 실리사이드(12)를 형성하고, 이어서, 상기 금속막의 식각을 통해 금속배선(13)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 에스램을 완성한다.
이상에서와 같이, 본 발명은 구동 트랜지스터의 소오스 영역 하부에 접지전압라인과의 콘택을 위한 P+ 탭을 형성하기 때문에, 상기 P+ 탭의 형성에 기인하는 셀 면적 증가를 방지할 수 있어, 집적도의 향상을 얻을 수 있으며, 아울러, 접지전압이 인가되는 소오스 영역과 P+ 탭을 직접 콘택시킴으로써, 안정적인 접지전압 레벨의 유지가 가능하여 소자의 신뢰성도 확보할 수 있다. 또한, 향상된 케리어 포획 능력을 갖는 가드층의 형성이 가능하므로, 소자 특성도 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 액티브 영역을 한정하는 소자분리막들이 구비된 P형의 반도체 기판을 제공하는 단계;
    상기 기판의 액티브 영역에 게이트 전극과 소오스/드레인 영역으로 구성되는 N-모스로된 한 쌍의 구동 트랜지스터를 형성하는 단계;
    상기 구동 트랜지스터를 덮도록, 층간절연막을 형성하는 단계;
    상기 구동 트랜지스터의 소오스 영역 상에 형성된 층간절연막 부분과 상기 소오스 영역 및 그 하부의 기판 부분의 일부 두께를 식각하는 단계;
    상기 식각된 기판 부분에 P형의 불순물을 고농도로 이온주입하여 상기 소오스 영역의 하부에 그와 집적 콘택되는 P+ 탭을 형성하는 단계; 및
    상기 식각된 기판 부분에 금속막의 증착 및 열처리를 통해 상기 소오스 영역과 P+ 탭을 전기적으로 연결시키는 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 에스램의 제조방법.
  2. 제 1 항에 있어서, 상기 구동 트랜지스터의 소오스/드레인 영역의 형성시,
    래치-업 방지를 위한 P+ 의 가드층을 함께 형성하는 것을 특징으로 하는 에스램의 제조방법.
  3. 제 2 항에 있어서, 상기 P+ 탭의 형성시,
    상기 가드층의 하부에도 상기 P+ 의 탭을 형성하는 것을 특징으로 하는 에스램의 제조방법.
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