KR100841337B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판에 형성된 웰(well) 내에 서로 이격되어 형성된 제1 및 제2 도펀트 도핑 영역들을 포함한다. 제1 표면 금속실리사이드가 제1 도펀트 도핑 영역의 상부면 상에 형성되고, 제2 표면 금속실리사이드가 제2 도펀트 도핑 영역의 상부면의 일부 상에 형성된다. 제1 콘택 플러그가 제1 표면 금속실리사이드와 접속하고, 제2 콘택 플러그가 제2 표면 금속실리사이드가 미형성된 상부면으로 제2 도펀트 도핑 영역을 관통하여 웰과 접속된다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1은 종래의 반도체 소자의 웰 바이어스 인가 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 트랜지스터의 웰(well)에 웰 바이어스(well bias)를 보다 용이하게 인가할 수 있는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자를 구성하는 단일요소들 중에서, 트랜지스터는 웰에 형성된 소오 스 영역 및 드레인 영역과 소오스 및 드레인 영역들 사이의 채널 영역 상부에 형성된 게이트 전극을 포함한다. 통상적으로, 반도체 소자가 동작할때 상기 웰에는 웰 바이어스가 인가된다. 웰 바이어스에 의하여 상기 트랜지스터는 누설전류등의 여러 요인들이 발생할지라도 안정적으로 동작할 수 있다.
반도체 소자의 고집적화 경향에 따라, 웰 바이어스를 인가하기 위한 웰 픽업 영역의 면적이 감소되는 것이 요구되고 있다. 이에 따라, 복수의 트랜지스터들이 형성된 웰에 하나의 웰 픽업 영역(well pick up region)을 형성하여 웰 바이어스를 인가하는 방안이 제안된 바 있다. 이를 도면을 참조하여 설명한다.
도 1은 종래의 반도체 소자의 웰 바이어스 인가 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(1)에 웰(2)이 형성되고, 상기 반도체 기판(1)에 소자분리막(3)이 형성되어 활성영역들을 한정한다. 상기 활성영역 상에 차례로 적층된 게이트 산화막(4) 및 게이트 전극(5)을 형성하고, 상기 게이트 전극(5) 양측의 활성영역에 도펀트 이온들을 주입하여 소오스/드레인 영역(6)을 형성한다. 상기 소오스/드레인 영역(6)은 상기 웰(2)내에 형성되며, 상기 웰(2)과 다른 타입의 도펀트로 도핑된다. 상기 게이트 전극(5) 및 소오스/드레인 영역(6)은 트랜지스터를 구성한다. 도시된 바와 같이, 하나의 상기 웰(2)에는 복수의 트랜지스터들이 형성된다.
반도체 소자의 고집적화를 위하여 상기 웰(2)에 하나의 웰 픽업 영역(7)이 형성된다. 즉, 상기 복수의 트랜지스터는 하나의 상기 웰 픽업 영역(7)을 공유한다. 상기 웰 픽업 영역(7)을 통하여 인가된 웰 바이어스는 상기 복수의 트랜지스터들 아래의 웰(2)로 공급된다.
하지만, 상술한 종래의 반도체 소자는 여러 문제점들을 발생시킬 수 있다. 예컨대, 상기 웰 픽업 영역(7)에 인접한 트랜지스터 아래의 웰(2)에는 충분한 웰 바이어스가 인가될 수 있는 반면에, 상대적으로 상기 웰 픽업 영역(7)으로 부터 멀리 떨어져 있는 트랜지스터 아래의 웰(2)에는 웰 바이어스가 충분히 인가되지 못할 수 있다. 즉, 트랜지스터 아래의 웰(2)과 상기 웰 픽업 영역(7)간의 거리가 증가할수록, 상기 트랜지스터 아래의 웰(2)과 상기 웰 픽업 영역(7)간의 저항이 증가된다. 이에 따라, 상대적으로 멀리 떨어진 트랜지스터 아래의 웰(2)의 전압이 불안정하게 된다. 그 결과, 반도체 소자의 랫치-업(latch-up) 특성 및/또는 노이즈 마진(noise margin) 특성이 열악해져 반도체 소자의 불량이 초래될 수 있다.
본 발명은 상술한 제반적인 문제점을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 웰에 웰 바이어스를 안정적으로 인가할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화됨과 더불어 트랜지스터의 웰에 웰 바이어스를 안정적으로 인가할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 반도체 기판에 형성된 웰(well) 내에 서로 이격되어 형성된 제1 및 제2 도펀트 도핑 영역들; 상기 제1 및 제2 도펀트 도핑 영역들 사이의 채널 영역을 차례로 덮는 게이트 절연막 및 게이트 전극; 상기 게이트 전극 양측벽에 배치된 스페이서; 상기 스페이서 옆에 위치한 상기 제1 도펀트 도핑 영역의 상부면 전체 상에 형성된 제1 표면 금속실리사이드; 상기 스페이서 옆에 위치한 상기 제2 도펀트 도핑 영역의 상부면의 일부 상에 형성된 제2 표면 금속실리사이드; 상기 반도체 기판 전면을 덮는 단일층 또는 다층의 절연막; 상기 절연막을 관통하여 상기 제1 표면 금속실리사이드와 접촉된 제1 콘택 플러그; 및 상기 절연막을 관통하고 상기 제2 표면 금속실리사이드가 미형성된 상부면으로 상기 제2 도펀트 도핑 영역을 관통하여 상기 웰과 접속된 제2 콘택 플러그를 포함한다.
일 실시에에 따르면, 상기 소자는 상기 제2 도펀트 도핑 영역의 상기 제2 표면 금속실리사이드가 미형성된 상부면 상에 배치된 실리사이드 방지 패턴을 더 포함할 수 있다. 상기 실리사이드 방지 패턴의 폭은 상기 제2 콘택 플러그의 폭에 비하여 크고, 상기 제2 콘택 플러그는 상기 절연막, 상기 실리사이드 방지 패턴 및 상기 제2 도펀트 도핑 영역을 연속적으로 관통한다.
일 실시예에 따르면, 상기 제2 콘택 플러그는 상기 절연막을 관통하는 제1 부분 및 상기 제2 도펀트 도핑 영역을 관통하는 제2 부분을 갖고, 상기 제2 콘택 플러그의 제1 부분의 폭은 상기 제2 도펀트 도핑 영역의 제2 표면 금속실리사이드가 미형성된 상부면의 폭 보다 크고, 상기 제2 콘택 플러그의 제2 부분의 윗부분의 폭은 상기 제2 도펀트 도핑 영역의 제2 표면 금속실리사이드가 미형성된 상부면의 폭과 같을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 및 제2 도펀트 도핑 영역들 아래의 웰에 형성된 포켓 도펀트 도핑 영역을 더 포함할 수 있다. 상기 포켓 도펀트 도핑 영역은 상기 웰과 동일한 타입의 도펀트로 도핑되고, 상기 포켓 도펀트 도핑 영역의 도펀트 농도는 상기 웰의 도펀트 농도에 비하여 높고, 상기 제2 콘택 플러그는 상기 제2 도펀트 도핑 영역 아래의 포켓 도펀트 도핑 영역과 접속한다.
일 실시예에 따르면, 상기 웰은 p형 도펀트로 도핑되고, 상기 제1 및 제2 도펀트 도핑 영역들은 n형 도펀트로 도핑될 수 있다. 이 경우에, 상기 제2 콘택 플러그를 통하여 상기 웰 및 제2 도펀트 도핑 영역에는 접지 전압이 인가될 수 있다.
이와는 다르게, 일 실시예에 따르면, 상기 웰은 n형 도펀트로 도핑되고, 상기 제1 및 제2 도펀트 도핑 영역들은 p형 도펀트로 도핑될 수 있다. 이 경우에, 상기 제2 콘택 플러그를 통하여 상기 웰 및 제2 도펀트 도핑 영역에는 전원 전압이 인가될 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 트랜지스터 영역 및 저항 영역을 포함할 수 있다. 상기 웰, 상기 제1 및 제2 도펀트 영역들, 게이트 전극은 상기 트랜지스터 영역내에 배치될 수 있다. 이 경우에, 상기 소자는 상기 저항 영역의 반도체 기판 상에 형성된 저항 패턴; 상기 저항 패턴을 덮는 저항 실리사이드 방지 패턴; 상기 저항 실리사이드 방지 패턴이 미형성된 상기 저항 패턴의 일단의 상부면 상에 형성된 저항 금속실리사이드; 및 상기 절연막을 관통하여 상기 저항 금속실리사이드에 접속된 저항 플러그를 더 포함할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 절연막 상에 배치되어 상기 제1 콘택 플러그와 접속된 제1 배선; 상기 절연막 상에 배치되어 상기 제2 콘택 플러그와 접속된 제2 배선; 및 상기 절연막 상에 배치되어 상기 저항 플러그와 접속된 저항 배선을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 표면 금속실리사이드들은 코발트 실리사이드일 수 있다.
상술한 본 발명의 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 상기 방법은 반도체 기판에 웰을 형성하는 단계; 상기 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 웰에 각각 제1 및 제2 도펀트 도핑 영역들을 형성하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 제2 도펀트 도핑 영역의 일부 상에 실리사이드 방지 패턴을 형성하는 단계; 실리사이드화 공정을 수행하여 상기 제1 도펀트 도핑 영역 상의 제1 표면 금속실리사이드 및 상기 실리사이드 방지 패턴이 미형성된 상기 제2 도펀트 도핑 영역 상의 제2 표면 금속실리사이드를 형성하는 단계; 상기 반도체 기판 전면 상에 단일층 또는 다층의 절연막을 형성하는 단계; 상기 절연막, 실리사이드 방지 패턴 및 제2 도펀트 도핑 영역을 연속적으로 패터닝하여 상기 제1 표면 금속실리사이드를 노출시키는 제1 콘택홀, 및 상기 제2 도펀트 도핑 영역 및 상기 웰을 노출시키는 제2 콘택홀을 형성하는 단계; 및 상기 제1 및 제2 콘택홀들을 각각 채우는 제1 및 제2 콘택 플러그들을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 실리사이드 방지 패턴의 폭은 상기 제2 콘택홀의 폭에 비하여 크게 형성하고, 상기 제2 콘택홀은 상기 절연막, 실리사이드 방지 패턴 및 제2 도펀트 도핑 영역을 연속적으로 관통하도록 형성할 수 있다.
일 실시예에 따르면, 상기 제2 콘택홀은 상기 절연막을 관통하는 상부홀 및 상기 도펀트 도핑 영역을 관통하는 하부홀을 포함하고, 상기 상부홀의 폭은 상기 실리사이드 방지 패턴의 폭에 비하여 크게 형성하여 상기 제2 콘택홀 형성시 상기 실리사이드 방지 패턴이 제거되고, 상기 하부홀의 적어도 상부 폭은 상기 실리사이드 방지 패턴의 폭과 동일할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2를 참조하면, 트랜지스터 영역(a) 및 저항 영역(b)을 포함하는 반도체 기판(100)에 웰(101)이 배치된다. 상기 웰(101)은 제1 도전형의 도펀트들에 의하여 도핑(doping)되어 있다. 상기 웰(101)은 상기 트랜지스터 영역(a)의 반도체 기판(100)에 형성된다. 상기 웰(101)에 소자분리막(102)이 배치되어 활성영역을 한정한다. 상기 활성영역은 상기 소자분리막(102)에 의하여 둘러싸인 상기 웰(101)이 형성된 반도체 기판(100)의 일부이다. 상기 웰(101)의 하부면은 상기 소자분리막(102)의 하부면에 비하여 깊을 수 있다. 상기 저항 영역(b)의 반도체 기판(100)에도 소자분리막(102)이 형성된다. 상기 저항 영역(b)내 소자분리막(102)은 상기 저항 영역(b)의 전체에 형성될 수 있다.
상기 활성영역 상에 게이트 절연막(104) 및 게이트 전극(106g)이 차례로 적층된다. 상기 게이트 전극(106g)은 상기 활성영역을 가로지른다. 상기 게이트 절연막(104)은 산화막, 특히, 열산화막으로 형성될 수 있다. 이와는 다르게, 상기 게이트 절연막(104)은 고유전상수를 갖는 절연 물질, 예컨대, 금속실리케이트(metal silicate) 및/또는 절연성 산화금속등을 포함할 수도 있다. 상기 게이트 전극(106g)은 도핑된 폴리실리콘으로 형성하는 것이 바람직하다. 상기 저항 영역(b)의 소자분리막(102) 상에 저항 패턴(106r)이 배치된다. 상기 저항 패턴(106r)은 비저항의 조절이 용이한 물질로 형성할 수 있다. 예컨대, 상기 저항 패턴(106r)은 폴리실리콘으로 형성하는 것이 바람직하다. 이때, 비저항을 조절하기 위하여, 상기 저항 패턴(106r)은 도펀트들에 의해 도핑된 폴리실리콘으로 형성될 수 있다. 이 경우에, 상기 게이트 전극(106g) 및 저항 패턴(106r)은 서로 동일한 타입의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 게이트 전극(106g) 및 저항 패턴(106r)은 서로 다른 타입의 도펀트로 도핑될 수도 있다.
상기 게이트 전극(106g) 양측의 활성영역에 각각 제1 도펀트 도핑 영역(108d) 및 제2 도펀트 도핑 영역(108s)이 배치된다. 상기 제1 도펀트 도핑 영역(108d)은 드레인 영역(108d)에 해당하고, 상기 제2 도펀트 도핑 영역(108s)은 소오스 영역(108s)에 해당한다. 이하, 설명의 편의를 위하여 상기 제1 도펀트 도핑 영역(108d)을 드레인 영역(108d)으로 표기하고, 상기 제2 도펀트 도핑 영역(108s)을 소오스 영역(108s)이라 표기한다. 상기 드레인 및 소오스 영역들(108d,108s)은 상기 웰(101)내 도펀트와 다른 타입인 제2 도전형의 도펀트들에 의해 도핑된다.
상기 드레인 및 소오스 영역들(108d,108s) 아래의 상기 웰(101)에 각각 포켓 도펀트 도핑 영역(110, pocket dopant doping region)이 배치된다. 이에 더하여, 상기 포켓 도펀트 도핑 영역(110)은 상기 게이트 전극(116g) 아래의 채널 영역에 인접한 상기 드레인 및 소오스 영역들(108d,108s)의 아랫 측벽을 덮을 수 있다. 상기 포켓 도펀트 도핑 영역(110)은 상기 웰(101)내 도펀트와 동일한 타입의 도펀트로 도핑된다. 상기 포켓 도펀트 도핑 영역(110)의 도펀트 농도는 상기 웰(101)의 도펀트 농도와 높은 것이 바람직하다. 상기 높은 농도의 포켓 도펀트 도핑 영역(110)으로 인하여, 상기 소오스 영역(108s)과 상기 드레인 영역(108d) 간의 펀치스루(punch-through) 특성이 향상된다. 상기 게이트 전극(106g) 양측벽에 스페이서(112)가 배치된다. 이와 마찬가지로, 상기 저항 패턴(106r)의 측벽에도 스페이서(112)가 배치될 수 있다. 상기 스페이서(112)는 절연 물질로 형성된다. 예컨대, 상기 스페이서(112)는 산화물, 질화물 또는 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
제1 표면 금속실리사이드(116d)가 상기 스페이서(112) 옆의 상기 드레인 영역(108d)의 상부면 전체 상에 배치된다. 상기 소오스 영역(108s)의 상부면 상에 소오스 실리사이드 방지 패턴(114a)이 배치된다. 이때, 상기 소오스 실리사이드 방지 패턴(114a)은 상기 소오스 영역(108s)의 상부면의 일부 상에 배치되는 것이 바람직하다. 이에 따라, 상기 소오스 영역(108s)의 상부면은 상기 소오스 실리사이드 방지 패턴(114a)에 의해 덮혀진 부분과 상기 소오스 실리사이드 방지 패턴(114a)에 의해 덮혀지지 않은 부분으로 구분된다. 제2 표면 금속실리사이드(116s)가 상기 소오스 영역(108s)의 상부면의 상기 소오스 실리사이드 방지 패턴(114a)에 의해 덮혀지지 않은 부분 상에 배치된다. 게이트 금속실리사이드(116g)가 상기 게이트 전극(106g) 상에 배치된다.
저항 실리사이드 방지 패턴(114b)이 상기 저항 패턴(106r)을 덮는다. 이때, 상기 저항 패턴(106r)의 양단의 상부면들은 상기 저항 실리사이드 방지 패턴(114b)에 의해 덮혀지지 않는 것이 바람직하다. 상기 저항 패턴(106r)의 양단의 상부면들은 콘택을 위한 영역들이다. 상기 저항 패턴(106r)의 양단의 상부면들(즉, 상기 저항 실리사이드 방지 패턴(114b)에 의해 덮혀지지 않은 부분) 상에 저항 금속실리사이드(116r)가 배치된다. 도면에서는, 상기 저항 패턴(106r)의 일단만을 도시하였다.
상기 소오스 및 저항 실리사이드 방지 패턴들(114a,114b)은 실리사이드화를 방지할 수 있는 절연 물질로 형성된다. 상기 소오스 및 저항 실리사이드 방지 패턴들(114a,114b)은 서로 동일한 물질로 형성되는 것이 바람직하다. 예컨대, 상기 소오스 및 저항 실리사이드 방지 패턴들(114a,114b)은 질화막을 포함할 수 있다. 이에 더하여, 상기 소오스 및 저항 실리사이드 방지 패턴들(114a,114b)은 차례로 적층된 산화막 및 질화막을 포함할 수도 있다. 상기 제1 및 제2 표면 금속실리사이드들(116d,116s)은 서로 동일한 금속을 포함한다. 상기 제1 및 제2 표면 금속실리사이드들(116d,116d)은 상기 반도체 기판(100)에 대하여 충분한 식각선택비를 가지는 것이 바람직하다. 상기 제1 및 제2 표면 금속실리사이드들(116d,116s)은 코발트 실리사이드로 형성될 수 있다. 코발트실리사이드는 실리콘 기판에 대하여 충분한 식각선택비를 가진다. 물론, 상기 제1 및 제2 표면 금속실리사이드들(116d,116s)은 다른 금속실리사이드로 형성될 수도 있다. 상기 제1 및 제2 표면 금속실리사이드들(116d,116s)과 상기 게이트 금속실리사이드(116g)은 서로 동일한 금속을 포함하는 것이 바람직하다. 이에 더하여, 상기 저항 금속실리사이드(116r)도 상기 제1 및 제2 표면 금속실리사이드(116d,116s)와 동일한 금속을 포함하는 것이 바람직하다.
식각 정지막(118)이 상기 반도체 기판(100) 전면을 덮는다. 구체적으로, 상기 식각정지막(118)은 상기 금속실리사이드들(116d,116s,116g,116r) 및 스페이서(112)를 포함하는 반도체 기판(100) 전면을 덮는다. 층간 절연막(120)이 상기 식각정지막(118) 전면을 덮는다. 상기 식각 정지막(118)은 상기 층간 절연막(120)에 대하여 식각선택비를 갖는 절연막으로 형성한다. 예컨대, 상기 층간 절연막(120)은 산화막으로 형성되고, 상기 식각 정지막(118)은 산화질화막으로 형성될 수 있다. 경우에 따라 상기 식각 정지막(118)은 생략될 수도 있다.
제1 콘택 플러그(124d)가 상기 층간 절연막(120) 및 식각 정지막(118)을 연속적으로 관통하여 상기 제1 표면 금속실리사이드(116d)를 노출시키는 제1 콘택홀(122d)을 채운다. 즉, 상기 제1 콘택 플러그(124d)는 상기 층간 절연막(120) 및 식각정지막(118)을 연속적으로 관통하여 상기 제1 표면 금속실리사이드(116d)와 접속한다.
제2 콘택 플러그(124s)가 상기 층간 절연막(120), 식각 정지막(118), 소오스 실리사이드 방지 패턴(114a)과, 상기 소오스 실리사이드 방지 패턴(114a) 아래의 소오스 영역(108s)을 연속적으로 관통하는 제2 콘택홀(122s)을 채운다. 상기 제2 콘택홀(122s)은 상기 소오스 영역(108s) 및 상기 소오스 영역(108s) 아래의 포켓 도펀트 도핑 영역(110)을 노출시킨다. 이에 더하여, 상기 제2 콘택홀(122s)은 상기 포켓 도펀트 도핑 영역(110) 아래의 웰(101)도 노출시킬 수 있다. 즉, 상기 제2 콘택 플러그(124s)는 상기 층간 절연막(120), 식각 정지막(118), 소오스 실리사이드 방지 패턴(114a) 및 소오스 영역(108s)을 연속적으로 관통하여 상기 웰(101)에 접속된다. 물론, 상기 제2 콘택 플러그(124s)는 상기 소오스 영역(108s)과도 접속된다. 상기 제2 콘택 플러그(124s)는 상대적으로 높은 도펀트 농도의 포켓 도펀트 도핑 영역(110)을 경유하여 상기 웰(101)과 접속된다. 상기 포켓 도펀트 도핑 영역(110)은 상기 드레인 및 소오스 영역들(108d,108s)간의 펀치스루 특성을 향상시킴과 더불어 상기 제2 콘택 플러그(124s)와 상기 웰(101)간의 접촉저항을 감소시키는 기능도 수행한다.
상기 소오스 실리사이드 방지 패턴(114a)은 상기 채널 영역의 채널 길이방향으로 제1 폭(W1)을 갖고, 상기 제2 콘택 플러그(124s)은 상기 채널 길이방향으로 제2 폭(W2)을 갖는다. 상기 제2 콘택 플러그(124s)의 제2 폭은 상기 소오스 실리사이드 방지 패턴(114a)의 제1 폭에 비하여 작다. 이로써, 상기 소오스 실리사이드 방지 패턴(114a)은 상기 제2 콘택 플러그(124s)의 중앙부분의 측벽을 둘러싸는 형태로 배치된다. 상기 제2 콘택 플러그(124s)는 상기 소오스 실리사이드 방지 패턴(114a)으로 인하여 상기 제2 표면 금속실리사이드(116s)와 이격된다. 상기 제1 콘택 플러그(124d)의 상기 채널 길이방향의 폭은 상기 제2 콘택 플러그(124s)의 제2 폭(W2)와 동일할 수 있다. 이와는 달리, 상기 제1 콘택 플러그(124d)의 폭은 상기 제2 콘택 플러그(124s)의 제2 폭(W2)과 다를 수도 있다.
저항 플러그(124r)가 상기 층간 절연막(120) 및 식각 정지막(118)을 연속적으로 관통하여 상기 저항 금속실리사이드(116r)을 노출시키는 저항 콘택홀(122r)을 채운다. 이로써, 상기 저항 플러그(124r)는 상기 저항 금속실리사이드(116r)와 접속한다. 상기 저항 플러그(124r)의 상기 채널 길이 방향의 폭은 상기 제2 콘택 플러그(124s)의 제2 폭(W2)과 다를 수 있다. 이와는 달리, 상기 저항 플러그(124r)의 폭은 상기 제2 콘택 플러그(124s)의 제2 폭(W1)과 동일할 수도 있다.
상기 제1 및 제2 콘택 플러그들(124d,124s)은 서로 동일한 도전 물질로 형성되는 것이 바람직하다. 이에 더하여, 상기 제1 및 제2 콘택 플러그들(124d,124s)과 상기 저항 플러그(124r)는 서로 동일한 도전 물질로 형성되는 것이 바람직하다. 상기 플러그들(124d,124s,124r)은 도핑된 폴리실리콘 또는 텅스텐, 구리, 알루미늄등 과 같은 금속을 포함할 수 있다. 특히, 상기 플러그들(124d, 124s,124r)은 상기 제2 콘택 플러그(124s)가 상기 소오스 영역(108s), 웰(101) 및 포켓 도펀트 도핑 영역(110)이 형성된 반도체 기판(100)과 오믹 콘택(ohmic contact)할 수 있는 도전 물질을 포함하는 것이 바람직하다. 예컨대, 상기 제2 콘택 플러그(124s)가 상기 반도체 기판(100)과 접촉하는 부분은 도핑된 폴리실리콘 또는 티타늄실리사이드등으로 형성될 수 있다.
상기 트랜지스터 영역(a)의 층간 절연막(120) 상에 제1 및 제2 배선들(126d,126s)이 배치되고, 상기 저항 영역(b)의 층간 절연막(120) 상에 저항 배선(126r)이 배치된다. 상기 제1 배선(126d) 및 제2 배선(126s)은 각각 상기 제1 콘택 플러그(124d) 및 제2 콘택 플러그(124s)와 접속하고, 상기 저항 배선(126r)은 상기 저항 플러그(124r)와 접속한다. 상기 제1, 제2 및 저항 배선들(126d,126s,126r)은 서로 동일한 도전 물질로 형성된다. 예컨대, 상기 제1, 제2 및 저항 배선들(126d,126s,126r)은 텅스텐등과 같은 금속을 포함할 수 있다.
상술한 반도체 소자에 따르면, 상기 제2 콘택 플러그(124s)는 상기 소오스 영역(108s)과 상기 소오스 영역(108s) 아래의 웰(101)과 직접 접촉한다. 이에 따라, 상기 게이트 전극(106g)과 드레인 및 소오스 영역들(108d,108s)을 갖는 트랜지스터는 상기 제2 콘택 플러그(124s)를 통하여 상기 소오스 영역(108s)과 상기 소오스 영역(108d) 아래의 웰(101)에 바이어스를 직접 공급할 수 있다. 그 결과, 상기 트랜지스터는 안정적으로 동작할 수 있으며, 또한, 상기 트랜지스터는 종래의 웰 바이어스를 인가하기 위한 웰 픽업 영역이 요구되지 않는다. 이로써, 고도로 집적 화된 반도체 소자를 구현할 수 있다.
상기 드레인 및 소오스 영역들(108d,108s) 및 게이트 전극(106g)을 포함하는 트랜지스터는 엔모스 트랜지스터 또는 피모스 트랜지스터일 수 있다.
상기 트랜지스터가 엔모스 트랜지스터인 경우에, 상기 웰(101)은 p형 도펀트로 도핑되고, 상기 드레인 및 소오스 영역들(108d,108s)은 n형 도펀트로 도핑된다. 이 경우에, 상기 제2 배선(126s) 및 제2 콘택 플러그(124s)를 통하여 접지 전압을 공급되어 상기 소오스 영역(108s) 및 웰(101)에는 접지 전압이 인가된다.
상기 트랜지스터는 피모스 트랜지스터인 경우에, 상기 웰(101)은 n형 도펀트로 도핑되고, 상기 드레인 및 소오스 영역들(108d,108s)은 p형 도펀트로 도핑된다. 이 경우에, 상기 제2 배선(126s) 및 제2 콘택 플러그(124s)를 통하여 전원 전압이 공급되어 상기 소오스 영역(108s) 및 웰(101)에는 전원 전압이 인가된다.
본 발명에 따른 반도체 소자는 상기 트랜지스터가 엔모스 트랜지스터인 것과 상기 트랜지스터 피모스 트랜지스터인 것을 모두 포함할 수도 있다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 트랜지스터 영역(a) 및 저항 영역(b)을 갖는 반도체 기판(100)을 준비한다. 상기 트랜지스터 영역(a)의 반도체 기판(100)에 웰(101)을 형성한다. 상기 반도체 기판(100)에 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 상기 트랜지스터 영역(a)내에 활성영역을 한정한다. 또한, 상기 저항 영역(b)의 반도체 기판(100)에도 소자분리막(102)이 형성된다. 상기 저항 영역(b)의 전체에 상기 소자분리막(102)이 형성될 수 있다. 상기 웰(101)은 제1 도전형의 도펀트 이온들을 사용하는 제1 이온 주입 공정으로 형성할 수 있다. 물론, 제1 이온 주입 공정을 수행한 후에, 주입된 도펀트를 활성화시키는 열처리 공정을 수행할 수 있다. 상기 소자분리막(102)은 트렌치형 소자분리막으로 형성할 수 있다. 상기 웰(101)을 형성한 후에, 상기 소자분리막(102)을 형성할 수 있다. 이와는 반대로, 상기 소자분리막(102)을 형성한 후에, 상기 웰(101)을 형성할 수도 있다.
상기 활성영역 상에 게이트 절연막(104)을 형성하고, 상기 반도체 기판(100) 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 도핑된 폴리실리콘으로 형성하는 것이 바람직하다. 상기 게이트 도전막을 패터닝하여 상기 트랜지스터 영역(a)내의 게이트 전극(106g) 및 상기 저항 영역(b)내의 저항 패턴(106r)을 형성한다. 상기 게이트 전극(106g)은 상기 활성영역을 가로지른다. 상기 저항 패턴(106r)은 상기 저항 영역(b)의 소자분리막(102) 상에 형성된다.
상기 게이트 도전막을 패터닝하기 전에, 상기 저항 영역(b)내 게이트 도전막에 상기 저항 패턴(106r)의 비저항을 조절하기 위한 제2 이온 주입 공정을 수행할 수 있다. 상기 제2 이온 주입 공정은 제1 도전형의 도펀트 이온들 또는 제2 도전형의 도펀트 이온들을 사용할 수 있다.
도 4를 참조하면, 상기 게이트 전극(106g)을 마스크로 사용하여 제2 도전형의 이온들을 사용하는 제3 이온 주입 공정을 수행한다. 이로써, 상기 게이트 전극(106g) 양측의 활성영역에 각각 드레인 영역(108d) 및 소오스 영역(108s)을 형성된다. 상기 게이트 전극(106g)을 마스크로 사용하여 제1 도전형의 이온들을 사용하 는 제4 이온 주입 공정을 수행한다. 이로써, 상기 드레인 영역(108d) 및 소오스 영역(108s) 아래에 각각 포켓 도펀트 도핑 영역(110)이 형성된다. 상기 제4 이온 주입 공정은 경사 주입을 포함할 수 있다. 이로써, 상기 포켓 도펀트 도핑 영역(110)은 상기 게이트 전극(106g) 아래의 채널 영역에 인접한 상기 드레인 및 소오스 영역들(108d,108s)의 하부 측벽들을 덮을 수 있다. 상술한 바와 같이, 상기 웰(101)을 형성하기 위한 상기 제1 이온 주입 공정과 상기 포켓 도펀트 도핑 영역(110)을 형성하기 위한 상기 제4 이온 주입 공정은 서로 동일한 타입의 도펀트 이온들을 사용한다.
상기 게이트 전극(106g)의 양측벽에 스페이서(112)를 형성한다. 이때, 상기 저항 패턴(106r)의 측벽에도 스페이서(112)가 형성될 수 있다. 상기 스페이서(112)를 형성한 후에, 상기 게이트 전극(106g) 및 스페이서(112)를 마스크로 사용하여 제2 도전형의 도펀트 이온들을 사용하는 제5 이온 주입 공정을 수행할 수 있다. 이로써, 상기 드레인 및 소오스 영역들(108d,108s)은 엘디디 구조등으로 형성될 수 있다.
상기 반도체 기판(100) 전면 상에 실리사이드 방지막(114)을 형성한다. 상기 실리사이드 방지막(114)은 후속에 수행되는 실리사이드화 공정을 방지할 수 있는 절연 물질로 형성한다. 특히, 상기 실리사이드 방지막(114)은 금속원소의 침투를 최소화할 수 있는 절연 물질을 포함하는 것이 바람직하다. 예컨대, 상기 실리사이드 방지막(114)은 질화막을 포함할 수 있다. 이에 더하여, 상기 실리사이드 방지막(114)은 차례로 적층된 산화막 및 질화막을 포함할 수 있다.
도 5를 참조하면, 상기 실리사이드 방지막(114)을 패터닝하여 상기 트랜지스터 영역(a)내의 소오스 실리사이드 방지 패턴(114a) 및 상기 저항 영역(b)내의 저항 실리사이드 방지 패턴(114b)을 형성한다. 상기 소오스 실리사이드 방지 패턴(114a)은 상기 스페이서(112) 옆에 위치한 상기 소오스 영역(108s)의 상부면의 일부 상에 형성된다. 즉, 상기 소오스 영역(108s)의 상부면의 다른 일부는 노출된다. 상기 소오스 실리사이드 방지 패턴(114a)은 상기 채널 영역의 채널 길이 방향으로 제1 폭(W1)을 갖는다. 상기 스페이서(112) 옆의 상기 드레인 영역(108d)의 상부면 전체가 노출된다. 또한, 상기 게이트 전극(106g)의 상부면도 노출되는 것이 바람직하다. 상기 저항 실리사이드 방지 패턴(114b)은 상기 저항 패턴(106r)을 덮는다. 이때, 상기 저항 패턴(106r)의 양단들의 상부면들은 노출된다. 상기 실리사이드 방지 패턴(114)을 패터닝하는 공정에 포함된 식각 공정은 이방성 식각 공정 또는 등방성 식각 공정일 수 있다.
상기 소오스 및 저항 실리사이드 방지 패턴들(114a,114b)을 갖는 반도체 기판(100)에 실리사이드화 공정을 수행한다. 상기 실리사이드화 공정을 구체적으로 설명한다. 상기 소오스 및 저항 실리사이드 방지 패턴(114a,114b)을 갖는 반도체 기판(100) 전면 상에 금속막을 형성한다. 이어서, 상기 금속막을 갖는 반도체 기판(100)에 열처리 공정을 수행한다. 이에 따라, 상기 금속막과, 상기 노출된 드레인 영역(108d), 노출된 소오스 영역(108s), 노출된 게이트 전극(106g) 및 노출된 저항 패턴(106r)이 반응하여 각각 제1 표면 금속실리사이드(116d), 제2 표면 금속실리사이드(116s), 게이트 금속실리사이드(116g) 및 저항 금속실리사이드(116r)가 형성된다. 이때, 상기 소오스 및 저항 실리사이드 방지 패턴들(114a,114b)에 의하여 덮혀진 소오스 영역(108s)의 일부 및 저항 패턴(106r)에는 금속실리사이드가 형성되지 않는다. 상기 금속막을 형성하는 공정과 상기 열처리 공정은 엑시츄(ex-situ) 방식으로 수행될 수 있다. 이와는 달리, 상기 금속막을 형성하는 공정과 상기 열처리 공정은 인시츄(in-situ) 방식으로 수행될 수도 있다. 상기 금속실리사이드들(116d,116s,116g,116r)은 상기 반도체 기판(100)에 대하여 충분한 식각선택비를 갖는 것이 바람직하다. 예컨대, 상기 금속실리사이드들(116d,116s,116g,116r)은 코발트 실리사이드로 형성할 수 있다. 이어서, 상기 열처리 공정시 미반응된 금속막을 제거한다.
도 6을 참조하면, 상기 금속실리사이드들(116d,116s,116g,116r)을 갖는 반도체 기판(100) 전면 상에 식각 정지막(118) 및 층간 절연막(120)을 차례로 형성한다. 상기 식각 정지막(118) 및 층간 절연막(120)을 이루는 물질들은 도 2를 참조하여 설명한 것과 동일하다. 상기 층간 절연막(120), 식각 정지막(118), 및 소오스 실리사이드 방지 패턴(114a) 및 반도체 기판(100)을 연속적으로 패터닝하여 제1 콘택홀(122d), 제2 콘택홀(122s) 및 저항 콘택홀(122r)을 형성한다. 상기 제1 콘택홀(122d)은 상기 층간 절연막(120) 및 식각 정지막(118)을 관통하여 상기 제1 표면 금속실리사이드(116d)를 노출시킨다. 상기 제2 콘택홀(122s)은 상기 층간 절연막(120), 식각 정지막(118), 소오스 실리사이드 방지 패턴(114a) 및 소오스 영역(108s)을 관통한다. 이로써, 상기 제2 콘택홀(122s)은 상기 소오스 영역(108s) 및 상기 웰(101)을 노출시킨다. 특히, 상기 제2 콘택홀(122s)은 상기 소오스 영 역(108s)의 아래의 웰(101)에 형성된 포켓 도펀트 도핑 영역(110)을 노출시킨다. 상기 제2 콘택홀(122s)의 상기 채널 길이 방향의 제2 폭(W2)은 상기 소오스 실리사이드 방지 패턴(114a)의 제1 폭(W1)에 비하여 작다. 이에 따라, 상기 제2 콘택홀(122s)은 상기 소오스 실리사이드 방지 패턴(114a)을 관통하고, 상기 제2 콘택홀(122s) 주변으로 상기 소오스 실리사이드 방지 패턴(114a)이 잔존한다. 상기 저항 콘택홀(122r)은 상기 층간 절연막(120) 및 식각 정지막(118)을 관통하여 상기 저항 금속실리사이드(116r)를 노출시킨다.
상기 콘택홀들(122d,122s,122r)을 형성하기 위하여 상기 층간 절연막(120)을 식각하는 동안에 상기 식각 정지막(118)이 식각 정지 기능을 수행한다.
상술한 바와 같이, 상기 제1 표면 금속실리사이드(116d) 및 저항 금속실리사이드(116r)는 상기 반도체 기판(100)에 대하여 충분한 식각 선택비를 갖는다. 이에 따라, 상기 제2 콘택홀(122s)의 형성을 위하여 소오스 영역(108s)을 식각하는 동안에 상기 제1 표면 금속실리사이드(116d) 및 저항 금속실리사이드(116r)는 식각 정 기능을 충분히 수행한다. 그 결과, 상기 제2 콘택홀(122s)을 형성하는 동안에, 상기 제1 콘택홀(122d) 아래의 반도체 기판(100, 즉, 드레인 영역(108d)이 형성된 활성영역) 및 저항 콘택홀(122r) 아래의 저항 패턴(106r)이 보호된다. 상기 금속실리사이드들(116d,116s,116g,116r)은 절연 물질로 형성된 상기 소오스 실리사이드 방지 패턴(114a)에 대해서도 충분한 식각선택비를 갖는다.
이어서, 상기 제1, 제2 및 저항 콘택홀들(122d,122s,122r)을 채우는 도전막을 형성하고, 상기 도전막을 상기 층간 절연막(120)이 노출될때까지 평탄화시키어 도 2에 도시된 제1 및 제2 콘택 플러그들(124d,124s)과 저항 플러그(124r)를 형성한다. 이어서, 도 2의 배선들(126d,126s,126r)을 형성하여 도 2의 반도체 소자를 구현할 수 있다.
상술한 반도체 소자의 형성 방법에 따르면, 제2 콘택홀(122s)을 형성하는 동안에, 상기 제1 표면 금속실리사이드(116d) 및 저항 금속실리사이드(116r)가 식각 정지 기능을 충분히 수행한다. 또한, 상기 소오스 실리사이드 방지 패턴(114a)에 의하여 상기 제2 콘택홀(122s)이 형성되는 영역에는 제2 표면 금속실리사이드(116s)가 형성되지 않는다. 이에 따라, 상기 제1 콘택홀(122d) 및 저항 콘택홀(122r) 아래의 반도체 기판(100) 및 저항 패턴(106r)의 보호함과 더불어 상기 제2 콘택홀(122s)을 형성할 수 있다.
(제2 실시예)
본 실시예에서, 소오스 영역 및 소오스 영역 아래의 웰과 접속된 콘택 플러그가 상술한 제1 실시예와 다른 형태를 갖는다. 본 실시예에서 상술한 제1 실시예와 동일한 구성들은 동일한 참조부호를 사용한다. 이하 설명에서, 본 실시예의 특징을 중심으로 설명한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 7을 참조하면, 트랜지스터 영역(a)의 활성영역 상에 게이트 절연막(104) 및 게이트 전극(106g)이 차례로 배치되고, 게이트 전극(106g) 양측의 활성영역에 드레인 영역(108d) 및 소오스 영역(108s)이 배치된다. 스페이서(112)가 상기 게이트 전극(106g)의 양측벽에 배치된다. 제1 표면 금속실리사이드(116d)가 스페이 서(112) 옆의 드레인 영역(108d)의 상부면 전체 상에 배치되고, 제2 표면 금속실리사이드(116s)가 스페이서(112) 옆에 위치한 소오스 영역(108s)의 상부면의 일부 상에 배치된다. 즉, 상기 스페이서(112) 옆에 위치한 소오스 영역(108s)의 상부면은 상기 제2 표면 금속실리사이드(116s)가 형성된 부분 및 제2 표면 금속실리사이드(116s)가 형성되지 않는 부분으로 구분된다.
식각 정지막(118) 및 층간 절연막(120)이 상기 반도체 기판(100) 전면을 차례로 덮는다. 제1 콘택 플러그(124d')가 상기 층간 절연막(120) 및 식각 정지막(118)을 연속적으로 관통하여 상기 제1 표면 금속실리사이드(116d)와 접속한다. 제2 콘택 플러그(124s')가 상기 층간 절연막(120), 식각 정지막(118) 및 소오스 영역(108s)을 연속적으로 관통한다. 이때, 상기 제2 콘택 플러그(124s')는 상기 소오스 영역(108s)의 상부면 중에서 제2 표면 금속실리사이드(116s)가 형성되지 않은 부분(즉, 미형성된 부분)을 통하여 상기 소오스 영역(108s)을 관통한다. 상기 제2 표면 금속실리사이드(116a)가 미형성된 부분은 상기 게이트 전극(106g) 아래의 채널 영역의 채널 길이 방향으로 제1 폭(Wa)을 갖는다. 상기 제2 콘택 플러그(124s')는 상기 소오스 영역(108s)과 상기 소오스 영역(108s) 아래의 웰(101)과 접속한다. 상기 제2 콘택 플러그(124s')는 상기 소오스 영역(108s) 아래의 웰(101)에 형성된 포켓 도펀트 도핑 영역(110)과 접속함으로써, 상기 제2 콘택 플러그(124s')와 상기 웰(101)간의 접촉저항이 감소한다. 상기 제1 및 제2 콘택 플러그들(124d',124s')은 각각 제1 및 제2 콘택홀들(122d',122s')을 채운다. 상기 제1 콘택홀(122d')은 상기 층간 절연막(120) 및 식각 정지막(118)을 관통하여 상기 제1 표면 금속실리사이 드(116d)를 노출시킨다. 상기 제2 콘택홀(122s')은 상기 층간 절연막(120), 식각 정지막(118) 및 소오스 영역(108s)을 관통한다.
상기 제2 콘택 플러그(124s')는 상기 층간 절연막(120) 및 식각 정지막(118)을 관통하는 제1 부분과 상기 소오스 영역(108s)을 관통하는 제2 부분을 포함한다. 상기 제2 콘택 플러그(124s')의 제1 부분은 상기 채널 길이 방향으로 제2 폭(Wb)을 갖는다. 이때, 상기 제2 폭(Wb)은 상기 제1 폭(Wa)에 비하여 크다. 상기 제2 콘택 플러그(124s')의 제2 부분의 윗부분은 상기 제1 폭(Wa)과 동일하다. 이에 따라, 상기 제2 콘택 플러그(124s')의 제1 부분은 상기 제2 콘택 플러그(124s')의 제2 부분 주변의 제2 표면 금속실리사이드(116s)와 접촉한다. 상기 제2 콘택 플러그(124s')의 제2 부분의 아랫부분은 상기 제1 폭(Wa)과 동일하거나 작을 수 있다. 상기 제1 콘택 플러그(124d')의 상기 채널 길이 방향의 폭은 상기 제2 폭(Wb)과 동일할 수 있다. 이와는 달리, 상기 제1 콘택 플러그(124d')의 폭은 상기 제2 폭(Wb)과 다를 수도 있다.
제1 및 제2 배선들(126d,126s)이 층간 절연막(120) 상에 배치되어 상기 제1 및 제2 콘택 플러그들(124d',124s')에 각각 접속된다. 상기 반도체 기판(100)의 저항 영역(b)에 배치된 저항 패턴(106r)을 포함한 다른 구성요소들은 상술한 제1 실시예와 동일하다.
상술한 반도체 소자에 따르면, 상기 제2 콘택 플러그(124s')은 상기 제2 표면 금속실리사이드(116s)와도 접촉한다. 상기 제2 콘택 플러그(124s') 및 상기 소오스 영역(108s)간의 접촉 저항이 더욱 감소된다.
다음으로, 본 실시예에 따른 반도체 소자의 형성 방법을 도면들을 참조하여 설명한다. 본 실시예에 따른 반도체 소자의 형성 방법은 도 3 및 도 4를 참조하여 설명한 형성 방법들을 포함할 수 있다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4 및 도 8을 참조하면, 실리사이드 방지막(114)을 패터닝하여 트랜지스터 영역(a)내의 소오스 실리사이드 방지 패턴(114a') 및 저항 영역(b)내의 저항 실리사이드 방지 패턴(114b)을 형성한다. 상기 소오스 실리사이드 방지 패턴(114a')은 게이트 전극(106g) 아래의 채널 영역의 채널 길이 방향으로 제1 폭(Wa)을 갖는다.
상기 반도체 기판(100) 상에 식각 정지막(118) 및 층간 절연막(120)을 차례로 형성한다. 상기 층간 절연막(120) 및 식각 정지막(118)을 연속적으로 패터닝하여 제1 콘택홀(122d'), 상부홀(150) 및 저항 콘택홀(122r)을 형성한다. 상기 제1 콘택홀(122d')은 제1 표면 금속실리사이드(116d)를 노출시키고, 상기 저항 콘택홀(122r)은 저항 금속실리사이드(116r)를 노출시킨다. 상기 상부홀(150)은 상기 소오스 영역(108s) 상부에 형성된다. 상기 상부홀(150)은 상기 채널 길이 방향으로 제2 폭(Wb)을 갖는다. 이때, 상기 제2 폭(Wb)이 상기 제1 폭(Wa)에 비하여 크다. 이에 따라, 상기 상부홀(150)은 상기 소오스 실리사이드 방지 패턴(114a')의 전체를 모두 노출시킨다. 또한, 상기 상부홀(150)은 상기 소오스 실리사이드 방지 패턴(114a') 주변의 제2 표면 금속실리사이드(116s)를 노출시킨다.
도 9를 참조하면, 계속해서, 상기 상부홀(150)에 노출된 소오스 실리사이드 방지 패턴(114a') 및 소오스 영역(108s)을 연속적으로 식각하여 하부홀(151)을 형성한다. 이때, 상기 소오스 실리사이드 방지 패턴(114a')은 모두 제거되고, 상기 하부홀(151)은 상기 소오스 실리사이드 방지 패턴(114a') 아래의 소오스 영역(108s)을 관통한다. 이로써, 상기 하부홀(151)의 측벽에는 상기 소오스 영역(108s)이 노출되고, 상기 하부홀(151)의 바닥에는 포켓 도펀트 도핑 영역(110)이 형성된 웰(101)이 노출된다.
제1 실시예에서 설명한 것과 같이, 제1 및 제2 표면 금속실리사이드들(116d,116s) 및 저항 금속실리사이드(116r)는 상기 반도체 기판(100)에 대하여 충분한 식각선택비를 갖는다. 이에 따라, 상기 하부홀(151) 형성시, 상기 제1 콘택홀(122d')에 노출된 제1 표면 금속실리사이드(116d), 상기 상부홀(150)에 노출된 제2 표면 금속실리사이드(116s) 및 상기 저항 콘택홀(122r)에 노출된 저항 금속실리사이드(116r)는 식각 정지 기능을 충분히 수행한다. 이로써, 상기 하부홀(151)의 적어도 윗부분의 상기 채널 길이방향의 폭은 상기 제1 폭(Wa)을 갖게 된다. 또한, 드레인 영역(108d) 및 저항 패턴(106r)이 보호할 수 있다.
상기 제1 콘택홀(122d'), 상부홀(150) 및 저항 콘택홀(122r)을 형성하는 공정 및 상기 하부홀(151)을 형성하는 공정은 동일한 마스크 패턴(미도시함)을 사용하여 연속적으로 수행되는 것이 바람직하다. 상기 상부홀(150) 및 하부홀(151)은 제2 콘택홀(122s')을 구성한다.
이어서, 상기 제1 및 제2 콘택홀들(122d',122s') 및 저항 콘택홀(122r)을 채우는 도전막을 반도체 기판(100) 전면에 형성하고, 상기 도전막을 상기 층간 절연 막(120)이 노출될때까지 평탄화하여 도 7의 제1 콘택 플러그(124d'), 제2 콘택 플러그(124s') 및 저항 플러그(124r)를 형성한다.
이어서, 상기 층간 절연막(120) 상에 도 7의 제1 배선(126d), 제2 배선(126s) 및 저항 배선(126r)을 형성하여 도 7의 반도체 소자를 구현할 수 있다.
상술한 본 발명에 따른 트랜지스터는 주변회로 영역내에 배치될 수 있다. 이와는 달리, 상기 트랜지스터는 에스램 소자의 단위 셀에 포함될 수 있다. 특히, 상기 트랜지스터는 에스램 셀내의 엔모스 트랜지스터인 구동 트랜지스터(driver transistor)일 수 있다. 이와는 달리, 상기 트랜지스터는 에스램 셀내의 피모스 트랜지스터인 풀업 트랜지스터(pull-up transistor)일 수도 있다. 더 나아가서, 본 발명에 따른 트랜지스터는 트랜지스터를 요구하는 모든 반도체 소자에 적용될 수 있다.
상술한 본 발명에 따르면, 소오스 영역과 접촉하는 콘택 플러그가 상기 소오스 영역을 관통하여 상기 소오스 영역 아래의 웰과도 접촉한다. 이때, 상기 콘택 플러그는 상기 소오스 영역의 상부면의 표면 금속실리사이드가 미형성된 부분을 통하여 상기 소오스 영역을 관통한다. 이에 따라, 상기 콘택 플러그를 통하여 상기 소오스 영역 및 상기 소오스 영역을 포함하는 트랜지스터 아래의 웰에 바이어스를 실질적으로 직접 인가할 수 있다. 그 결과, 상기 트랜지스터는 안정적으로 동작할 수 있다. 또한, 본 발명에 따른 트랜지스터는 종래의 웰 픽업 영역이 요구되지 않는다. 이로써, 고도로 집적화된 반도체 소자를 구현할 수 있다.

Claims (23)

  1. 반도체 기판에 형성된 웰(well) 내에 서로 이격되어 형성된 제1 및 제2 도펀트 도핑 영역들;
    상기 제1 및 제2 도펀트 도핑 영역들 사이의 채널 영역을 차례로 덮는 게이트 절연막 및 게이트 전극;
    상기 게이트 전극 양측벽에 배치된 스페이서;
    상기 스페이서 옆에 위치한 상기 제1 도펀트 도핑 영역의 상부면 전체 상에 형성된 제1 표면 금속실리사이드;
    상기 스페이서 옆에 위치한 상기 제2 도펀트 도핑 영역의 상부면의 일부 상에 형성된 제2 표면 금속실리사이드;
    상기 반도체 기판 전면을 덮는 단일층 또는 다층의 절연막;
    상기 단일층 또는 다층의 절연막을 관통하여 상기 제1 표면 금속실리사이드와 접촉된 제1 콘택 플러그; 및
    상기 단일층 또는 다층의 절연막을 관통하고 상기 제2 표면 금속실리사이드가 미형성된 상부면으로 상기 제2 도펀트 도핑 영역을 관통하여 상기 웰과 접속된 제2 콘택 플러그를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 도펀트 도핑 영역의 상기 제2 표면 금속실리사이드가 미형성된 상부면 상에 배치된 실리사이드 방지 패턴을 더 포함하되,
    상기 실리사이드 방지 패턴의 폭은 상기 제2 콘택 플러그의 폭에 비하여 크고, 상기 제2 콘택 플러그는 상기 단일층 또는 다층의 절연막, 상기 실리사이드 방지 패턴 및 상기 제2 도펀트 도핑 영역을 연속적으로 관통하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 콘택 플러그는 상기 단일층 또는 다층의 절연막을 관통하는 제1 부분 및 상기 제2 도펀트 도핑 영역을 관통하는 제2 부분을 갖되,
    상기 제2 콘택 플러그의 제1 부분의 폭은 상기 제2 도펀트 도핑 영역의 제2 표면 금속실리사이드가 미형성된 상부면의 폭 보다 크고,
    상기 제2 콘택 플러그의 제2 부분의 윗부분의 폭은 상기 제2 도펀트 도핑 영역의 제2 표면 금속실리사이드가 미형성된 상부면의 폭과 같은 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 도펀트 도핑 영역들 아래의 웰에 형성된 포켓 도펀트 도핑 영역을 더 포함하되, 상기 포켓 도펀트 도핑 영역은 상기 웰과 동일한 타입의 도펀트로 도핑되고, 상기 포켓 도펀트 도핑 영역의 도펀트 농도는 상기 웰의 도펀트 농도에 비하여 높고, 상기 제2 콘택 플러그는 상기 제2 도펀트 도핑 영역 아래의 포켓 도펀트 도핑 영역과 접속하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 웰은 p형 도펀트로 도핑되고, 상기 제1 및 제2 도펀트 도핑 영역들은 n형 도펀트로 도핑되되, 상기 제2 콘택 플러그를 통하여 상기 웰 및 제2 도펀트 도핑 영역에는 접지 전압이 인가되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 웰은 n형 도펀트로 도핑되고, 상기 제1 및 제2 도펀트 도핑 영역들은 p형 도펀트로 도핑되되, 상기 제2 콘택 플러그를 통하여 상기 웰 및 제2 도펀트 도핑 영역에는 전원 전압이 인가되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 전극 상에 형성된 게이트 금속실리사이드를 더 포함하되, 상기 게이트 금속실리사이드 및 상기 제1 및 제2 표면 금속실리사이드들은 서로 동일한 금속을 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 반도체 기판은 트랜지스터 영역 및 저항 영역을 포함하고, 상기 웰, 상기 제1 및 제2 도펀트 영역들, 게이트 전극은 상기 트랜지스터 영역내에 배치되되,
    상기 저항 영역의 반도체 기판 상에 형성된 저항 패턴;
    상기 저항 패턴을 덮는 저항 실리사이드 방지 패턴;
    상기 저항 실리사이드 방지 패턴이 미형성된 상기 저항 패턴의 일단의 상부면 상에 형성된 저항 금속실리사이드; 및
    상기 단일층 또는 다층의 절연막을 관통하여 상기 저항 금속실리사이드에 접속된 저항 플러그를 더 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 저항 금속실리사이드과 상기 제1 및 제2 표면 금속실리사이드들은 서로 동일한 금속을 포함하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 저항 플러그와 상기 제1 및 제2 콘택 플러그들은 서로 동일한 물질로 형성된 반도체 소자.
  11. 제 8 항에 있어서,
    상기 단일층 또는 다층의 절연막 상에 배치되어 상기 제1 콘택 플러그와 접속된 제1 배선;
    상기 단일층 또는 다층의 절연막 상에 배치되어 상기 제2 콘택 플러그와 접속된 제2 배선; 및
    상기 단일층 또는 다층의 절연막 상에 배치되어 상기 저항 플러그와 접속된 저항 배선을 더 포함하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제1 및 제2 표면 금속실리사이드들은 코발트 실리사이드인 반도체 소자.
  13. 반도체 기판에 웰을 형성하는 단계;
    상기 반도체 기판 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 상기 웰에 각각 제1 및 제2 도펀트 도핑 영역들을 형성하는 단계;
    상기 게이트 전극 양측벽에 스페이서를 형성하는 단계;
    상기 제2 도펀트 도핑 영역의 일부 상에 실리사이드 방지 패턴을 형성하는 단계;
    실리사이드화 공정을 수행하여 상기 제1 도펀트 도핑 영역 상의 제1 표면 금속실리사이드 및 상기 실리사이드 방지 패턴이 미형성된 상기 제2 도펀트 도핑 영역 상의 제2 표면 금속실리사이드를 형성하는 단계;
    상기 반도체 기판 전면 상에 단일층 또는 다층의 절연막을 형성하는 단계;
    상기 단일층 또는 다층의 절연막, 실리사이드 방지 패턴 및 제2 도펀트 도핑 영역을 연속적으로 패터닝하여 상기 제1 표면 금속실리사이드를 노출시키는 제1 콘택홀, 및 상기 제2 도펀트 도핑 영역 및 상기 웰을 노출시키는 제2 콘택홀을 형성하는 단계; 및
    상기 제1 및 제2 콘택홀들을 각각 채우는 제1 및 제2 콘택 플러그들을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 실리사이드 방지 패턴의 폭은 상기 제2 콘택홀의 폭에 비하여 크게 형성하고,
    상기 제2 콘택홀은 상기 단일층 또는 다층의 절연막, 실리사이드 방지 패턴 및 제2 도펀트 도핑 영역을 연속적으로 관통하도록 형성하는 반도체 소자의 형성 방법.
  15. 제 13 항에 있어서,
    상기 제2 콘택홀은 상기 단일층 또는 다층의 절연막을 관통하는 상부홀 및 상기 도펀트 도핑 영역을 관통하는 하부홀을 포함하고,
    상기 상부홀의 폭은 상기 실리사이드 방지 패턴의 폭에 비하여 크게 형성하여 상기 제2 콘택홀 형성시 상기 실리사이드 방지 패턴이 제거되고,
    상기 하부홀의 적어도 상부 폭은 상기 실리사이드 방지 패턴의 폭과 동일한 반도체 소자의 형성 방법.
  16. 제 13 항에 있어서,
    상기 제1 및 제2 도펀트 도핑 영역 아래의 웰에 포켓 도펀트 도핑 영역을 형성하는 단계를 더 포함하되,
    상기 포켓 도펀트 도핑 영역은 상기 웰과 동일한 타입의 도펀트로 도핑되고, 상기 포켓 도펀트 도핑 영역의 도펀트 농도는 상기 웰의 도펀트 농도에 비하여 높 고, 상기 제2 콘택 플러그는 상기 포켓 도펀트 도핑 영역과 접속하는 반도체 소자의 형성 방법.
  17. 제 13 항에 있어서,
    상기 웰은 p형 도펀트로 도핑되고, 상기 제1 및 제2 도펀트 도핑 영역들은 n형 도펀트로 도핑되되, 상기 제2 콘택 플러그를 통하여 상기 웰 및 제2 도펀트 도핑 영역에는 접지 전압이 인가되는 반도체 소자의 형성 방법.
  18. 제 13 항에 있어서,
    상기 웰은 n형 도펀트로 도핑되고, 상기 제1 및 제2 도펀트 도핑 영역들은 p형 도펀트로 도핑되되, 상기 제2 콘택 플러그를 통하여 상기 웰 및 제2 도펀트 도핑 영역에는 전원 전압이 인가되는 반도체 소자의 형성 방법.
  19. 제 13 항에 있어서,
    상기 실리사이드화 공정을 수행하는 단계는,
    상기 실리사이드 방지 패턴을 갖는 반도체 기판 상에 금속막을 형성하는 단계; 및
    상기 반도체 기판에 열처리 공정을 수행하여 상기 제1 및 제2 표면 금속실리사이드들과 상기 게이트 전극 상의 게이트 금속실리사이드를 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  20. 제 13 항에 있어서,
    상기 반도체 기판은 트랜지스터 영역 및 저항 영역을 포함하고, 상기 웰, 상기 제1 및 제2 도펀트 영역들, 게이트 전극은 상기 트랜지스터 영역내에 형성되되,
    상기 저항 영역의 반도체 기판 상에 저항 패턴을 형성하는 단계;
    상기 저항 패턴을 덮는 저항 실리사이드 방지 패턴을 형성하는 단계;
    상기 저항 실리사이드 방지 패턴이 미형성된 상기 저항 패턴의 일단의 상부면 상에 저항 금속실리사이드를 형성하는 단계;
    상기 단일층 또는 다층의 절연막을 관통하여 상기 저항 금속실리사이드를 노출시키는 저항 콘택홀을 형성하는 단계; 및
    상기 저항 콘택홀을 채우는 저항 플러그를 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 저항 패턴은 상기 게이트 전극과 동시에 형성되고,
    상기 저항 실리사이드 방지 패턴은 상기 실리사이드 방지 패턴과 동시에 형성되고,
    상기 저항 금속실리사이드는 상기 제1 및 제2 표면 금속실리사이드들과 동시에 형성되고,
    상기 저항 플러그는 상기 제1 및 제2 콘택 플러그들과 동시에 형성되는 반도 체 소자의 형성 방법.
  22. 제 20 항에 있어서,
    상기 단일층 또는 다층의 절연막 상에 상기 제1 콘택 플러그, 제2 콘택 플러그 및 저항 플러그와 각각 접속하는 제1 배선, 제2 배선 및 저항 배선을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  23. 제 13 항에 있어서,
    상기 제1 및 제2 표면 금속실리사이드들은 코발트 실리사이드로 형성하는 반도체 소자의 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110040470A (ko) * 2009-10-14 2011-04-20 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7465972B2 (en) 2005-01-21 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS device design
US7323392B2 (en) * 2006-03-28 2008-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance transistor with a highly stressed channel
US9453443B2 (en) 2009-03-20 2016-09-27 Basf Corporation Emissions treatment system with lean NOx trap
US9662611B2 (en) 2009-04-03 2017-05-30 Basf Corporation Emissions treatment system with ammonia-generating and SCR catalysts
CN102074479B (zh) * 2009-11-24 2012-08-29 中国科学院微电子研究所 半导体器件及其制造方法
KR20140101218A (ko) * 2013-02-08 2014-08-19 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104752392A (zh) * 2013-12-26 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10155656B2 (en) 2015-10-19 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Inter-poly connection for parasitic capacitor and die size improvement
EP3176812A1 (en) * 2015-12-02 2017-06-07 ABB Schweiz AG Semiconductor device and method for manufacturing such a semiconductor device
KR101780348B1 (ko) * 2016-07-22 2017-09-22 매그나칩반도체 유한회사 Cmos 트랜지스터 형성 방법
CN107611089B (zh) * 2017-09-19 2024-03-26 宁波宝芯源功率半导体有限公司 用于锂电保护的开关器件及其制作方法
EP3582257B1 (en) * 2018-06-15 2023-11-01 Melexis Technologies NV Semiconductor device for use in harsh media
EP3582256B1 (en) * 2018-06-15 2021-09-15 Melexis Technologies NV Cmos based devices for harsh media
CN110828577B (zh) * 2019-11-21 2023-09-26 海光信息技术(成都)有限公司 半导体器件及其制造方法
CN113113485B (zh) * 2020-01-13 2023-03-21 中芯国际集成电路制造（天津）有限公司 半导体器件及其形成方法
CN114975609A (zh) 2021-02-24 2022-08-30 联华电子股份有限公司 横向双扩散的金属氧化物半导体场效晶体管及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156494A (ja) 1998-11-19 2000-06-06 Nec Corp 半導体装置およびその製造方法
US6177346B1 (en) 1995-09-20 2001-01-23 Micron Technology, Inc. Integrated circuitry and method of forming a field effect transistor
KR20010077099A (ko) * 2000-01-31 2001-08-17 윤종용 자기 정렬된 웰 바이어스 영역을 갖는 모스 트랜지스터 및그 제조방법
KR20020083575A (ko) * 2001-04-27 2002-11-04 주식회사 하이닉스반도체 에스램의 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587045B1 (ko) 2000-05-31 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2004071927A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
KR100447030B1 (ko) 2002-08-22 2004-09-07 삼성전자주식회사 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그제조방법
KR20060066963A (ko) 2004-12-14 2006-06-19 삼성전자주식회사 웰 픽업을 가지는 에스램 셀 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177346B1 (en) 1995-09-20 2001-01-23 Micron Technology, Inc. Integrated circuitry and method of forming a field effect transistor
JP2000156494A (ja) 1998-11-19 2000-06-06 Nec Corp 半導体装置およびその製造方法
KR20010077099A (ko) * 2000-01-31 2001-08-17 윤종용 자기 정렬된 웰 바이어스 영역을 갖는 모스 트랜지스터 및그 제조방법
KR20020083575A (ko) * 2001-04-27 2002-11-04 주식회사 하이닉스반도체 에스램의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110040470A (ko) * 2009-10-14 2011-04-20 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자

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DE102008004567A1 (de) 2008-07-24
US20080169515A1 (en) 2008-07-17

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