CN101304044A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其形成方法。该半导体器件包括彼此分开并界定在半导体衬底的同一阱内的第一掺杂区域和第二掺杂区域。栅绝缘层和栅电极堆叠在第一和第二掺杂区之间的沟道区上。间隔壁在栅电极的相对的侧壁上。第一表面金属硅化物层延伸越过与间隔壁相邻的第一掺杂区的顶表面。第二表面金属硅化物层延伸越过与间隔壁相邻的第二掺杂区的顶表面。至少一个绝缘层延伸越过包括第一和第二表面金属硅化物层的半导体衬底。第一接触插塞延伸贯穿绝缘层并接触第一表面金属硅化物层。第二接触插塞延伸贯穿绝缘层、第二表面金属硅化物、和第二掺杂区至半导体衬底内的阱中。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体器件和半导体器件的制造，并且更具体地，涉及具有晶体管的半导体器件和相关制造技术。
背景技术
晶体管可以形成在半导体衬底上以包括界定在半导体衬底内的阱中的源区和漏区、以及在源区和漏区之间的沟道区上的栅电极。操作期间，将阱偏压施加于阱，以增加晶体管的操作稳定性。随着集成度提高，半导体器件特征继续减小和，因此，可以用于施加阱偏压的阱拾取区(pick up region)的尺寸也继续减小。
图1是具有可以用于施加阱偏压的结构的传统晶体管的截面图。参照图1，阱2形成在半导体衬底1中，和器件隔离层3形成在半导体衬底1上以界定有源区。栅氧化物层4和栅电极5顺序地形成在有源区上。掺杂离子注入至与栅电极5的两边相邻的有源区以形成源/漏区6。源/漏区6形成在阱2中并掺杂有不同于阱2类型的掺杂剂。晶体管由栅电极5和相关的源/漏区6组成。如图1所示，多个晶体管形成在阱2上。
单阱拾取区7形成在阱2中。由图1所示的多个晶体管共用单阱拾取区7。通过阱拾取区7将阱偏压施加至多个晶体管下面的阱2。
这种结构的一个潜在缺点是尽管足够电平的阱偏压可以施加于在与阱拾取区7直接相邻的晶体管下面的一部分阱2(例如，图1的最左侧)，但不充足的阱偏压电平可以施加于在远离阱拾取区7的晶体管下面一部分阱2(例如，图1的最右侧)。更具体而言，随着晶体管下面的一部分阱2和阱拾取区7之间的距离增加，阱2的那部分和阱拾取区7之间的总电阻也相应地增加。结果，相对远离阱拾取区7的晶体管下面的阱电压变得不足以保持那些晶体管的稳定运行，并且可能引起那些晶体管锁定和/或噪声容限的退化。
发明内容
本发明的一些实施例涉及一种半导体器件，其包括彼此隔开并且界定在半导体衬底的同一阱内的第一掺杂区和第二掺杂区。栅绝缘层和栅电极堆叠在第一和第二掺杂区之间的沟道区上。间隔壁在栅电极的相对的侧壁上。第一表面金属硅化物层延伸越过与间隔壁相邻的第一掺杂区的顶表面。第二表面金属硅化物层延伸越过与间隔壁相邻的第二掺杂区的顶表面。至少一个绝缘层延伸越过包括第一和第二表面金属硅化物层的半导体衬底。第一接触插塞延伸贯穿绝缘层并接触第一表面金属硅化物层。第二接触插塞延伸贯穿绝缘层、第二表面金属硅化物、和第二掺杂区进入至半导体衬底内的阱中。
第二接触插塞可以用于向阱施加偏压，这可以改善半导体器件的操作稳定性和/或集成密度。
在另外一些实施例中，硅化物阻止图案在半导体衬底上并将第二接触插塞与第二表面金属硅化物层分离。
在另外一些实施例中，第二接触插塞包括延伸贯穿绝缘层的第一部分、和延伸贯穿第二掺杂区的第二部分。第二接触插塞的第一部分宽于第二接触插塞的第二部分。
在另外一些实施例中，一对袋状(pocket)掺杂区界定在分别在第一和第二掺杂区下面的阱中。袋状掺杂区具有高于阱中掺杂的同样类型的掺杂剂的掺杂浓度。第二接触插塞至少部分地延伸至第二掺杂区下面的袋状掺杂区中。
在另外一些实施例中，阱掺杂有p型掺杂剂且第一和第二掺杂区掺杂有n型掺杂剂。在操作期间，配置半导体器件以通过第二接触插塞向该阱和第二掺杂区施加接地电压。
在另外一些实施例中，阱掺杂有n型掺杂剂且第一和第二掺杂区掺杂有p型掺杂剂。在操作期间，配置半导体器件以通过第二接触插塞向该阱和第二掺杂区施加电源电压。
在另外一些实施例中，栅极金属硅化物在栅电极上，且第一和第二表面金属硅化物层中的栅极金属硅化物包括相同的金属。
在另外一些实施例中，半导体衬底包括晶体管区和电阻区，且阱、第一掺杂区、第二掺杂区、和栅电极设置在晶体管区中。电阻图案在电阻区中的半导体衬底上。电阻硅化物阻止图案在电阻图案的顶表面的第一部分上。电阻金属硅化物层在电阻图案的顶表面的第二部分上且不在电阻区的顶表面的第一部分上。电阻插塞延伸贯穿绝缘层以接触电阻金属硅化物层。电阻金属硅化物层和第一和第二表面金属硅化物层可以包括相同的金属。电阻插塞和第一和第二接触插塞可以包括相同的材料。
在另外一些实施例中，第一互连在绝缘层上并接触第一接触插塞。第二互连在绝缘层上并接触第二接触插塞。电阻互连在绝缘层上并接触电阻插塞。
本发明的一些其它实施例涉及一种半导体器件的形成方法。在半导体衬底上形成阱。在半导体衬底上顺序地形成栅绝缘层和栅电极。在栅电极的相对两侧上阱中形成第一和第二掺杂区。在栅电极的相对侧壁上形成间隔壁。在一部分第二掺杂区上形成硅化物阻止图案，同时留下第二掺杂区的另一部分暴露。执行硅化处理以在第一掺杂区上形成第一表面金属硅化物层，且在第二掺杂区的暴露部分上而不是在被硅化物阻止图案覆盖的第二掺杂区的另一部分上形成第二表面金属硅化物层。在半导体衬底上形成至少一个绝缘层。形成第一接触孔和第二接触孔，第一接触孔延伸贯穿绝缘层以暴露第一表面金属硅化物层，和第二接触孔延伸贯穿绝缘层和第二掺杂区至阱中。分别形成填充第一和第二接触孔的至少主要部分的第一和第二接触插塞。
在另外一些实施例中，第二接触孔延伸贯穿绝缘层、硅化物阻止图案、和第二掺杂区。硅化物阻止图案围绕第二孔。
在另外一些实施例中，第二接触孔上部延伸贯穿绝缘层。第二接触孔的下部延伸贯穿第二掺杂区。第二接触孔的上部比第二接触孔的下部宽。第二接触孔的形成从第二掺杂区上方除去硅化物阻止图案。
在另外一些实施例中，分别在第一和第二掺杂区下面的阱中形成一对袋状掺杂区。袋状掺杂区具有高于阱中掺杂的同样类型的掺杂剂的掺杂浓度，且形成第二接触插塞以至少部分地延伸至第二掺杂区下面的袋状掺杂区。
在另外一些实施例中，阱掺杂有p型掺杂剂和第一和第二掺杂区掺杂有n型掺杂剂。在半导体器件的操作期间，接地电压通过第二接触插塞施加于阱和第二掺杂区。
在另外一些实施例中，阱掺杂有n型掺杂剂和第一和第二掺杂区掺杂有p型掺杂剂。在半导体器件的操作期间，电源电压通过第二接触插塞施加于阱和第二掺杂区。
在另外一些实施例中，半导体衬底包括晶体管区和电阻区，且在晶体管区中形成阱、第一掺杂区、第二掺杂区、和栅电极。在电阻区中的半导体衬底上形成电阻图案。在电阻图案的顶表面的第一部分上形成电阻硅化物阻止图案。在电阻图案的顶表面的第二部分上而不是在电阻区的顶表面的第一部分上形成电阻金属硅化物。形成延伸贯穿绝缘层以暴露电阻金属硅化物的电阻接触孔。形成填充电阻接触孔的电阻插塞。
在另外一些实施例中，同时形成电阻图案和栅电极。同时形成电阻硅化物阻止图案和硅化物阻止图案。同时形成电阻金属硅化物和第一和第二表面金属硅化物。同时形成电阻插塞和第一和第二接触插塞。
附图说明
附图被纳入以提供对本发明的进一步了解，并且并入和组成说明书的一部分。附图示出本发明的示范实施例和，且与说明书一起，用来说明本发明的原理。在图中：
图1是示出具有多个晶体管的传统半导体器件的截面图；
图2是根据本发明的一些实施例配置的半导体器件的截面图；
图3至6是示出根据本发明的一些实施例的图2的示范半导体器件的形成方法的截面图；
图7是根据本发明的其它的实施例的半导体器件的截面图；和
图8至9是示出根据本发明的一些实施例的图7的示范半导体器件的形成方法的截面图。
具体实施例
现将参考其中显示本发明的实施例的附图在其后更加全面地描述本发明。然而，本发明可以以许多不同的形式实现且不应解释为限于这里阐释的实施例。而是，提供这些实施例使得本公开充分和完整，且向那些本领域的技术人员全面地传达本发明的范围。在附图中，为了清晰夸大了层和区域的厚度。通篇相似的附图标记指示相似的元件。
可以理解当元件或层被称为在另一元件或层“上”、“连接到”和/或“耦合到”另一元件或层时，它可以直接在其他元件上或连接到、耦合到另一元件或层，或者可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件“上”、“直接连接到”和/或“直接耦合到”另一元件或层时，则没有中间元件或层存在。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合且可以被简写为“/”。
可以理解虽然术语第一、第二和第三可以用于此来描述各种元件，这些元件应不受这些术语限制。这些术语只用于区分一个元件与其他元件。例如，第一区域/层可以被称为第二区/层，且相似地，第二区/层可以被称为第一区/层，而不背离本发明的教导。
这里所使用的术语是只为了描述具体的实施例的目的且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。可以进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、区域、整体、步骤、操作、元件和/或组分的存在，但是不排出存在或添加一个或更多其他特征、区域、整体、步骤、操作、元件、组分和/或其组。
可以参考截面图描述本发明的实施例，该图是本发明的理想实施例的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施例不应解释为限于这里所示的具体的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，示出为矩形的区域可以具有修圆或弯曲的特征。因此，图中示出的区域本质上是示意性的且它们的形状不旨在限制本发明的范围。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术和本公开的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
图2是根据本发明的一些实施例的半导体器件的截面图。
参照图2，晶体管区域″a″和分开的电阻区″b″界定在半导体衬底100中。掺杂有第一导电类型掺杂剂的阱101形成在半导体衬底100的晶体管区域″a″中。器件隔离层102与阱101相邻设置以界定有源区。有源区形成为具有由器件隔离层102围绕的阱101的半导体衬底100的一部分。阱101的底部可以比器件隔离层102的底部更深地延伸至半导体衬底100。器件隔离层102也形成在半导体衬底100的电阻区″b″中。电阻区″b″中的器件隔离层102可以形成在整个电阻区″b″上。
栅绝缘层104和栅电极106g顺序地堆叠在有源区上。栅电极106g跨越有源区。栅绝缘层104可以由氧化物层(例如，热氧化物层)形成。作为选择，栅绝缘层104可以包括具有高介电常数的绝缘材料，例如金属硅酸盐和/或绝缘金属氧化物。栅电极106g可以由掺杂多晶硅形成。电阻图案106r设置在电阻区″b″的器件隔离层102上。电阻图案106r可以由容易调节以控制电阻率的材料形成。例如，电阻图案106r可以由多晶硅形成，以便可以通过控制其中掺杂剂的量来调节电阻图案106r的电阻率。栅电极106g和电阻图案106r可以掺杂有相同类型的掺杂剂。作为选择，栅电极106g和电阻图案106r可以掺杂有彼此不同类型的的掺杂剂。
两个都掺杂有掺杂剂的第一掺杂区域108d和第二掺杂区域108s形成在栅电极106g的相对侧上的有源区中。第一掺杂区域108d可以对应于漏区108d和第二掺杂区域108s可以对应于源区108s。在下文中，为了便于表述，将第一掺杂区域108d称为漏区108d和将第二掺杂区域108s称为源区108s。漏和源区108d和108s可以掺杂有与阱101中的掺杂剂不同的第二导电类型掺杂剂。
袋状掺杂区110分别设置在漏和源区108d和108s下面的阱101中。袋状掺杂区110可以覆盖与栅电极116g下面的沟道区相邻的漏和源区108d和108s的下侧壁。袋状掺杂区110可以掺杂有与阱101中掺杂同样类型的掺杂剂。袋状掺杂区110的掺杂剂浓度可以大于阱101的掺杂剂浓度，这可以提高源区108s和漏区108d之间的穿通特性。间隔壁112可以设置在栅电极106g的两个侧壁上，并可以设置在电阻图案106r的侧壁上。间隔壁112可以由绝缘材料形成，包括但不限于氧化物、氮化物、和/或氮氧化物。
第一表面金属硅化物116d设置在与间隔壁112相邻的漏区108d的整个顶表面上。源极硅化物阻止图案114a设置在源区108s的顶表面上。在该情形，源极硅化物阻止图案114a可以设置在源区108s的一部分顶表面上。因此，源区108s的顶表面可以分成被源极硅化物阻止图案114a覆盖的部分和没有被源极硅化物阻止图案114a覆盖的部分。第二表面金属硅化物116s设置在部分源区108s上且没有被源极硅化物阻止图案114a覆盖。栅极金属硅化物116g设置在栅电极106g上。
电阻硅化物阻止图案114b在电阻图案106r上。在这情形，在电阻图案106r两端上的顶表面可以没有被电阻硅化物阻止图案114b覆盖。电阻图案106r的两端上的顶表面形成接触区。电阻金属硅化物116r设置在电阻图案106r的两端上的顶表面(即，没有被电阻硅化物阻止图案114b覆盖的部分)上。图1中示出了电阻图案106r的仅一端。
源极和电阻硅化物阻止图案114a和114b由妨碍/阻止形成硅化物的绝缘材料形成。源极和电阻硅化物图案114a和114b可以由相同的材料形成，例如氮化物层。此外，源极和电阻硅化物阻止图案114a和114b可以包括顺序堆叠的氧化物层和氮化物层。第一和第二表面金属硅化物116d和116s可以包括相同的金属。第一和第二表面金属硅化物116d和116s可以具有相对于半导体衬底100足够的蚀刻选择性。第一和第二表面金属硅化物116d和116s可以由钴硅化物形成，其具有相对于半导体衬底100足够的蚀刻选择性。作为选择，第一和第二表面金属硅化物116d和116s可以由另一金属硅化物形成。第一和第二表面金属硅化物116d和116s和栅极金属硅化物116g可以包括相同的金属。电阻金属硅化物116r可以包括与第一和第二表面金属硅化物116d和116s相同的金属。
蚀刻停止层118覆盖半导体衬底100的整个顶表面，其包括金属硅化物116d、116s、116g、和116r，以及间隔壁112。层间电介质120覆盖蚀刻停止层118的整个表面。蚀刻停止层118由相对于层间电介质120具有蚀刻选择性的绝缘层形成。例如，层间电介质120可以由氧化物层形成，且蚀刻停止层118可以由氮氧化物层形成。依据设计考虑可以省略蚀刻停止层118。
第一接触插塞124d填充第一接触孔122d。第一接触孔122d顺序透过层间电介质120和蚀刻停止层118以暴露第一表面金属硅化物116d。也就是说，第一接触插塞124d顺序透过层间电介质120和蚀刻停止层118以接触第一表面金属硅化物116d。
第二接触插塞124s填充穿过层间电介质120、蚀刻停止层118、源极硅化物阻止图案114a、和源极硅化物阻止图案114a下面的源区108s的第二接触孔122s。第二接触孔122s暴露源区108s和源区108s下面的袋状掺杂区110。此外，第二接触孔122s可以暴露袋状掺杂区110下面的阱101。也就是说，第二接触插塞124s顺序穿过层间电介质120、蚀刻停止层118、源极硅化物阻止图案114a、和源区108s以接触阱101。第二接触插塞124s因此接触源区108s。第二接触插塞124s穿过具有相对高的浓度的袋状掺杂区110以接触阱101。袋状掺杂区110可以提高漏和源区108d和108s之间的穿通特性，并可以减小第二接触插塞124s和阱101之间的接触电阻。
源极硅化物阻止图案114a在沟道区的沟道长度方向具有第一宽度W1且第二接触插塞124s在沟道长度方向具有第二宽度W2。第二接触插塞124s的第二宽度W2小于源极硅化物阻止图案114a的第一宽度W1。源极硅化物阻止图案114a可以围绕第二接触插塞124s处中央部分的侧壁。第二接触插塞124s通过源极硅化物阻止图案114a与第二表面金属硅化物116s分离的隔开(分离)。第一接触插塞124d的沟道长度方向可以具有与第二接触插塞124s的第二宽度W2相同的宽度。作为选择，第一接触插塞124d的宽度可以不同于第二接触插塞124s的第二宽度W2。
电阻插塞124r顺序穿过层间电介质120和蚀刻停止层118以填充暴露电阻金属硅化物116r的电阻接触孔122r。因此，电阻插塞124r接触电阻金属硅化物116r。电阻插塞124r的沟道长度方向的宽度可以不同于第二接触插塞124s的第二宽度W2。作为选择，电阻插塞124r的宽度和第二接触插塞124s的第二宽度W2可以一致。
第一和第二接触插塞124d和124s可以由相同的导电材料形成，并可以由与电阻插塞124r相同的材料形成。插塞124d、124s和124r可以包括掺杂的多晶硅、钨、铜、和/或铝。特别地，插塞124d、124s和124r可以由在第二接触插塞124s和具有源区108s、阱101、和袋状掺杂区110的半导体衬底100之间提供欧姆接触的材料形成。例如，第二接触插塞124s可以由掺杂多晶硅或硅化钛形成。
第一和第二互连126d和126s设置在晶体管区″a″的层间电介质120上，和电阻互连126r设置在电阻区″b″的层间电介质120上。第一和第二互连126d和126s分别接触第一接触插塞124d和第二接触插塞124s。电阻互连126r接触电阻插塞124r。第一互连126d、第二互连126s和电阻互连126r可以由金属形成，例如钨。
因此，第二接触插塞124s直接接触源区108s和源区108s下面的阱101。具有栅电极106g和漏和源区108d和108s的晶体管可以通过第二接触插塞124s将偏压直接地施加至源区108s和源区108s下面的阱101。因此，晶体管可以更可靠地操作并不需要使用常规阱拾取区以施加阱偏压，和，可以从而启动更高集成半导体器件的制造。
具有漏和源区108d和108s和栅电极106g的晶体管可以是NMOS晶体管或PMOS晶体管。
当晶体管是NMOS晶体管时，阱101掺杂有p型掺杂剂，且漏和源区108d和108s掺杂有n型掺杂剂。当操作时，设置半导体器件以通过第二互连126s和第二接触插塞124s向源区108s和阱101施加接地电压。
相反，当晶体管是PMOS晶体管时，阱101掺杂有n型掺杂剂，且漏和源区108d和108s掺杂有p型掺杂剂。当操作时，设置半导体器件以通过第二互连126s和第二接触插塞124s向源区108s和阱101施加电源电压。
本发明的半导体器件可以包括MOS晶体管或PMOS晶体管。
图3至6是说明根据本发明的一些实施例的半导体器件(例如图2的半导体器件)的形成方法的截面图。
参照图3，提供其中具有界定的晶体管区″a″和电阻区″b″的半导体衬底100。在晶体管区″a″的半导体衬底100中形成阱101。在半导体衬底100上形成器件隔离层102。器件隔离层102在晶体管区″a″中界定有源区。另外，在电阻区″b″的半导体衬底100上形成器件隔离层102。在电阻区″b″的整个表面上形成器件隔离层102。可以使用运用第一导电类型掺杂离子的第一离子注入工艺形成阱101。在执行第一离子注入工艺之后，可以执行热处理工艺以激活注入的掺杂剂。器件隔离层102可以由沟槽型器件隔离层形成。在形成阱101之后，可以形成器件隔离层102。相反，在形成器件隔离层102之后可以形成阱101。
在有源区上形成栅绝缘层104之后，在半导体衬底100的整个表面上形成栅极导电层。栅极导电层可以由掺杂多晶硅形成。在晶体管区″a″上形成栅电极106g和通过图案化栅极导电层在电阻区″b″上形成电阻图案106r。栅电极106g跨越有源区。在电阻区″b″的器件隔离层102上形成电阻图案106r。
在图案化栅极导电层之前，可以执行第二离子注入工艺以调整电阻区″b″中的栅极导电层的电阻率。第二离子注入工艺可以使用第一导电类型掺杂离子和第二导电类型掺杂离子之一。
参照图4，使用栅电极106g作为掩模通过第二导电类型离子执行第三离子注入工艺，以在栅电极106g的两侧上的有源区中形成漏区108d和源区108s。使用栅电极106g作为掩模通过第一导电类型离子执行第四离子注入工艺以在漏区108d和源区108s下面的阱101中形成袋状掺杂区110。可以使用倾斜注入执行第四离子注入工艺。因此，袋状掺杂区110可以覆盖与栅电极106g下面的沟道区相邻的漏和源区108d和108s的下侧壁。如上所述，用于阱101的第一离子注入工艺和用于袋状掺杂区110的第四离子注入工艺可以使用同样类型的掺杂离子。
在栅电极106g的两个侧壁上分别形成间隔壁112。在该情形，可以在电阻图案106r的侧壁上形成间隔壁112。在形成间隔壁112之后，通过使用栅电极106g和间隔壁112作为掩模通过第二导电类型掺杂离子执行第五离子注入工艺。因此，漏和源区108d和108s可以形成为轻掺杂漏极(LDD)结构。
在半导体衬底100的整个表面上形成硅化物阻止层114。硅化物阻止层114由在随后工艺中防碍/阻止形成硅化物的绝缘材料形成。硅化物阻止层114可以包括防止/最小化金属原子渗透的绝缘材料。例如，硅化物阻止层114可以包括氮化物层。硅化物阻止层114可以包括顺序堆叠的氧化物和氮化物层。
参照图5，通过图案化硅化物阻止层114在晶体管区″a″中形成源极硅化物阻止图案114a和在电阻区″b″中形成电阻硅化物阻止图案114b。在与间隔壁112相邻的源区108s的顶表面的一部分上形成源极硅化物阻止图案114a。暴露源区108s的顶表面的另一部分。源极硅化物阻止图案114a在沟道区的沟道长度方向具有第一宽度W1。暴露与间隔壁127相邻的漏区108d的整个顶表面。另外，可以暴露栅电极106g的顶表面。电阻硅化物阻止图案114b覆盖电阻图案106r。在该情形，暴露在电阻图案106r的两端上的顶表面。使用各向异性蚀刻工艺或各向同性蚀刻工艺可以图案化硅化物阻止图案114。
在包括源极和电阻硅化物阻止图案114a和114b的半导体衬底100上执行硅化工艺。在具有源极和电阻硅化物阻止图案114a和114b的半导体衬底100的整个表面上形成金属层。然后，对具有金属层的半导体衬底100执行热处理工艺。因此，当金属层与暴露的漏区108d、暴露的源区108s、暴露的栅电极106g、和暴露的电阻图案106r反应时，分别形成第一表面金属硅化物116d、第二表面金属硅化物116s、栅极金属硅化物116g、和电阻金属硅化物116r。在该情形，在被源极和电阻硅化物阻止图案114a和114b和电阻图案106r覆盖的部分源区108s上不形成金属硅化物。可以通过非原位或原位方法执行形成金属层和热处理工艺。可以形成金属硅化物116d、116s、116g和116r以便相对于半导体衬底100具有足够的蚀刻选择性。例如，金属硅化物116d、116s、116g和116r可以由硅化钴形成。然后热处理工艺除去未反应的金属层。
参照图6，在具有金属硅化物116d、116s、116g和116r的半导体衬底100的整个表面上顺序地形成蚀刻停止层118和层间电介质120。蚀刻停止层118和层间电介质120的材料可以与上述图2的相同。顺序图案化层间电介质120、蚀刻停止层118、源极硅化物阻止图案114a、和半导体衬底100以形成第一接触孔122d、第二接触孔122s、和电阻接触孔122r。第一接触孔122d透过层间电介质120和蚀刻停止层118以暴露第一表面金属硅化物116d。第二接触孔122s穿过层间电介质120、蚀刻停止层118、源极硅化物阻止图案114a、和源区108s。因此，第二接触孔122s暴露源区108s和阱101。第二接触孔122s暴露源区108s下面的阱101中的袋状掺杂区110。第二接触孔122s的沟道长度方向的第二宽度W2小于源极硅化物阻止图案114a的第一宽度W1。因此、第二接触孔122s穿过源极硅化物阻止图案114a，且源极硅化物阻止图案114a围绕第二接触孔122s。电阻接触孔122r穿过层间电介质120和蚀刻停止层118以暴露电阻金属硅化物116r。
当蚀刻层间电介质120以形成接触孔122d、122s，和122r时，蚀刻停止层118用作蚀刻层。
如上所述，第一表面金属硅化物116d和电阻金属硅化物116r相对于半导体衬底100具有足够的蚀刻选择性。因此，当蚀刻源区108s以形成第二接触孔122s时，第一表面金属硅化物116d和电阻金属硅化物116r用作蚀刻停止层。因此，当第二接触孔122s形成时，保护在第一接触孔122d下面的半导体衬底100(即，具有漏区108d的有源区)、和在电阻接触孔122r下面的电阻图案106r。金属硅化物116d、116s、116g和116r相对于由绝缘材料形成的源极硅化物阻止图案114a具有足够的蚀刻选择性。
然后，形成填充第一和第二和电阻接触孔122d、122s和122r的导电层，并然后平面化以形成图2的第一和第二接触插塞124d和124s和电阻插塞124r。然后形成图2显示的互连126d、126s和126r，可以完全形成图2显示的半导体器件。
因此，当形成第二接触孔122s时，第一表面金属硅化物116d和电阻金属硅化物116r用作蚀刻停止层。另外，源极硅化物阻止图案114a引起仅仅在围绕第二接触孔122s形成的区域形成第二表面金属硅化物116s。因此，可以保护第一接触孔122d和电阻接触孔122r下面的半导体衬底100、以及电阻图案106r，从而形成第二接触孔122s。
现在将描述不同的其他实施例，其与之前的实施例相同，除了源区和接触插塞连接到源区下面的阱。相似的参考符号表示相似的元件。为了简要起见，下面主要描述这些其他的实施例的区别特征。
图7是根据本发明的一些其它的实施例的半导体器件的截面图。
参照图7，栅绝缘层104和栅电极106g顺序地堆叠在晶体管区域″a″的有源区上。漏区108d和源区108s设置在栅电极106g的相对侧上的有源区中。间隔壁112在栅电极106g的相对的侧壁上。第一表面金属硅化物116d设置在与间隔壁112相邻的漏区108d的整个顶表面上，且第二表面金属硅化物116s设置在与间隔壁112相邻的源区108s的一部分顶表面上。因此，与间隔壁112相邻的源区108s的顶表面被分成第二表面金属硅化物116s存在的区域和第二表面金属硅化物116s不存在的区域。
蚀刻停止层118和层间电介质120顺序地覆盖半导体衬底100的整个表面。第一接触插塞124d′顺序透过层间电介质120和蚀刻停止层118以接触第一表面金属硅化物116d。第二接触插塞124s′顺序穿过层间电介质120、蚀刻停止层118、和源区108s。第二接触插塞124s′穿过第二表面金属硅化物116s不存在的区域并通过源区108s。第二表面金属硅化物116a不存在的区域在栅电极106g下面的沟道区的沟道长度方向具有第一宽度Wa。第二接触插塞124s′接触源区108s和源区108s下面的阱101。第二接触插塞124s′接触形成在源区108s下面的阱101上的袋状掺杂区110，从而减小第二接触插塞124s′和阱101之间的接触电阻。第一和第二接触插塞124d′和124s′分别填充第一和第二接触孔122d′和122s′。第一接触孔122d′穿过层间电介质120和蚀刻停止层118以暴露第一表面金属硅化物116d。第二接触孔122s′穿过蚀刻停止层118和源区108s。
第二接触插塞124s′包括穿过层间电介质120和蚀刻停止层118的第一部分、和穿过源区108s的第二部分。第二接触插塞124s′的第一部分在沟道长度方向具有第二宽度Wb，第二接触插塞124s′的第二部分在沟道长度方向具有第一宽度Wa。第一宽度Wa小于第二宽度Wb。因此，第二表面金属硅化物116s在第二接触插塞124s′的第一部分与第二部分分离的位置接触接触插塞124s′。第二接触插塞124s′的第二区域的下部的宽度可以与第一宽度Wa相同，或小于第一宽度Wa。在第一接触插塞124d′的沟道长度方向的宽度可以与第二宽度Wb相同。作为选择，第一接触插塞124d′的宽度可以不同于第二宽度Wb。
第一和第二互连126d和126s设置在层间电介质120上并分别接触第一和第二接触插塞124d′和124s′。其他的所示部件，例如半导体衬底100的电阻区″b″中的电阻图案106r，可以与以上图2中对于相同参考符号描述的相同。
如图7所示，第二接触插塞124s′接触第二表面金属硅化物116s。因此，可以减小第二接触插塞124s′和源区108s之间的接触电阻，可以更精确地调节施加于其的偏压电平。
下面根据本发明的一些实施例参考图8和9描述半导体器件(例如图7的半导体器件)的另外形成方法，并且可以包括以上图3和4描述的方法。
参照图4和8，通过图案化硅化物阻止层114，在晶体管区″a″中形成源极硅化物阻止图案114a′，且在电阻区″b″中形成电阻硅化物阻止图案114b。源极硅化物阻止图案114a′在栅电极106g下面的沟道区的沟道长度方向具有第一宽度Wa。
在半导体衬底100上顺序地形成蚀刻停止层118和层间电介质120。通过图案化层间电介质120和蚀刻停止层118，形成第一接触孔122d′、上部孔150、和电阻接触孔122r。第一接触孔122d′暴露第一表面金属硅化物116d。在源区108s上形成上部孔150。上部孔150在沟道长度方向具有第二宽度Wb。第二宽度Wb大于第一宽度Wa。因此，上部孔150可以暴露整个源极硅化物阻止图案114a′。另外，上部孔150暴露围绕源极硅化物阻止图案114a′的第二表面金属硅化物116s。
参照图9，顺序蚀刻通过上部孔150暴露的源极硅化物阻止图案114a′和源区108s以形成下部孔151。在该情形，除去全部的源极硅化物阻止图案114a′，且下部孔151穿过源区108s和源极硅化物阻止图案114a′下面的袋状掺杂区域110。因此，下部孔151的侧壁暴露一部分源区108s和阱101中的袋状掺杂区域110的一部分。
如上所述，设置第一和第二表面金属硅化物116d和116s和电阻金属硅化物116r以相对于半导体衬底100具有足够的蚀刻选择性。因此，当形成下部孔151时，暴露于第一接触孔122d′的第一表面金属硅化物116d、暴露于上部孔150的第二表面金属硅化物116s、和暴露于电阻接触孔122r的电阻金属硅化物116r充分地用作蚀刻停止层，其可以保护漏区108d和电阻图案106r。因此，在下部孔151的至少上部中沟道长度方向的宽度具有第一宽度Wa，其小于第二宽度Wb。因此，源区108s内的下部孔151的至少一部分比暴露第二表面金属硅化物116s和/或与层间电介质120的顶表面相邻的上面孔的一部分窄。
可以通过相同的掩模图案(没有显示)顺序地执行第一接触孔122d′、上部孔150、和电阻接触孔122r的形成和下部孔151的形成。如图9所示，第二接触孔122s′包括上部孔150和下部孔151。
然后，在半导体衬底100的整个表面上形成导电层以填充第一和第二接触孔122d′和122s′和电阻接触孔122r，并其被平面化以暴露电介质120，并从那里形成图7的第一接触插塞124d′、第二接触插塞124s′、和电阻插塞124r。
然后，如图7所示形成图7的第一互连126d、第二互连126s、和电阻互连126r。
可以在周边电路区域形成示范性晶体管。作为选择，可以在SRAM器件的单元中形成示范性晶体管。例如，可以设置示范性晶体管作为驱动晶体管，即，SRAM单元中的NMOS晶体管，和/或作为上拉晶体管，即，SRAM单元中的PMOS晶体管。此外，示范性晶体管可以普遍地用于任何类型的包含晶体管的半导体器件中。
如所描述的，本发明的一些实施例提供穿过源区以接触源区下面的阱的接触插塞。接触插塞可以穿过源区的顶表面上的表面金属硅化物层中的开口。因此，偏压电平可以通过接触插塞直接施加于源区和源区下面的阱。如此施加偏压电平可以提高晶体管的操作稳定性。使用接触插塞可以消除形成传统阱拾取区域的需要，并可以形成更高地集成的半导体晶体管和相关器件。
上面公开的主题是考虑为说明性的，而不是限制的，以及所附的权利要求旨在覆盖落入本发明的精神和范围的全部这样的修改、改进、及其他实施例。因而，为了获得法律允许的最大范围，通过所附权利要求和其等同物的最宽的可允许的解释来确定本发明的范围，并且本发明的范围不受上文详细说明的约束或限制。
本申请要求于2007年1月12日提交的韩国专利申请No.10-2007-0003842的优先权，其整个内容通过引用的形式引入于此。

Claims (20)

1.一种半导体器件，包括：
第一掺杂区域和第二掺杂区域，两者都掺杂有掺杂剂，彼此分开，并界定在半导体衬底的同一阱内；
堆叠在所述第一和第二掺杂区域之间的沟道区上的栅绝缘层和栅电极；
在所述栅电极的相对的侧壁上的间隔壁；
延伸越过与所述间隔壁相邻的第一掺杂区域的顶表面的第一表面金属硅化物层；
延伸越过与所述间隔壁相邻的第二掺杂区域的顶表面的第二表面金属硅化物层；
延伸越过包括所述第一和第二表面金属硅化物层的所述半导体衬底的至少一绝缘层；
延伸贯穿所述绝缘层并接触所述第一表面金属硅化物层的第一接触插塞；和
延伸贯穿所述绝缘层、第二表面金属硅化物层和第二掺杂区域至所述半导体衬底中的阱中的第二接触插塞。
2.权利要求1的半导体器件，还包括在所述半导体衬底上并将所述第二接触插塞与第二表面金属硅化物层分离的硅化物阻止图案。
3.权利要求1的半导体器件，其中：
所述第二接触插塞包括延伸贯穿所述绝缘层的第一部分和延伸贯穿所述第二掺杂区域的第二部分；和
所述第二接触插塞的第一部分比所述第二接触插塞的第二部分宽。
4.权利要求1的半导体器件，还包括分别界定在所述第一和第二掺杂区域下面的阱中的一对袋状掺杂区域，其中所述袋状掺杂区域具有与所述阱中掺杂的同样类型掺杂剂的更高掺杂剂浓度，和
其中所述第二接触插塞至少部分地延伸至所述第二掺杂区域下面的所述袋状掺杂区域中。
5.权利要求1的半导体器件，其中所述阱掺杂有p型掺杂剂以及所述第一和第二掺杂区域掺杂有n型掺杂剂，且在操作期间，所述半导体器件配置成通过所述第二接触插塞向所述阱和第二掺杂区域施加接地电压。
6.权利要求1的半导体器件，其中所述阱掺杂有n型掺杂剂以及所述第一和第二掺杂区域掺杂有p型掺杂剂，且在操作期间，所述半导体器件配置成通过所述第二接触插塞向所述阱和第二掺杂区域施加电源电压。
7.权利要求1的半导体器件，还包括在所述栅电极上的栅极金属硅化物，其中所述栅极金属硅化物和第一和第二表面金属硅化物层包括相同的金属。
8.权利要求1的半导体器件，其中所述半导体衬底包括晶体管区和电阻区，且所述阱、第一掺杂区、第二掺杂区和栅电极设置在所述晶体管区中，
所述半导体器件还包括：
所述电阻区中的所述半导体衬底上的电阻图案；
在所述电阻图案的顶表面的第一部分上的电阻硅化物阻止图案；
在所述电阻图案的顶表面的第二部分上而不在所述电阻区的顶表面的第一部分上的电阻金属硅化物层；和
延伸贯穿所述绝缘层以接触所述电阻金属硅化物层的电阻插塞。
9.权利要求8的半导体器件，其中所述电阻金属硅化物层和第一和第二表面金属硅化物层包括相同的金属。
10.权利要求8的半导体器件，其中所述电阻插塞和第一和第二接触插塞包括相同的材料。
11.权利要求8的半导体器件，还包括：
在所述绝缘层上并接触所述第一接触插塞的第一互连；
在所述绝缘层上并接触所述第二接触插塞的第二互连；和
在所述绝缘层上并接触所述电阻插塞的电阻互连。
12.一种半导体器件的形成方法，包括：
在半导体衬底中形成阱；
在所述半导体衬底上顺序地形成栅绝缘层和栅电极；
在所述栅电极的相对侧上的所述阱中形成第一和第二掺杂区域；
在所述栅电极的相对的侧壁上形成间隔壁；
在所述第二掺杂区域的一部分上形成硅化物阻止图案，而且留下所述第二掺杂区域的暴露的另一个部分；
执行硅化工艺以在所述第一掺杂区域上形成第一表面金属硅化物层和在所述第二掺杂区域的暴露的部分上而不是在被所述硅化物阻止图案覆盖的第二掺杂区域的另一部分上形成第二表面金属硅化物层；
在所述半导体衬底上形成至少一绝缘层；
形成第一接触孔和第二接触孔，第一接触孔延伸贯穿所述绝缘层以暴露所述第一表面金属硅化物层，第二接触孔延伸贯穿所述绝缘层和第二掺杂区域至所述半导体衬底中的阱中；和
分别形成填充至少大部分第一和第二接触孔的第一和第二接触插塞。
13.权利要求12的方法，其中：
所述第二接触孔延伸贯穿所述绝缘层、所述硅化物阻止图案和所述第二掺杂区域；和
所述硅化物阻止图案围绕所述第二接触孔。
14.权利要求12的方法，其中：
所述第二接触孔的上部延伸贯穿所述绝缘层；
所述第二接触孔的下部延伸贯穿所述第二掺杂区域；
所述第二接触孔的上部比第二接触孔的下部宽；和
所述第二接触孔的形成从所述第二掺杂区域的上方除去所述硅化物阻止图案。
15.权利要求12的方法，还包括：
分别在所述第一和第二掺杂区域下面的所述阱中形成一对袋状掺杂区域，
其中所述袋状掺杂区域具有比在所述阱中掺杂的同样类型的掺杂剂更高的掺杂浓度，以及所述第二接触插塞形成为至少部分地延伸至所述第二掺杂区域下面的所述袋状掺杂区域中。
16.权利要求12的方法，其中所述阱掺杂有p型掺杂剂以及所述第一和第二掺杂区域掺杂有n型掺杂剂，且在所述半导体器件的操作期间，接地电压通过所述第二接触插塞施加于所述阱和第二掺杂区域。
17.权利要求12的方法，其中所述阱掺杂有n型掺杂剂以及所述第一和第二掺杂区域掺杂有p型掺杂剂，且在所述半导体器件的操作期间，电源电压通过所述第二接触插塞施加于所述阱和第二掺杂区域。
18.权利要求12的方法，其中所述硅化工艺的执行包括：
在具有所述硅化物阻止图案的所述半导体衬底上形成金属层；和
对所述半导体衬底执行热处理工艺以在所述栅电极上形成所述第一和第二表面金属硅化物层和栅极硅化物层。
19.权利要求12的方法，其中所述半导体衬底包括晶体管区和电阻区，且在所述晶体管区中形成所述阱、第一掺杂区、第二掺杂区和栅电极，
所述方法还包括：
在所述电阻区中的所述半导体衬底上形成电阻图案；
在所述电阻图案的顶表面的第一部分上形成电阻硅化物阻止图案；
在所述电阻图案的顶表面的第二部分上而不是在所述电阻区的顶表面的第一部分上形成电阻金属硅化物；
形成延伸贯穿所述绝缘层以暴露所述电阻金属硅化物的电阻接触孔；和
形成填充所述电阻接触孔的电阻插塞。
20.权利要求19的方法，其中：
同时形成所述电阻图案和所述栅电极；
同时形成所述电阻硅化物阻止图案和所述硅化物阻止图案；
同时形成所述电阻金属硅化物和第一和第二表面金属硅化物；和
同时形成所述电阻插塞和第一和第二接触插塞。
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