CN108604551B - 半导体装置以及用于制造这种半导体装置的方法 - Google Patents

半导体装置以及用于制造这种半导体装置的方法 Download PDF

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Abstract

一种制造半导体装置的方法提供有：（a）提供宽带隙衬底产品（10）,（b）通过施加具有第一和第二掩膜层（35、36）的第一掩膜（34）并且施加n掺杂剂（31）来形成源区（3、3’），通过去除第一掩膜（34）的、布置在两个源区（3、3’）之间的这种部分，并且施加p掺杂剂（51）来形成阱层（5），通过形成第三掩膜（46）通过执行蚀刻步骤并且施加p掺杂剂（41）来形成两个沟道区域（4、4’），通过该蚀刻步骤，与第二掩膜层（36）相比，第一掩膜层（35）在开口处进一步被去除，其中剩余的第一掩膜层（35’）形成第三掩膜（46），），其中阱层深度（50）至少与沟道层深度（40）同样大，（c）在步骤（b）之后，为了形成插塞（6），施加覆盖源区（3、3’）和沟道层（4、4’）的第四掩模，并且将p第四掺杂剂施加到比阱层深度（50）更大的深度并且具有比阱层（5、5’）更高的掺杂浓度。

Description

半导体装置以及用于制造这种半导体装置的方法
技术领域
本发明涉及功率电子器件领域，以及更具体来说涉及用于制造半导体装置的方法以及涉及这种半导体装置。
背景技术
在图14中，示出如从US 7 074643 B2已知的现有技术MOSFET 100。现有技术MOSFET 100由n+碳化硅(SiC)衬底80来制成，并且在第一主侧20与第二主侧22之间包括n-掺杂漂移层2。在第一主侧20上，布置两个n++掺杂源区3、3’，其各自在横向方向上(即，在与第一主侧20平行的方向上)通过p掺杂沟道层4、4’以及在与第一主侧20相反的侧上通过p+阱层5、5’(其比沟道层4、4’更高地掺杂)与漂移层2分隔。在由沟道层4、4’和阱层5、5’所包围的这样的两个源区3、3’之间，布置p++掺杂接触层65，其横向延伸到源区。由于其高掺杂浓度，p++掺杂接触层提供到第一主电极9(源电极)的良好欧姆接触。接触层65是浅层，其空间地(即，在深度方向上，该方向与第一主侧20垂直)延伸到接触层深度67(其与阱层5、5’相比没那么深)，但是电气地且机械地接触阱层5、5’，以便将阱层5、5’连接到源电极9。接触层65与源区3和3’、沟道层4和4’重叠，使得接触层65是与第一主电极9相接触的唯一p掺杂层。
JP 2010 267762 A描述了一种MOSFET，其在第一主侧上包括n源层和沟道层之下的高p掺杂插塞(plug)和低掺杂阱层，其包围源区。首先形成阱层，后面是具有新的宽掩模的沟道层。此后，p插塞采用另一个掩模来形成，并且然后n源层采用第四掩模来形成。由于使用四个不同掩模，所以这种方法易受到掩模未对齐的影响。此外，成角度注入用于形成层，这使注入更加困难。由于n源层和p插塞具有相当的掺杂浓度，所以在补偿电荷的两层之间的过渡区域中存在危险，即，可能不存在主导(dominating)电荷，使得存在非期望的中性化区带。
发明内容
本发明的一个目的是提供一种用于制造具有改进电气性质的功率半导体装置的方法，包括下列制造步骤：
(a)提供宽带隙衬底，其具有在半导体装置中形成漂移层的第一导电类型的低掺杂层，衬底具有第一侧以及与第一侧相反的第二侧，其中低掺杂层布置在第一侧上，
(b)然后在第一侧上形成第一导电类型的两个源区，其具有比一直到源区深度的漂移层更高的掺杂浓度，
与第一导电类型不同的第二导电类型的至少一个沟道层，其具有沟道层深度，并且在横向方向上(该方向与第一侧平行)包围两个源区，由此在横向方向上将两个源区与漂移层分隔，以及
第二导电类型的至少一个阱层，其具有阱层深度(其与沟道层深度至少同样大)，并且具有比至少一个沟道层更高的掺杂浓度，其中至少一个阱层将两个源区与至少一个阱层的与第一侧相反的侧上的漂移层分隔，其中在第一侧上施加具有开口的第一掩膜，该第一掩膜包括第一掩膜层以及在第一掩膜层的顶部上的第二掩膜层，其中与第二掩膜层相比，第一掩膜层具有更高的蚀刻选择性，
然后施加第一导电类型的第二掺杂剂，以用于将两个源区一直形成到源区深度，
然后去除第一掩膜的、布置在两个源区之间的这种部分，由此形成第二掩膜，
然后施加第二导电类型的第三掺杂剂，以用于将至少一个阱层一直形成到阱层深度，
在第一侧上执行蚀刻步骤，通过该蚀刻，与第二掩膜层相比，第一掩膜层在开口处进一步被去除，
去除第二掩膜层，其中剩余第一掩膜层形成第三掩膜，
然后施加第二导电类型的第一掺杂剂，以用于将两个沟道层一直形成到沟道层深度。
(c)在步骤(b)之后，形成第二导电类型的插塞，其具有插塞深度(其与阱层深度至少同样大)，并且具有比至少一个阱层更高的掺杂浓度，其中插塞布置在两个源区之间，
(d)在步骤(c)之后，在第一侧上形成两个栅极电极，其中的每个通过绝缘层与任何掺杂层分隔，
(e)在步骤(c)之后，在第一侧上形成作为欧姆接触的第一主电极，其至少接触两个源区和插塞。
用于形成阱和沟道层的掩模自对齐到用于形成n源区的掩模，这因用于形成完全覆盖n源区的插塞的掩模而使制造方法可靠并且具有高质量，不存在n源区和插塞的电荷的过度补偿，这意味着装置中不存在中性区带，这允许装置的更好操作。沟道和阱层具有比源区低得多的掺杂浓度，使得这些层的过度补偿不引起中性化区带，而是允许提供简易制造方法。
MOS(金属氧化物半导体)单元通过前面的层/区域来形成。深度高掺杂插塞改进与阱层的接触。其深度与阱层的深度至少同样大，以保护MOS单元的沟道层免受电场的尖峰，其在MOS单元的中心下面(即插塞的位置之下)是最高的。这避免非期望寄生动作(在MOSFET的情况下的寄生晶体管以及在IGBT的情况下的寄生晶闸管)，以及它减少短沟道效应(参见图19)。在这个图19中示出的是对于300nm宽沟道(作为源区与漂移层之间的沟道层的扩展)，泄漏电流对于比雪崩击穿电压更小的正向阻断电压突然升高，从而引起装置的过早击穿。对于具有相同沟道宽度的发明MOSFET，击穿能够偏移到更高的正向阻断电压。
另外，栅极绝缘体中的电场的强度通过插塞而被降低，其中该效果对更深插塞更为显著。图15至图18示出经过装置的MOS单元的不同平面的电场。在图15至图18中，插塞深度相对于p阱层的深度来给出。“现有技术”意味着插塞与p阱层相比没那么深。“D1”意味着插塞和p阱层具有相同深度。“D2”应意味着插塞深度是阱层深度的1.5倍，以及“D3”意味着插塞深度是阱层深度的二倍。
图15示出在两个MOS单元之间从第一到第二主侧的电场(沿图2中的线条A--A所截取)。图16是来自图15的在栅极电极7的第一绝缘层72与漂移层2之间的界面处(图15的虚线区域)的细节。从这个图显而易见的是，电场在宽带隙材料中以及在栅极电极的绝缘层(例如栅氧化物)中降低。图17示出与第一主侧平行的平面(沿图2中的线条B--B所截取)中的电场；示出沟道层的非耗尽区47中和沟道层的耗尽区48中的电场。图18示出沿图2中的线条C--C的电场，该平面位于与线条A--A平行并且经过沟道层。对于全部平面，电场的巨大降低是显而易见的，这个效果因现有技术装置中具有插塞深度(其与阱层深度相比更小)的插塞而甚至更大。
由于插塞的高掺杂浓度，建立与第一主电极的良好欧姆接触。
公开了本发明主题的另外优选实施例，其中：
根据一些实施例，在步骤(c)中，施加第四掩模，使得所述第四掩模投影与所述两个源区邻接的所述阱层的一部分，使得所述至少一个阱层在所述横向方向上包围所述插塞，并且使得所述至少一个阱层将所述插塞与所述两个源区分隔。
根据一些实施例，在步骤(c)中，形成具有是所述至少一个阱层的所述掺杂浓度的至少10倍的掺杂浓度的所述插塞，或者形成具有处于所述至少一个阱层的所述掺杂浓度的10倍与100倍之间的掺杂浓度的所述插塞。
根据一些实施例，在步骤(b)中，形成具有是所述两个沟道层的所述掺杂浓度的至少10倍的掺杂浓度的所述至少一个阱层，或者在步骤(b)中，形成具有处于所述两个沟道层的所述掺杂浓度的10倍与100倍之间的掺杂浓度的所述至少一个阱层。
根据一些实施例，在步骤(b)中，形成具有在1*1017与1*1021cm-3之间或者在1*1018与1*1020cm-3之间的掺杂浓度的所述至少一个阱层。
根据一些实施例，在步骤(b)中，形成具有在1*1016与1*1018cm-3之间的掺杂浓度的所述两个沟道层。
根据一些实施例，在步骤(c)中，形成具有在2*1017与2*1021cm-3之间或者在1*1019与2*1021cm-3之间的掺杂浓度的所述插塞。
根据一些实施例，在步骤(b)中，形成作为公共层的所述至少一个阱层和所述两个沟道层，所述公共层在所述第一侧处、在所述源区横向的区域中具有低掺杂浓度，以及所述掺杂浓度然后在所述源区下面上升到更高掺杂浓度。
根据一些实施例，所述两个源区、所述沟道层、所述阱层和所述插塞在所述第一主侧上形成一个平坦平面。
根据一些实施例，所述装置是绝缘栅双极晶体管或金属氧化物半导体场效应晶体管。
附图说明
在下文中将参照附图更详细地解释本发明的主题，其中：
图1示出发明IGBT；
图2示出发明MOSFET；
图3和图5至图13示出用于制造宽带隙半导体装置(IGBT/MOSFET)的发明方法的步骤；
图4示出备选制造步骤(a)；
图14示出现有技术碳化硅MOSFET；
图14至图18示出沿经过图2示范所示的MOS单元架构的不同截面的电场；
图19示出引起过早击穿的短沟道效应的减小。
在附图标记列表中概括附图中使用的附图标记及其含意。一般来说，相似或者相似功能的部分被赋予相同附图标记。所述实施例意在作为示例并且应该不限制本发明。
具体实施方式
图1示出发明绝缘栅双极晶体管(IGBT)1。IGBT 1是宽带隙装置，例如碳化硅装置，其包括装置的第一主侧20和与第一主侧20相反的第二主侧22之间的低(n-)掺杂漂移层2。宽带隙材料应是具有至少2eV的带隙的材料，像碳化硅、氮化镓或钻石，并不排除其它宽带隙材料。取决于电压类，选择漂移层2的掺杂浓度和厚度。示范地，漂移层2具有在1*1012与1*1017cm-3之间的掺杂浓度以及在1至500μm之间的厚度。厚度将在深度方向上(即在与第一主侧20垂直的方向上)测量。
对于发明IGBT，p+掺杂集电极层8布置在第二主侧22上，并且示范地具有在1*1018与1*1020cm-3之间的掺杂浓度。集电极层8接触第二主电极90，其是IGBT的集电极电极。在漂移层2与集电极层8之间，可布置n掺杂缓冲层25，其具有比漂移层2更高的掺杂浓度(在图1中通过虚线示出)。缓冲层可具有在1*1017与1*1019cm-3之间的示范掺杂浓度以及一直到3μm的厚度。
对于如图2所示的发明MOSFET，在第二主侧22上，布置n+掺杂漏极层80，其示范地具有在1*1018与1*1020cm-3之间的掺杂浓度。漏极层80接触第二主电极90，其是MOSFET的漏极电极。
下面，第一主侧20上的设计对IGBT(图1)的示例来进一步解释，但是也可适用于MOSFET(图2)。
在第一主侧20上，布置了具有源区深度30的两个n++掺杂源区3、3’，其具有比漂移层2更高的掺杂浓度。全部深度应从第一主侧20来测量，即，深度应是在层/区域所延伸到的深度方向上的最大距离。示范地，源区深度30测量达到0.5μm。掺杂浓度可在1*1018与1*1021cm-3之间或者在1*1019与1*1021cm-3之间变化。示范地，属于一个MOS单元的源区3、3’相互具有总共7μm的横向距离。
在源区3、3’的两个外横向侧上(在不是彼此相向的n++源区的外横向侧上，即，在其之间不形成公共开口，并且其位于栅极电极7之下)，布置p掺杂沟道层4、4’。因此，p沟道层4、4’包围外横向侧上(即，与第一主侧20平行并且在栅极电极7之下的n源区3、3’的一侧上)的n源区3、3’。示范地，沟道层4、4’具有沟道层深度40，其比源区深度30更深。每个源区3、3’在横向方向上通过在与第一主侧20平行的方向上的沟道层4、4’与漂移层2分隔。沟道层4、4’可以具有在1*1016与1*1018cm-3之间的掺杂浓度。
p+掺杂阱层5、5’(其具有比沟道层4、4’更高的掺杂浓度)将两个源区3、3’与阱层的与第一主侧20相反的侧上的漂移层2分隔。
示范地，阱层5、5’的掺杂浓度可以是沟道层4、4’的掺杂浓度的至少10倍，或者阱层5、5’的掺杂浓度可以处于沟道层4、4’的掺杂浓度的10倍与100倍之间。阱层5、5’可具有在1*1017与1*1021cm-3或者在1*1018与1*1020cm-3之间的掺杂浓度。
阱层5、5’具有阱层深度50，其与沟道层深度40至少同样大。因此，阱层5、5’可延伸到与沟道层4、4’相同的深度，或者它们可比沟道层4、4’更深。阱层5、5’和/或沟道层4、4’的深度示范地可达到3μm。
在沟道层4、4’中，MOS沟道可从源区3、3’到漂移层2来形成。沟道在衬底产品10中从靠近表面的源区3、3’延伸到漂移层2。因此，沟道层4、4’的掺杂浓度(其必须低于阱层5、5’的掺杂浓度)是从第一主侧20最大一直到源区3、3’的深度(即一直到在其中沟道可形成的深度)的掺杂浓度。
沟道层4、4’和阱层5、5’可设计为具有逆行剖面(retrograde profile)的公共层(组合层4、5和组合层4’、5’)，使得公共层在第一主侧处以及在第一主侧下面(即与第一主侧靠近)并且在源区3、3’横向的区域(在该区域中，沟道是可形成的)中具有低掺杂浓度，以及掺杂浓度然后在源区3、3’下面上升到更高值。对于沟道的形成，次重要的是，公共层在源区的横向但是在比源区3、3’更大的深度中(由于公共层具有逆行剖面)具有更高掺杂浓度，因为在这种大深度中没有形成沟道。源区的横向但是在比源区3、3’更大的深度中的公共层的更高掺杂浓度改进来自沟道层的高电场(在阻断情形期间在装置内部)的屏蔽。
在两个源区3、3’之间，布置p++掺杂插塞6，其具有比阱层5、5’更高的掺杂浓度。在示范实施例中，插塞6的掺杂浓度是阱层5、5’的掺杂浓度的至少10倍。在另一个示范实施例中，插塞6的掺杂浓度处于阱层5、5’的掺杂浓度的10倍与100倍之间。插塞6可具有在2*1017与2*1021cm-3之间或者在1*1019与2*1021cm-3之间的掺杂浓度。
插塞6具有插塞深度60，其与阱层深度50至少同样深，示范地大于阱层深度50。插塞6不与n源区3、3’重叠，即，n源区3、3’的掺杂浓度在与第一主侧20平行的平面中是恒定的，以及p插塞的掺杂浓度在与第一主侧20平行的平面中是恒定的。n源区3、3’和插塞6的掺杂浓度在两层3、6或3’、6之间的界面处不被补偿。
在插塞6与两个源区3、3’之间，阱层5、5’可延伸到第一主侧20并且接触第一主电极9。因此，阱层5、5’可将插塞6与源区3、3’分隔。通过这种布置，确保源区3、3’不与插塞6重叠。由于宽带隙半导体材料的本征掺杂等级与低带隙半导体材料(例如硅)相比是可忽略的，并且由于插塞6和源区3、3’的掺杂浓度处于相同数量级之内，所以通过n和p掺杂层的重叠，能够形成其中没有掺杂剂为电活性的区域，即，这种区域将是绝缘的。这种效应通过本发明结构来避免。
源区3、3’通过插塞6、阱层5和5’以及沟道层4和4’与漂移层2分隔。
插塞6、阱层5和5’(如果它们延伸到第一主侧20的话)、源区3和3’、沟道层4和4’以及漂移层2形成第一主侧20上的平坦平面。因此，这些层形成第一主侧20上的公共表面，其是平坦的。
在第一主侧20上，布置栅极电极7，其中的每个包括第一绝缘层72、第二绝缘层74和栅极层70，其通过第一绝缘层72与任何掺杂层分隔。源区3和3’、沟道层4和4’以及漂移层2延伸到栅极电极7，即，延伸到第一绝缘层72。栅极电极7作为平坦栅极电极(如图1和图2所示)来形成，其中栅极电极7布置在源区3和3’、沟道层4和4’以及漂移层2的顶部上，使得可通过经由施加比MOS界面的阈值电压更高的栅极电压来倒转沟道层而在源区3、3’与漂移层2之间的栅极电极7之下的沟道层4、4’中生成MOS沟道。
在第一绝缘层72是氧化物层而栅极层70是金属的情况下，倒转沟道称作MOS沟道(金属-氧化物/绝缘体-半导体)，而否则(绝缘层72、74由任何绝缘材料来制成；例如，电介质(例如高k材料)或者硅酸盐玻璃(例如PSG或BPSG)，并不排除其它绝缘体)沟道又可称作MIS沟道(金属-绝缘体-半导体)。作为用于栅极层70的材料，可使用任何适当导电材料，像金属或掺杂多晶硅。术语MOS装置/MOSFET还应涵盖这类MIS装置/MISFET，并且也适用于MOS/MIS控制的IGBT。
第一主电极9在第一主侧20上作为欧姆接触来形成，其接触两个源区3、3’和插塞6，以及如果阱层5、5’延伸到第一主侧20上的表面，阱层5、5’也接触第一主电极9。对于如图1所示的IGBT 1，第一主电极9充当发射极电极，对于如图2所示的MOSFET，第一主电极9充当源极电极。可通过首先在两个栅极电极7之间的开口中形成金属层以形成到插塞6、阱层5和5’以及源区3和3’的欧姆接触，来形成第一主电极9。在形成欧姆接触的金属层的顶部上，然后生成另一个金属层，其接触第一金属层。另外，第二金属层还覆盖栅极电极7的顶部上的区域，即，它覆盖第二绝缘层74，并且由此与栅极层70绝缘。
先前所公开的结构形成MOS单元，以控制IGBT和/或MOSFET。MOS单元在一个第一主电极接触开口与第二电极90之间形成，即，MOS包括插塞6、插塞6的两侧上的阱层4和4’、源区3和3’、沟道层4和4’、漂移层2以及集电极层8或漏极层80。
单元(即单元中的区域)可设计成由规则图案(像条带、六边形、三角形或正方形设计)来形成。在功率半导体装置中，可布置这类MOS单元的一个或多个。这类MOS单元可彼此互连。
装置可设计为如图1和图2所示的垂直装置，但是也有可能使它们设计为横向装置，其中源极和漏极(MOSFET)或发射极和集电极(IGBT)布置在装置的同一侧。对于发明IGBT，本发明深插塞6可适用于所有不同种类的IGBT，例如反向导通IGBT，其具有布置在第二主侧22上的交替p+集电极区和n+短区，示范地还例如双模绝缘栅晶体管(BIGT)，其另外具有由交替较小p+和n+短区所包围的第二主侧22上的装置的中心部分中的大引导(pliot)p+集电极区。可连接引导和短区。在US 8 212 283 B2中公开这类BIGT，该文献应通过对BIGT的设计的引用来结合。
本发明IGBT可设计为非穿通IGBT或者设计为具有布置在n-掺杂漂移层2与p+掺杂集电极层8之间的缓冲层25的穿通/软穿通IGBT。在非穿通设计的情况下，E场的形状是三角形一直到雪崩击穿。在其它情况下，E场穿透漂移层2与缓冲层25之间的界面，其中它由于缓冲层的高掺杂浓度而被停止。
超结设计对所有种类的发明装置是可能的。用于超结的示范技术途径基于沟槽蚀刻然后接着外延再填充或者顺序外延生长然后接着多个注入，并不排除其它技术。
对于制造发明宽带隙半导体装置，执行下列制造步骤。在步骤(a)中，提供具有形成半导体装置中的漂移层2的第一导电类型的低掺杂层的宽带隙衬底产品10。衬底产品10具有第一侧12以及与第一侧12相反的第二侧14，其中低掺杂层布置在第一侧12上。在第二侧14上，衬底产品10在垂直IGBT的情况下包括p+掺杂衬底，其或者其部分在最终IGBT装置中形成集电极层8。层8可在制造过程结束时被薄化。
在步骤(b)中，在第一侧12上，将具有比漂移层2更高的掺杂浓度的两个n掺杂源区3、3’一直形成到源区深度30。形成具有沟道层深度40的至少一个p掺杂沟道层4、4’。每个源区3、3’在与第一侧12垂直的方向上通过沟道层4、4’与漂移层2分隔。沟道层深度40比源区深度30更大。形成至少一个p+掺杂阱层5、5’，其具有阱层深度50(其与沟道层深度40至少同样大)并且具有比至少一个沟道层4、4’更高的掺杂浓度。阱层5、5’将两个源区3与阱层的与第一侧12相反的侧上的漂移层2分隔。
在步骤(c)中并且在步骤(b)之后，形成p++掺杂插塞6，其具有插塞深度60，该插塞深度60比阱层深度50更大。插塞布置在两个源区3、3’之间。插塞6的掺杂浓度比阱层5的掺杂浓度更高。插塞的掺杂浓度可以是阱层5的掺杂浓度的至少10倍。在另一个示范实施例中，插塞6可采用处于阱层5的掺杂浓度的10倍与100倍之间的掺杂浓度来形成。插塞6可采用在2*1017与2*1021cm-3之间或者在1*1019与2*1021cm-3之间的掺杂浓度来形成。插塞可具有最大5μm或者最大3μm的宽度。
在步骤(c)之后的步骤(d)中，在第一侧12上形成栅极电极7。每个栅极电极7包括导电栅极层70，其通过采用薄第一绝缘层72形式的绝缘层与任何掺杂层分隔。示范地，第二绝缘层74(其比第一绝缘层72更厚)在栅极层70的顶部上形成。
在步骤(c)之后的步骤(e)中，第一主电极9在第一侧12上作为欧姆接触来形成，其至少接触两个源区3、3’和插塞6。
在图3和图6至图13中，示出用于制造宽带隙非穿通功率IGBT的方法。在图3中，示出步骤(a)的衬底产品。衬底产品10包括形成装置中的漂移层2的低掺杂层。在第二侧14上，衬底产品10包括形成集电极层8的更高p+掺杂层。示范地，通过提供p+掺杂衬底来制作衬底产品10，该p+掺杂衬底形成最终IGBT中的集电极层8，在其上示范地通过外延生长来形成作为漂移层2的低(n-)掺杂层。p+掺杂层可在制造过程结束时被薄化，以形成集电极层8。
备选地，如图4所示，对于穿通IGBT(其中缓冲层25布置在漂移层2与集电极层8之间)，可提供p+掺杂衬底。在p+掺杂衬底上，首先示范地通过外延生长来形成n掺杂缓冲层25并且然后形成n-掺杂漂移层2。再次，p+掺杂层可在制造过程结束时被薄化，以形成集电极层8。
通过这种外延生长，示范地形成恒定掺杂浓度的层，但是当然掺杂浓度的变化也是可能的，例如在从第一侧12到第二侧14的方向上降低掺杂浓度。以上给出的掺杂浓度的值应在恒定掺杂浓度(并不排除由于制造方法的不完美引起的掺杂浓度的变化)的情况下被理解为平均掺杂浓度或者在变化掺杂浓度的情况下被理解为最大掺杂浓度。同样的情况应适用于注入剖面，其通过具有不同能量和剂量的多个级联来定义，并且可通过若干高斯剖面(每个级联一个高斯剖面)的叠加来形成任何种类的均衡剖面。
为了形成发明MOSFET，可提供衬底产品10(图5)，其通过提供n+掺杂衬底(其或者其部分在最终MOSFET装置中形成漏极层80)来制成。在n+掺杂衬底上，可例如通过外延生长来形成漂移层2。n+掺杂层可在制造过程结束时被薄化，以形成漏极层80。
在已经在步骤(a)中提供低掺杂衬底产品10(图3、4或5)之后，第一掩膜层35以及在它的顶部上的第二掩膜层36被施加到第一测上12。与第二掩膜层36相比，第一掩膜层35具有更高的蚀刻选择性，这应意味着，在下面的蚀刻过程中，与第二掩膜层36的材料相比，第一掩膜层35的材料对蚀刻过程更敏感。通过第一和第二掩膜层35、36向下到衬底产品10(即，到漂移层2)而形成开口，由此在第一侧12上形成第一掩膜34(图6)。施加第二掺杂剂31(n掺杂剂)，以用于将两个源区3、3’一直形成到源区深度30。这些源区3、3’比沟道层4、4’更浅但更高地掺杂，使得沟道层4、4’将源区3、3’与漂移层2分隔。第二掺杂剂31以示范地在1*1013与1*1016cm-2之间的剂量和/或在1keV与500keV之间的能量施加一直到示范地最大0.5μm的源区深度30。注入/沉积可在比室温更高的温度(示范地在高达700℃的温度)执行。
总体掩模叠层应具有这样的厚度，使得阻止掺杂剂在这类区域(其通过掩模来覆盖)中渗入衬底产品10。掺杂剂应在掩模开口的位置处渗入衬底产品10中。
然后去除第一掩膜34的、布置在两个源区3、3’之间的这种部分，由此形成第二掩膜54，该第二掩膜自对齐到第一掩膜34(图7)。施加(注入/沉积)第三掺杂剂51(p掺杂剂)，以用于阱层5一直到阱层深度50的形成。
第三掺杂剂51(例如铝或硼)以在1*1011与1*1016cm-2之间的剂量和/或在1keV与1MeV之间的能量施加一直到示范地最大2μm的阱层深度50。阱层5形成为具有是至少一个沟道层4、4’的掺杂浓度的至少10倍的掺杂浓度，或者示范地具有处于至少一个沟道层4、4’的掺杂浓度的10倍与100倍之间的掺杂浓度。阱层5的掺杂浓度可在1*1018与1*1020cm-3之间或者在1*1017与1*1021cm-3之间。
阱层5还可采用逆行剖面来形成，这意味着，阱层5的最大掺杂浓度布置成靠近对于漂移层2的p/n结，而局部掺杂浓度朝第一主侧20减小。层/区域的掺杂浓度应被理解为层/区域的最大掺杂浓度，如果没有另加说明的话。
再次，注入/沉积可在比室温更高的温度(示范地在高达700℃的温度)执行。
现在在第一侧12上执行蚀刻步骤，通过该蚀刻，由于第一掩膜层35的更高的蚀刻选择性的原因，与第二掩膜层36相比，第一掩膜层35在开口处进一步被去除，使得开口采用自对齐的方式扩大。现在可以去除第二掩膜层36，由此从剩余的第一掩膜层35’形成第三掩膜46。然后施加第一掺杂剂41(p掺杂剂)以用于将沟道层4、4’一直形成到沟道层深度40(图8)。
例如通过注入或沉积来施加第一掺杂剂41(p掺杂剂)以用于形成沟道层4、4’。在示范实施例中，铝或硼作为第一掺杂剂41来施加。这个过程可在升高的温度(示范地在高达700℃的温度)执行。全部掺杂剂31、41、51、61以任何适当角度来施加到第一主侧20。它们可与第一主侧20垂直地施加，但是如果期望的话，可使用任何其它入射角。
对于注入(沉积)，可施加在1*1011与1*1016cm-2之间的剂量和/或在1keV与1MeV之间的能量。因此，可形成沟道层4、4’，其具有在1*1016与1*1018cm-3之间的掺杂浓度。第一掺杂剂41可施加到最大2μm的沟道层深度40。
阱层深度50与沟道层深度40至少同样大。应确保阱层在阻断情形期间不耗尽，由此防止第一与第二主电极之间的短接。
源区3、3’是过度补偿层，这意味着，在这些层中，其它导电类型的掺杂剂也存在，例如在源区3、3’中，还施加沟道层4、4’的第一掺杂剂41和阱层5、5’的第三掺杂剂51，但是因为第二n掺杂剂31主导，所以这个层为n型(更高的n掺杂浓度)。
如图9所示，在已经形成了源区3和3’、沟道层4和4’以及阱层5之后则第三掩模46被去除。新的连续掩模材料层(其能够由氧化物来制成)被施加并且蚀刻成具有两个源区3、3’之间的区域上方的开口，由此形成第四掩模62(图10)。第四掺杂剂61(p掺杂剂，例如Al或B)可例如以在1*1011与1*1016cm-2之间的剂量和/或在1keV与1MeV之间的能量施加一直到插塞深度60，其与阱层深度50至少同样大或者比阱层深度50更大。示范地，插塞深度60是阱层深度50的1.05至1.5倍(即，5至50％)或者高达2倍乃至高达4倍(图10)。例如在1500℃至1900℃之间的高温的激活退火(activation anneal)步骤可跟随其后。此后，可执行牺牲氧化步骤。由于插塞6的引入，阱层5分为两个阱层5、5’。
现在，去除第四掩模62(图11)，并且通过施加第一绝缘层72(其覆盖漂移层2的延伸到第一侧12的表面的那些部分、沟道层4和4’以及源区3和3’的外部)来形成栅极电极7(图12)。外部应意味着两个源区3、3’中不彼此相向的那些部分。施加导电栅极层70，并且在它的顶部上，施加第二绝缘层74，其将栅极层70与第一主电极9电绝缘。在不被栅极电极7所覆盖的源区3、3’(其中插塞6和阱层5、5’在其之间)的顶部上的开口中，形成采取IGBT 1的发射极电极或者MOSFET 1’(金属氧化物半导体场效应晶体管)的源极电极的形式的作为欧姆接触的第一主电极9。示范地，第一主电极9通过首先在开口中施加金属层以接触p++插塞6、阱层5和5’以及源区3和3’来形成，并且然后施加另外覆盖栅极层70的顶部上的第二绝缘层74的另一个金属层(图13)。
在第二侧14上，形成采取IGBT 1的集电极电极或者MOSFET 1’的漏极电极的形式的作为欧姆接触的第二主电极90。
在图6至图13所示的过程中，p沟道层4和4’以及源区3和3’作为分隔的区域在一个MOS单元中形成，其中阱层5首先作为一个公共层(图8)来形成，并且通过引入p++插塞6，阱层5、5’被分为插塞6的横向侧上的两个分隔的阱层5、5’。因此，术语阱层还应涵盖通过插塞6相互分隔的两个阱层5、5’，以及术语沟道层应涵盖通过阱层5、5’相互分隔的两个沟道层4、4’。
在图6至图8所示的过程中，p沟道层4和4’以及源区3和3’作为分隔的区域在一个MOS单元中形成(源区3、3’通过掩膜作为分隔的区域，并且沟道层4、4’通过由阱层5、5’的更高掺杂浓度而在中央区中主导的区域作为分隔的区域，其中阱层5、5’首先形成为一个公共层5(图8)并且通过引入p++插塞6，阱层5在插塞6的横向侧上被分为两个分隔的阱层5、5’。
在另一个备选制造方法中，在步骤(b)中，形成作为公共沟道和阱层(4、4’、5、5’)的逆行p掺杂层，并且在逆行层(4、4’、5、5’)之前或之后形成源区3、3’。逆行层(4、4’、5、5’)具有这样的掺杂浓度，使得在源区3、3’的外横向侧上，逆行层在第一侧12处具有低掺杂浓度(即，沟道层4、4’)，其然后对更大深度(至少一直到源区深度30)上升到源区3、3’之下(即，阱层5、5’)的高掺杂浓度。通过后来引入插塞6，公共逆行层分为逆行层4、5和4’、5’。逆行层可以通过上述过程(即通过首先形成阱层5、5’并且然后形成更宽的沟道层4、4’)来形成。备选地，为了形成公共逆行层4、4’、5、5’，在步骤(b)中在已经形成了源区3、3’之后，第一掩膜34的、布置在两个源区3、3’之间的这种部分由此形成第二掩膜54，并且然后在第一侧12上执行蚀刻步骤，通过该蚀刻，与第二掩膜层36相比，第一掩膜层35在开口处进一步被去除，并且去除第二掩膜层36，其中剩余第一掩膜层35’形成第三掩膜46。然后p第三掺杂剂51和p第一掺杂剂41施加为一个公共掺杂剂，以用于在一个步骤中形成逆行沟道和阱层。
插塞6还可作为逆行层来形成，该逆行层在浅深度中具有更低掺杂浓度，以及在更大深度中具有更高、一直到最大掺杂浓度，该深度示范地可位于与阱层5、5’的最大掺杂浓度的深度同样深或者更深。
具有深p++插塞的本发明结构和制造方法可适用于具有MOS单元结构的不同半导体装置，例如MOSFET和MOS控制的IGBT。
在另一个实施例中，交换层的导电类型，即，第一导电类型的全部层为p型(例如漂移层2和源区3)，而第二导电类型的全部层为n型(例如沟道层4、阱层5和插塞6)。
参考列表
1 1GBT
1’ MOSFET
10 宽带隙衬底产品
12 第一侧
14 第二侧
2 漂移层
20 第一主侧
22 第二主侧
25 缓冲层
3、3’ 源区
31 第二掺杂剂
30 源区深度
34 第一掩模
35 第一掩模层
35’ 剩余第一掩模层
36 第二掩模层
4、4’ 沟道层
41 第一掺杂剂
40 沟道层深度
41 第一掺杂剂
44 多晶硅层
45 氧化物层
46 第三掩模
47 非耗尽沟道层
48 耗尽沟道层
49 顶部掩模层
49’ 剩余顶部掩模层
5、5’ 阱层
50 阱层深度
51 第三掺杂剂
54 第二掩模
6 插塞
60 插塞深度
61 第四掺杂剂
62 第四掩模
65 接触层
67 接触层深度
7 栅极电极
70 栅极层
72 第一绝缘层
74 第二绝缘层
8 集电极层
80 漏极层
9 第一主电极
90 第二主电极

Claims (22)

1.一种制造半导体装置的方法，包括下列制造步骤：
(a)提供宽带隙衬底产品(10)，其具有在所述半导体装置中形成漂移层(2)的第一导电类型的低掺杂层，所述衬底产品(10)具有第一侧(12)以及与所述第一侧(12)相反的第二侧(14)，其中所述低掺杂层布置在所述第一侧(12)上，
(b)然后在所述第一侧(12)上的所述宽带隙衬底产品中形成一直到源区深度(30)的所述第一导电类型的两个源区(3、3’)，其具有比所述漂移层(2)更高的掺杂浓度，
与所述第一导电类型不同的第二导电类型的两个沟道层(4、4’)，其具有沟道层深度(40)，并且在横向方向上包围所述两个源区(3、3’)，所述横向方向与所述第一侧(12)平行，由此将所述两个源区(3、3’)与所述漂移层(2)在横向方向上分隔，以及
所述第二导电类型的至少一个阱层(5、5’)，其具有与所述沟道层深度(40)至少同样大的阱层深度(50)，并且具有比至少一个所述沟道层(4、4’)更高的掺杂浓度，其中所述至少一个阱层(5、5’)将所述两个源区(3、3’)与所述至少一个阱层的与所述第一侧(12)相反的侧上的所述漂移层(2)分隔，其中
在第一侧(12)上施加具有开口的第一掩膜(34)，以用于所述两个源区(3、3’)的创建，所述第一掩膜(34)包括第一掩膜层(35)以及在所述第一掩膜层(35)的顶部上的第二掩膜层(36)，其中与所述第二掩膜层(36)相比，所述第一掩膜层(35)具有更高的蚀刻选择性，
然后施加所述第一导电类型的第二掺杂剂(31)，以用于所述两个源区(3、3’)一直到所述源区深度(30)的创建，
然后去除所述第一掩膜(34)的、布置在所述两个源区(3、3’)之间的这种部分，由此形成第二掩膜(54)，
施加所述第二导电类型的第三掺杂剂(51)，以用于将所述至少一个阱层(5、5’)一直形成到所述阱层深度(50)，
在所述第一侧(12)上执行蚀刻步骤，通过所述蚀刻，与所述第二掩膜层(36)相比，所述第一掩膜层(35)在所述开口处进一步被去除，
去除所述第二掩膜层(36)，其中剩余第一掩膜层(35’)形成第三掩膜(46)，
然后施加所述第二导电类型的第一掺杂剂(41)，以用于将两个沟道层(4、4’)一直形成到沟道层深度(40)，
(c)在步骤(b)之后，施加第四掩模，其至少覆盖所述两个源区(3、3’)和所述两个沟道层(4、4’)，
然后施加所述第二导电类型的第四掺杂剂，以用于形成插塞(6)，所述插塞(6)具有与所述阱层深度(50)至少同样大的插塞深度(60)并且具有比所述至少一个阱层(5、5’)更高的掺杂浓度，
(d)在步骤(c)之后，在所述第一侧(12)上形成两个栅极电极(7)，其中的每个通过绝缘层与任何掺杂层分隔，
(e)在步骤(c)之后，在所述第一侧(12)上形成作为欧姆接触的第一主电极(9)，其至少接触所述两个源区(3、3’)和所述插塞(6)。
2.如权利要求1所述的制造半导体装置的方法，其特征在于，在步骤(c)中，施加所述第四掩模，使得所述第四掩模覆盖与所述两个源区(3、3’)邻接的所述阱层(5、5’)的一部分，使得所述至少一个阱层(5、5’)在所述横向方向上包围所述插塞(6)，并且使得所述至少一个阱层(5、5’)将所述插塞(6)与所述两个源区(3、3’)分隔。
3.如权利要求1或2所述的制造半导体装置的方法，其特征在于，
在步骤(c)中，形成具有是所述至少一个阱层(5、5’)的所述掺杂浓度的至少10倍的掺杂浓度的所述插塞(6)。
4.如权利要求3所述的制造半导体装置的方法，其特征在于，
在步骤(c)中，形成具有处于所述至少一个阱层(5、5’)的所述掺杂浓度的10倍与100倍之间的掺杂浓度的所述插塞(6)。
5.如权利要求1或2所述的制造半导体装置的方法，其特征在于，
在步骤(b)中，形成具有是所述两个沟道层(4、4’)的所述掺杂浓度的至少10倍的掺杂浓度的所述至少一个阱层(5、5’)。
6.如权利要求5所述的制造半导体装置的方法，其特征在于，
在步骤(b)中，形成具有处于所述两个沟道层(4、4’)的所述掺杂浓度的10倍与100倍之间的掺杂浓度的所述至少一个阱层(5、5’)。
7.如权利要求1或2所述的制造半导体装置的方法，其特征在于，
在步骤(b)中，形成具有在1*1017与1*1021cm-3之间的掺杂浓度的所述至少一个阱层(5、5’)。
8.如权利要求7所述的制造半导体装置的方法，其特征在于，
在步骤(b)中，形成具有在1*1018与1*1020cm-3之间的掺杂浓度的所述至少一个阱层(5、5’)。
9.如权利要求1或2所述的制造半导体装置的方法，其特征在于，
在步骤(b)中，形成具有在1*1016与1*1018cm-3之间的掺杂浓度的所述两个沟道层(4、4’)。
10.如权利要求1或2所述的制造半导体装置的方法，其特征在于，
在步骤(c)中，形成具有在2*1017与2*1021cm-3之间的掺杂浓度的所述插塞(6)。
11.如权利要求10所述的制造半导体装置的方法，其特征在于，
在步骤(c)中，形成具有在1*1019与2*1021cm-3之间的掺杂浓度的所述插塞(6)。
12.如权利要求1或2所述的制造半导体装置的方法，其特征在于，在步骤(b)中，形成作为公共层(4、5；4’、5’)的所述至少一个阱层(5、5’)和所述两个沟道层(4、4’)，所述公共层(4、5；4’、5’)在所述第一侧(12)处、在所述源区(3、3’)横向的区域中具有低掺杂浓度，以及所述掺杂浓度然后在所述源区(3、3’)下面上升到更高掺杂浓度。
13.一种宽带隙半导体装置，包括所述装置的第一主侧(20)和与所述第一主侧(20)相反的第二主侧(22)之间的第一导电类型的低掺杂漂移层(2)，
还在所述第一主侧(20)上包括具有源区深度(30)的所述第一导电类型的两个源区(3、3’)，所述两个源区(3、3’)具有比所述漂移层(2)更高的掺杂浓度，
与所述第一导电类型不同的第二导电类型的两个沟道层(4、4’)，具有沟道层深度(40)，其与所述源区深度(30)至少同样大，其中每个源区(3、3’)在与所述第一主侧(20)平行的方向上通过沟道层(4、4’)与所述漂移层(2)分隔，以及
所述第二导电类型的两个阱层(5、5’)，具有阱层深度(50)，其与所述沟道层深度(40)至少同样大，其中所述阱层(5)具有比所述沟道层(4、4’)更高的掺杂浓度，并且其中所述阱层(5、5’)将所述两个源区(3、3’)与所述阱层的与所述第一主侧(20)相反的侧上的所述漂移层(2)分隔，其中所述沟道层(4、4’)和所述阱层(5、5’)配置为具有逆行剖面的公共层，使得所述公共层在所述源区(3、3’)下面的区域中比在所述第一主侧处以及在所述第一主侧下面且在所述源区(3、3’)横向的区域中具有更高掺杂浓度，
所述第二导电类型的插塞(6)，具有与所述阱层深度(50)至少同样大的插塞深度(60)，并且具有比所述阱层(5、5’)更高的掺杂浓度，其中所述插塞(6)布置在所述两个源区(3、3’)之间，
其中所述两个阱层(5、5’)在横向方向上包围所述插塞(6)，并且所述两个阱层(5、5’)将所述插塞(6)与所述两个源区(3、3’)分隔，
两个栅极电极(7)，其中的每个布置在所述第一主侧(20)上，其中每个栅极电极(7)包括栅极层(70)，其通过第一绝缘层(72)与任何掺杂层分隔，
以及所述第一主侧(20)上作为欧姆接触的第一主电极(9)，其至少接触所述两个源区(3、3’)和所述插塞(6)。
14.如权利要求13所述的宽带隙半导体装置，其特征在于，所述两个源区(3、3’)、所述沟道层(4、4’)、所述阱层(5、5’)和所述插塞(6)在所述第一主侧(20)上形成一个平坦平面。
15.如权利要求13或14所述的宽带隙半导体装置，其特征在于，所述插塞(6)的所述掺杂浓度是所述阱层(5、5’)的所述掺杂浓度的至少10倍。
16.如权利要求15所述的宽带隙半导体装置，其特征在于，所述插塞(6)的所述掺杂浓度处于所述阱层(5、5’)的所述掺杂浓度的10倍与100倍之间。
17.如权利要求13或14所述的宽带隙半导体装置，其特征在于，所述阱层(5、5’)的所述掺杂浓度是所述沟道层(4、4’)的所述掺杂浓度的至少10倍。
18.如权利要求17所述的宽带隙半导体装置，其特征在于，所述阱层(5、5’)的所述掺杂浓度处于所述沟道层(4、4’)的所述掺杂浓度的10倍与100倍之间。
19.如权利要求13或14所述的宽带隙半导体装置，其特征在于下列中的至少一个：
所述插塞(6)具有在2*1017与2*1021cm-3之间的掺杂浓度，
所述阱层(5、5’)具有在1*1017与1*1021cm-3之间的掺杂浓度，以及
所述沟道层(4、4’)具有在1*1016与1*1018cm-3之间的掺杂浓度。
20.如权利要求19所述的宽带隙半导体装置，其特征在于，
所述插塞(6)具有在1*1019与2*1021cm-3之间的掺杂浓度。
21.如权利要求19所述的宽带隙半导体装置，其特征在于，
所述阱层(5、5’)具有在1*1018与1*1020cm-3之间的掺杂浓度。
22.如权利要求13或14所述的宽带隙半导体装置，其特征在于，所述装置是绝缘栅双极晶体管或金属氧化物半导体场效应晶体管。
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