JP6256148B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6256148B2
JP6256148B2 JP2014066042A JP2014066042A JP6256148B2 JP 6256148 B2 JP6256148 B2 JP 6256148B2 JP 2014066042 A JP2014066042 A JP 2014066042A JP 2014066042 A JP2014066042 A JP 2014066042A JP 6256148 B2 JP6256148 B2 JP 6256148B2
Authority
JP
Japan
Prior art keywords
region
impurity
impurity region
silicon carbide
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014066042A
Other languages
English (en)
Other versions
JP2015191923A (ja
Inventor
山田　俊介
俊介 山田
雄 斎藤
雄 斎藤
増田　健良
健良 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2014066042A priority Critical patent/JP6256148B2/ja
Priority to US14/631,361 priority patent/US20150279940A1/en
Publication of JP2015191923A publication Critical patent/JP2015191923A/ja
Application granted granted Critical
Publication of JP6256148B2 publication Critical patent/JP6256148B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、炭化珪素半導体装置およびその製造方法に関し、特定的には、炭化珪素基板に不純物領域が形成された炭化珪素半導体装置およびその製造方法に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
たとえば、国際公開第２００９／１２８３８２号（特許文献１）には、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域の双方に接触するソースコンタクト電極を有するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が記載されている。当該ＭＯＳＦＥＴによれば、ソースコンタクト電極がＴｉ、ＡｌおよびＳｉを含有することにより、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域の双方に対するソースコンタクト電極の接触抵抗を低減することができる。
また、松波弘之、外３名編著、「半導体ＳｉＣ技術と応用 第２版」、日本工業新聞社、２０１１年、３０１頁（非特許文献１）には、デバイス上で１０-6ｃｍ-2以下のコンタクト抵抗率を達成するためには、１０19ｃｍ-3以上のドーピングが最低必要であり、ドーピングをイオン注入で行う場合には、イオン損傷による活性化率の低下や結晶性の乱れの悪影響を補うために、１０20ｃｍ-3以上のドーピングが望ましいことが記載されている。
国際公開第２００９／１２８３８２号
松波弘之、外３名編著、「半導体ＳｉＣ技術と応用 第２版」、日本工業新聞社、２０１１年、３０１頁
国際公開第２００９／１２８３８２号に記載のＭＯＳＦＥＴの製造方法によれば、ｎ型領域およびｐ型領域の双方に対して十分に低い接触抵抗を有する電極を得ることが困難であった。
本発明の一態様の目的は、電極とｎ型領域との接触抵抗を低減しつつ、電極とｐ型領域との接触抵抗を低減可能な炭化珪素半導体装置およびその製造方法を提供することである。
本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、電極とを備えている。炭化珪素基板は主面を有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第１導電型を有し、第２不純物領域によって第１不純物領域から隔てられた第３不純物領域と、第２導電型を有し、主面と第２不純物領域とを繋ぐ第４不純物領域と、第３不純物領域および第４不純物領域に挟まれ、第３不純物領域が含む第１導電型不純物の濃度よりも低く、かつ第４不純物領域が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域を含む。電極は、炭化珪素基板の主面において、第３不純物領域および第４不純物領域の双方に接する。電極と接する第３不純物領域における第１導電型不純物の濃度は、５×１０19ｃｍ-3以上である。
本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備える。主面を有する炭化珪素基板が形成される。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第１導電型を有し、第２不純物領域によって第１不純物領域から隔てられた第３不純物領域と、第２導電型を有し、主面と第２不純物領域とを繋ぐ第４不純物領域と、第３不純物領域および第４不純物領域に挟まれ、第３不純物領域が含む第１導電型不純物の濃度よりも低く、かつ第４不純物領域が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域を含む。炭化珪素基板の主面において、第３不純物領域および第４不純物領域の双方に接する電極が形成される。電極と接する第３不純物領域における第１導電型不純物の濃度は、５×１０19ｃｍ-3以上である。
本発明の一態様によれば、電極とｎ型領域との接触抵抗を低減しつつ、電極とｐ型領域との接触抵抗を低減可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の実施の形態１に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 図１の方向Ｘに沿った方向におけるｎ型不純物濃度およびｐ型不純物濃度を示す図である。 図１の方向Ｘに沿った方向における電子キャリア濃度およびホールキャリア濃度を示す図である。 図１の領域ＩＶの拡大図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に説明するためのフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第７の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第８の工程を概略的に説明するための断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 図１４の方向Ｘに沿った方向におけるｎ型不純物濃度およびｐ型不純物濃度を示す図である。 図１４の方向Ｘに沿った方向における電子キャリア濃度およびホールキャリア濃度を示す図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第７の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第８の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第９の工程を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法の第１０の工程を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。
［本発明の実施形態の説明］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
発明者らは、ｐ型領域と電極との間の接触抵抗を低減しつつ、ｎ型領域と電極との間の接触抵抗を低減する方策について鋭意研究の結果、以下の知見を得て本発明の一態様を見出した。
国際公開第２００９／１２８３８２号に記載の方法によれば、ｐ型ボディ領域内に、リンなどのｎ型を付与するためのｎ型不純物がイオン注入されることによりｎ型ソース領域が形成される。次に、ｎ型ソース領域内に、アルミニウムまたはホウ素などのｐ型を付与するためのｐ型不純物をイオン注入することによりｎ型ソース領域に接するｐ型コンタクト領域が形成される。ｎ型の極性を完全に打ち消してｐ型のｐ型コンタクト領域を形成するためには、ｎ型ソース領域が含むｎ型不純物の濃度は、ｐ型コンタクト領域が含むｐ型不純物の濃度よりも低く設定する必要がある。
反対に、ｐ型コンタクト領域内に、リンなどのｎ型を付与するためのｎ型不純物をイオン注入することによりｐ型コンタクト領域と接するｎ型ソース領域が形成される。ｐ型の極性を完全に打ち消してｎ型のｎ型ソース領域を形成するためには、ｎ型ソース領域が含むｎ型不純物の濃度は、ｐ型コンタクト領域が含むｐ型不純物の濃度よりも高く設定する必要がある。つまり、一方の導電型の領域の不純物濃度を高くすると他方の導電型の領域の不純物濃度を低くする必要があるため、ｎ型ソース領域およびｐ型コンタクト領域の双方の不純物濃度を高くすることが困難であった。結果として、ｎ型ソース領域およびｐ型コンタクト領域の双方に対して低い接触抵抗を有するソース電極を得ることが困難であった。
またｎ型ソース領域とｐ型コンタクト領域との重なり部分においては、ｎ型不純物とｐ型不純物との双方が高濃度で注入されているため結晶の乱れが大きい。結晶の乱れの大きい領域は、リークパスになりやすいので信頼性が悪化するおそれがある。さらに、ｎ型不純物濃度とｐ型不純物濃度とが同程度になる領域においては、互いに逆極性のキャリアが打ち消し合うため高抵抗領域となる。
発明者らは、鋭意研究の結果、ｐ型領域と、ｎ型領域との間に、ｐ型領域が含むｐ型不純物の濃度よりも低く、かつｎ型領域が含むｎ型不純物の濃度よりも低い中間不純物領域を設けることにより、高いｐ型不純物濃度を有するｐ型領域を形成しつつ、高いｎ型不純物濃度を有するｎ型領域を形成することができることを見出した。結果として、ｐ型領域と電極との間の接触抵抗を低減しつつ、ｎ型領域と電極との間の接触抵抗を低減することができる。またｐ型領域とｎ型領域との間に中間不純物領域を設けることで、ｐ型不純物とｎ型不純物とが互いに高い濃度で注入される領域が形成されることを抑制することができるので、結晶の乱れが大きくなることを抑制することができる。結果として、リークパスの形成を抑制することができるので、炭化珪素半導体装置の信頼性を向上させることができる。
（１）本発明の一態様に係る炭化珪素半導体装置１は、炭化珪素基板１０と、電極１６とを備えている。炭化珪素基板１０は主面１０ａを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域１３と、第１導電型を有し、第２不純物領域１３によって第１不純物領域１２から隔てられた第３不純物領域１４と、第２導電型を有し、主面と第２不純物領域１３とを繋ぐ第４不純物領域１８と、第３不純物領域１４および第４不純物領域１８に挟まれ、第３不純物領域１４が含む第１導電型不純物の濃度よりも低く、かつ第４不純物領域１８が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域１７を含む。電極１６は、炭化珪素基板１０の主面１０ａにおいて、第３不純物領域１４および第４不純物領域１８の双方に接する。電極１６と接する第３不純物領域１４における第１導電型不純物の濃度は、５×１０19ｃｍ-3以上である。
上記（１）に係る炭化珪素半導体装置１によれば、炭化珪素基板１０は、第３不純物領域１４および第４不純物領域１８に挟まれ、第３不純物領域１４が含む第１導電型不純物の濃度よりも低く、かつ第４不純物領域１８が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域１７を含む。これにより、第１導電型不純物を高い濃度で含有する第３不純物領域１４を形成しつつ、第２導電型不純物を高い濃度で含有する第４不純物領域１８を形成することができる。結果として、第３不純物領域１４と電極１６との間の接触抵抗を低減しつつ、第４不純物領域１８と電極１６との間の接触抵抗を低減することができる。また、第１導電型不純物と第２導電型不純物とが互いに高い濃度で注入される領域が形成されることを抑制することができるので、結晶の乱れが大きくなることを抑制することができる。結果として、リークパスの形成を抑制することができるので、炭化珪素半導体装置の信頼性を向上させることができる。さらに、電極１６と接する第３不純物領域１４における第１導電型不純物の濃度は、５×１０19ｃｍ-3以上とすることにより、電極１６と第３不純物領域１４との接触抵抗を効果的に低減することができる。
（２）上記（１）に係る炭化珪素半導体装置１において好ましくは、電極１６と接する第４不純物領域１８における第２導電型不純物の濃度は、５×１０19ｃｍ-3以上である。これにより、電極１６と第４不純物領域１８との接触抵抗を効果的に低減することができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置１において好ましくは、電極１６と接する中間不純物領域１７における第１導電型不純物の濃度または第２導電型不純物の濃度は、１×１０18ｃｍ-3以上５×１０19ｃｍ-3未満である。これにより、電極１６と中間不純物領域１７との接触抵抗を効果的に低減することができる。
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置において好ましくは、電極１６は、Ｔｉ、ＡｌおよびＮｉの少なくともいずれかを含む。これにより、炭化珪素基板１０と電極１６との接触抵抗を効果的に低減することができる。
（５）上記（４）に係る炭化珪素半導体装置において好ましくは、電極１６は、ＴｉＡｌＳｉを含む。これにより、電極１６と第１導電型領域との間をオーミック接触としつつ、電極１６と第２導電型領域との間をオーミック接触とすることができる。
（６）上記（１）〜（５）のいずれかに係る炭化珪素半導体装置において好ましくは、第１導電型はｎ型であり、かつ第２導電型はｐ型である。これにより、高いチャネル移動度を得ることができる。
（７）上記（１）〜（６）のいずれかに係る炭化珪素半導体装置において好ましくは、中間不純物領域１７は、第２不純物領域１３の一部を構成する。これにより、中間不純物領域１７と第２不純物領域１３とを同時に形成することができるので、プロセスを簡略化することができる。
（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置において好ましくは、炭化珪素基板１０の主面１０ａは、珪素面または珪素面から８°以下オフした面であり、炭化珪素半導体装置は、プレナー型ＭＯＳＦＥＴを含む。これにより、炭化珪素半導体装置の耐圧を向上させることができる。
（９）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置において好ましくは、炭化珪素基板１０の主面１０ａは、炭素面または炭素面から８°以下オフした面であり、炭化珪素半導体装置は、トレンチ型ＭＯＳＦＥＴを含む。これにより、炭化珪素半導体装置のオン抵抗を低減することができる。
（１０）本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備える。主面１０ａを有する炭化珪素基板１０が形成される。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域１３と、第１導電型を有し、第２不純物領域１３によって第１不純物領域１２から隔てられた第３不純物領域１４と、第２導電型を有し、主面１０ａと第２不純物領域１３とを繋ぐ第４不純物領域１８と、第３不純物領域１４および第４不純物領域１８に挟まれ、第３不純物領域１４が含む第１導電型不純物の濃度よりも低く、かつ第４不純物領域１８が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域１７を含む。炭化珪素基板１０の主面１０ａにおいて、第３不純物領域１４および第４不純物領域１８の双方に接する電極１６が形成される。電極１６と接する第３不純物領域１４における第１導電型不純物の濃度は、５×１０19ｃｍ-3以上である。
上記（１０）に係る炭化珪素半導体装置の製造方法によれば、第１導電型不純物を高い濃度で含有する第３不純物領域１４を形成しつつ、第２導電型不純物を高い濃度で含有する第４不純物領域１８を形成することができる。結果として、第３不純物領域１４と電極１６との間の接触抵抗を低減しつつ、第４不純物領域１８と電極１６との間の接触抵抗を低減することができる。また、第１導電型不純物と第２導電型不純物とが互いに高い濃度で注入される領域が形成されることを抑制することができるので、結晶の乱れが大きくなることを抑制することができる。結果として、リークパスの形成を抑制することができるので、炭化珪素半導体装置の信頼性を向上させることができる。さらに、電極１６と接する第３不純物領域１４における第１導電型不純物の濃度は、５×１０19ｃｍ-3以上とすることにより、電極１６と第３不純物領域１４との接触抵抗を効果的に低減することができる。
（１１）上記（１０）に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０を形成する工程は、第１不純物領域１２を形成する工程と、第１不純物領域１２に対して第２導電型不純物を導入することにより第２不純物領域１３を形成する工程と、第２不純物領域１３に対して第１導電型不純物または第２導電型不純物を導入することにより中間不純物領域１７を形成する工程と、中間不純物領域１７に対して第２導電型不純物を導入することにより第４不純物領域１８を形成する工程と、中間不純物領域１７に対して第１導電型不純物を導入することにより第３不純物領域１４を形成する工程とを含む。これにより、効果的に、第１導電型不純物を高い濃度で含有する第３不純物領域１４を形成しつつ、第２導電型不純物を高い濃度で含有する第４不純物領域１８を形成することができる。
（１２）上記（１０）に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０を形成する工程は、第１不純物領域１２を形成する工程と、第１不純物領域１２に対して第２導電型不純物を導入することにより第２不純物領域１３を形成する工程と、第２不純物領域１３に対して第１導電型不純物を導入し、かつ第２導電型不純物を導入することにより、第３不純物領域１４が第４不純物領域１８から離間されるように第３不純物領域１４および第４不純物領域１８の各々を形成する工程とを含み、中間不純物領域１７は、第２不純物領域１３の一部を構成する。これにより、中間不純物領域と第２不純物領域とを同時に形成することができるので、プロセスを簡略化することができる。
（１３）上記（１０）〜（１２）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、第３不純物領域１４および第４不純物領域１８の双方は、イオン注入により形成される。これにより、第３不純物領域１４が含む第１導電型不純物の濃度と、第４不純物領域１８が含む第２導電型不純物の濃度との双方を増加させることができる。結果として、効果的に、第３不純物領域１４と電極１６との間の接触抵抗を低減しつつ、第４不純物領域１８と電極１６との間の接触抵抗を低減することができる。
（１４）上記（１０）〜（１３）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、電極１６と接する第４不純物領域１８における第２導電型不純物の濃度は、５×１０19ｃｍ-3以上である。これにより、電極１６と第４不純物領域１８との接触抵抗を効果的に低減することができる。
（１５）上記（１０）〜（１４）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、電極１６と接する中間不純物領域１７における第１導電型不純物の濃度または第２導電型不純物の濃度は、１×１０1８ｃｍ-3以上５×１０19ｃｍ-3未満である。これにより、電極１６と中間不純物領域１７との接触抵抗を効果的に低減することができる。
（１６）上記（１０）〜（１５）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、電極１６は、Ｔｉ、ＡｌおよびＮｉの少なくともいずれかを含む。これにより、炭化珪素基板１０と電極１６との接触抵抗を効果的に低減することができる。
（１７）上記（１６）に係る炭化珪素半導体装置の製造方法において好ましくは、電極１６は、ＴｉＡｌＳｉを含む。これにより、電極１６と第１導電型領域との間をオーミック接触としつつ、電極１６と第２導電型領域との間をオーミック接触とすることができる。
（１８）上記（１０）〜（１７）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、第１導電型はｎ型であり、かつ第２導電型はｐ型である。これにより、高いチャネル移動度を得ることができる。
（１９）上記（１０）〜（１８）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０の主面１０ａは、珪素面または珪素面から８°以下オフした面であり、炭化珪素半導体装置は、プレナー型ＭＯＳＦＥＴを含む。これにより、炭化珪素半導体装置の耐圧を向上させることができる。
（２０）上記（１０）〜（１８）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０の主面１０ａは、炭素面または炭素面から８°以下オフした面であり、炭化珪素半導体装置は、トレンチ型ＭＯＳＦＥＴを含む。これにより、炭化珪素半導体装置のオン抵抗を低減することができる。
［本発明の実施形態の詳細］
（実施の形態１）
まず、本発明の実施の形態１に係る炭化珪素半導体装置としてのプレナー型ＭＯＳＦＥＴの構成について説明する。
図１を参照して、本実施の形態に係るプレナー型ＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート電極２７と、ゲート酸化膜１５と、層間絶縁膜２１と、ソース電極１６と、表面保護電極１９と、ドレイン電極２０と、裏面保護電極２３とを主に有している。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを主に含む。
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板１０の第１の主面１０ａの最大径は、たとえば１００ｍｍより大きく、好ましくは１５０ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から８°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００１）面（Ｓｉ面）または（０００１）面（Ｓｉ面）から８°以下程度オフした面であり、第２の主面１０ｂは、（０００−１）面（Ｃ面）または（０００−１）面（Ｃ面）から８°以下程度オフした面である。炭化珪素基板１０の厚みは、たとえば７００μｍ以下であり、好ましくは５００μｍ以下である。
炭化珪素エピタキシャル層５は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、中間不純物領域１７と、コンタクト領域１８とを有している。ドリフト領域１２（第１不純物領域１２）は、窒素などのｎ型を付与するためのｎ型不純物（ドナー）を含むｎ型（第１導電型）の領域である。ドリフト領域１２におけるｎ型不純物の濃度は、たとえば５．０×１０15ｃｍ-3程度である。ドリフト領域１２が含むｎ型不純物の濃度は、炭化珪素単結晶基板１１が含むｎ型不純物の濃度よりも低い。ボディ領域１３（第２不純物領域１３）は、ｎ型とは異なるｐ型（第２導電型）を有する領域である。ボディ領域１３は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などのｐ型を付与するためのｐ型不純物（アクセプタ）を含んでいる。ボディ領域１３におけるｐ型不純物の濃度は、たとえば１×１０17ｃｍ-3程度である。
ソース領域１４（第３不純物領域１４）は、リンなどのｎ型不純物を含むｎ型の領域である。ソース領域１４は、ボディ領域１３に取り囲まれるように、ボディ領域１３の内部に形成されている。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高い。ソース領域１４が含むリンなどのｎ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。ソース領域１４は、ボディ領域１３によりドリフト領域１２から隔てられている。
中間不純物領域１７は、ソース領域１４およびコンタクト領域１８に挟まれ、炭化珪素基板１０の第１の主面１０ａとボディ領域１３とを繋ぐように設けられている。中間不純物領域１７は、たとえば窒素などのｎ型不純物を含み、ｎ型を有している。中間不純物領域１７が含むリンなどのｎ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。中間不純物領域１７は、たとえばアルミニウムまたはホウ素などのｐ型不純物を含み、ｐ型を有していてもよい。中間不純物領域１７がｐ型を有する場合、中間不純物領域１７が含むアルミニウムなどのｐ型不純物の濃度は、たとえば３×１０19ｃｍ-3である。つまり、中間不純物領域１７がｎ型を有する場合、中間不純物領域１７が含むｎ型不純物の濃度は、ソース領域１４が含むｎ型不純物の濃度よりも低く、かつコンタクト領域１８が含むｐ型不純物の濃度よりも低い。また、中間不純物領域１７がｐ型を有する場合、中間不純物領域１７が含むｐ型不純物の濃度は、ソース領域１４が含むｎ型不純物の濃度よりも低く、かつコンタクト領域１８が含むｐ型不純物の濃度よりも低い。好ましくは、炭化珪素基板１０の第１の主面１０ａと平行な方向における中間不純物領域１７の幅は０．１μｍ以上である。
コンタクト領域１８（第４不純物領域１８）は、アルミニウムまたはホウ素などのｐ型不純物を含むｐ型領域である。コンタクト領域１８は、中間不純物領域１７に囲まれて設けられており、炭化珪素基板１０の第１の主面１０ａとボディ領域１３とを繋ぐように形成されている。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高い。コンタクト領域１８が含むアルミニウムなどのｐ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。好ましくは、コンタクト領域１８が含むアルミニウムなどのｐ型不純物の濃度は、２×１０20ｃｍ-3以上であり、かつソース領域１４が含むリンなどのｎ型不純物の濃度は５×１０19ｃｍ-3以上である。各領域に含まれている不純物の元素および濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。
図２および図３を参照して、ボディ領域１３、ソース領域１４、中間不純物領域１７およびコンタクト領域１８における不純物濃度について説明する。図２および図３におけるｘ方向は、図１に示すｘ方向である。図２におけるｙ軸の上側は、第１導電型不純物（ｎ型不純物）の濃度を示し、ｙ軸の下側は、第２導電型不純物（ｐ型不純物）の濃度を示している。図３におけるｙ軸の上側は、ｎ型を示すキャリア（電子）の濃度を示し、ｙ軸の下側は、ｐ型を示すキャリア（ホール）の濃度を示している。図２および図３のｙ軸は、ログスケールで示している。
図２に示すように、ボディ領域１３、ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々は、たとえばアルミニウムなどの第１のｐ型不純物を含んでいる。ボディ領域１３、ソース領域１４および中間不純物領域１７の各々が含む第１のｐ型不純物の濃度は第１のｐ型不純物濃度ＮＡ１である。コンタクト領域１８は、第１のｐ型不純物に加えて、たとえばアルミニウムなどの第２のｐ型不純物を含んでいる。コンタクト領域が含む第２のｐ型不純物濃度は、第２のｐ型不純物濃度ＮＡ２である。第２のｐ型不純物濃度ＮＡ２は、第１のｐ型不純物濃度ＮＡ１よりも高い。
ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々は、たとえばリンなどの第１のｎ型不純物を含んでいる。ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々が含む第１のｎ型不純物の濃度は、第１のｎ型不純物濃度ＮＤ１である。ソース領域１４は、第１のｎ型不純物に加え、たとえばリンなどの第２のｎ型不純物を含んでいる。ソース領域１４が含む第２のｎ型不純物の濃度は、第２のｎ型不純物濃度ＮＤ２である。第２のｎ型不純物濃度ＮＤ２は、第１のｎ型不純物濃度ＮＤ１よりも高い。
つまり、ソース領域１４は、第１のｐ型不純物と、第１のｎ型不純物と、第２のｎ型不純物とを含んでいる。中間不純物領域１７は、第１のｐ型不純物と、第１のｎ型不純物とを含んでいる。コンタクト領域１８は、第１のｐ型不純物と、第２のｐ型不純物と、第１のｎ型不純物とを含んでいる。なお、第１のｐ型不純物は、第２のｐ型不純物と同じであってもよい。また第１のｎ型不純物は、第２のｎ型不純物と同じであってもよい。図２に示すように、中間不純物領域１７が含むｎ型不純物（第１導電型不純物）の濃度は、ソース領域１４が含むｎ型不純物（第１導電型不純物）の濃度よりも低く、かつコンタクト領域１８が含むｐ型不純物（第２導電型不純物）の濃度よりも低い。
図３を参照して、ソース領域１４においては、ｎ型不純物濃度がｐ型不純物濃度よりも高くなり、電子が多数キャリアとなる。中間不純物領域１７においては、ｎ型不純物濃度がｐ型不純物濃度よりも高いため、電子が多数キャリアとなる。また中間不純物領域１７においては、ｐ型不純物濃度がｎ型不純物濃度よりも高くなり、ホールが多数キャリアとなってもよい。コンタクト領域１８においては、ｐ型不純物濃度がｎ型不純物濃度よりも高いため、ホールが多数キャリアとなる。つまり、ボディ領域１３およびコンタクト領域１８の各々はｐ型を有し、中間不純物領域１７およびソース領域１４の各々はｎ型を示す。なお、中間不純物領域１７においてホールが多数キャリアの場合、中間不純物領域１７はｐ型を示す。
再び図１を参照し、ソース電極１６は、ゲート酸化膜１５と接し、ソース領域１４上から中間不純物領域１７上を通り、コンタクト領域１８上にまで延在するように、炭化珪素基板１０の第１の主面１０ａに接して配置されている。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４およびコンタクト領域１８の双方に接する。ソース電極１６は、中間不純物領域１７と接していてもよい。ソース電極１６と接するソース領域１４におけるｎ型不純物の濃度は、５×１０19ｃｍ-3以上である。好ましくは、ソース電極１６と接するコンタクト領域１８における第ｐ型不純物の濃度は、５×１０19ｃｍ-3以上である。好ましくは、ソース電極１６と接する中間不純物領域１７におけるｎ型不純物の濃度またはｐ型不純物の濃度は、１×１０18ｃｍ-3以上５×１０19ｃｍ-3未満である。好ましくは、ソース領域１４とソース電極１６との間の接触抵抗は１×１０-4Ωｃｍ2以下であり、コンタクト領域１８とソース電極１６との間の接触抵抗は１×１０-4Ωｃｍ2以下である。
図４を参照して、ソース電極１６は、合金層１６ａと、金属層１６ｂとを含む。合金層１６ａは、たとえばソース電極１６が含む金属とのシリサイドである。合金層１６ａ上に金属層１６ｂが設けられている。ソース電極１６と接するソース領域１４におけるｎ型不純物の濃度は、合金層１６ａとソース領域１４との境界から第２の主面１０ｂ方向に沿った深さＨまでの領域内におけるｎ型不純物の濃度のことである。当該深さＨは、典型的には数十ｎｍであり、たとえば５０ｎｍである。上記、ソース電極１６に接するコンタクト領域１８の不純物濃度およびソース電極１６に接する中間不純物領域１７における不純物濃度も同様である。好ましくは、ソース電極１６は、Ｔｉ、ＡｌおよびＮｉの少なくともいずれかを含む。ソース電極１６は、たとえば、ＴｉＡｌＳｉ、ＴｉＡｌ、ＴｉＳｉ、ＮｉＳｉ、ＮｉＡｌ、Ｎｉなどを含む材料からなる。好ましくは、ソース電極１６は、ＴｉＡｌＳｉを含む材料からなる。ソース電極１６は、合金層１６ａを介してソース領域１４とオーミック接合している。好ましくは、ソース電極１６は、合金層１６ａを介して中間不純物領域１７およびコンタクト領域１８の各々とオーミック接合している。
ゲート酸化膜１５は、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように炭化珪素基板１０の第１の主面１０ａに接して形成されている。ゲート酸化膜１５は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４、ボディ領域１３およびドリフト領域１２に接している。ゲート酸化膜１５に接するボディ領域１３の一部においてチャネル領域ＣＨが形成可能に構成されている。ゲート酸化膜１５は、たとえば二酸化珪素からなっている。ゲート酸化膜１５の厚みは、たとえば４０ｎｍ以上６０ｎｍ以下程度である。
ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。ゲート電極２７は、炭化珪素基板１０との間にゲート酸化膜１５を挟むようにゲート酸化膜１５上に設けられている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２の上方にゲート酸化膜１５を介して形成されている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンまたはＡｌなどの導電体からなっている。
層間絶縁膜２１は、炭化珪素基板１０の第１の主面１０ａに対向する位置に設けられている。具体的には、層間絶縁膜２１は、ゲート電極２７を覆うようにゲート電極２７およびゲート酸化膜１５の各々に接して設けられている。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。表面保護電極１９は、層間絶縁膜２１を覆い、かつソース電極１６に接するように設けられている。表面保護電極１９は、ソース電極１６を介してソース領域１４と電気的に接続されている。
ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂに接して設けられている。このドレイン電極２０は、ＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素単結晶基板１１とオーミック接合可能な材料からなっている。これにより、ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。裏面保護電極２３は、ドレイン電極２０の炭化珪素単結晶基板１１とは反対側の主面に接して形成されている。裏面保護電極２３は、たとえばＡｌを含む材料からなる。
次に、実施の形態１に係るＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極１６とドレイン電極２０との間に電圧が印加されても、ボディ領域１３とドリフト領域１２との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧が印加されると、ボディ領域１３のゲート酸化膜１５と接触する付近であるチャネル領域ＣＨにおいて反転層が形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
まず、炭化珪素基板準備工程（Ｓ１０：図５）が実施される。炭化珪素基板準備工程（Ｓ１０：図５）は、第１不純物領域形成工程（Ｓ１１：図５）と、第２不純物領域形成工程（Ｓ１２：図５）と、中間不純物領域形成工程（Ｓ１３：図５）と、第３不純物領域形成工程（Ｓ１４：図５）と、第４不純物領域形成工程（Ｓ１５：図５）とを含む。
最初に、第１不純物領域形成工程（Ｓ１１：図５）が実施される。たとえば、昇華法により形成されたポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなるインゴットをスライスすることにより、炭化珪素単結晶基板１１が準備される。次に、炭化珪素単結晶基板１１上に炭化珪素エピタキシャル層５が、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。具体的には、炭化珪素単結晶基板１１上に、水素（Ｈ2）を含むキャリアガスと、モノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8）および窒素（Ｎ2）などを含む原料ガスとが供給され、炭化珪素単結晶基板１１がたとえば１５００℃以上１７００℃以下程度に加熱される。これにより、図６に示すように、炭化珪素エピタキシャル層５が炭化珪素単結晶基板１１上に形成される。以上により、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａは、たとえば（０００１）面（Ｓｉ面）または（０００１）面（Ｓｉ面）から８°以下程度オフした面である。炭化珪素基板１０は、第２の主面１０ｂを形成する炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられ、第１の主面１０ａを形成する炭化珪素エピタキシャル層５とを含む。炭化珪素単結晶基板１１および炭化珪素エピタキシャル層５の双方は、たとえば窒素などのｎ型不純物を有する。炭化珪素エピタキシャル層５は、ｎ型（第１導電型）を有するドリフト領域１２を含む。
次に、第２不純物領域形成工程（Ｓ１２：図５）が実施される。具体的には、図７を参照して、炭化珪素基板１０の第１の主面１０ａに対してイオン注入が実施される。たとえばＡｌ（アルミニウム）イオンが、炭化珪素基板１０の第１の主面１０ａに対して注入されることにより、炭化珪素エピタキシャル層５内にｐ型（第２導電型）を有するボディ領域１３が形成される。ボディ領域１３は、アルミニウムなどのｐ型不純物を含む領域である。炭化珪素エピタキシャル層５において、ボディ領域１３以外の領域はドリフト領域１２となる。言い換えれば、炭化珪素エピタキシャル層５は、ドリフト領域１２と、ドリフト領域１２と接するボディ領域とを含む。以上のように、ドリフト領域１２に対してｐ型不純物を導入することにより第２不純物領域１３としてのボディ領域１３が形成される。
次に、中間不純物領域形成工程（Ｓ１３：図５）が実施される。図８を参照して、たとえばＰ（リン）イオンが、ボディ領域１３の深さよりも浅い深さまでボディ領域１３内に注入されることにより、ｎ型を有する中間不純物領域１７が形成される。中間不純物領域１７は、たとえばリンなどのｎ型不純物を含む領域である。中間不純物領域１７が含むｎ型不純物（リン）の濃度は、中間不純物領域１７が含むｐ型不純物（アルミニウム）の濃度よりも高い。中間不純物領域１７の上面は炭化珪素基板１０の第１の主面１０ａに接し、中間不純物領域１７の側面および下面はボディ領域１３に接している。中間不純物領域１７は、ボディ領域１３によってドリフト領域１２から離間されるように形成される。なお、たとえばアルミニウムイオンが、ボディ領域１３の深さよりも浅い深さまでボディ領域１３内に注入されることにより、ｐ型を有する中間不純物領域１７が形成されてもよい。この場合、中間不純物領域１７は、たとえばアルミニウムなどのｐ型不純物を含む領域である。以上のように、ボディ領域１３に対してｎ型不純物またはｐ型不純物を導入することにより中間不純物領域１７が形成される。
次に、第３不純物領域形成工程（Ｓ１４：図５）が実施される。図９を参照して、たとえばＰ（リン）イオンが、中間不純物領域１７の深さと同程度の深さまで中間不純物領域１７内に注入されることにより、ｎ型を有するソース領域１４が形成される（図９参照）。ソース領域１４は、たとえばリンなどのｎ型不純物を含むｎ型領域である。ソース領域が含むｎ型不純物（リン）の濃度は、ｐ型不純物（アルミニウム）の濃度よりも高い。ソース領域１４の上面は炭化珪素基板１０の第１の主面１０ａに接し、ソース領域１４の側面はボディ領域１３および中間不純物領域１７に接しており、ソース領域１４の下面はボディ領域１３に接している。ソース領域１４は、ボディ領域１３によってドリフト領域１２から離間されるように形成される。なお、中間不純物領域１７がｎ型を有する場合、ソース領域１４が含むｎ型不純物の濃度は、中間不純物領域１７が含むｎ型不純物の濃度よりも高い。中間不純物領域１７がｐ型を有する場合、ソース領域１４が含むｎ型不純物の濃度は、中間不純物領域１７が含むｐ型不純物の濃度よりも高い。以上のように、中間不純物領域１７に対してｎ型不純物を導入することにより第３不純物領域１４としてのソース領域１４が形成される。
次に、第４不純物領域形成工程（Ｓ１５：図５）が実施される。次に、たとえばアルミニウムイオンが、ソース領域１４と同等の深さであって、ボディ領域１３よりも浅い深さまで、中間不純物領域１７内に対してさらに注入される。これにより、ソース領域１４に囲まれ、第１の主面１０ａからボディ領域１３まで、炭化珪素基板１０の第１の主面１０ａの法線方向に沿って延在し、かつ導電型がｐ型のコンタクト領域１８が形成される（図１０参照）。コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含む不純物領域である。コンタクト領域１８は、中間不純物領域１７およびボディ領域１３によってソース領域１４から隔てられるように形成される。以上のように、中間不純物領域１７に対してｐ型不純物を導入することにより第４不純物領域１８としてのコンタクト領域１８が形成される。これにより、ｎ型を有するドリフト領域１２と、ドリフト領域１２と接し、かつｐ型を有するボディ領域１３と、ｎ型を有し、ボディ領域１３によってドリフト領域１２から隔てられたソース領域１４と、ｐ型を有し、第１の主面１０ａとボディ領域１３とを繋ぐコンタクト領域１８と、ソース領域１４およびコンタクト領域１８に挟まれ、ソース領域１４が含むｎ型不純物の濃度よりも低く、かつコンタクト領域１８が含むｐ型不純物の濃度よりも低い不純物濃度を有する中間不純物領域１７とを含む炭化珪素基板１０が準備される。なお、上記ではソース領域１４が形成された後にコンタクト領域１８が形成される場合について説明したが、コンタクト領域１８が形成された後にソース領域１４が形成されてもよい。
好ましくは、ソース領域１４およびコンタクト領域１８の双方は、イオン注入により形成される。ボディ領域１３および中間不純物領域１７の各々は、イオン注入により形成されてもよいし、エピタキシャル成長により形成されてもよい。
次に、活性化アニール工程（Ｓ２０：図５）が実施される。具体的には、ボディ領域１３、ソース領域１４、中間不純物領域１７およびコンタクト領域１８を含む炭化珪素基板１０が、たとえば１６００℃以上２０００℃以下の温度で３０分間程度加熱される。これにより、ボディ領域１３が含んでいるｐ型不純物と、ソース領域１４が含んでいるｎ型不純物と、中間不純物領域１７が含んでいるｐ型不純物またはｎ型不純物と、コンタクト領域１８が含むｐ型不純物が活性化される。
次に、ゲート酸化膜形成工程（Ｓ３０：図５）が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａ側に、ボディ領域１３と、ソース領域１４と、中間不純物領域１７と、コンタクト領域１８とが形成された炭化珪素基板１０が加熱炉内に配置される。加熱炉に対して窒素ガスが導入された状態を維持しながら、炭化珪素基板１０の温度を室温から１３００℃まで加熱する。炭化珪素基板１０が１３００℃なった後、酸素ガスが加熱炉に対して導入される。酸素雰囲気中において、炭化珪素基板１０を１３００℃程度の温度で１時間程度保持することにより、炭化珪素基板１０の第１の主面１０ａ上にゲート酸化膜１５が形成される。以上のようにして、炭化珪素基板１０の第１の主面１０ａを覆うように二酸化珪素からなるゲート酸化膜１５が形成される（図１１参照）。ゲート酸化膜１５は、炭化珪素基板１０の第１の主面１０ａにおいてドリフト領域１２と、ボディ領域１３と、ソース領域１４と、中間不純物領域１７と、コンタクト領域１８とに接して形成される。ゲート酸化膜１５の厚みは、たとえば５０ｎｍ程度である。
次に、ＮＯアニール工程が実施される。具体的には、窒素を含む雰囲気中においてゲート酸化膜１５が形成された炭化珪素基板１０が１３００℃程度の温度で熱処理される。窒素を含む気体とは、たとえば一酸化窒素（ＮＯ）、一酸化二窒素、二酸化窒素およびアンモニアなどである。好ましくは、ゲート酸化膜１５が形成された炭化珪素基板１０が、窒素を含む気体中において、１３００℃以上１５００℃以下の温度で、たとえば１時間程度保持される。
次に、Ａｒアニール工程が実施される。具体的には、アルゴンなどの不活性ガス雰囲気中において、ゲート酸化膜１５が形成された炭化珪素基板１０が１３００℃程度の温度で熱処理される。好ましくは、アルゴンガス中において、ゲート酸化膜１５が形成された炭化珪素基板１０が、たとえば１１００℃以上１５００℃以下の温度で１時間程度保持される。より好ましくは、ゲート酸化膜１５が形成された炭化珪素基板１０は、１３００℃以上１５００℃以下の温度に保持される。
次に、ゲート電極形成工程が実施される。たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜１５上に、不純物を含むポリシリコンからなるゲート電極２７が形成される。ゲート電極２７は、ゲート酸化膜１５を介してドリフト領域１２、ソース領域１４およびボディ領域１３に対向して形成される。
次に、層間絶縁膜形成工程が実施される。たとえば二酸化珪素からなる層間絶縁膜２１が、ゲート酸化膜１５およびゲート電極２７を覆うように形成される。具体的には、たとえば６５０℃以上７５０℃以下程度の温度下において６時間程度、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）ガスが炭化珪素基板１０上に供給される。これにより、ゲート酸化膜１５およびゲート電極２７を覆うように層間絶縁膜２１が形成される。
次に、エッチング工程が実施される。図１２を参照して、ソース電極１６が形成される予定の領域において層間絶縁膜２１およびゲート酸化膜１５の一部が除去される。好ましくは、ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々が、層間絶縁膜２１およびゲート酸化膜１５から露出するように、層間絶縁膜２１およびゲート酸化膜１５がエッチングされる。エッチングガスとしてＣＦ4を使用することができる。
次に、ソース電極形成工程（Ｓ４０：図７）が実施される。図１３を参照して、ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４およびコンタクト領域１８の双方と接するように開口部８０内に形成される。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいて中間不純物領域１７と接していてもよい。好ましくは、ソース電極１６は、Ｔｉ、ＡｌおよびＮｉの少なくともいずれかを含む。好ましくは、ソース電極１６は、ＴｉＡｌＳｉを含む材料からなる。ソース電極１６は、たとえばスパッタリング法により形成される。次に、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々に接して設けられたソース電極が形成された炭化珪素基板１０に対して、たとえば９００℃以上１１００℃以下の熱処理が５分程度実施される。これにより、ソース電極１６の少なくとも一部が、炭化珪素基板が含む珪素と反応してシリサイド化して合金層１６ａを形成する（図４参照）。これにより、ソース領域１４とオーミック接合する合金層１６ａを含むソース電極１６が形成される。好ましくは、ソース電極１６は、中間不純物領域１７およびコンタクト領域１８の各々とオーミック接合する合金層１６ａを含む。
ソース電極１６と接するソース領域１４におけるｎ型不純物の濃度は、５×１０19ｃｍ-3以上である。好ましくは、ソース電極１６と接するコンタクト領域１８におけるｐ型不純物（アルミニウム）の濃度は、５×１０19ｃｍ-3以上である。また好ましくは、ソース電極１６と接する中間不純物領域１７におけるｎ型不純物（リン）の濃度またはｐ型不純物（アルミニウム）の濃度は、１×１０18ｃｍ-3以上５×１０19ｃｍ-3以下である。
次に、ソース電極１６に接し、かつ層間絶縁膜２１を覆うように表面保護電極１９が形成される。表面保護電極１９は、好ましくはＡｌを含む材料からなり、たとえばＡｌＳｉＣｕである。表面保護電極１９形成後、ランプアニール工程が実施されてもよい。ランプアニール工程では、たとえば７００℃以上８００℃以下の温度下で、たとえば３０秒間程度、表面保護電極１９が設けられた炭化珪素基板１０が加熱される。
次に、炭化珪素基板１０の第２の主面１０ｂと接して、たとえばＮｉＳｉからなるドレイン電極２０が形成される。ドレイン電極２０は、たとえばＴｉＡｌＳｉなどであっても構わない。ドレイン電極２０の形成は、好ましくはスパッタリング法により実施されるが、蒸着により実施されても構わない。当該ドレイン電極２０が形成された後、当該ドレイン電極２０がたとえばレーザーアニールにより加熱される。これにより、当該ドレイン電極２０の少なくとも一部がシリサイド化し、炭化珪素単結晶基板１１とオーミック接合するドレイン電極２０が形成される。次に、ドレイン電極２０に接して裏面保護電極２３が形成される。裏面保護電極２３は、たとえばＡｌを含む材料からなる。以上のように、図１に示すＭＯＳＦＥＴ１が製造される。
次に、実施の形態１に係る炭化珪素半導体装置としてのプレナー型ＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
実施の形態１に係るプレナー型ＭＯＳＦＥＴ１によれば、炭化珪素基板１０は、ソース領域１４およびコンタクト領域１８に挟まれ、ソース領域１４が含むｎ型不純物の濃度よりも低く、かつコンタクト領域１８が含むｐ型不純物の濃度よりも低い不純物濃度を有する中間不純物領域１７を含む。これにより、ｎ型不純物を高い濃度で含有するソース領域１４を形成しつつ、ｐ型不純物を高い濃度で含有するコンタクト領域１８を形成することができる。結果として、ソース領域１４とソース電極１６との間の接触抵抗を低減しつつ、コンタクト領域１８とソース電極１６との間の接触抵抗を低減することができる。また、ｎ型不純物とｐ型不純物とが互いに高い濃度で注入される領域が形成されることを抑制することができるので、結晶の乱れが大きくなることを抑制することができる。結果として、リークパスの形成を抑制することができるので、ＭＯＳＦＥＴ１の信頼性を向上させることができる。さらに、ソース電極１６と接するソース領域１４におけるｎ不純物の濃度は、５×１０19ｃｍ-3以上とすることにより、ソース電極１６とソース領域１４との接触抵抗を効果的に低減することができる。
また実施の形態１に係るプレナー型ＭＯＳＦＥＴ１によれば、ソース電極１６と接するコンタクト領域１８におけるｐ型不純物の濃度は、５×１０19ｃｍ-3以上である。これにより、ソース電極１６とコンタクト領域１８との接触抵抗を効果的に低減することができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１によれば、ソース電極１６と接する中間不純物領域１７におけるｎ型不純物の濃度またはｐ型不純物の濃度は、１×１０18ｃｍ-3以上５×１０19ｃｍ-3未満である。これにより、ソース電極１６と中間不純物領域１７との接触抵抗を効果的に低減することができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１によれば、ソース電極１６は、Ｔｉ、ＡｌおよびＮｉの少なくともいずれかを含む。これにより、炭化珪素基板１０とソース電極１６との接触抵抗を効果的に低減することができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１によれば、ソース電極１６は、ＴｉＡｌＳｉを含む。これにより、ソース電極１６とｎ型領域との間をオーミック接触としつつ、ソース電極１６とｐ型領域との間をオーミック接触とすることができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１によれば、第１導電型はｎ型であり、かつ第２導電型はｐ型である。これにより、高いチャネル移動度を得ることができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１によれば、炭化珪素基板１０の主面１０ａは、珪素面または珪素面から８°以下オフした面である。これにより、炭化珪素半導体装置の耐圧を向上させることができる。
実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、ｎ型不純物を高い濃度で含有するソース領域１４を形成しつつ、ｐ型不純物を高い濃度で含有するコンタクト領域１８を形成することができる。結果として、ソース領域１４とソース電極１６との間の接触抵抗を低減しつつ、コンタクト領域１８とソース電極１６との間の接触抵抗を低減することができる。また、ｎ型不純物とｐ型不純物とが互いに高い濃度で注入される領域が形成されることを抑制することができるので、結晶の乱れが大きくなることを抑制することができる。結果として、リークパスの形成を抑制することができるので、ＭＯＳＦＥＴ１の信頼性を向上させることができる。さらに、ソース電極１６と接するソース領域１４におけるｎ不純物の濃度は、５×１０19ｃｍ-3以上とすることにより、ソース電極１６とソース領域１４との接触抵抗を効果的に低減することができる。
また実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を形成する工程は、ドリフト領域１２を形成する工程と、ドリフト領域１２に対してｐ型不純物を導入することによりボディ領域１３を形成する工程と、ボディ領域１３に対してｎ型不純物またはｐ型不純物を導入することにより中間不純物領域１７を形成する工程と、中間不純物領域１７に対してｐ型不純物を導入することによりコンタクト領域１８を形成する工程と、中間不純物領域１７に対してｎ型不純物を導入することによりソース領域１４を形成する工程とを含む。これにより、効果的に、ｎ型不純物を高い濃度で含有するソース領域１４を形成しつつ、ｐ型不純物を高い濃度で含有するコンタクト領域１８を形成することができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、ソース領域１４およびコンタクト領域１８の双方は、イオン注入により形成される。これにより、ソース領域１４が含むｎ型不純物の濃度と、コンタクト領域１８が含むｐ型不純物の濃度との双方を増加させることができる。結果として、効果的に、ソース領域１４とソース電極１６との間の接触抵抗を低減しつつ、コンタクト領域１８とソース電極１６との間の接触抵抗を低減することができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、ソース電極１６と接するコンタクト領域１８におけるｐ型不純物の濃度は、５×１０19ｃｍ-3以上である。これにより、ソース電極１６とコンタクト領域１８との接触抵抗を効果的に低減することができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、ソース電極１６と接する中間不純物領域１７におけるｎ型不純物の濃度またはｐ型不純物の濃度は、１×１０18ｃｍ-3以上５×１０19ｃｍ-3未満である。これにより、ソース電極１６と中間不純物領域１７との接触抵抗を効果的に低減することができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、ソース電極１６は、Ｔｉ、ＡｌおよびＮｉの少なくともいずれかを含む。これにより、炭化珪素基板１０とソース電極１６との接触抵抗を効果的に低減することができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、ソース電極１６は、ＴｉＡｌＳｉを含む。これにより、ソース電極１６とｎ型領域との間をオーミック接触としつつ、ソース電極１６とｐ型領域との間をオーミック接触とすることができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、第１導電型はｎ型であり、かつ第２導電型はｐ型である。これにより、高いチャネル移動度を得ることができる。
さらに実施の形態１に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０の主面１０ａは、珪素面または珪素面から８°以下オフした面である。これにより、炭化珪素半導体装置の耐圧を向上させることができる。
（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置としてのプレナー型ＭＯＳＦＥＴの構成について説明する。実施の形態２に係るプレナー型ＭＯＳＦＥＴは、中間不純物領域１７が第２不純物領域の一部を構成する点において実施の形態１に係るプレナー型ＭＯＳＦＥＴと異なっており、他の構成は、実施の形態１に係るプレナー型ＭＯＳＦＥＴと同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１４を参照して、ソース領域１４およびコンタクト領域１８に挟まれた中間不純物領域１７は、ボディ領域１３の一部を構成する。言い換えれば、ボディ領域１３は、炭化珪素基板１０の第１の主面１０ａにおいてソース電極１６と接する中間不純物領域１７と、中間不純物領域１７に連接するボディ領域部１３ａとを含む。ボディ領域部１３ａは、コンタクト領域１８およびソース領域１４の双方に接している。
図１５に示すように、ボディ領域部１３ａ、ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々は、たとえばアルミニウムなどのｐ型不純物（第１のｐ型不純物）を含んでいる。中間不純物領域１７が含むｐ型不純物の濃度（第２のｐ型不純物）は、ボディ領域部１３ａが含むｐ型不純物（第２のｐ型不純物）の濃度と同等である。ボディ領域部１３ａ、ソース領域１４および中間不純物領域１７の各々が含む第１のｐ型不純物の濃度は第１のｐ型不純物濃度ＮＡ１である。コンタクト領域１８は、第１のｐ型不純物に加えて、第２のｐ型不純物を含んでいる。コンタクト領域が含む第２のｐ型不純物濃度は、第２のｐ型不純物濃度ＮＡ２である。第２のｐ型不純物濃度ＮＡ２は、第１のｐ型不純物濃度ＮＡ１よりも高い。
ソース領域１４は、第１のｎ型不純物を含んでいる。ソース領域１４が含む第１のｎ型不純物の濃度は、第１のｎ型不純物濃度ＮＤ１である。つまり、ソース領域１４は、第１のｐ型不純物と、第１のｎ型不純物とを含んでいる。図１５に示すように、中間不純物領域１７が含むｐ型不純物の濃度は、コンタクト領域１８が含むｐ型不純物の濃度よりも低く、かつソース領域１４が含むｎ型不純物の濃度よりも低い。
図１６を参照して、ソース領域１４においては、ｎ型不純物濃度がｐ型不純物濃度よりも高くなり、電子が多数キャリアとなる。中間不純物領域１７においては、ｐ型不純物濃度がｎ型不純物濃度よりも高くなり、ホールが多数キャリアとなる。コンタクト領域１８においては、ｐ型不純物濃度がｎ型不純物濃度よりも高いため、ホールが多数キャリアとなる。つまり、ボディ領域部１３ａ、中間不純物領域１７およびコンタクト領域１８の各々はｐ型を有し、ソース領域１４の各々はｎ型を示す。ボディ領域部１３ａおよび中間不純物領域１７はボディ領域１３を構成する。
次に、実施の形態２に係るプレナー型ＭＯＳＦＥＴの製造方法について説明する。実施の形態２に係るプレナー型ＭＯＳＦＥＴの製造方法は、炭化珪素基板１０を形成する工程において実施の形態１に係るプレナー型ＭＯＳＦＥＴの製造方法と異なっており、他の構成は、実施の形態１に係るプレナー型ＭＯＳＦＥＴの製造方法と同様である。
具体的には、実施の形態１で説明した第１不純物領域形成工程（Ｓ１１：図５）が実施されることによりドリフト領域１２が形成される。次に、第２不純物領域形成工程（Ｓ１２：図５）が実施されることにより、ドリフト領域１２内にボディ領域１３が形成される。
次に、第３不純物領域形成工程（Ｓ１４：図５）が実施される。たとえばＰ（リン）イオンが、ボディ領域１３よりも浅い深さまでボディ領域１３内に注入されることにより、ｎ型を有するソース領域１４が形成される。ソース領域１４は、たとえばリンなどのｎ型不純物を含む領域である。ソース領域が含むｎ型不純物（リン）の濃度は、ｐ型不純物（アルミニウム）の濃度よりも高い。ソース領域１４は、ボディ領域１３によってドリフト領域１２から離間されるように形成される。
次に、第４不純物領域形成工程（Ｓ１５：図５）が実施される。次に、たとえばアルミニウムイオンが、ソース領域１４と同等の深さであって、ボディ領域１３よりも浅い深さまで、ボディ領域１３内に対してさらに注入される。これにより、ソース領域１４から離間して設けられ、炭化珪素基板１０の第１の主面１０ａの法線方向に沿って延在し、かつ導電型がｐ型のコンタクト領域１８が形成される（図１７参照）。コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含む。コンタクト領域１８は、ボディ領域１３の一部を形成する中間不純物領域１７によってソース領域１４から隔てられるように形成される。以上のように、ボディ領域１３に対してリンなどのｎ型不純物を導入し、かつアルミニウムなどのｐ型不純物を導入することにより、ソース領域１４がコンタクト領域１８から離間されるようにソース領域１４およびコンタクト領域１８の各々が形成される。なお、上記ではソース領域１４が形成された後にコンタクト領域１８が形成される場合について説明したが、コンタクト領域１８が形成された後にソース領域１４が形成されてもよい。
次に、実施の形態２に係る炭化珪素半導体装置としてのプレナー型ＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
実施の形態２に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、中間不純物領域１７は、ボディ領域１３の一部を構成する。これにより、中間不純物領域１７とボディ領域１３とを同時に形成することができるので、プロセスを簡略化することができる。
実施の形態２に係るプレナー型ＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を形成する工程は、ドリフト領域１２を形成する工程と、ドリフト領域１２に対してｐ型不純物を導入することによりボディ領域１３を形成する工程と、ボディ領域１３に対してｎ型不純物を導入し、かつｐ型不純物を導入することにより、ソース領域１４がコンタクト領域１８から離間されるようにソース領域１４およびコンタクト領域１８の各々を形成する工程とを含み、中間不純物領域１７は、ボディ領域１３の一部を構成する。これにより、中間不純物領域１７とボディ領域１３とを同時に形成することができるので、プロセスを簡略化することができる。
（実施の形態３）
次に、本発明の実施の形態３に係る炭化珪素半導体装置としてのトレンチ型ＭＯＳＦＥＴの構成について説明する。
図１８を参照して、実施の形態３に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート酸化膜１５と、ゲート電極２７と、層間絶縁膜２１と、ソース電極１６と、表面保護電極１９と、ドレイン電極２０と、裏面保護電極２３とを主に有する。
炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを含む。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶の結晶構造を有する。炭化珪素単結晶基板１１は、たとえば窒素などの不純物を含んでおりｎ型（第１導電型）を有する。
炭化珪素基板１０の第１の主面１０ａの最大径は、たとえば１００ｍｍより大きく、好ましくは１５０ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００−１｝面または｛０００−１｝面から８°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００−１）面（Ｃ面）または（０００−１）面（Ｃ面）から８°以下程度オフした面であり、第２の主面１０ｂは、（０００１）面（Ｓｉ面）または（０００１）面（Ｓｉ面）から８°以下程度オフした面である。炭化珪素基板１０の厚みは、たとえば７００μｍ以下であり、好ましくは５００μｍ以下である。
炭化珪素基板１０の炭化珪素エピタキシャル層５は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８と、中間不純物領域１７とを主に含んでいる。ドリフト領域１２（第１不純物領域１２）は、窒素などのｎ型不純物を含むｎ型の領域である。ドリフト領域１２におけるｎ型不純物の濃度は、たとえば５．０×１０15ｃｍ-3程度である。ドリフト領域１２が含むｎ型不純物の濃度は、炭化珪素単結晶基板１１が含むｎ型不純物の濃度よりも低い。ボディ領域１３（第２不純物領域１３）は、ｐ型を有する領域である。ボディ領域１３は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などのｐ型不純物を含んでいる。ボディ領域１３におけるｐ型不純物の濃度は、たとえば１×１０17ｃｍ-3程度である。
ソース領域１４（第３不純物領域１４）は、リンなどのｎ型不純物を含むｎ型の領域である。ソース領域１４は、ボディ領域１３上に形成されている。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高い。ソース領域１４が含むリンなどのｎ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。ソース領域１４は、ボディ領域１３によりドリフト領域１２から隔てられている。
中間不純物領域１７は、ソース領域１４およびコンタクト領域１８に挟まれ、炭化珪素基板１０の第１の主面１０ａとボディ領域１３とを繋ぐように設けられている。中間不純物領域１７は、たとえば窒素などのｎ型不純物を含み、ｎ型を有している。中間不純物領域１７が含むリンなどのｎ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。中間不純物領域１７は、たとえばアルミニウムまたはホウ素などのｐ型不純物を含み、ｐ型を有していてもよい。中間不純物領域１７がｐ型を有する場合、中間不純物領域１７が含むアルミニウムなどのｐ型不純物の濃度は、たとえば３×１０19ｃｍ-3である。つまり、中間不純物領域１７がｎ型を有する場合、中間不純物領域１７が含むｎ型不純物の濃度は、ソース領域１４が含むｎ型不純物の濃度よりも低く、かつコンタクト領域１８が含むｐ型不純物の濃度よりも低い。また、中間不純物領域１７がｐ型を有する場合、中間不純物領域１７が含むｐ型不純物の濃度は、ソース領域１４が含むｎ型不純物の濃度よりも低く、かつコンタクト領域１８が含むｐ型不純物の濃度よりも低い。
コンタクト領域１８（第４不純物領域１８）は、アルミニウムまたはホウ素などのｐ型不純物を含むｐ型領域である。コンタクト領域１８は、中間不純物領域１７に囲まれて設けられており、炭化珪素基板１０の第１の主面１０ａとボディ領域１３とを繋ぐように形成されている。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高い。コンタクト領域１８が含むアルミニウムなどのｐ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。好ましくは、コンタクト領域１８が含むアルミニウムなどのｐ型不純物の濃度は、２×１０20ｃｍ-3以上であり、かつソース領域１４が含むリンなどのｎ型不純物の濃度は５×１０19ｃｍ-3以上である。炭化珪素基板１０の第１の主面１０ａの法線方向に沿ったコンタクト領域１８の深さは、中間不純物領域１７およびソース領域１４の各々の深さよりも深くてもよい。
図１８を参照して、炭化珪素基板１０の第１の主面１０ａにはトレンチＴＲが設けられている。トレンチＴＲは、ソース領域１４およびボディ領域１３を貫通してドリフト領域１２に至る側部ＳＷと、側部ＳＷと連接し、かつドリフト領域１２に位置する底部ＢＴとにより形成されている。言い換えれば、ドリフト領域１２、ボディ領域１３およびソース領域１４の各々は、トレンチＴＲの側部ＳＷに接している。ドリフト領域１２は、トレンチＴＲの底部ＢＴおよび側部ＳＷの各々に接している。
トレンチＴＲの側部ＳＷは炭化珪素基板１０の第１の主面１０ａに対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００−１｝面である。トレンチＴＲの側部ＳＷは第１の主面１０ａに対して、たとえば６２°傾斜している。トレンチＴＲの側部ＳＷの面方位は、（０００−１）面に対して５０°以上７０°以下傾斜していることが好ましい。好ましくは、トレンチＴＲの側部ＳＷは、底部ＢＴに対して５０°以上７０°以下程度傾斜している。トレンチＴＲの底部ＢＴは、炭化珪素基板１０の第１の主面１０ａおよび第２の主面１０ｂの各々とほぼ平行である。
ゲート酸化膜１５は、トレンチＴＲの底部ＢＴと、トレンチＴＲの側部ＳＷと、炭化珪素基板１０の第１の主面１０ａとに接するように設けられている。ゲート酸化膜１５は、炭化珪素基板１０の第１の主面１０ａおよびトレンチＴＲの側部ＳＷの各々においてソース領域１４と接しており、トレンチＴＲの側部ＳＷにおいてボディ領域１３と接しており、かつトレンチの側部ＳＷおよび底部ＢＴの各々においてドリフト領域１２と接している。ゲート酸化膜１５は、たとえば二酸化珪素からなる。
ゲート電極２７は、トレンチＴＲの内部においてゲート酸化膜１５に接する。具体的には、ゲート電極２７は、ゲート酸化膜１５を介してソース領域１４、ボディ領域１３およびドリフト領域１２の各々に対向するように設けられている。ゲート電極２７は、たとえば不純物がドープされたポリシリコンを含む材料により構成される。
層間絶縁膜２１およびゲート酸化膜１５には、炭化珪素基板１０の第１の主面１０ａにおいて、コンタクト領域１８、ソース領域１４および中間不純物領域１７が露出するように開口部が形成されている。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々に接している。表面保護電極１９はソース電極１６上に接して設けられ、ソース電極１６と電気的に接続されている。表面保護電極１９は、たとえばアルミニウムを含む層である。ソース電極１６を構成する材料は、実施の形態１で説明した材料と同様である。
次に、実施の形態３に係る炭化珪素半導体装置であるトレンチ型ＭＯＳＦＥＴ１の製造方法について図１９〜図２８を参照して説明する。
まず、炭化珪素基板準備工程が実施される。炭化珪素エピタキシャル層５が炭化珪素単結晶基板１１上に形成される。具体的には、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により行うことができる。エピタキシャル成長の際、不純物として、たとえば窒素（Ｎ）などの不純物が炭化珪素エピタキシャル層５に導入される。これにより、炭化珪素単結晶基板１１上に形成された炭化珪素エピタキシャル層５を有する炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａは、たとえば（０００−１）面（Ｃ面）または（０００−１）面（Ｃ面）から８°以下程度オフした面である。
次に、イオン注入工程が実施される。図１９を参照して、たとえばドリフト領域１２に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されることによりドリフト領域１２に接するボディ領域１３が形成される。次に、図２０を参照して、ボディ領域に対して、たとえばリンなどの、ｎ型不純物がイオン注入されることにより、ボディ領域１３上に設けられた中間不純物領域１７が形成される。なおイオン注入の代わり、不純物の添加をともなうエピタキシャル成長によりボディ領域１３および中間不純物領域１７が形成されてもよい。
次に、たとえばリンなどのｎ型不純物が、中間不純物領域１７内に対してイオン注入されることにより、中間不純物領域１７を囲むように形成されたｎ型を有するソース領域１４が形成される（図２１参照）。次に、たとえばアルミニウムなどのｐ型不純物が、中間不純物領域１７内に対してさらに注入されることにより、中間不純物領域１７に囲まれ、第１の主面１０ａからボディ領域１３まで、炭化珪素基板１０の第１の主面１０ａの法線方向に沿って延在し、かつ導電型がｐ型のコンタクト領域１８が形成される。コンタクト領域１８は、中間不純物領域１７およびボディ領域１３によってソース領域１４から隔てられるように形成される（図２２参照）。なお、上記ではソース領域１４が形成された後にコンタクト領域１８が形成される場合について説明したが、コンタクト領域１８が形成された後にソース領域１４が形成されてもよい。
次に、炭化珪素基板１０にイオン注入された不純物を活性化するため熱処理（活性化アニール）が実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次に、トレンチ形成工程が実施される。たとえば、ソース領域１４、中間不純物領域１７およびコンタクト領域１８から構成される第１の主面１０ａ上に、開口部を有するマスク層９０が形成される。マスク層９０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１８）の位置に対応して形成される。
図２３に示すように、マスク層９０の開口部において、ソース領域１４と、ボディ領域１３と、ドリフト領域１２の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲが形成されるべき領域に、第１の主面１０ａに対してほぼ垂直な側部ＳＷと、側部ＳＷと連接し、かつ第１の主面１０ａとほぼ平行な底部ＢＴとを有する凹部ＴＱが形成される。
次に、凹部ＴＱにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、熱エッチングの際に、酸化珪素から作られたマスク層９０は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
図２４に示すように、上記の熱エッチングにより、炭化珪素基板１０の第１の主面１０ａにトレンチＴＲが形成される。トレンチＴＲは、ソース領域１４およびボディ領域１３を貫通してドリフト領域１２に至る側部ＳＷと、ドリフト領域１２上に位置する底部ＢＴとを有する。ソース領域１４、ボディ領域１３およびドリフト領域１２の各々が熱エッチングされてトレンチＴＲの側部ＳＷを形成する際、マスク層９０は実質的にエッチングされないので、マスク層９０は、第１の主面１０ａ上からトレンチＴＲの側部ＳＷ上に張り出すように残される。次にマスク層９０がエッチングなど任意の方法により除去される（図２５参照）。
次に、ゲート絶縁膜形成工程が実施される。好ましくは、ゲート酸化膜１５は、トレンチＴＲが形成された炭化珪素基板１０を熱酸化することにより形成される。具体的には、トレンチＴＲが形成された炭化珪素基板１０は、酸素を含む雰囲気中においてたとえば１３００℃程度で加熱されることにより、ゲート酸化膜１５が形成される。トレンチＴＲの側部ＳＷおよび底部ＢＴと、第１の主面１０ａとを覆うようにゲート酸化膜１５が形成される（図２６参照）。
炭化珪素基板１０を熱酸化した後に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、温度１１００℃以上１３００℃以下の条件下で１時間程度保持される。これにより、ゲート酸化膜１５とボディ領域１３との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。ＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度と同じか、あるいは高く、ゲート酸化膜１５の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜１５とボディ領域１３との界面領域における界面準位の形成がさらに抑制される。
次に、ゲート電極形成工程が実施される。トレンチＴＲの内部においてゲート酸化膜１５に接するゲート電極２７が形成される。ゲート電極２７は、トレンチＴＲの内部に配置され、ゲート酸化膜１５を介してトレンチＴＲの側部ＳＷおよび底部ＢＴの各々と対向するように形成される。ゲート電極２７は、たとえばＬＰＣＶＤ法により形成される。次に、たとえば二酸化珪素を含む材料からなる層間絶縁膜２１がゲート電極２７およびゲート酸化膜１５の各々と接するように形成される。層間絶縁膜２１は、トレンチＴＲ内に形成されたゲート電極２７により形成された溝を埋めるように形成される。
次に、ソース電極形成工程が実施される。図２７を参照して、層間絶縁膜２１およびゲート酸化膜１５に開口部８０が形成されるようにエッチングが行われる。開口部８０によりソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々が炭化珪素基板１０の第１の主面１０ａに露出される。次に、第１の主面１０ａにおいて、ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々に接するソース電極１６が形成される。ソース電極１６は、たとえばＴｉ、ＡｌまたはＮｉを含む材料からなり、好ましくはＴｉＡｌＳｉからなる。
次に、ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々と接するソース電極１６が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極１６の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化することで合金化する。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、コンタクト領域１８およびソース領域１４の双方がソース電極１６とオーミック接合する。次に、ソース電極１６に接し、かつ層間絶縁膜２１を覆うように表面保護電極１９が形成される（図２８参照）。次に、炭化珪素基板１０の第２の主面１０ｂと接するようにドレイン電極２０が形成される。次に、ドレイン電極２０と接して裏面保護電極２３が形成される。以上により、トレンチ型ＭＯＳＦＥＴ１（図１８）が完成する。
次に、実施の形態３に係る炭化珪素半導体装置としてのトレンチ型ＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態３に係るトレンチ型ＭＯＳＦＥＴ１によれば、炭化珪素基板１０の主面１０ａは、炭素面または炭素面から８°以下オフした面である。これにより、炭化珪素半導体装置のオン抵抗を低減することができる。
実施の形態３に係るトレンチ型ＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０の主面１０ａは、炭素面または炭素面から８°以下オフした面である。これにより、炭化珪素半導体装置のオン抵抗を低減することができる。
（実施の形態４）
次に、本発明の実施の形態４に係る炭化珪素半導体装置としてのトレンチ型ＭＯＳＦＥＴの構成について説明する。実施の形態４に係るトレンチ型ＭＯＳＦＥＴは、中間不純物領域１７が第２不純物領域の一部を構成する点において実施の形態３に係るトレンチ型ＭＯＳＦＥＴと異なっており、他の構成は、実施の形態３に係るトレンチ型ＭＯＳＦＥＴと同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図２９を参照して、ソース領域１４およびコンタクト領域１８に挟まれた中間不純物領域１７は、ボディ領域１３の一部を構成する。言い換えれば、ボディ領域１３は、炭化珪素基板１０の第１の主面１０ａにおいてソース電極１６と接する中間不純物領域１７と、中間不純物領域１７に連接するボディ領域部１３ａとを含む。ボディ領域部１３ａは、コンタクト領域１８およびソース領域１４の双方に接している。コンタクト領域１８の深さは、ソース領域１４の深さよりも大きくてもよい。
ボディ領域部１３ａ、ソース領域１４、中間不純物領域１７およびコンタクト領域１８の各々は、たとえばアルミニウムなどのｐ型不純物（第１のｐ型不純物）を含んでいる。中間不純物領域１７が含むｐ型不純物の濃度（第２のｐ型不純物）は、ボディ領域部１３ａが含むｐ型不純物（第２のｐ型不純物）の濃度と同等である。コンタクト領域１８は、第１のｐ型不純物に加えて、第２のｐ型不純物を含んでいる。ソース領域１４は、第１のｎ型不純物を含んでいる。つまり、ソース領域１４は、第１のｐ型不純物と、第１のｎ型不純物とを含んでいる。中間不純物領域１７が含むｐ型不純物の濃度は、コンタクト領域１８が含むｐ型不純物の濃度よりも低く、かつソース領域１４が含むｎ型不純物の濃度よりも低い。
なお上記各実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。炭化珪素半導体装置がＩＧＢＴの場合、ソース電極の代わりにエミッタ電極が用いられ、ドレイン電極の代わりにコレクタ電極が用いられてもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）
５ 炭化珪素エピタキシャル層
１０ 炭化珪素基板
１０ａ 第１の主面（主面）
１０ｂ 第２の主面
１１ 炭化珪素単結晶基板
１２ 第１不純物領域（ドリフト領域）
１３ 第２不純物領域（ボディ領域）
１３ａ ボディ領域部
１４ 第３不純物領域（ソース領域）
１５ ゲート酸化膜
１６ ソース電極
１６ 電極
１６ａ 合金層
１６ｂ 金属層
１７ 中間不純物領域
１８ 第４不純物領域（コンタクト領域）
１９ 表面保護電極
２０ ドレイン電極
２１ 層間絶縁膜
２３ 裏面保護電極
２７ ゲート電極
８０ 開口部
９０ マスク層
ＢＴ 底部
ＣＨ チャネル領域
ＳＷ 側部
ＴＱ 凹部
ＴＲ トレンチ
Ｘ 方向

Claims (18)

  1. 主面を有する炭化珪素基板を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられた第３不純物領域と、前記第２導電型を有し、前記主面と前記第２不純物領域とを繋ぐ第４不純物領域と、前記第３不純物領域および前記第４不純物領域に挟まれ、前記第３不純物領域が含む第１導電型不純物の濃度よりも低く、かつ前記第４不純物領域が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域を含み、さらに、
    前記炭化珪素基板の前記主面において、前記第３不純物領域および前記第４不純物領域の双方に接する電極とを備え、
    前記電極と接する前記第３不純物領域における前記第１導電型不純物の濃度は、５×１０19ｃｍ-3以上であり、
    前記電極と接する前記中間不純物領域における前記第１導電型不純物の濃度または前記第２導電型不純物の濃度は、１×１０ 18 ｃｍ -3 以上５×１０ 19 ｃｍ -3 未満である、炭化珪素半導体装置。
  2. 前記電極と接する前記第４不純物領域における前記第２導電型不純物の濃度は、５×１０19ｃｍ-3以上である、請求項１に記載の炭化珪素半導体装置。
  3. 前記電極は、Ｔｉ、ＡｌおよびＮｉの少なくともいずれかを含む、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記電極は、ＴｉＡｌＳｉを含む、請求項３に記載の炭化珪素半導体装置。
  5. 前記第１導電型はｎ型であり、かつ前記第２導電型はｐ型である、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記中間不純物領域は、前記第２不純物領域の一部を構成する、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記炭化珪素基板の前記主面は、珪素面または珪素面から８°以下オフした面であり、
    前記炭化珪素半導体装置は、プレナー型ＭＯＳＦＥＴを含む、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記炭化珪素基板の前記主面は、炭素面または炭素面から８°以下オフした面であり、
    前記炭化珪素半導体装置は、トレンチ型ＭＯＳＦＥＴを含む、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。
  9. 主面を有する炭化珪素基板を形成する工程を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられた第３不純物領域と、前記第２導電型を有し、前記主面と前記第２不純物領域とを繋ぐ第４不純物領域と、前記第３不純物領域および前記第４不純物領域に挟まれ、前記第３不純物領域が含む第１導電型不純物の濃度よりも低く、かつ前記第４不純物領域が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域を含み、さらに、
    前記炭化珪素基板の前記主面において、前記第３不純物領域および前記第４不純物領域の双方に接する電極を形成する工程と備え、
    前記電極と接する前記第３不純物領域における前記第１導電型不純物の濃度は、５×１０19ｃｍ-3以上であり、
    前記炭化珪素基板を形成する工程は、
    前記第１不純物領域を形成する工程と、
    前記第１不純物領域に対して前記第２導電型不純物を導入することにより前記第２不純物領域を形成する工程と、
    前記第２不純物領域に対して前記第１導電型不純物または前記第２導電型不純物を導入することにより前記中間不純物領域を形成する工程と、
    前記中間不純物領域に対して前記第２導電型不純物を導入することにより前記第４不純物領域を形成する工程と、
    前記中間不純物領域に対して前記第１導電型不純物を導入することにより前記第３不純物領域を形成する工程とを含む、炭化珪素半導体装置の製造方法。
  10. 主面を有する炭化珪素基板を形成する工程を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられた第３不純物領域と、前記第２導電型を有し、前記主面と前記第２不純物領域とを繋ぐ第４不純物領域と、前記第３不純物領域および前記第４不純物領域に挟まれ、前記第３不純物領域が含む第１導電型不純物の濃度よりも低く、かつ前記第４不純物領域が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域を含み、さらに、
    前記炭化珪素基板の前記主面において、前記第３不純物領域および前記第４不純物領域の双方に接する電極を形成する工程と備え、
    前記電極と接する前記第３不純物領域における前記第１導電型不純物の濃度は、５×１０19ｃｍ-3以上であり、
    前記炭化珪素基板を形成する工程は、
    前記第１不純物領域を形成する工程と、
    前記第１不純物領域に対して前記第２導電型不純物を導入することにより前記第２不純物領域を形成する工程と、
    前記第２不純物領域に対して前記第１導電型不純物を導入し、かつ前記第２導電型不純物を導入することにより、前記第３不純物領域が前記第４不純物領域から離間されるように前記第３不純物領域および前記第４不純物領域の各々を形成する工程とを含み、
    前記中間不純物領域は、前記第２不純物領域の一部を構成する、炭化珪素半導体装置の製造方法。
  11. 主面を有する炭化珪素基板を形成する工程を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられた第３不純物領域と、前記第２導電型を有し、前記主面と前記第２不純物領域とを繋ぐ第４不純物領域と、前記第３不純物領域および前記第４不純物領域に挟まれ、前記第３不純物領域が含む第１導電型不純物の濃度よりも低く、かつ前記第４不純物領域が含む第２導電型不純物の濃度よりも低い不純物濃度を有する中間不純物領域を含み、さらに、
    前記炭化珪素基板の前記主面において、前記第３不純物領域および前記第４不純物領域の双方に接する電極を形成する工程と備え、
    前記電極と接する前記第３不純物領域における前記第１導電型不純物の濃度は、５×１０19ｃｍ-3以上であり、
    前記第３不純物領域および前記第４不純物領域の双方は、イオン注入により形成される、炭化珪素半導体装置の製造方法。
  12. 前記電極と接する前記第４不純物領域における前記第２導電型不純物の濃度は、５×１０19ｃｍ-3以上である、請求項９〜請求項１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  13. 前記電極と接する前記中間不純物領域における前記第１導電型不純物の濃度または前記第２導電型不純物の濃度は、１×１０18ｃｍ-3以上５×１０19ｃｍ-3未満である、請求項９〜請求項１２のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  14. 前記電極は、Ｔｉ、ＡｌおよびＮｉの少なくともいずれかを含む、請求項９〜請求項１３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  15. 前記電極は、ＴｉＡｌＳｉを含む、請求項１４に記載の炭化珪素半導体装置の製造方法。
  16. 前記第１導電型はｎ型であり、かつ前記第２導電型はｐ型である、請求項９〜請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  17. 前記炭化珪素基板の前記主面は、珪素面または珪素面から８°以下オフした面であり、
    前記炭化珪素半導体装置は、プレナー型ＭＯＳＦＥＴを含む、請求項９〜請求項１６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  18. 前記炭化珪素基板の前記主面は、炭素面または炭素面から８°以下オフした面であり、
    前記炭化珪素半導体装置は、トレンチ型ＭＯＳＦＥＴを含む、請求項９〜請求項１６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
JP2014066042A 2014-03-27 2014-03-27 炭化珪素半導体装置およびその製造方法 Active JP6256148B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014066042A JP6256148B2 (ja) 2014-03-27 2014-03-27 炭化珪素半導体装置およびその製造方法
US14/631,361 US20150279940A1 (en) 2014-03-27 2015-02-25 Silicon carbide semiconductor device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014066042A JP6256148B2 (ja) 2014-03-27 2014-03-27 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015191923A JP2015191923A (ja) 2015-11-02
JP6256148B2 true JP6256148B2 (ja) 2018-01-10

Family

ID=54191513

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014066042A Active JP6256148B2 (ja) 2014-03-27 2014-03-27 炭化珪素半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20150279940A1 (ja)
JP (1) JP6256148B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
JP2017059600A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置及びその製造方法
US10490634B2 (en) 2015-11-24 2019-11-26 Sumitomo Electric Industries, Ltd. Silicon carbide epitaxial substrate having a silicon carbide layer and method of manufacturing silicon carbide semiconductor device
EP3176812A1 (en) * 2015-12-02 2017-06-07 ABB Schweiz AG Semiconductor device and method for manufacturing such a semiconductor device
JP6616691B2 (ja) * 2016-01-18 2019-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2022054241A1 (ja) * 2020-09-11 2022-03-17 サンケン電気株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4929579B2 (ja) * 2004-10-26 2012-05-09 日産自動車株式会社 半導体装置の製造方法
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2009016601A (ja) * 2007-07-05 2009-01-22 Denso Corp 炭化珪素半導体装置
JP4858791B2 (ja) * 2009-05-22 2012-01-18 住友電気工業株式会社 半導体装置およびその製造方法
US8120074B2 (en) * 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
JP5732790B2 (ja) * 2010-09-14 2015-06-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012160584A (ja) * 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP2012253293A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置
JP2013168540A (ja) * 2012-02-16 2013-08-29 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN104303312B (zh) * 2012-04-24 2018-03-20 富士电机株式会社 立式耐高压半导体装置及其制造方法
JP2013235895A (ja) * 2012-05-07 2013-11-21 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP6299102B2 (ja) * 2012-08-07 2018-03-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20150279940A1 (en) 2015-10-01
JP2015191923A (ja) 2015-11-02

Similar Documents

Publication Publication Date Title
JP6579104B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6256148B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2012169224A1 (ja) 半導体装置
JP6587265B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6806162B2 (ja) 炭化珪素半導体装置
US9263527B2 (en) Silicon carbide semiconductor device and method of manufacturing same
JP2015076592A (ja) 炭化珪素半導体装置およびその製造方法
US8809945B2 (en) Semiconductor device having angled trench walls
JP2015032614A (ja) 炭化珪素半導体装置およびその製造方法
WO2012120731A1 (ja) 半導体装置の製造方法
JP2015156429A (ja) 炭化珪素半導体装置およびその製造方法
JP6119564B2 (ja) 炭化珪素半導体装置の製造方法
JP5870672B2 (ja) 半導体装置
JP6950398B2 (ja) 炭化珪素半導体装置
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
WO2012120730A1 (ja) 半導体装置の製造方法
JP6256075B2 (ja) 炭化珪素半導体装置
JP2015204409A (ja) 炭化珪素半導体装置およびその製造方法
JP2014127660A (ja) 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
JP6658257B2 (ja) 炭化珪素半導体装置
JP2016143788A (ja) 炭化珪素半導体装置の製造方法
JP2015115570A (ja) 炭化珪素半導体装置およびその製造方法
JP2023104657A (ja) 炭化珪素半導体装置
JP2015073051A (ja) 炭化珪素半導体装置およびその製造方法
JP2023023614A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170824

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171120

R150 Certificate of patent or registration of utility model

Ref document number: 6256148

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250