JP5870672B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5870672B2
JP5870672B2 JP2011277046A JP2011277046A JP5870672B2 JP 5870672 B2 JP5870672 B2 JP 5870672B2 JP 2011277046 A JP2011277046 A JP 2011277046A JP 2011277046 A JP2011277046 A JP 2011277046A JP 5870672 B2 JP5870672 B2 JP 5870672B2
Authority
JP
Japan
Prior art keywords
side wall
wall surface
substrate
silicon carbide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011277046A
Other languages
English (en)
Other versions
JP2013128050A (ja
Inventor
増田　健良
健良 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2011277046A priority Critical patent/JP5870672B2/ja
Priority to EP12859841.4A priority patent/EP2797118B1/en
Priority to CN201280054320.4A priority patent/CN103930996B/zh
Priority to PCT/JP2012/076488 priority patent/WO2013094287A1/ja
Priority to US13/679,511 priority patent/US20130153925A1/en
Publication of JP2013128050A publication Critical patent/JP2013128050A/ja
Application granted granted Critical
Publication of JP5870672B2 publication Critical patent/JP5870672B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Description

本発明は半導体装置に関し、より特定的には、トレンチ壁面を含む領域にチャネル領域が形成されるトレンチゲート型の半導体装置に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
このような炭化珪素を材料として用いた半導体装置においては、単位セルの微細化等に有利なトレンチゲート型の採用が提案されている。そして、トレンチゲート型の半導体装置において、チャネル形成面のイオン注入によるダメージを回避することにより、スイッチング特性を向上させることが提案されている（たとえば、特許文献１参照）。
特開平９−７４１９１号公報
しかしながら、上記特許文献１に記載のようにイオン注入によるチャネル形成面のダメージを回避した場合でも、トレンチゲート型半導体装置のチャネル抵抗が高くなり、さらなるオン抵抗の低減が求められる場合がある。
本発明はこのような問題に対応するためになされたものであって、その目的は、トレンチゲート型半導体装置のチャネル抵抗を抑制し、さらなるオン抵抗の低減を達成することが可能な半導体装置を提供することである。
本発明に従った半導体装置は、一方の主表面側に開口し、側壁面を有するトレンチが形成され、炭化珪素からなる基板と、当該側壁面上に接触して形成されたゲート絶縁膜と、ゲート絶縁膜上に接触して形成されたゲート電極とを備えている。上記基板は、側壁面において露出するように配置された第１導電型のソース領域と、ソース領域から見て主表面とは反対側に配置され、ソース領域に接触し、上記側壁面において露出する第２導電型のボディ領域とを含んでいる。そして、上記側壁面の一辺１００ｎｍの正方形領域内における表面粗さはＲＭＳで１．０ｎｍ以下である。
本発明者は、イオン注入によるチャネル形成面のダメージを回避した場合でも、トレンチゲート型半導体装置のチャネル抵抗が十分に低減できない原因について検討を行なった。その結果、チャネル領域が形成されるべきトレンチの側壁面の表面粗さを、従来に比べて小さくすることにより、チャネル抵抗を低減できることが明らかとなった。より具体的には、上記側壁面の表面粗さを一辺１００ｎｍの正方形領域において算出するような微視的な範囲においてＲＭＳで１．０ｎｍ以下とすることにより、チャネル抵抗を有効に低減することができる。
本発明の半導体装置においては、トレンチの側壁面の上記微視的な表面粗さがＲＭＳで１．０ｎｍ以下にまで低減されている。その結果、本発明の半導体装置によれば、チャネル抵抗を抑制し、さらなるオン抵抗の低減を達成することが可能なトレンチゲート型半導体装置を提供することができる。なお、上記微視的な表面粗さをＲＭＳで０．４ｎｍ以下とすることにより、チャネル抵抗を一層低減することができる。一方、上記微視的な表面粗さは、炭化珪素結晶内の原子の配列に起因して、０．０７ｎｍ以上となる。このような微視的な表面粗さは、たとえばＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて測定することができる。
上記半導体装置においては、上記側壁面の表面粗さは、上記主表面の表面粗さよりも小さくなっていてもよい。このように、上記主表面の表面粗さ未満にまで上記側壁面の表面粗さを低減することにより、より確実に、チャネル抵抗を抑制することができる。
上記半導体装置においては、上記トレンチは、上記側壁面に交差するように形成された底壁面をさらに有し、側壁面の表面粗さは、底壁面の表面粗さよりも小さくなっていてもよい。このように、トレンチの底壁面の表面粗さ未満にまで上記側壁面の表面粗さを低減することにより、より確実に、チャネル抵抗を抑制することができる。
上記半導体装置においては、上記側壁面が、基板を構成する炭化珪素の｛０１−１２｝面に対してなす角は、上記主表面が、基板を構成する炭化珪素の｛０００１｝面に対してなす角よりも小さくなっていてもよい。
上記側壁面を｛０１−１２｝面に近づけることにより、チャネル抵抗を低減することができる。そして、主表面が｛０００１｝面に対してなす角、すなわち基板主表面の｛０００１｝面に対するオフ角よりも小さくなる程度にまで、上記側壁面が｛０１−１２｝面に対してなす角を小さくすることにより、一層確実に、チャネル抵抗を抑制することができる。
上記半導体装置においては、上記主表面が基板を構成する炭化珪素の｛０００１｝面に対してなす角は８°以下であってもよい。これにより、成長の容易な＜０００１＞方向に成長させて作製された単結晶炭化珪素のインゴットからＳｉＣ基板を採取するに際して、高い歩留まりにて基板を採取し、基板の製造コストを低減することができる。
上記半導体装置においては、上記側壁面は、基板を構成する炭化珪素の特定の結晶面であってもよい。上記側壁面を特定の結晶面にて構成することにより、側壁面の上記微視的な表面粗さをＲＭＳで１．０ｎｍ以下にまで低減することが容易となる。
上記半導体装置においては、上記側壁面は、基板を構成する炭化珪素の（０−３３−８）面を含む（０−１１−２）面であってもよい。
上記側壁面を（０−１１−２）面からなる結晶面で構成することにより、チャネル抵抗を一層低減することができる。この（０−１１−２）面は、微視的に見て（０−３３−８）を含む（０−１１−２）面とすることにより、化学的に安定な面となるため、比較的容易に形成することができる。より具体的には、（０−１１−２）面は、（０−３３−８）面と、（０−３３−８）面につながりかつ（０−３３−８）面とは異なる他の面、たとえば（０−１１−１）とが交互に設けられることによって構成された面とすることにより、比較的容易に形成することができる。ここで「微視的に見て」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。
上記半導体装置においては、上記側壁面は、熱エッチングにより形成されていてもよい。これにより、上記側壁面を、上記炭化珪素の特定の結晶面にて構成すること容易となる。
以上の説明から明らかなように、本発明の半導体装置によれば、トレンチゲート型半導体装置のチャネル抵抗を抑制し、さらなるオン抵抗の低減を達成することが可能な半導体装置を提供することができる。
ＭＯＳＦＥＴの構造を示す概略断面図である。 ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。さらに、六方晶炭化珪素のＳｉ（シリコン）面を（０００１）面、Ｃ（カーボン）面を（０００−１）と定義する。その結果、たとえば｛０１−１２｝面のうちＳｉ面側の面は（０１−１２）面、Ｃ面側の面は（０−１１−２）面と表現される。ここで、Ｓｉ面側の面とはＳｉ面とのなす角が９０°未満の面、Ｃ面側の面とはＣ面とのなす角が９０°未満の面をいう。
まず、本発明の一実施の形態として、半導体装置であるトレンチ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法について説明する。図１を参照して、ＭＯＳＦＥＴ１は、導電型がｎ型（第１導電型）である炭化珪素基板１１と、炭化珪素からなり導電型がｎ型であるドリフト層１２と、導電型がｐ型（第２導電型）のｐ型ボディ領域１４と、導電型がｎ型のｎ＋領域１５と、導電型がｐ型のｐ＋領域１６とを備えている。炭化珪素基板１１、ドリフト層１２、ｐ型ボディ領域１４、ｎ＋領域１５およびｐ＋領域１６は、基板１０を構成する。
ドリフト層１２は、炭化珪素基板１１の一方の主表面１１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、炭化珪素基板１１に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。ドリフト層１２は、炭化珪素基板１１の一方の主表面１１Ａ上に形成されたエピタキシャル成長層である。ドリフト層１２は、炭化珪素基板１１との界面付近に、不純物濃度を高めたバッファ層を含んでいてもよい。
基板１０には、炭化珪素基板１１の側とは反対側の主表面１０Ａから炭化珪素基板１１側に向けて幅が徐々に狭くなるテーパ状の側壁面１９Ａと、側壁面１９Ａに交差し、主表面１０Ａに沿って延在する平坦な底壁面１９Ｂとを有するトレンチ１９が形成されている。トレンチ１９の側壁面１９Ａは、基板１０を構成する炭化珪素の｛０００１｝面に対して４５°以上９０°以下の角度をなすように形成されていてもよい。
ｐ型ボディ領域１４は、基板１０内においてトレンチ１９の側壁を含む（トレンチ１９の側壁の一部を構成する）とともに、当該トレンチ１９の側壁から離れる向きに主表面１１Ａに沿って延びるように形成されている。ｐ型ボディ領域１４は、ｐ型不純物を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域１４に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（硼素）などである。
ソース領域としてのｎ＋領域１５は、基板１０内においてトレンチ１９の側壁を含むとともに、ｐ型ボディ領域１４から主表面１０Ａにわたって形成されている。つまり、ｎ＋領域１５は、ｐ型ボディ領域１４に接触するとともに、トレンチ１９の側壁および主表面１０Ａを含むように形成されている。ｎ＋領域１５は、ｎ型不純物、たとえばＰ（リン）などをドリフト層１２に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。
ｐ＋領域１６は、上記主表面１０Ａを含み、かつｎ＋領域１５に隣接（接触）するように基板１０の内部に形成されている。ｐ＋領域１６は、ｐ型不純物、たとえばＡｌなどを、ｐ型ボディ領域１４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記トレンチ１９は、ｎ＋領域１５およびｐ型ボディ領域１４を貫通し、ドリフト層１２に至るように形成されている。
すなわち、基板１０は、トレンチ１９の側壁面１９Ａにおいて露出するように配置されたソース領域としてのｎ＋領域１５と、ｎ＋領域１５から見て主表面１０Ａとは反対側に配置され、ｎ＋領域１５に接触し、側壁面１９Ａにおいて露出するｐ型ボディ領域１４とを含んでいる。
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜２１と、ゲート電極２３と、ソースコンタクト電極２２と、層間絶縁膜２４と、ソース配線２５と、ドレイン電極２６と、裏面保護電極２７とを備えている。
ゲート酸化膜２１は、トレンチ１９の表面を覆うとともに、主表面１０Ａ上にまで延在するように形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極２３は、トレンチ１９を充填するように、ゲート酸化膜２１に接触して配置されている。ゲート電極２３は、たとえば不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
ソースコンタクト電極２２は、ｎ＋領域１５上からｐ＋領域１６上にまで延在することによりｎ＋領域１５およびｐ＋領域１６に接触して配置されている。また、ソースコンタクト電極２２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）や、ＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）など、ｎ＋領域１５およびｐ＋領域１６とオーミックコンタクト可能な材料からなっている。
層間絶縁膜２４は、基板１０の主表面１０Ａ上において、ゲート酸化膜２１とともにゲート電極２３を取り囲み、ゲート電極２３とソースコンタクト電極２２およびソース配線２５とを分離するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
ソース配線２５は、基板１０の主表面１０Ａ上において、層間絶縁膜２４およびソースコンタクト電極２２の表面を覆うように形成されている。また、ソース配線２５は、Ａｌなどの導電体からなり、ソースコンタクト電極２２を介してｎ＋領域１５と電気的に接続されている。
ドレイン電極２６は、炭化珪素基板１１においてドリフト層１２が形成される側とは反対側の主表面１１Ｂに接触して形成されている。このドレイン電極２６は、炭化珪素基板１１とオーミックコンタクト可能な材料、たとえば上記ソースコンタクト電極２２と同様の材料からなっており、炭化珪素基板１１と電気的に接続されている。
裏面保護電極２７は、ドレイン電極２６を覆うように形成されており、たとえば導電体であるＡｌなどからなっている。
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極２６とソースコンタクト電極２２との間に電圧が印加されてもｐ型ボディ領域１４とドリフト層１２との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域１４のゲート酸化膜２１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域１５とドリフト層１２とが電気的に接続されてオン状態となり、ソースコンタクト電極２２とドレイン電極２６との間に電流が流れる。
ここで、本実施の形態のＭＯＳＦＥＴ１においては、トレンチ１９の側壁面１９Ａの一辺１００ｎｍの正方形領域内における表面粗さはＲＭＳで１．０ｎｍ以下となっている。これにより、ｐ型ボディ領域１４のゲート酸化膜２１と接触する表面が平滑となり、チャネル抵抗が抑制される。その結果、本実施の形態のＭＯＳＦＥＴ１は、オン抵抗の低減を達成することが可能なトレンチゲート型半導体装置となっている。なお、側壁面１９Ａの上記表面粗さをＲＭＳで０．４ｎｍ以下とすることにより、より確実にチャネル抵抗を抑制することができる。
また、ＭＯＳＦＥＴ１においては、側壁面１９Ａの表面粗さ（ＲＭＳ）は、上記主表面１０Ａの表面粗さ（ＲＭＳ）よりも小さくなっていることが好ましい。これにより、より確実に、チャネル抵抗を抑制することができる。
さらに、ＭＯＳＦＥＴ１においては、側壁面１９Ａの表面粗さ（ＲＭＳ）は、底壁面の表面粗さ（ＲＭＳ）よりも小さくなっていることが好ましい。これにより、一層確実に、チャネル抵抗を抑制することができる。
また、ＭＯＳＦＥＴ１においては、側壁面１９Ａが、基板１０を構成する炭化珪素の｛０１−１２｝面に対してなす角は、上記主表面１０Ａが、基板１０を構成する炭化珪素の｛０００１｝面に対してなす角よりも小さくなっていることが好ましい。これにより、チャネル抵抗を一層確実に低減することができる。
さらに、ＭＯＳＦＥＴ１においては、主表面１０Ａが、基板１０を構成する炭化珪素の｛０００１｝面に対してなす角は８°以下であることが好ましい。これにより、成長の容易な＜０００１＞方向に成長させて作製された単結晶炭化珪素のインゴットから炭化珪素基板１１を採取するに際して、高い歩留まりにて炭化珪素基板１１を採取し、炭化珪素基板１１の製造コストを低減することができる。
また、ＭＯＳＦＥＴ１においては、側壁面１９Ａは、基板１０を構成する炭化珪素の特定の結晶面であってもよい。上記側壁面１９Ａを特定の結晶面にて構成することにより、側壁面１９Ａの表面粗さを低減することが容易となる。
さらに、ＭＯＳＦＥＴ１においては、側壁面１９Ａは、基板１０を構成する炭化珪素の（０−３３−８）面を含む（０−１１−２）面であってもよい。これにより、チャネル抵抗を一層低減することができる。
また、ＭＯＳＦＥＴ１においては、側壁面１９Ａは、熱エッチングにより形成されていてもよい。これにより、上記側壁面１９Ａを、上記炭化珪素の特定の結晶面にて構成すること容易となる。
次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について、図２〜図１１を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１の製造方法では、まず工程（Ｓ１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、たとえば４Ｈ型の六方晶炭化珪素からなる炭化珪素基板１１が準備される。
次に、工程（Ｓ２０）としてドリフト層形成工程が実施される。この工程（Ｓ２０）では、図３を参照して、炭化珪素基板１１の一方の主表面１１Ａ上に炭化珪素からなるドリフト層１２がエピタキシャル成長により形成される。
次に、工程（Ｓ３０）としてボディ領域形成工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、たとえばＡｌイオンがドリフト層１２に注入されることにより、ｐ型ボディ領域１４が形成される。このとき、ｐ型ボディ領域１４は、図４におけるｐ型ボディ領域１４およびｎ＋領域１５の厚みを合わせた厚みに形成される。
次に、工程（Ｓ４０）としてソースコンタクト領域形成工程が実施される。この工程（Ｓ４０）では、図４を参照して、工程（Ｓ３０）において形成されたｐ型ボディ領域１４に、たとえばＰイオンが注入されることによりｎ＋領域１５が形成される。その結果、図４に示す構造が得られる。
次に、工程（Ｓ５０）としてマスク形成工程が実施される。この工程（Ｓ５０）では、図５を参照して、たとえばトレンチ１９を形成すべき所望の領域に開口９０Ａを有し、二酸化珪素からなるマスク層９０が形成される。
次に、工程（Ｓ６０）としてＲＩＥ工程が実施される。この工程（Ｓ６０）では、工程（Ｓ５０）において形成されたマスク層９０をマスクとして用いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）が実施される。これにより、矢印αに沿って直線的にエッチングが進行し、平面的に見て開口９０Ａとほぼ同一形状を有するトレンチ１９が形成される。ここで、図５においては、トレンチ１９は、ｎ＋領域１５の一部を除去するように形成されているが、ｎ＋領域１５を貫通し、ｐ型ボディ領域１４にまで到達するように形成されてもよい。
次に、工程（Ｓ７０）として熱エッチング工程が実施される。この工程では、図５および図６を参照して、たとえばハロゲン系ガスを用いた熱エッチングが実施される。これにより、工程（Ｓ６０）において形成されたトレンチが矢印βに沿って広がる。その結果、ｎ＋領域１５およびｐ型ボディ領域１４を貫通するとともに、炭化珪素基板１１の主表面１１Ａに沿った方向（図５では紙面奥行き方向）に延在するトレンチ１９が形成される。
このとき、図６を参照して、たとえば基板１０の主表面１０Ａを、（０００−１）面に対して８°以下のオフ角を有するものとすることができる。これにより、トレンチ１９の側壁面１９Ａを、化学的に安定な結晶面、たとえば（０−３３−８）面を含む（０−１１−２）面とすることができる。その結果、側壁面１９Ａの面粗さを大幅に低減するとともに、チャネル抵抗を低減することが可能となる。その後、図７に示すようにマスク層９０を除去することにより、トレンチ１９が完成する。このような手順により、トレンチ１９の側壁面１９Ａの微視的な表面粗さをＲＭＳで１．０ｎｍ以下にまで低減するとともに、側壁面１９Ａの表面粗さを、主表面１０Ａおよび底壁面１９Ｂの表面粗さよりも小さくすることができる。
次に、工程（Ｓ８０）として電位保持領域形成工程が実施される。この工程（Ｓ８０）では、図７および図８を参照して、工程（Ｓ４０）において形成されたｎ＋領域１５に、たとえばＡｌイオンが注入されることによりｐ＋領域１６が形成される。このｐ＋領域１６を形成するためのイオン注入は、たとえばｎ＋領域１５の表面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。これにより、ＭＯＳＦＥＴ１を構成する基板１０が完成する。
次に、工程（Ｓ９０）として活性化アニール工程が実施される。この工程（Ｓ８０）では、上記基板１０を加熱することにより、工程（Ｓ３０）、（Ｓ４０）および（Ｓ８０）において導入された不純物を活性化する。具体的には、基板１０が、たとえば１６００℃以上１９００℃以下の温度域に加熱され、１分間以上３０分間以下の時間保持される。これにより、不純物が導入された領域において所望のキャリアが生成する。
次に、工程（Ｓ１００）としてゲート酸化膜形成工程が実施される。この工程（Ｓ１００）では、図９を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、ゲート酸化膜２１が形成される。
次に、工程（Ｓ１１０）としてゲート電極形成工程が実施される。この工程（Ｓ１１０）では、図１０を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりトレンチ１９を充填するポリシリコン膜が形成される。これにより、ゲート電極２３が形成される。
次に、工程（Ｓ１２０）として層間絶縁膜形成工程が実施される。この工程（Ｓ１２０）では、図１０および図１１を参照して、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜２４が、ゲート電極２３およびゲート酸化膜２１を覆うように形成される。
次に、工程（Ｓ１３０）としてオーミック電極形成工程が実施される。この工程（Ｓ１３０）では、図１１を参照して、まずソースコンタクト電極２２を形成すべき所望の領域に、層間絶縁膜２４およびゲート酸化膜２１を貫通する孔部が形成される。そして、当該孔部を充填するように、たとえばＮｉからなる膜が形成される。一方、炭化珪素基板１１においてドリフト層１２の側とは反対側の主表面に接触するように、ドレイン電極２６となるべき膜、たとえばＮｉからなる膜が形成される。その後、合金加熱処理が実施され、上記Ｎｉからなる膜の少なくとも一部がシリサイド化されることにより、ソースコンタクト電極２２およびドレイン電極２６が完成する。
次に、工程（Ｓ１４０）として配線形成工程が実施される。この工程（Ｓ１４０）では、図１１および図１を参照して、たとえば蒸着法により導電体であるＡｌからなるソース配線２５が、主表面１０Ａ上において、層間絶縁膜２４およびソースコンタクト電極２２の上部表面を覆うように形成される。さらに、同様にＡｌからなる裏面保護電極２７が、ドレイン電極２６を覆うように形成される。以上の手順により、本実施の形態における半導体装置としてのＭＯＳＦＥＴ１の製造が完了する。
なお、上記実施の形態においては、本発明の半導体装置の一例としてトレンチ型のＭＯＳＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、トレンチ型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、トレンチゲートを有する半導体装置に、広く適用することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、トレンチゲートを有する半導体装置に、特に有利に適用され得る。
１ ＭＯＳＦＥＴ、１０ 基板、１０Ａ 主表面、１１ 炭化珪素基板、１１Ａ，１１Ｂ 主表面、１２ ドリフト層、１４ ｐ型ボディ領域、１５ ｎ＋領域、１６ ｐ＋領域、１９ トレンチ、１９Ａ 側壁面、１９Ｂ 底壁面、２１ ゲート酸化膜、２２ ソースコンタクト電極、２３ ゲート電極、２４ 層間絶縁膜、２５ ソース配線、２６ ドレイン電極、２７ 裏面保護電極、９０ マスク層、９０Ａ 開口。

Claims (6)

  1. 一方の主表面側に開口し、側壁面を有するトレンチが形成され、炭化珪素からなる基板と、
    前記側壁面上に接触して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に接触して形成されたゲート電極とを備え、
    前記基板は、
    前記側壁面において露出するように配置された第１導電型のソース領域と、
    前記ソース領域から見て前記一方の主表面とは反対側に配置され、前記ソース領域に接触し、前記側壁面において露出する第２導電型のボディ領域とを含み、
    前記側壁面の一辺１００ｎｍの正方形領域内における表面粗さはＲＭＳで１．０ｎｍ以下であり、
    前記側壁面が前記基板を構成する炭化珪素の｛０１−１２｝面に対してなす角は、前記主表面が前記基板を構成する炭化珪素の｛０００１｝面に対してなす角よりも小さい、半導体装置。
  2. 前記側壁面の表面粗さは、前記主表面の表面粗さよりも小さい、請求項１に記載の半導体装置。
  3. 前記トレンチは、前記側壁面に交差するように形成された底壁面をさらに有し、
    前記側壁面の表面粗さは、前記底壁面の表面粗さよりも小さい、請求項１または請求項２に記載の半導体装置。
  4. 前記主表面が前記基板を構成する炭化珪素の｛０００１｝面に対してなす角は８°以下である、請求項１〜請求項３のいずれか１項に記載の半導体装置。
  5. 前記側壁面は、前記基板を構成する炭化珪素の特定の結晶面である、請求項１〜請求項４のいずれか１項に記載の半導体装置。
  6. 前記側壁面は、面方位（０−３３−８）を有する第１の面と、前記第１の面とつながりかつ前記第１の面と異なる面方位を有する第２の面とが交互に設けられることにより構成される、請求項５に記載の半導体装置。
JP2011277046A 2011-12-19 2011-12-19 半導体装置 Active JP5870672B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011277046A JP5870672B2 (ja) 2011-12-19 2011-12-19 半導体装置
EP12859841.4A EP2797118B1 (en) 2011-12-19 2012-10-12 Semiconductor device
CN201280054320.4A CN103930996B (zh) 2011-12-19 2012-10-12 半导体器件
PCT/JP2012/076488 WO2013094287A1 (ja) 2011-12-19 2012-10-12 半導体装置
US13/679,511 US20130153925A1 (en) 2011-12-19 2012-11-16 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011277046A JP5870672B2 (ja) 2011-12-19 2011-12-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2013128050A JP2013128050A (ja) 2013-06-27
JP5870672B2 true JP5870672B2 (ja) 2016-03-01

Family

ID=48609222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011277046A Active JP5870672B2 (ja) 2011-12-19 2011-12-19 半導体装置

Country Status (5)

Country Link
US (1) US20130153925A1 (ja)
EP (1) EP2797118B1 (ja)
JP (1) JP5870672B2 (ja)
CN (1) CN103930996B (ja)
WO (1) WO2013094287A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10749001B2 (en) 2017-12-06 2020-08-18 Fuji Electric Co., Ltd. Method of evaluating insulated-gate semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6136731B2 (ja) * 2013-08-06 2017-05-31 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
CN106952876A (zh) * 2017-03-16 2017-07-14 浙江大学 一种金属叠层填沟槽阵列的碳化硅衬底结构
CN106960871A (zh) * 2017-03-16 2017-07-18 浙江大学 一种带沟槽阵列和空腔的碳化硅衬底结构
CN108735795B (zh) * 2017-04-21 2021-09-03 苏州能屋电子科技有限公司 (0001)面外延的六方相SiC晶圆、UMOSFET器件及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3419163B2 (ja) 1995-09-06 2003-06-23 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2005012051A (ja) * 2003-06-20 2005-01-13 Toshiba Corp 高耐圧半導体装置及びその製造方法
JP2005150398A (ja) * 2003-11-14 2005-06-09 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法および半導体の表面処理方法
JPWO2005116307A1 (ja) * 2004-05-27 2008-04-03 株式会社ブリヂストン 炭化ケイ素単結晶ウェハの製造方法
JP5017768B2 (ja) * 2004-05-31 2012-09-05 富士電機株式会社 炭化珪素半導体素子
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP5017855B2 (ja) * 2005-12-14 2012-09-05 富士電機株式会社 半導体装置の製造方法
JP5167593B2 (ja) * 2006-03-23 2013-03-21 富士電機株式会社 半導体装置
JP4087416B2 (ja) * 2006-04-06 2008-05-21 シャープ株式会社 パワーｉｃデバイス及びその製造方法
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5509520B2 (ja) * 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法
US20090272982A1 (en) * 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10749001B2 (en) 2017-12-06 2020-08-18 Fuji Electric Co., Ltd. Method of evaluating insulated-gate semiconductor device

Also Published As

Publication number Publication date
EP2797118B1 (en) 2022-03-30
US20130153925A1 (en) 2013-06-20
CN103930996A (zh) 2014-07-16
EP2797118A4 (en) 2015-08-12
CN103930996B (zh) 2017-02-15
EP2797118A1 (en) 2014-10-29
WO2013094287A1 (ja) 2013-06-27
JP2013128050A (ja) 2013-06-27

Similar Documents

Publication Publication Date Title
JP5759293B2 (ja) 半導体装置の製造方法
US9608074B2 (en) Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
WO2012169224A1 (ja) 半導体装置
TW201216409A (en) Process for production of semiconductor device
JP2012243966A (ja) 半導体装置
JP6237408B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2013038862A1 (ja) 炭化珪素半導体装置の製造方法
JP5834801B2 (ja) 半導体装置の製造方法および半導体装置
JP5870672B2 (ja) 半導体装置
JP5751146B2 (ja) 半導体装置およびその製造方法
KR20140031846A (ko) 반도체 장치의 제조 방법
JP5626037B2 (ja) 半導体装置の製造方法
JP2016012677A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6146146B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2009182240A (ja) 半導体装置の製造方法および半導体装置
WO2015076020A1 (ja) 半導体装置
JP6070790B2 (ja) 半導体装置の製造方法および半導体装置
JP2023023614A (ja) 炭化珪素半導体装置
JP2023104657A (ja) 炭化珪素半導体装置
JP2016149497A (ja) 半導体装置
JP2015095511A (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150909

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151228

R150 Certificate of patent or registration of utility model

Ref document number: 5870672

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250