JP3419163B2 - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【０００１】
【発明の属する技術分野】この発明は、炭化珪素半導体
装置の製造方法に関するものであり、その用途としては
例えば、絶縁ゲート型電界効果トランジスタ、とりわけ
大電力用の縦型ＭＯＳＦＥＴ等の製造方法に用いて好適
である。
装置の製造方法に関するものであり、その用途としては
例えば、絶縁ゲート型電界効果トランジスタ、とりわけ
大電力用の縦型ＭＯＳＦＥＴ等の製造方法に用いて好適
である。
【０００２】
【従来の技術】近年、電力用トランジスタとして炭化珪
素単結晶材料を使用した縦型パワーＭＯＳＦＥＴが提案
されている。電力用トランジスタの損失を低減するため
にはオン抵抗の低減が必要であり、効果的にオン抵抗低
減が可能な素子構造として図１１に示す溝ゲート型パワ
ーＭＯＳＦＥＴ（例えば、特開平４−２３９７７８号公
報）が提案されている。図１１における溝ゲート型パワ
ーＭＯＳＦＥＴは炭化珪素の基板３０上に第１半導体領
域３１が形成され、第１半導体領域３１上に第２半導体
領域３２が形成され、さらに、第２半導体領域３２の所
定領域に第３半導体領域３３が形成されている。又、第
３半導体領域３３と第２半導体領域３２を貫通して第１
半導体領域３１に達する溝３４が形成され、溝３４内に
はゲート絶縁膜３５を介してゲート電極３６が充填され
ている。ゲート電極３６の上面には絶縁膜３７が形成さ
れ、絶縁膜３７上を含む第３半導体領域３３上にはソー
ス電極膜３８が形成されている。又、基板３０の表面に
はドレイン電極膜３９が形成されている。
素単結晶材料を使用した縦型パワーＭＯＳＦＥＴが提案
されている。電力用トランジスタの損失を低減するため
にはオン抵抗の低減が必要であり、効果的にオン抵抗低
減が可能な素子構造として図１１に示す溝ゲート型パワ
ーＭＯＳＦＥＴ（例えば、特開平４−２３９７７８号公
報）が提案されている。図１１における溝ゲート型パワ
ーＭＯＳＦＥＴは炭化珪素の基板３０上に第１半導体領
域３１が形成され、第１半導体領域３１上に第２半導体
領域３２が形成され、さらに、第２半導体領域３２の所
定領域に第３半導体領域３３が形成されている。又、第
３半導体領域３３と第２半導体領域３２を貫通して第１
半導体領域３１に達する溝３４が形成され、溝３４内に
はゲート絶縁膜３５を介してゲート電極３６が充填され
ている。ゲート電極３６の上面には絶縁膜３７が形成さ
れ、絶縁膜３７上を含む第３半導体領域３３上にはソー
ス電極膜３８が形成されている。又、基板３０の表面に
はドレイン電極膜３９が形成されている。
【０００３】製造の際には、前述の第１および第２半導
体領域３１，３２を炭化珪素のエピタキシャル層で形成
してそのエピタキシャル成長時に不純物を途中から導入
して、第２半導体領域３２の表層部に第３半導体領域３
３を形成するとともに、ソース電極膜３８とコンタクト
をとるための領域に不純物を導入して所定領域にのみ第
３半導体領域３３を配置する。そして、第２半導体領域
３２を貫いて第１半導体領域３１に達するように溝３４
を堀り込み、溝３４内にゲート電極３６を嵌め込む。炭
化珪素は不純物の熱拡散が困難であるが、このようにす
ることにより、第１および第２半導体領域３１，３２に
対して後から不純物を拡散させずに第２半導体領域３２
を形成できる。
体領域３１，３２を炭化珪素のエピタキシャル層で形成
してそのエピタキシャル成長時に不純物を途中から導入
して、第２半導体領域３２の表層部に第３半導体領域３
３を形成するとともに、ソース電極膜３８とコンタクト
をとるための領域に不純物を導入して所定領域にのみ第
３半導体領域３３を配置する。そして、第２半導体領域
３２を貫いて第１半導体領域３１に達するように溝３４
を堀り込み、溝３４内にゲート電極３６を嵌め込む。炭
化珪素は不純物の熱拡散が困難であるが、このようにす
ることにより、第１および第２半導体領域３１，３２に
対して後から不純物を拡散させずに第２半導体領域３２
を形成できる。
【０００４】又、ゲート電極３６を溝３４内に埋め込ん
だ構造とし、溝３４の側面のゲート絶縁膜３４に接する
第２半導体領域３２の部分をチャネル形成面としてい
る。さらに、炭化珪素の許容最大電界強度が高い特長を
利用してその第１半導体領域３１内の電界強度を高く設
定することにより電界効果トランジスタの耐圧を向上す
るとともに、この電界強度の設定値に合わせて第１半導
体領域３１の厚さを最適化することにより電界効果トラ
ンジスタの順方向電圧の低減を可能にできるとしてい
る。
だ構造とし、溝３４の側面のゲート絶縁膜３４に接する
第２半導体領域３２の部分をチャネル形成面としてい
る。さらに、炭化珪素の許容最大電界強度が高い特長を
利用してその第１半導体領域３１内の電界強度を高く設
定することにより電界効果トランジスタの耐圧を向上す
るとともに、この電界強度の設定値に合わせて第１半導
体領域３１の厚さを最適化することにより電界効果トラ
ンジスタの順方向電圧の低減を可能にできるとしてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、図１１
に示すような溝ゲート型パワーＭＯＳＦＥＴを製造する
場合、チャネル形成面の不純物濃度は第２半導体領域３
２の不純物濃度と同じ濃度となっていた。パワーＭＯＳ
ＦＥＴを設計する上で第２半導体領域３２の不純物濃度
と膜厚はソース・ドレイン間の耐圧を決定する上での主
要な設計パラメータであり、一方チャネル形成面の不純
物濃度はゲートの閾値電圧とチャネルでのドロップ電圧
を決定する上での主要な設計パラメータである。パワー
ＭＯＳＦＥＴを高耐圧、低オン抵抗でかつ閾値電圧を小
さく設計するためには第２半導体領域３２とチャネル形
成面の不純物濃度を独立で制御できることがデバイス設
計上重要であるが、チャネル形成面と第２半導体領域３
２のキャリア濃度を従来の方法では独立に制御できない
という問題があった。
に示すような溝ゲート型パワーＭＯＳＦＥＴを製造する
場合、チャネル形成面の不純物濃度は第２半導体領域３
２の不純物濃度と同じ濃度となっていた。パワーＭＯＳ
ＦＥＴを設計する上で第２半導体領域３２の不純物濃度
と膜厚はソース・ドレイン間の耐圧を決定する上での主
要な設計パラメータであり、一方チャネル形成面の不純
物濃度はゲートの閾値電圧とチャネルでのドロップ電圧
を決定する上での主要な設計パラメータである。パワー
ＭＯＳＦＥＴを高耐圧、低オン抵抗でかつ閾値電圧を小
さく設計するためには第２半導体領域３２とチャネル形
成面の不純物濃度を独立で制御できることがデバイス設
計上重要であるが、チャネル形成面と第２半導体領域３
２のキャリア濃度を従来の方法では独立に制御できない
という問題があった。
【０００６】又、前述の溝３４はドライエッチングによ
り形成される場合は、チャネル形成面にイオンエッチン
グによるダメージが生じＭＯＳ界面特性が劣化し、ＭＯ
Ｓスイッチング特性が劣化するという問題があった。
り形成される場合は、チャネル形成面にイオンエッチン
グによるダメージが生じＭＯＳ界面特性が劣化し、ＭＯ
Ｓスイッチング特性が劣化するという問題があった。
【０００７】そこで、この発明の目的は、高耐圧、低オ
ン抵抗でかつ閾値電圧を小さくでき、さらに、チャネル
形成面にイオンダメージや凹凸を低減することでＭＯＳ
界面特性を改善しスイッチング特性に優れた炭化珪素半
導体装置の製造方法を提供することにある。
ン抵抗でかつ閾値電圧を小さくでき、さらに、チャネル
形成面にイオンダメージや凹凸を低減することでＭＯＳ
界面特性を改善しスイッチング特性に優れた炭化珪素半
導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、第１導電型の低抵抗半導体層と第１導電型の高抵抗
半導体層と第２導電型の第１の半導体層とを順に積層し
て単結晶炭化珪素よりなる半導体基板を形成するととも
に、前記第１の半導体層内の表層部の所定領域に第１導
電型の半導体領域を形成する第１工程と、前記半導体領
域と前記第１の半導体層を貫通し前記高抵抗半導体層に
達する溝を形成する第２工程と、前記溝の内壁側面に、
単結晶炭化珪素よりなる第２の半導体層を形成する第３
工程と、前記溝内における前記第２の半導体層の表面に
ゲート酸化膜を形成する第４工程と、前記溝内における
前記ゲート酸化膜の表面にゲート電極膜を形成する第５
工程と、前記第１の半導体層の表面と前記半導体領域の
表面のうちの少なくとも前記半導体領域の表面に第１の
電極を形成するとともに、前記低抵抗半導体層の表面に
第２の電極を形成する第６工程とを備えた炭化珪素半導
体装置の製造方法をその要旨とする。
は、第１導電型の低抵抗半導体層と第１導電型の高抵抗
半導体層と第２導電型の第１の半導体層とを順に積層し
て単結晶炭化珪素よりなる半導体基板を形成するととも
に、前記第１の半導体層内の表層部の所定領域に第１導
電型の半導体領域を形成する第１工程と、前記半導体領
域と前記第１の半導体層を貫通し前記高抵抗半導体層に
達する溝を形成する第２工程と、前記溝の内壁側面に、
単結晶炭化珪素よりなる第２の半導体層を形成する第３
工程と、前記溝内における前記第２の半導体層の表面に
ゲート酸化膜を形成する第４工程と、前記溝内における
前記ゲート酸化膜の表面にゲート電極膜を形成する第５
工程と、前記第１の半導体層の表面と前記半導体領域の
表面のうちの少なくとも前記半導体領域の表面に第１の
電極を形成するとともに、前記低抵抗半導体層の表面に
第２の電極を形成する第６工程とを備えた炭化珪素半導
体装置の製造方法をその要旨とする。
【０００９】請求項２に記載の発明は、請求項１に記載
の発明における前記半導体基板を構成する炭化珪素が六
方晶系であり、かつ表面の面方位が略（０００１）カー
ボン面である請求項１に記載の炭化珪素半導体装置の製
造方法をその要旨とする。
の発明における前記半導体基板を構成する炭化珪素が六
方晶系であり、かつ表面の面方位が略（０００１）カー
ボン面である請求項１に記載の炭化珪素半導体装置の製
造方法をその要旨とする。
【００１０】請求項３に記載の発明は、請求項１又は２
に記載の発明における前記第３工程は、前記第１の半導
体層および半導体領域の表面と前記溝の側面および底面
に第２の半導体層を形成するものであり、その後に、前
記溝の側面における前記第２の半導体層に比べ前記第１
の半導体層および半導体領域の表面と前記溝の底面にお
ける前記第２の半導体層を厚く熱酸化して前記溝の側面
にのみ前記第２の半導体層を残す工程を含む炭化珪素半
導体装置の製造方法をその要旨とする。
に記載の発明における前記第３工程は、前記第１の半導
体層および半導体領域の表面と前記溝の側面および底面
に第２の半導体層を形成するものであり、その後に、前
記溝の側面における前記第２の半導体層に比べ前記第１
の半導体層および半導体領域の表面と前記溝の底面にお
ける前記第２の半導体層を厚く熱酸化して前記溝の側面
にのみ前記第２の半導体層を残す工程を含む炭化珪素半
導体装置の製造方法をその要旨とする。
【００１１】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の発明における前記第３工程は、前
記第２の半導体層をエピタキシャル成長法により形成す
る炭化珪素半導体装置の製造方法をその要旨とする。
いずれか１項に記載の発明における前記第３工程は、前
記第２の半導体層をエピタキシャル成長法により形成す
る炭化珪素半導体装置の製造方法をその要旨とする。
【００１２】請求項５に記載の発明は、請求項１〜４の
いずれか１項に記載の発明における前記第１工程は、前
記半導体領域をエピタキシャル成長法にて形成する炭化
珪素半導体装置の製造方法をその要旨とする。
いずれか１項に記載の発明における前記第１工程は、前
記半導体領域をエピタキシャル成長法にて形成する炭化
珪素半導体装置の製造方法をその要旨とする。
【００１３】請求項６に記載の発明は、請求項１〜４の
いずれか１項に記載の発明における前記第２工程は、前
記半導体基板及び前記半導体領域の前記溝の内壁を除く
表面に耐酸化マスクを形成し、前記溝の内壁における底
面に比べ側面が薄い酸化膜を形成および除去する工程を
含み、その後前記耐酸化マスクを除去する工程である炭
化珪素半導体装置の製造方法をその要旨とする。
いずれか１項に記載の発明における前記第２工程は、前
記半導体基板及び前記半導体領域の前記溝の内壁を除く
表面に耐酸化マスクを形成し、前記溝の内壁における底
面に比べ側面が薄い酸化膜を形成および除去する工程を
含み、その後前記耐酸化マスクを除去する工程である炭
化珪素半導体装置の製造方法をその要旨とする。
【００１４】請求項７に記載の発明は、請求項１〜４の
いずれか１項に記載の発明における前記第２工程は、ド
ライエッチングにより前記溝を形成するとともに、前記
半導体基板及び前記半導体領域の前記溝の内壁を除く表
面に耐酸化マスクを形成し、溝の内壁における底面に比
べ側面が薄い酸化膜を形成および除去する工程を含み、
その後前記耐酸化マスクを除去する工程である炭化珪素
半導体装置の製造方法をその要旨とする。
いずれか１項に記載の発明における前記第２工程は、ド
ライエッチングにより前記溝を形成するとともに、前記
半導体基板及び前記半導体領域の前記溝の内壁を除く表
面に耐酸化マスクを形成し、溝の内壁における底面に比
べ側面が薄い酸化膜を形成および除去する工程を含み、
その後前記耐酸化マスクを除去する工程である炭化珪素
半導体装置の製造方法をその要旨とする。
【００１５】請求項８に記載の発明は、請求項１〜４の
いずれか１項に記載の発明における前記第３工程は、異
方性エピタキシャル成長法により前記溝の内壁において
底面に比べ側面が厚い前記第２の半導体層を形成する炭
化珪素半導体装置の製造方法をその要旨とする。
いずれか１項に記載の発明における前記第３工程は、異
方性エピタキシャル成長法により前記溝の内壁において
底面に比べ側面が厚い前記第２の半導体層を形成する炭
化珪素半導体装置の製造方法をその要旨とする。
【００１６】請求項９に記載の発明は、請求項１〜４の
いずれか１項に記載の発明における前記第４工程は、異
方性熱酸化法により前記溝の内壁における底面に比べ側
面が薄い前記ゲート酸化膜を形成する炭化珪素半導体装
置の製造方法をその要旨とする。 （作用） 請求項１に記載の発明によれば、第１工程により、第１
導電型の低抵抗半導体層と第１導電型の高抵抗半導体層
と第２導電型の第１の半導体層とを順に積層して単結晶
炭化珪素よりなる半導体基板が形成されるとともに、第
１の半導体層内の表層部の所定領域に第１導電型の半導
体領域が形成される。そして、第２工程により半導体領
域と第１の半導体層を貫通し高抵抗半導体層に達する溝
が形成され、第３工程により、溝の内壁側面に、単結晶
炭化珪素よりなる第２の半導体層が形成される。さら
に、第４工程により溝内における第２の半導体層の表面
にゲート酸化膜が形成され、第５工程により溝内におけ
るゲート酸化膜の表面にゲート電極膜が形成される。第
６工程により、第１の半導体層の表面と半導体領域の表
面のうちの少なくとも半導体領域の表面に第１の電極が
形成されるとともに、低抵抗半導体層の表面に第２の電
極が形成される。
いずれか１項に記載の発明における前記第４工程は、異
方性熱酸化法により前記溝の内壁における底面に比べ側
面が薄い前記ゲート酸化膜を形成する炭化珪素半導体装
置の製造方法をその要旨とする。 （作用） 請求項１に記載の発明によれば、第１工程により、第１
導電型の低抵抗半導体層と第１導電型の高抵抗半導体層
と第２導電型の第１の半導体層とを順に積層して単結晶
炭化珪素よりなる半導体基板が形成されるとともに、第
１の半導体層内の表層部の所定領域に第１導電型の半導
体領域が形成される。そして、第２工程により半導体領
域と第１の半導体層を貫通し高抵抗半導体層に達する溝
が形成され、第３工程により、溝の内壁側面に、単結晶
炭化珪素よりなる第２の半導体層が形成される。さら
に、第４工程により溝内における第２の半導体層の表面
にゲート酸化膜が形成され、第５工程により溝内におけ
るゲート酸化膜の表面にゲート電極膜が形成される。第
６工程により、第１の半導体層の表面と半導体領域の表
面のうちの少なくとも半導体領域の表面に第１の電極が
形成されるとともに、低抵抗半導体層の表面に第２の電
極が形成される。
【００１７】このように、第１工程における高抵抗半導
体層および第１の半導体層の形成と、第３工程における
第２の半導体層の形成とが、独立に行われる。よって、
チャネルを形成する第２の半導体層の不純物濃度を、ソ
ース・ドレイン間耐圧を設計するのに必要な高抵抗半導
体層と第１の半導体層の不純物濃度に対して独立に設計
でき任意な値とすることができる。その結果、チャネル
移動度の不純物散乱を抑えることでチャネル部でのドロ
ップ電圧を小さくし、かつ閾電圧が低い高耐圧低損失パ
ワーＭＯＳＦＥＴを得ることができる。
体層および第１の半導体層の形成と、第３工程における
第２の半導体層の形成とが、独立に行われる。よって、
チャネルを形成する第２の半導体層の不純物濃度を、ソ
ース・ドレイン間耐圧を設計するのに必要な高抵抗半導
体層と第１の半導体層の不純物濃度に対して独立に設計
でき任意な値とすることができる。その結果、チャネル
移動度の不純物散乱を抑えることでチャネル部でのドロ
ップ電圧を小さくし、かつ閾電圧が低い高耐圧低損失パ
ワーＭＯＳＦＥＴを得ることができる。
【００１８】又、第３工程において溝内に第２の半導体
層が形成されるので、この第２の半導体層においてはイ
オンダメージの無い半導体層が配置できる。よって、チ
ャネル形成面にイオンダメージや凹凸を低減することで
ＭＯＳ界面特性が改善されスイッチング特性に優れた炭
化珪素半導体装置が製造される。
層が形成されるので、この第２の半導体層においてはイ
オンダメージの無い半導体層が配置できる。よって、チ
ャネル形成面にイオンダメージや凹凸を低減することで
ＭＯＳ界面特性が改善されスイッチング特性に優れた炭
化珪素半導体装置が製造される。
【００１９】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加え、半導体基板を構成する炭化
珪素が六方晶系であり、かつ表面の面方位が略（０００
１）カーボン面となっており、その他の面に対して化学
反応性の高い面を表面としたので、プロセス温度を下げ
ることが可能で、またプロセス時間を短くできる。
に記載の発明の作用に加え、半導体基板を構成する炭化
珪素が六方晶系であり、かつ表面の面方位が略（０００
１）カーボン面となっており、その他の面に対して化学
反応性の高い面を表面としたので、プロセス温度を下げ
ることが可能で、またプロセス時間を短くできる。
【００２０】請求項３に記載の発明によれば、請求項１
又は２に記載の発明の作用に加え、第３工程において、
第１の半導体層および半導体領域の表面と溝の側面およ
び底面に第２の半導体層が形成され、その後に、溝の側
面における第２の半導体層に比べ第１の半導体層および
半導体領域の表面と溝の底面における第２の半導体層が
厚く熱酸化されて溝の側面にのみ第２の半導体層が残さ
れる。つまり、溝側面の酸化膜は薄く、基板表面、溝底
面の酸化膜は厚くできる。このことは図９に示すように
本発明者らの実験により明らかにされたＳｉＣ酸化異方
性の発見に基づく。この異方酸化工程により第２の半導
体層の除去を最小限に抑えて、基板表面と溝底面の不必
要な第２の半導体層を取り除くことが可能となる。
又は２に記載の発明の作用に加え、第３工程において、
第１の半導体層および半導体領域の表面と溝の側面およ
び底面に第２の半導体層が形成され、その後に、溝の側
面における第２の半導体層に比べ第１の半導体層および
半導体領域の表面と溝の底面における第２の半導体層が
厚く熱酸化されて溝の側面にのみ第２の半導体層が残さ
れる。つまり、溝側面の酸化膜は薄く、基板表面、溝底
面の酸化膜は厚くできる。このことは図９に示すように
本発明者らの実験により明らかにされたＳｉＣ酸化異方
性の発見に基づく。この異方酸化工程により第２の半導
体層の除去を最小限に抑えて、基板表面と溝底面の不必
要な第２の半導体層を取り除くことが可能となる。
【００２１】請求項４に記載の発明によれば、請求項１
〜３のいずれか１項に記載の発明の作用に加え、第３工
程において、第２の半導体層がエピタキシャル成長法に
より形成される。よって、溝の側面に一様に第２の半導
体層を高品位に形成できる。この方法により得られた第
２の半導体層は移動度がその他の層の不純物の影響を受
けず移動度が大きい。
〜３のいずれか１項に記載の発明の作用に加え、第３工
程において、第２の半導体層がエピタキシャル成長法に
より形成される。よって、溝の側面に一様に第２の半導
体層を高品位に形成できる。この方法により得られた第
２の半導体層は移動度がその他の層の不純物の影響を受
けず移動度が大きい。
【００２２】請求項５に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の作用に加え、第１工
程において、厚く低抵抗なソース領域をエピタキシャル
成長法により形成することができる。
〜４のいずれか１項に記載の発明の作用に加え、第１工
程において、厚く低抵抗なソース領域をエピタキシャル
成長法により形成することができる。
【００２３】請求項６に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の作用に加え、第２工
程において、溝の内壁における底面に比べ側面が薄い酸
化膜が形成および除去される。よって、局所異方性熱酸
化法により相対的に薄い酸化膜が形成され、溝内壁にイ
オンダメージの無い溝を形成することで、この溝側面に
形成する第２の半導体層を高品位に形成でき、この第２
の半導体層に形成されるＭＯＳ界面は良好なものとな
る。
〜４のいずれか１項に記載の発明の作用に加え、第２工
程において、溝の内壁における底面に比べ側面が薄い酸
化膜が形成および除去される。よって、局所異方性熱酸
化法により相対的に薄い酸化膜が形成され、溝内壁にイ
オンダメージの無い溝を形成することで、この溝側面に
形成する第２の半導体層を高品位に形成でき、この第２
の半導体層に形成されるＭＯＳ界面は良好なものとな
る。
【００２４】請求項７に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の作用に加え、第２工
程において、ドライエッチングにより溝が形成されると
ともに、溝の内壁における底面に比べ側面が薄い酸化膜
が形成および除去される。よって、溝側面に形成する第
２の半導体層を高品位に形成でき、この第２の半導体層
に形成されるＭＯＳ界面は良好なものとなる。
〜４のいずれか１項に記載の発明の作用に加え、第２工
程において、ドライエッチングにより溝が形成されると
ともに、溝の内壁における底面に比べ側面が薄い酸化膜
が形成および除去される。よって、溝側面に形成する第
２の半導体層を高品位に形成でき、この第２の半導体層
に形成されるＭＯＳ界面は良好なものとなる。
【００２５】請求項８に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の作用に加え、第３工
程は、異方性エピタキシャル成長法により溝の内壁にお
いて底面に比べ側面が厚い第２の半導体層が形成され
る。つまり、異方性エピタキシャル成長法により第２の
半導体層を形成することで、溝側面にホモエピタキシャ
ル成長でき、かつ溝側面のエピタキシャル層の厚さを基
板表面及び溝底面のエピタキシャル層の厚さに対して１
０倍以上厚く成長できる。このことは図１０に示すよう
に本発明者らの実験により明らかにされた炭化珪素のエ
ピタキシャル成長速度の発見に基づく。
〜４のいずれか１項に記載の発明の作用に加え、第３工
程は、異方性エピタキシャル成長法により溝の内壁にお
いて底面に比べ側面が厚い第２の半導体層が形成され
る。つまり、異方性エピタキシャル成長法により第２の
半導体層を形成することで、溝側面にホモエピタキシャ
ル成長でき、かつ溝側面のエピタキシャル層の厚さを基
板表面及び溝底面のエピタキシャル層の厚さに対して１
０倍以上厚く成長できる。このことは図１０に示すよう
に本発明者らの実験により明らかにされた炭化珪素のエ
ピタキシャル成長速度の発見に基づく。
【００２６】請求項９に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の作用に加え、第４工
程において異方性熱酸化法により溝の内壁における底面
に比べ側面が薄いゲート酸化膜が形成される。つまり、
ゲート酸化膜を熱酸化法により形成することによりＭＯ
Ｓゲート構造とすることができる。この方法では側面の
酸化膜を選択的に薄くでき、基板表面、溝底面のフィー
ルド酸化膜は厚くできる。よって、チャネルを形成する
部位のみに薄い酸化膜を形成できる。
〜４のいずれか１項に記載の発明の作用に加え、第４工
程において異方性熱酸化法により溝の内壁における底面
に比べ側面が薄いゲート酸化膜が形成される。つまり、
ゲート酸化膜を熱酸化法により形成することによりＭＯ
Ｓゲート構造とすることができる。この方法では側面の
酸化膜を選択的に薄くでき、基板表面、溝底面のフィー
ルド酸化膜は厚くできる。よって、チャネルを形成する
部位のみに薄い酸化膜を形成できる。
【００２７】
【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１に、本実施の形態
における溝ゲート型パワーＭＯＳＦＥＴ（縦型パワーＭ
ＯＳＦＥＴ）の断面図を示す。
の形態を図面に従って説明する。図１に、本実施の形態
における溝ゲート型パワーＭＯＳＦＥＴ（縦型パワーＭ
ＯＳＦＥＴ）の断面図を示す。
【００２８】図２から図８に従って製造工程を説明す
る。まず、図２に示すように、低抵抗半導体層としての
ｎ+ 型単結晶ＳｉＣ基板１を用意する。このｎ+ 型単結
晶ＳｉＣ基板１は、六方晶系であり、かつ表面の面方位
が略（０００１）カーボン面となっている。そして、そ
のｎ+ 型単結晶ＳｉＣ基板１の表面に、高抵抗半導体層
としてのｎ型エピタキシャル層２と第１の半導体層とし
てのｐ型エピタキシャル層３とを順に積層する。ｎ型エ
ピタキシャル層２は、キャリア密度が１×１０16ｃｍ-3
程度で、厚さが１０μｍ程度である。又、ｐ型エピタキ
シャル層３は、キャリア密度が１×１０17ｃｍ-3程度
で、厚さが２μｍ程度である。
る。まず、図２に示すように、低抵抗半導体層としての
ｎ+ 型単結晶ＳｉＣ基板１を用意する。このｎ+ 型単結
晶ＳｉＣ基板１は、六方晶系であり、かつ表面の面方位
が略（０００１）カーボン面となっている。そして、そ
のｎ+ 型単結晶ＳｉＣ基板１の表面に、高抵抗半導体層
としてのｎ型エピタキシャル層２と第１の半導体層とし
てのｐ型エピタキシャル層３とを順に積層する。ｎ型エ
ピタキシャル層２は、キャリア密度が１×１０16ｃｍ-3
程度で、厚さが１０μｍ程度である。又、ｐ型エピタキ
シャル層３は、キャリア密度が１×１０17ｃｍ-3程度
で、厚さが２μｍ程度である。
【００２９】このようにして、ｎ+ 型単結晶ＳｉＣ基板
１、ｎ型エピタキシャル層２及びｐ型エピタキシャル層
３とからなる半導体基板４を形成する。続いて、図３に
示すように、ｐ型エピタキシャル層３に対しマスク材５
を用いてイオン注入法によりｐ型エピタキシャル層３の
表層部の所定領域に半導体領域としてのｎ+ ソース領域
６を形成する。ｎ+ ソース領域６は、表面のキャリア濃
度が１×１０19ｃｍ-3程度で、接合深さが０．５μｍ程
度である。
１、ｎ型エピタキシャル層２及びｐ型エピタキシャル層
３とからなる半導体基板４を形成する。続いて、図３に
示すように、ｐ型エピタキシャル層３に対しマスク材５
を用いてイオン注入法によりｐ型エピタキシャル層３の
表層部の所定領域に半導体領域としてのｎ+ ソース領域
６を形成する。ｎ+ ソース領域６は、表面のキャリア濃
度が１×１０19ｃｍ-3程度で、接合深さが０．５μｍ程
度である。
【００３０】この際、ｎ+ ソース領域６がイオン注入法
にて形成されるので、ｎ+ ソース領域６をｐ型エピタキ
シャル層３の任意の箇所に形成することができ、ｐ型エ
ピタキシャル層３（すなわちボディー層）とソース領域
６の各表面の面積割合を自由に設計できる。
にて形成されるので、ｎ+ ソース領域６をｐ型エピタキ
シャル層３の任意の箇所に形成することができ、ｐ型エ
ピタキシャル層３（すなわちボディー層）とソース領域
６の各表面の面積割合を自由に設計できる。
【００３１】次に、図４に示すように、マスク材７，８
を用いてドライエッチングにより半導体基板４の表面か
らｎ+ ソース領域６とｐ型エピタキシャル層３を貫通し
ｎ型エピタキシャル層２に達する溝９を形成する。この
溝９は、幅が例えば２μｍで、深さが例えば２μｍであ
る。又、溝９の内壁は側面９ａと底面９ｂとを有してい
る。
を用いてドライエッチングにより半導体基板４の表面か
らｎ+ ソース領域６とｐ型エピタキシャル層３を貫通し
ｎ型エピタキシャル層２に達する溝９を形成する。この
溝９は、幅が例えば２μｍで、深さが例えば２μｍであ
る。又、溝９の内壁は側面９ａと底面９ｂとを有してい
る。
【００３２】そして、図５に示すように、マスク材７を
耐酸化マスクとして使用し、例えば１１００℃の熱酸化
法により例えば５時間程度の熱酸化を行い、溝９の内壁
に熱酸化膜１０を形成する。ここで、溝９の側面９ａに
おいては１００ｎｍ程度の酸化膜１０ａが形成されると
ともに、溝９の底面９ｂにおいては５００ｎｍ程度の酸
化膜１０ｂが形成される。さらに、熱酸化膜１０とマス
ク材７をエッチング除去する。
耐酸化マスクとして使用し、例えば１１００℃の熱酸化
法により例えば５時間程度の熱酸化を行い、溝９の内壁
に熱酸化膜１０を形成する。ここで、溝９の側面９ａに
おいては１００ｎｍ程度の酸化膜１０ａが形成されると
ともに、溝９の底面９ｂにおいては５００ｎｍ程度の酸
化膜１０ｂが形成される。さらに、熱酸化膜１０とマス
ク材７をエッチング除去する。
【００３３】引き続き、図６に示すように、ＣＶＤ法に
よるエピタキシャル成長により溝９の内壁とｎ+ ソース
領域６およびｐ型エピタキシャル層３の表面に、第２の
半導体層としてのエピタキシャル層１１を形成する。こ
のエピタキシャル成長により溝９の側面９ａには、厚さ
が例えば１００ｎｍ程度のエピタキシャル層１１ａが、
溝９の底面９ｂには、厚さが例えば１０ｎｍ程度のエピ
タキシャル層１１ｂが、基板表面には厚さが１０ｎｍ程
度のエピタキシャル層１１ｃが形成される。
よるエピタキシャル成長により溝９の内壁とｎ+ ソース
領域６およびｐ型エピタキシャル層３の表面に、第２の
半導体層としてのエピタキシャル層１１を形成する。こ
のエピタキシャル成長により溝９の側面９ａには、厚さ
が例えば１００ｎｍ程度のエピタキシャル層１１ａが、
溝９の底面９ｂには、厚さが例えば１０ｎｍ程度のエピ
タキシャル層１１ｂが、基板表面には厚さが１０ｎｍ程
度のエピタキシャル層１１ｃが形成される。
【００３４】このエピタキシャル層１１は任意の不純物
濃度にコントロールされる。より具体的には、ＳｉＨ4
ガスとＣ3 Ｈ8 とを原料ガスとして流しながらＣＶＤ法
により炭化珪素を気相成長する際にＮ2 ガス（又はトリ
メチルアルミニウムガス）の供給量を調整することによ
りエピタキシャル層１１の不純物濃度を１０15〜１０ 17
／ｃｍ3 で調整する。この際、不純物濃度を低くするこ
とができる。
濃度にコントロールされる。より具体的には、ＳｉＨ4
ガスとＣ3 Ｈ8 とを原料ガスとして流しながらＣＶＤ法
により炭化珪素を気相成長する際にＮ2 ガス（又はトリ
メチルアルミニウムガス）の供給量を調整することによ
りエピタキシャル層１１の不純物濃度を１０15〜１０ 17
／ｃｍ3 で調整する。この際、不純物濃度を低くするこ
とができる。
【００３５】ここで、厚さが異なるエピタキシャル層１
１が形成されることは実験的に分かっている。これを図
１０を示す。図１０は溝における側面および底面を含む
領域でのＦＥ−ＳＥＭ像のスケッチを示す。このように
炭化珪素のエピタキシャル成長速度の違いにより、溝側
面にホモエピタキシャル成長でき、かつ溝側面のエピタ
キシャル層の厚さを基板表面及び溝底面のエピタキシャ
ル層の厚さに対して１０倍以上厚くホモエピタキシャル
層を成長できる。よって、エピタキシャル層１１がチャ
ネル形成領域となるが、チャネルのドロップ電圧を小さ
くでき、また歩留りよく形成でき、低損失で歩留りが高
い装置を製造できる。
１が形成されることは実験的に分かっている。これを図
１０を示す。図１０は溝における側面および底面を含む
領域でのＦＥ−ＳＥＭ像のスケッチを示す。このように
炭化珪素のエピタキシャル成長速度の違いにより、溝側
面にホモエピタキシャル成長でき、かつ溝側面のエピタ
キシャル層の厚さを基板表面及び溝底面のエピタキシャ
ル層の厚さに対して１０倍以上厚くホモエピタキシャル
層を成長できる。よって、エピタキシャル層１１がチャ
ネル形成領域となるが、チャネルのドロップ電圧を小さ
くでき、また歩留りよく形成でき、低損失で歩留りが高
い装置を製造できる。
【００３６】又、前述したように熱酸化膜１０を形成お
よび除去することにより（局所異方性熱酸化法にて相対
的に薄い酸化膜１０を形成および除去することによ
り）、溝９の内壁にイオンダメージの無い溝が形成され
ているので、この溝側面に形成するエピタキシャル層１
１を高品位に形成でき、このエピタキシャル層１１に形
成されるＭＯＳ界面は良好なものとなり、スイッチング
特性に優れた装置を製造することができる。
よび除去することにより（局所異方性熱酸化法にて相対
的に薄い酸化膜１０を形成および除去することによ
り）、溝９の内壁にイオンダメージの無い溝が形成され
ているので、この溝側面に形成するエピタキシャル層１
１を高品位に形成でき、このエピタキシャル層１１に形
成されるＭＯＳ界面は良好なものとなり、スイッチング
特性に優れた装置を製造することができる。
【００３７】次に、図７に示すように、例えば１１００
℃の異方性熱酸化法により５時間程度の熱酸化を行い、
エピタキシャル層１１の表面にゲート熱酸化膜１２を形
成する。この熱酸化により溝９の側面９ａに位置するエ
ピタキシャル層１１ａにおいてはその表面に厚さが５０
ｎｍ程度の薄いゲート熱酸化膜１２ａが形成される。
又、溝９の底面９ｂにおけるエピタキシャル層１１ｂは
酸化され酸化膜に変化し厚さが５００ｎｍ程度の厚いゲ
ート熱酸化膜１２ｂが形成される。さらに、ｎ+ソース
領域６上およびｐ型エピタキシャル層３上におけるエピ
タキシャル層１１ｃは酸化膜に変化し厚さが５００ｎｍ
程度の厚いゲート熱酸化膜１２ｃが形成される。
℃の異方性熱酸化法により５時間程度の熱酸化を行い、
エピタキシャル層１１の表面にゲート熱酸化膜１２を形
成する。この熱酸化により溝９の側面９ａに位置するエ
ピタキシャル層１１ａにおいてはその表面に厚さが５０
ｎｍ程度の薄いゲート熱酸化膜１２ａが形成される。
又、溝９の底面９ｂにおけるエピタキシャル層１１ｂは
酸化され酸化膜に変化し厚さが５００ｎｍ程度の厚いゲ
ート熱酸化膜１２ｂが形成される。さらに、ｎ+ソース
領域６上およびｐ型エピタキシャル層３上におけるエピ
タキシャル層１１ｃは酸化膜に変化し厚さが５００ｎｍ
程度の厚いゲート熱酸化膜１２ｃが形成される。
【００３８】ここで、厚さが異なる熱酸化膜１２が形成
されることは実験的に分かっている。つまり、図９に示
すように、（０００１）カーボン面と角度θをなす斜状
面とを有する炭化珪素を用いて熱酸化膜の厚さを測定し
た。その結果、（０００１）カーボン面に比べ、θ＝９
０°である面｛（１１２バー０）面｝において膜厚が薄
くなる。この異方酸化工程によりエピタキシャル層１１
の除去を最小限に抑えて、基板表面と溝底面の不必要な
エピタキシャル層１１を取り除くことが可能となる。よ
って、一度の熱酸化にて簡便かつ歩留まりよく溝側面だ
けにエピタキシャル層１１を形成することができ、安価
に歩留まりよく製造することができる。
されることは実験的に分かっている。つまり、図９に示
すように、（０００１）カーボン面と角度θをなす斜状
面とを有する炭化珪素を用いて熱酸化膜の厚さを測定し
た。その結果、（０００１）カーボン面に比べ、θ＝９
０°である面｛（１１２バー０）面｝において膜厚が薄
くなる。この異方酸化工程によりエピタキシャル層１１
の除去を最小限に抑えて、基板表面と溝底面の不必要な
エピタキシャル層１１を取り除くことが可能となる。よ
って、一度の熱酸化にて簡便かつ歩留まりよく溝側面だ
けにエピタキシャル層１１を形成することができ、安価
に歩留まりよく製造することができる。
【００３９】続いて、図８に示すように、溝９内を、ゲ
ート電極膜としての第１ポリシリコン膜１３ａ及び第２
ポリシリコン膜１３ｂにより順次埋め戻す。その結果、
溝９内におけるゲート熱酸化膜１２の内側に第１および
第２ポリシリコン膜１３ａ，１３ｂが配置される。ここ
で、第１および第２ポリシリコン膜１３ａ，１３ｂはｎ
+ ソース領域６上のゲート熱酸化膜１２ｃ上に形成され
てもよい。
ート電極膜としての第１ポリシリコン膜１３ａ及び第２
ポリシリコン膜１３ｂにより順次埋め戻す。その結果、
溝９内におけるゲート熱酸化膜１２の内側に第１および
第２ポリシリコン膜１３ａ，１３ｂが配置される。ここ
で、第１および第２ポリシリコン膜１３ａ，１３ｂはｎ
+ ソース領域６上のゲート熱酸化膜１２ｃ上に形成され
てもよい。
【００４０】しかる後、図１に示すように、第１及び第
２ポリシリコン膜１３ａ，１３ｂ上を含めたゲート熱酸
化膜１２ｃ上に、ＣＶＤ法により層間絶縁層１４を形成
し、ソースコンタクト予定位置のｎ+ ソース領域６とｐ
型エピタキシャル層３の表面上にあるゲート熱酸化膜１
２ｃと層間絶縁層１４とを除去する。その後、ｎ+ ソー
ス領域６とｐ型エピタキシャル層３及び層間絶縁層１４
上に第１の電極としてのソース電極膜１５を形成すると
ともに、半導体基板４の裏面（ｎ+ 型単結晶ＳｉＣ基板
１の表面）に第２の電極としてのドレイン電極膜１６を
形成し、パワーＭＯＳＦＥＴを完成する。
２ポリシリコン膜１３ａ，１３ｂ上を含めたゲート熱酸
化膜１２ｃ上に、ＣＶＤ法により層間絶縁層１４を形成
し、ソースコンタクト予定位置のｎ+ ソース領域６とｐ
型エピタキシャル層３の表面上にあるゲート熱酸化膜１
２ｃと層間絶縁層１４とを除去する。その後、ｎ+ ソー
ス領域６とｐ型エピタキシャル層３及び層間絶縁層１４
上に第１の電極としてのソース電極膜１５を形成すると
ともに、半導体基板４の裏面（ｎ+ 型単結晶ＳｉＣ基板
１の表面）に第２の電極としてのドレイン電極膜１６を
形成し、パワーＭＯＳＦＥＴを完成する。
【００４１】このように、本実施の形態では、炭化珪素
よりなる半導体基板４を用いてチャネルを形成するエピ
タキシャル層１１の不純物濃度をソース・ドレイン間耐
圧を設計するのに必要なｎ型エピタキシャル層２とｐ型
エピタキシャル層３の不純物濃度とは独立に任意に設計
することができるのでチャネル移動度の不純物散乱を抑
えることでチャネル部でのドロップ電圧を小さくし、か
つ低い閾電圧の高耐圧低損失パワーＭＯＳＦＥＴを製造
することができる。
よりなる半導体基板４を用いてチャネルを形成するエピ
タキシャル層１１の不純物濃度をソース・ドレイン間耐
圧を設計するのに必要なｎ型エピタキシャル層２とｐ型
エピタキシャル層３の不純物濃度とは独立に任意に設計
することができるのでチャネル移動度の不純物散乱を抑
えることでチャネル部でのドロップ電圧を小さくし、か
つ低い閾電圧の高耐圧低損失パワーＭＯＳＦＥＴを製造
することができる。
【００４２】又、溝９内にエピタキシャル層１１が形成
されるので、このエピタキシャル層１１においてはイオ
ンダメージの無い半導体層が配置できる。よって、チャ
ネル形成面にイオンダメージや凹凸を低減することでＭ
ＯＳ界面特性が改善されスイッチング特性に優れた炭化
珪素半導体装置が製造できる。
されるので、このエピタキシャル層１１においてはイオ
ンダメージの無い半導体層が配置できる。よって、チャ
ネル形成面にイオンダメージや凹凸を低減することでＭ
ＯＳ界面特性が改善されスイッチング特性に優れた炭化
珪素半導体装置が製造できる。
【００４３】又、半導体基板４を構成する炭化珪素が六
方晶系であり、かつ表面の面方位が略（０００１）カー
ボン面であるので、その他の面に対して化学反応性の高
い面を表面とでき、プロセス温度を下げ、プロセス時間
を短くできる。よって、安価なるデバイスとすることが
できる。
方晶系であり、かつ表面の面方位が略（０００１）カー
ボン面であるので、その他の面に対して化学反応性の高
い面を表面とでき、プロセス温度を下げ、プロセス時間
を短くできる。よって、安価なるデバイスとすることが
できる。
【００４４】又、チャネルを形成する第２の半導体層
（エピタキシャル層１１）をエピタキシャル成長にて形
成したので、溝９の側面に一様に第２の半導体層（エピ
タキシャル層１１）を高品位に形成できる。この方法に
より得られた第２の半導体層（エピタキシャル層１１）
は移動度がその他の層の不純物の影響を受けず移動度が
大きいという特長を有し、このエピタキシャル層１１に
形成したチャネルでのドロップ電圧を小さくでき、低損
失に製造することができる。さらに、異方性エピタキシ
ャル成長により低不純物濃度で形成したので、チャネル
の移動度が大きいチャネルを形成することができ、チャ
ネル部でのドロップ電圧を小さくできる。このように、
炭化珪素よりなる高耐圧低損失パワーＭＯＳＦＥＴをよ
り低損失に歩留まりよく製造することができる。
（エピタキシャル層１１）をエピタキシャル成長にて形
成したので、溝９の側面に一様に第２の半導体層（エピ
タキシャル層１１）を高品位に形成できる。この方法に
より得られた第２の半導体層（エピタキシャル層１１）
は移動度がその他の層の不純物の影響を受けず移動度が
大きいという特長を有し、このエピタキシャル層１１に
形成したチャネルでのドロップ電圧を小さくでき、低損
失に製造することができる。さらに、異方性エピタキシ
ャル成長により低不純物濃度で形成したので、チャネル
の移動度が大きいチャネルを形成することができ、チャ
ネル部でのドロップ電圧を小さくできる。このように、
炭化珪素よりなる高耐圧低損失パワーＭＯＳＦＥＴをよ
り低損失に歩留まりよく製造することができる。
【００４５】又、ドライエッチングにより溝９が形成さ
れるので、溝９を微細に深く、垂直に近く形成でき、溝
９の側面９ａに形成されるエピタキシャル層１１の表面
積を増やすことで単位面積当たりのチャネル幅の総計を
大きくできチャネル部でのドロップ電圧を小さくするこ
とができ、より低損失化した装置を製造することができ
る。
れるので、溝９を微細に深く、垂直に近く形成でき、溝
９の側面９ａに形成されるエピタキシャル層１１の表面
積を増やすことで単位面積当たりのチャネル幅の総計を
大きくできチャネル部でのドロップ電圧を小さくするこ
とができ、より低損失化した装置を製造することができ
る。
【００４６】又、ゲート電極膜はポリシリコン膜よりな
るので、溝内壁に歩留まりよくゲート電極膜を形成で
き、高耐圧低損失の装置を歩留まり良く製造できる。
尚、本実施例では、六方晶系炭化珪素についてのみ説明
したが、他の結晶系（例えば立方晶系）の炭化珪素につ
いても同じ効果が得られる。
るので、溝内壁に歩留まりよくゲート電極膜を形成で
き、高耐圧低損失の装置を歩留まり良く製造できる。
尚、本実施例では、六方晶系炭化珪素についてのみ説明
したが、他の結晶系（例えば立方晶系）の炭化珪素につ
いても同じ効果が得られる。
【００４７】又、ｐ／ｎ／ｎ+ 構造の基板についてのみ
説明したが、半導体型のｎとｐを入れ換えた構造でも同
じ効果が得られることは言うまでもない。さらに、図７
に示すように、エピタキシャル層１１を形成した後に、
熱酸化膜１１を形成して溝９の側面にのみエピタキシャ
ル層１１を残すとともに、溝９の内壁における底面９ｂ
に比べ側面９ａが薄いゲート酸化膜を配置したが、エピ
タキシャル層１１を形成した後に、熱酸化膜を形成し、
溝９の側面にのみエピタキシャル層１１を残した後にこ
の酸化膜を除去する第１の熱酸化膜形成工程と、その後
において、熱酸化膜を形成し、溝９の内壁における底面
９ｂに比べ側面９ａが薄いゲート酸化膜を形成する第２
の熱酸化膜形成工程としてもよい。この第１の熱酸化膜
形成工程においては基板表面の不必要な第２の半導体層
を１回の酸化にて除去できる。又、第２の熱酸化膜形成
工程においては、異方性熱酸化法により側面の酸化膜を
選択的に薄くでき、基板表面、溝底面のフィールド酸化
膜は厚くでき、チャネルを形成する部位のみに薄い酸化
膜を形成できる。
説明したが、半導体型のｎとｐを入れ換えた構造でも同
じ効果が得られることは言うまでもない。さらに、図７
に示すように、エピタキシャル層１１を形成した後に、
熱酸化膜１１を形成して溝９の側面にのみエピタキシャ
ル層１１を残すとともに、溝９の内壁における底面９ｂ
に比べ側面９ａが薄いゲート酸化膜を配置したが、エピ
タキシャル層１１を形成した後に、熱酸化膜を形成し、
溝９の側面にのみエピタキシャル層１１を残した後にこ
の酸化膜を除去する第１の熱酸化膜形成工程と、その後
において、熱酸化膜を形成し、溝９の内壁における底面
９ｂに比べ側面９ａが薄いゲート酸化膜を形成する第２
の熱酸化膜形成工程としてもよい。この第１の熱酸化膜
形成工程においては基板表面の不必要な第２の半導体層
を１回の酸化にて除去できる。又、第２の熱酸化膜形成
工程においては、異方性熱酸化法により側面の酸化膜を
選択的に薄くでき、基板表面、溝底面のフィールド酸化
膜は厚くでき、チャネルを形成する部位のみに薄い酸化
膜を形成できる。
【００４８】又、ｎ+ ソース領域６はイオン注入によら
ずに、ｐ型エピタキシャル層３の形成の際において成長
途中から不純物を含んだガスを供給することによりｐ型
エピタキシャル層３の表面にｎ+ ソース領域６を形成し
てもよい。このようにすると、厚いソース領域が形成す
ることができ、また低抵抗なソース領域をエピタキシャ
ル成長法により形成することができるのでソース領域で
のドロップ電圧を小さくすることができ、より低損失化
した装置を製造することができる。
ずに、ｐ型エピタキシャル層３の形成の際において成長
途中から不純物を含んだガスを供給することによりｐ型
エピタキシャル層３の表面にｎ+ ソース領域６を形成し
てもよい。このようにすると、厚いソース領域が形成す
ることができ、また低抵抗なソース領域をエピタキシャ
ル成長法により形成することができるのでソース領域で
のドロップ電圧を小さくすることができ、より低損失化
した装置を製造することができる。
【００４９】又、ソース電極膜１５は、少なくともｎ+
ソース領域６の表面に形成されていればよい。又、溝９
の形状は、Ｕ字状の他にもＶ字状であってもよい。
ソース領域６の表面に形成されていればよい。又、溝９
の形状は、Ｕ字状の他にもＶ字状であってもよい。
【００５０】尚、本発明において（０００１）カーボン
面は、結晶学的にみて対称な面である（０００１バー）
カーボン面を含むものである。
面は、結晶学的にみて対称な面である（０００１バー）
カーボン面を含むものである。
【００５１】
【発明の効果】以上詳述したように、請求項１に記載の
発明によれば、高耐圧、低オン抵抗でかつ閾値電圧を小
さくでき、さらに、チャネル形成面にイオンダメージや
凹凸を低減することでＭＯＳ界面特性を改善しスイッチ
ング特性に優れた炭化珪素半導体装置の製造方法を提供
することができる優れた効果を発揮する。
発明によれば、高耐圧、低オン抵抗でかつ閾値電圧を小
さくでき、さらに、チャネル形成面にイオンダメージや
凹凸を低減することでＭＯＳ界面特性を改善しスイッチ
ング特性に優れた炭化珪素半導体装置の製造方法を提供
することができる優れた効果を発揮する。
【００５２】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、プロセス温度を下げたりプ
ロセス時間を短くでき、安価に製造することができる。
請求項３に記載の発明によれば、請求項１又は２に記載
の発明の効果に加え、一度の熱酸化にて簡便かつ歩留ま
りよく溝側面だけに第２の半導体層を形成でき、安価に
歩留まりよく製造することができる。
に記載の発明の効果に加え、プロセス温度を下げたりプ
ロセス時間を短くでき、安価に製造することができる。
請求項３に記載の発明によれば、請求項１又は２に記載
の発明の効果に加え、一度の熱酸化にて簡便かつ歩留ま
りよく溝側面だけに第２の半導体層を形成でき、安価に
歩留まりよく製造することができる。
【００５３】請求項４に記載の発明によれば、請求項１
〜３のいずれか１項に記載の発明の効果に加え、第２の
半導体層に形成したチャネル部でのドロップ電圧を小さ
くでき、低損失に製造することができる。
〜３のいずれか１項に記載の発明の効果に加え、第２の
半導体層に形成したチャネル部でのドロップ電圧を小さ
くでき、低損失に製造することができる。
【００５４】請求項５に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の効果に加え、ソース
領域でのドロップ電圧を小さくすることができ、より低
損失化した装置を製造することができる。
〜４のいずれか１項に記載の発明の効果に加え、ソース
領域でのドロップ電圧を小さくすることができ、より低
損失化した装置を製造することができる。
【００５５】請求項６に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の効果に加え、ＭＯＳ
界面が良好なものとなり、スイッチング特性に優れた装
置を製造することができる。
〜４のいずれか１項に記載の発明の効果に加え、ＭＯＳ
界面が良好なものとなり、スイッチング特性に優れた装
置を製造することができる。
【００５６】請求項７に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の効果に加え、ＭＯＳ
界面が良好なものとなり、スイッチング特性に優れた装
置を製造することができる。
〜４のいずれか１項に記載の発明の効果に加え、ＭＯＳ
界面が良好なものとなり、スイッチング特性に優れた装
置を製造することができる。
【００５７】請求項８に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の効果に加え、チャネ
ル部でのドロップ電圧を小さくでき、また歩留まりよく
形成することができ、これにより低損失で歩留まりが高
い装置を製造できる。
〜４のいずれか１項に記載の発明の効果に加え、チャネ
ル部でのドロップ電圧を小さくでき、また歩留まりよく
形成することができ、これにより低損失で歩留まりが高
い装置を製造できる。
【００５８】請求項９に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の効果に加え、ソース
・ドレイン間耐圧が高く、スイッチング速度の速い装置
を製造できる。
〜４のいずれか１項に記載の発明の効果に加え、ソース
・ドレイン間耐圧が高く、スイッチング速度の速い装置
を製造できる。
【図１】発明の実施の形態における炭化珪素半導体装置
及び製造工程を説明するための断面構造図。
及び製造工程を説明するための断面構造図。
【図２】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面構造図。
明するための断面構造図。
【図３】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面構造図。
明するための断面構造図。
【図４】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面構造図。
明するための断面構造図。
【図５】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面構造図。
明するための断面構造図。
【図６】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面構造図。
明するための断面構造図。
【図７】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面構造図。
明するための断面構造図。
【図８】図１に示す炭化珪素半導体装置の製造工程を説
明するための断面構造図。
明するための断面構造図。
【図９】炭化珪素半導体材料の熱酸化の異方性を説明す
るための図。
るための図。
【図１０】炭化珪素半導体材料のエピタキシャル成長の
異方性を説明するためのスケッチ図。
異方性を説明するためのスケッチ図。
【図１１】従来技術の炭化珪素半導体装置を説明するた
めの断面構造図。
めの断面構造図。
１…低抵抗半導体層としてのｎ+ 型単結晶ＳｉＣ基板、
２…高抵抗半導体層としてのｎ型エピタキシャル層、３
…第１の半導体層としてのｐ型エピタキシャル層、４…
半導体基板、６…半導体領域としてのｎ+ ソース領域、
９…溝、９ａ…側面、９ｂ…底面、１０…熱酸化膜、１
１…第２の半導体層としてのエピタキシャル層、１２…
ゲート熱酸化膜、１３ａ…ゲート電極膜としての第１ポ
リシリコン層、１４…層間絶縁層、１５…第１の電極と
してのソース電極膜、１６…第２の電極としてのドレイ
ン電極膜
２…高抵抗半導体層としてのｎ型エピタキシャル層、３
…第１の半導体層としてのｐ型エピタキシャル層、４…
半導体基板、６…半導体領域としてのｎ+ ソース領域、
９…溝、９ａ…側面、９ｂ…底面、１０…熱酸化膜、１
１…第２の半導体層としてのエピタキシャル層、１２…
ゲート熱酸化膜、１３ａ…ゲート電極膜としての第１ポ
リシリコン層、１４…層間絶縁層、１５…第１の電極と
してのソース電極膜、１６…第２の電極としてのドレイ
ン電極膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 夫馬 弘雄
愛知県愛知郡長久手町大字長湫字横道41
番地の１株式会社 豊田中央研究所 内
(56)参考文献 特開 平７−131016（ＪＰ，Ａ)
特開 平２−91976（ＪＰ，Ａ)
特開 平１−192175（ＪＰ，Ａ)
国際公開94／013017（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (9)
- 【請求項１】 第１導電型の低抵抗半導体層と第１導電
型の高抵抗半導体層と第２導電型の第１の半導体層とを
順に積層して単結晶炭化珪素よりなる半導体基板を形成
するとともに、前記第１の半導体層内の表層部の所定領
域に第１導電型の半導体領域を形成する第１工程と、 前記半導体領域と前記第１の半導体層を貫通し前記高抵
抗半導体層に達する溝を形成する第２工程と、 前記溝の内壁側面に、単結晶炭化珪素よりなる第２の半
導体層を形成する第３工程と、 前記溝内における前記第２の半導体層の表面にゲート酸
化膜を形成する第４工程と、 前記溝内における前記ゲート酸化膜の表面にゲート電極
膜を形成する第５工程と、 前記第１の半導体層の表面と前記半導体領域の表面のう
ちの少なくとも前記半導体領域の表面に第１の電極を形
成するとともに、前記低抵抗半導体層の表面に第２の電
極を形成する第６工程とを備えたことを特徴とする炭化
珪素半導体装置の製造方法。 - 【請求項２】 前記半導体基板を構成する炭化珪素が六
方晶系であり、かつ表面の面方位が略（０００１）カー
ボン面であることを特徴とする請求項１に記載の炭化珪
素半導体装置の製造方法。 - 【請求項３】 前記第３工程は、前記第１の半導体層お
よび半導体領域の表面と前記溝の側面および底面に第２
の半導体層を形成するものであり、その後に、前記溝の
側面における前記第２の半導体層に比べ前記第１の半導
体層および半導体領域の表面と前記溝の底面における前
記第２の半導体層を厚く熱酸化して前記溝の側面にのみ
前記第２の半導体層を残す工程を含むことを特徴とする
請求項１又は２に記載の炭化珪素半導体装置の製造方
法。 - 【請求項４】 前記第３工程は、前記第２の半導体層を
エピタキシャル成長法により形成することを特徴とする
請求項１〜３のいずれか１項に記載の炭化珪素半導体装
置の製造方法。 - 【請求項５】 前記第１工程は、前記半導体領域をエピ
タキシャル成長法にて形成することを特徴とする請求項
１〜４のいずれか１項に記載の炭化珪素半導体装置の製
造方法。 - 【請求項６】 前記第２工程は、前記半導体基板及び前
記半導体領域の前記溝の内壁を除く表面に耐酸化マスク
を形成し、前記溝の内壁における底面に比べ側面が薄い
酸化膜を形成および除去する工程を含み、その後前記耐
酸化マスクを除去する工程であることを特徴とする請求
項１〜４のいずれか１項に記載の炭化珪素半導体装置の
製造方法。 - 【請求項７】 前記第２工程は、ドライエッチングによ
り前記溝を形成するとともに、前記半導体基板及び前記
半導体領域の前記溝の内壁を除く表面に耐酸化マスクを
形成し、溝の内壁における底面に比べ側面が薄い酸化膜
を形成および除去する工程を含み、その後前記耐酸化マ
スクを除去する工程であることを特徴とする請求項１〜
４のいずれか１項に記載の炭化珪素半導体装置の製造方
法。 - 【請求項８】 前記第３工程は、異方性エピタキシャル
成長法により前記溝の内壁において底面に比べ側面が厚
い前記第２の半導体層を形成することを特徴とする請求
項１〜４のいずれか１項に記載の炭化珪素半導体装置の
製造方法。 - 【請求項９】 前記第４工程は、異方性熱酸化法により
前記溝の内壁における底面に比べ側面が薄い前記ゲート
酸化膜を形成することを特徴とする請求項１〜４のいず
れか１項に記載の炭化珪素半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948595A JP3419163B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置の製造方法 |
| KR1019960038644A KR100199997B1 (ko) | 1995-09-06 | 1996-09-06 | 탄화규소 반도체장치 |
| DE19636302A DE19636302C2 (de) | 1995-09-06 | 1996-09-06 | Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung |
| FR9610880A FR2738394B1 (fr) | 1995-09-06 | 1996-09-06 | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
| US08/893,221 US5976936A (en) | 1995-09-06 | 1997-07-15 | Silicon carbide semiconductor device |
| US08/938,805 US6020600A (en) | 1995-09-06 | 1997-09-26 | Silicon carbide semiconductor device with trench |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948595A JP3419163B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974191A JPH0974191A (ja) | 1997-03-18 |
| JP3419163B2 true JP3419163B2 (ja) | 2003-06-23 |
Family
ID=16892911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22948595A Expired - Lifetime JP3419163B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419163B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057558A (en) * | 1997-03-05 | 2000-05-02 | Denson Corporation | Silicon carbide semiconductor device and manufacturing method thereof |
| JP3496509B2 (ja) * | 1998-03-18 | 2004-02-16 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| KR100295063B1 (ko) * | 1998-06-30 | 2001-08-07 | 김덕중 | 트렌치게이트구조의전력반도체장치및그제조방법 |
| US6228720B1 (en) * | 1999-02-23 | 2001-05-08 | Matsushita Electric Industrial Co., Ltd. | Method for making insulated-gate semiconductor element |
| JP5116910B2 (ja) * | 1999-02-23 | 2013-01-09 | パナソニック株式会社 | 絶縁ゲート型半導体素子の製造方法 |
| KR100341214B1 (ko) * | 1999-12-21 | 2002-06-20 | 오길록 | 고속 전력 트랜지스터 제조방법 |
| KR100506055B1 (ko) * | 2001-12-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그의 제조 방법 |
| JP3715971B2 (ja) | 2003-04-02 | 2005-11-16 | ローム株式会社 | 半導体装置 |
| JP5167593B2 (ja) * | 2006-03-23 | 2013-03-21 | 富士電機株式会社 | 半導体装置 |
| JP5676923B2 (ja) * | 2010-06-02 | 2015-02-25 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
| KR101142536B1 (ko) * | 2010-07-26 | 2012-05-08 | 한국전기연구원 | 실리콘 카바이드 트렌치 모스펫의 제작 방법 |
| WO2012017798A1 (ja) | 2010-08-03 | 2012-02-09 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP5699878B2 (ja) | 2011-09-14 | 2015-04-15 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP2013069964A (ja) | 2011-09-26 | 2013-04-18 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| JP5764046B2 (ja) | 2011-11-21 | 2015-08-12 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP5870672B2 (ja) | 2011-12-19 | 2016-03-01 | 住友電気工業株式会社 | 半導体装置 |
| US9012984B2 (en) * | 2013-03-13 | 2015-04-21 | Cree, Inc. | Field effect transistor devices with regrown p-layers |
| US9142668B2 (en) | 2013-03-13 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
| US9240476B2 (en) | 2013-03-13 | 2016-01-19 | Cree, Inc. | Field effect transistor devices with buried well regions and epitaxial layers |
| US9306061B2 (en) | 2013-03-13 | 2016-04-05 | Cree, Inc. | Field effect transistor devices with protective regions |
| US9570570B2 (en) * | 2013-07-17 | 2017-02-14 | Cree, Inc. | Enhanced gate dielectric for a field effect device with a trenched gate |
| JP6367760B2 (ja) * | 2015-06-11 | 2018-08-01 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング装置とその製造方法 |
| JP6918302B2 (ja) * | 2016-12-20 | 2021-08-11 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| CN114242768B (zh) * | 2021-11-18 | 2022-08-30 | 深圳真茂佳半导体有限公司 | 栅底电荷平衡改善的碳化硅mosfet器件及制造方法 |
| CN114242769B (zh) * | 2021-11-24 | 2022-08-26 | 深圳真茂佳半导体有限公司 | 超结梯形槽碳化硅mosfet器件及制作方法 |
-
1995
- 1995-09-06 JP JP22948595A patent/JP3419163B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0974191A (ja) | 1997-03-18 |
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