JP2005166930A - ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 - Google Patents

Abstract

【課題】 マクロステップに対するチャネル方向の違いによるＦＥＴ特性の差がない、電流駆動能力の高いＳｉＣ−ＭＩＳＦＥＴ及びその製造方法を提供する。
【解決手段】 熱酸化により、基板上に露出しているＳｉＣを酸化して、シリコン酸化膜からなるゲート絶縁膜９を形成する。酸素と窒素との化合物からなるガスの雰囲気中で、基板温度を例えば１１００℃にして、１時間の間アニールを行なう。その際、基板を、減圧装置が付設されたチャンバ内に移動させて、チャンバ内を減圧しつつ、チャンバ内にＮＯガス等のＶ族元素含有ガスを流し、チャンバ内を窒素等のＶ族元素が酸化膜中に拡散するのに十分に高い温度（約１１００℃）に加熱する。このとき、減圧下で、酸化膜を窒素などのＶ族元素を含むガスに暴露することにより、酸化膜内に窒素などのＶ族元素が拡散し、比誘電率の大きい，より緻密なＶ族元素を含有したゲート絶縁膜９が形成される。
【選択図】 図３

Description

本発明は、ＳｉＣ基板を用いたＭＩＳＦＥＴ構造を有する半導体装置，特に、大電流用に使用されるＳｉＣデバイスに関する。

大電力の信号増幅やスイッチングに使用されるパワーデバイスは、大電流を流す必要があるので、高耐圧かつ低損失であることが望まれる。従来、シリコン（Ｓｉ）を用いたパワーデバイスが主流であったが、近年、炭化珪素（ＳｉＣ）を用いたパワーデバイスが注目され、開発が進められている。ＳｉＣは、ＳｉとＣとが組成比で１：１で結合してなる構造を有する半導体材料であり、シリコンに比べ絶縁破壊電界が１桁高く、このためＰＮ接合やショットキ−接合の空乏層を薄くしても逆耐圧を維持することができる。したがって、ＳｉＣを用いることにより、デバイス厚さを薄く、またドーピング濃度を高めることができるためにオン抵抗が低く、ＳｉＣは、高耐圧・低損失のパワーデバイスの材料として期待されている。

ＳｉＣデバイスの中でも、特にインバータのスイッチング素子に使用されるＭＩＳＦＥＴがＳｉＣを用いて実現できることが期待される。ところが、ＳｉＣを用いたＭＩＳＦＥＴにおいては、ゲート絶縁膜である熱酸化膜が純粋な酸化シリコンでなく炭素が残留していたり、ＭＩＳ界面の界面準位密度が熱酸化膜−シリコン間の界面に比べ１桁以上大きい。このため、通常の反転型ＭＩＳＦＥＴのチャネル移動度が極めて低く、オン抵抗が高くなるという不利がある。

これを改善するために、Ｐ型ＳｉＣ層の上にゲート絶縁膜となる酸化膜を生成した後、酸化があまり進まない条件で酸化膜を酸化性ガス源に暴露して、酸化膜を緻密化またはＭＩＳ界面を改良する技術が提案されている（例えば特許文献１参照）。しかしながら、反転型ＭＩＳＦＥＴにこれを適用しても得られるチャネル移動度は４０ｃｍ² ／Ｖsec と十分ではない。ところが、蓄積型ＭＩＳＦＥＴは反転型にくらべチャネル移動度が高く１００ｃｍ² ／Ｖsec 以上の値が得られており（例えば非特許文献１参照）、ＳｉＣ−ＭＩＳＦＥＴの欠点を解決するひとつの手段と考えられている。

図１（ａ），（ｂ）は、本発明者達が提案した蓄積型ＳｉＣ−ＭＩＳＦＥＴの，特に二重注入型ＭＩＳＦＥＴの平面図及びI−I線における断面図である。

図１（ａ），（ｂ）に示すように、このＳｉＣ−ＭＩＳＦＥＴは、主面が（ 0 0 0 1）面から８度オフした４Ｈ−ＳｉＣからなる低抵抗のＳｉＣ基板１と、ＳｉＣ基板１上にエピタキシャル成長されたＳｉＣ基板１よりも高抵抗の高抵抗ＳｉＣ層２と、イオン注入により高抵抗ＳｉＣ層２の上部の一部にｐ型不純物をドープして形成されたｐ型のベース領域３と、高抵抗ＳｉＣ層２を挟む両側のベース領域３に跨って形成されたｎ型のチャネル層５と、イオン注入によりチャネル層５を貫通してベース領域３内に高濃度のｎ型不純物，ｐ型不純物をそれぞれドープして形成されたｎ⁺ソース領域７及びｐ⁺コンタクト領域４と、チャネル層５，ベース領域３及びソース領域７の主面上に形成された熱酸化膜からなるゲート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート電極１３とを備えている。チャネル層６は、低濃度のｎ型不純物が均一にドープされた層でもよいが、この例では、特願２０００−３５３７００号に開示されているように、アンドープ層６ａと、アンドープ層６ａよりも高濃度のｎ型キャリア不純物を含み、アンドープ層６ａよりも膜厚が薄いδドープ層６ｂとを交互に積層した多重δドープ層６を有している。また、ｎ型チャネル層５の一部は除去され、ｐ⁺コンタクト領域４の表面が露出されていて、この露出したｐ⁺コンタクト領域４及びソース領域７に接触するように、ソース電極１２が形成されている。このソース電極１２は熱処理が施され、ソース領域７及びベース領域３とオ−ミック接触している。さらに、ＳｉＣ基板１の裏面には、ＳｉＣ基板１とオーミック接触しているドレイン電極１１が設けられている。

ところで、六方晶ＳｉＣ基板上に良好なエピタキシャル成長をするために、ＳｉＣ基板として、（ 0 0 0 1）面から数度オフした面を主面とするオフ基板を用いるのが一般的である。ＳｉＣ基板の主面を厳密な（ 0 0 0 1）面にすると、ＳｉＣ結晶の成長速度が極端に遅くなるので、一般には、（ 0 0 0 1）面から数度（１０度°以内の角度）だけ傾いた面を主面とするいわゆるオフ基板が用いられる。オフ基板の主面上には、もともとミクロステップが存在しているが、ＳｉＣ−ＭＩＳＦＥＴのプロセスにおいて、オフ基板の主面上に存在するミクロステップが拡大されて、マクロステップが生じることがわかっている。

図１（ａ）に示されているように、この二重注入型ＭＩＳＦＥＴの単位セルは、平面的には、ゲート電極１３の間に多数のソース電極１２が島状に配置された構造を有しており、単位セルは、１つのソース電極１２を囲む正方形の領域であって、スクウェアセルとよばれている。スクウェアセルの場合、正方形のソース電極１２の４辺の周囲それぞれがチャネル部ＣhA又はＣhBとなる。そして、図１（ｂ）に示す電流１４は、ドレイン電極１１から高抵抗ＳｉＣ層２を通って、スクウェアセルの周辺部からソース電極１２に流れ込む。このとき、図１（ａ）に示すスクウェアセルの４辺のうち、上下の２辺に対応するチャネル部ＣhBではマクロステップ５に平行に電流が流れ、左右の２辺に対応するチャネル部ＣhAではマクロステップ５を横切ってマクロステップに直交する方向に電流が流れる。

ＳｉＣ−ＭＩＳＦＥＴの製造工程において、不純物イオン注入を行なった後には、不純物イオンの活性化のためのアニールが行なわれる。このイオン注入後の活性化のためのアニールは、イオン注入領域１を不活性ガス雰囲気中で１７００℃前後の高温に加熱することによって行なわれる。活性化アニールの温度を高く、またアニール時間を長くしたほうが、イオン注入された不純物の活性化率や、注入領域のホール移動度など電気的な特性は向上するが、このときＳｉＣ層の表面からのＳｉ，Ｃの昇華などによって段差が５０ｎｍ程度のマクロステップが形成され、表面平坦性が悪くなることがわかっている。このマクロステップの段差が大きくならないように、１７００℃以下の低温でアニールすることが多い。例えば非特許文献２では、表面平坦性を考慮してＳｉＣデバイス製造プロセスには１７００℃で３分間の活性化アニールがよいとしている。しかしながら活性化率や逆耐圧などの電気的特性を改善するためには、さらに高温でのアニールが望まれる。
特許第３２５１０１７号公報（要約書） Toshiya Yokogawa他「４Ｈ-ＳｉＣ Delta-Doped Accumulation-Channel ＭＩＳＦＥＴ」、Materials Science Forum Vols.389-393 2002年 pp．1077−1080頁。 A.Ohi 他 「Post-Implantation Annealing Effects on the Surface Morphology and Electrical Characteristics of 6H-SiC Implanted with Aluminum」,Materials Science Forum Vols.389-393 2002年 831頁から834頁。

このように高温で活性化アニールしてマクロステップの段差が大きくなったＳｉＣ蓄積型ＭＩＳＦＥＴには、ＭＩＳＦＥＴ全体として算出されるチャネル抵抗が設計値の２倍程度に高くなるという不具合があった。発明者は、この不具合の原因を以下のように推測した。

図１（ａ）に示すＭＩＳＦＥＴの単位セルにおいては、上述のように、基板表面のマクロステップ５を横切る方向に電流が流れる２つのチャネル部ＣhAと、マクロステップ５に平行な方向に電流が流れるチャネル部ＣhBとがある。これら２種類のチャネル部ＣhA，ＣhBではＭＩＳＦＥＴの特性が異なり、一方のチャネル電流に比べ、他方のチャネル電流が極めて小さく、したがってセル全体で流れている電流は１種類のチャネルの電流のみであるので、設計値の２倍の抵抗になるという仮説をたてた。

図１２（ａ），（ｂ）は、発明者達が上記不具合の原因を究明するために作成した２種類のＭＩＳＦＥＴのサンプルＡ，Ｂの平面図である。図１２（ａ）に示すように、サンプルＡは、マクロステップを横切る方向に電流を流す横型ＭＩＳＦＥＴのサンプルＡの平面形状を示し、図１２（ｂ）は、マクロステップに平行な方向に電流を流す横型ＭＩＳＦＥＴのサンプルＢの平面形状を示している。なお、マクロステップ間の間隔は不均一である。

横型ＭＩＳＦＥＴは以下のように試作した。主面が（ 0 0 0 1）面から８度オフした４Ｈ−ＳｉＣからなる低抵抗のＳｉＣ基板にＡｌをイオン注入して１７５０℃の活性化アニールを行い、深さ０.８μｍ、不純物濃度２×１０¹⁸ｃｍ^-3のｐ⁺型ベース領域を形成し、この上に、意図的なドーピングがされていない，厚さ４０ｎｍのアンドープ層と、ｎ型ドーピング不純物濃度５×１０¹⁷ｃｍ^-3，厚さ１０ｎｍのｎ型ドーピング層とを交互に３周期積層した後、最上層に厚さ４０ｎｍのアンドープ層を形成した。この後、ｐ⁺型ベース領域の一部に窒素のイオン注入を行なった後、１７５０℃の活性化アニールを行い、深さ０.３μｍ、不純物濃度１×１０¹⁹ｃｍ^-3のｎ⁺領域（ソース・ドレイン領域）を形成した。この後、乾燥酸素雰囲気中で１１８０℃，３時間の熱酸化を行なって、厚さ６０ｎｍのゲート酸化膜を形成した。ゲート絶縁膜を形成した後、ウェット酸素雰囲気中で９００℃，２時間のアニールを行なった。次に、Ｎ⁺領域上に厚さ１００ｎｍのニッケル膜を蒸着し、９５０℃の熱処理を数分間行なって、ソース・ドレイン電極を形成した。また、ゲート絶縁膜上に厚さ１５０ｎｍのＡｌ膜を形成した後、Ａｌ膜をパターニングして、ゲート電極を形成した。ゲート長は５μｍで、ゲート幅は５００μｍである。

図１３（ａ）は、この２種類の横型ＭＩＳＦＥＴのサンプルＡ，ＢのＩｄ−Ｖｇ特性を示す図である。図１３（ａ）に示すように、サンプルＡとサンプルＢとでは、Ｉｄ−Ｖｇ特性が全く異なっていることがわかる。特に、サンプルＡではゲート電圧Ｖｇの上昇に対するドレイン電流Ｉｄの立ち上がりが、サンプルＡではサンプルＢよりも遅く、しきい値電圧が大きいことがわかる。

図１３（ａ）から、サンプルＡ，サンプルＢのしきい値電圧を求めると、
サンプルＡ Ｖth＝１８．２（Ｖ）
サンプルＢ Ｖth＝８．６（Ｖ）
であり、マクロステップに直交する方向に電流が流れるサンプルＡでは、マクロステップに平行に電流が流れるサンプルＢに対してしきい値電圧が１０Ｖ近く高い。

また、サンプルＡ，Ｂのいずれにも、段差５０ｎｍ程度のマクロステップがあることがわかった。図１４は、サンプルＡの縦断面をＴＥＭにより観察した状態を模擬的に示す図である。上述のように、オフ基板の主面上には、もともとミクロステップが存在しており、ＳｉＣ−ＭＩＳＦＥＴの製造プロセスにおいて、イオン注入後における１７５０℃の活性化アニールによって表面にステップバンチングが起こり、図１４に示すようなマクロステップが形成されるのである。格子像で確認したところ、幅の広いテラス領域ではなく幅のせまいステップ領域の部分の結晶面が（ 0 0 0 1）面であることが確認された。

また、テラス領域とステップ領域とにおける酸化膜の膜厚は互いに異なっており、テラス領域における酸化膜の膜厚ｔ_T は約６０ｎｍである一方、ステップ領域における酸化膜の膜厚ｔ_S は約４０ｎｍであった。このように、酸化膜の膜厚にバラツキが生じる原因は、テラス領域とステップ領域とは互いに異なる結晶面からなっており、それぞれの面上で熱酸化膜の成長レ−トが異なるためと考えられる。熱酸化膜の成長レ−トは、（ 0 0 0 1）面上が最小で、（ 0 0 0 1）面からの傾きが大きいほど大きくなり、（ 0 0 0-1）面上で最大となることが知られている。したがって、ステップ領域が（ 0 0 0 1）面であることを考えると、ステップ領域上では酸化膜の膜厚がテラス領域上よりも薄くなることは当然である。

また、ステップ領域とテラス領域とでは、ＭＩＳ構造の酸化膜厚が異なるだけでなく、ＭＩＳ界面付近の欠陥による界面準位密度も異なると考えられる。シリコン基板を用いたＭＩＳ構造においては、結晶面によって界面準位密度が異なり、（ 1 0 0）面、（ 1 1 0）面、（ 1 1 1）面の順に界面準位密度が多くなることが知られている。これはＳｉ層の表面の未結合手の密度が結晶面によって異なるからと考えられている。ＳｉＣ基板上においても結晶面によって界面準位密度は異なると考えられる。したがって、ステップ領域とテラス領域とでは、界面準位密度が相異なると考えるのが合理的である。

そして、上述のような熱酸化膜の厚さの相違や、界面準位密度の相違がＭＩＳＦＥＴの閾値電圧の相違として表れていると考えられる。つまり、マクロステップを横切ってテラス領域→ステップ領域→テラス領域→…と電流が流れる横型ＭＩＳＦＥＴのサンプルＡの場合、チャネル領域がステップ領域である部分トランジスタと、チャネル領域がテラス領域である部分トランジスタとを多数直列に接続して構成されているので、閾値電圧はこれらの部分トランジスタのうち高い方のトランジスタによって定まる。しかし、マクロステップに平行に電流が流れる横型ＭＩＳＦＥＴのサンプルＢの場合は、チャネル領域がステップ領域である部分トランジスタと、チャネル領域がテラス領域である部分トランジスタとを多数並列に接続して構成されているので、ＭＩＳＦＥＴ全体の閾値電圧は、低閾値電圧を有する部分トランジスタの閾値電圧で定まる。このような原理によって、横型ＭＩＳＦＥＴのサンプルＡとサンプルＢとの閾値電圧が互いに異なっていると考えられる。

そして、図１（ａ）に示す二重注入ＭＩＳＦＥＴの単位スクウェアセルのうち、マクロステップを横切る方向に電流が流れるチャネル部ＣhAの方が、マクロステップと平行な方向に電流が流されるチャネル部ＣhBに比べて、閾値電圧が極めて高く、単位スクウェアセルに流れる電流のほとんどは、チャネル部ｃhBに，つまりマクロステップと平行な方向に電流が流れていることになる。このために、ＭＩＳＦＥＴ全体として算出されるチャネル抵抗が設計値の２倍となっていると考えられる。

本発明の目的は、ゲート絶縁膜−ＳｉＣ層の界面付近における界面準密度を効果的に低減する手段を講ずることにより、電流駆動能力の大きいＳｉＣ−ＭＩＳＦＥＴ及びその製造方法を提供することにある。

本発明のＳｉＣ−ＭＩＳＦＥＴは、主面がオフ（ 0 0 0 1）面であるＳｉＣ層の上に、少なくとも下部に窒素などのＶ族元素を含む領域を有する酸化膜からなるゲート絶縁膜と、ゲート電極とを設けたものである。

これにより、横型ＭＩＳＦＥＴ，縦型ＭＩＳＦＥＴのいずれの場合にも、ゲート絶縁膜−ＳｉＣ層の界面付近における界面準位密度が少なくなるので、電流駆動能力の大きいＭＩＳＦＥＴが得られる。

ＳｉＣ−ＭＩＳＦＥＴが縦型ＭＩＳＦＥＴである場合には、ＳｉＣ層がマクロステップを有し、電流の流れる方向であるソース領域からＳｉＣ層のゲート電極直下の領域に向かう方向に、マクロステップを横切る方向とマクロステップに実質的に平行な方向とが混在している場合にも、チャネルの方向による閾値電圧の相違がほとんどなくなる。すなわち、マクロステップを横切る方向に電流が流れるチャネル部と、マクロステップと平行な方向に電流が流れるチャネル部との閾値電圧の差を小さくすることができ、チャネルの配置による特性の差をなくすことができる。例えば、スクウェアセル構造のＭＩＳＦＥＴにおいて、ステップを横切る方向と、ステップに平行な方向の両方に均一に電流が流れるので、従来に比べ単位面積あたりのオン抵抗を低減できる。

ＳｉＣ−ＭＩＳＦＥＴが横型ＭＩＳＦＥＴである場合には、ソース領域からドレイン領域に向かう方向に、マクロステップを横切る方向とマクロステップに実質的に平行な方向とが混在している場合にも、チャネルの方向による閾値電圧の相違がほとんどなくなるので、ゲート電極の方向が自在に設定しうる。したがって、ＳｉＣ基板のマイクロパイプなどの欠陥を避けてＭＩＳＦＥＴを形成するときの歩留まりが向上することになる。

Ｖ族元素含有酸化膜は、その母材が熱酸化によって形成されたＳｉＯ₂膜であることが好ましく、Ｖ族元素含有酸化膜の下部におけるＶ族元素濃度の高い領域の厚さ方向の寸法が１５ｎｍ以下であることが好ましい。

Ｖ族元素が窒素である場合、Ｖ族元素含有酸化膜の下部における窒素濃度の最大値が、１×１０²⁰ｃｍ^-3以上で、１×１０²²ｃｍ^-3以下であることにより、比誘電率の向上作用と、界面準位密度の低減作用とが顕著に得られる。

Ｖ族元素が窒素である場合、Ｖ族元素含有酸化膜全体における窒素の平均濃度が１０²⁰cm^-3以下であることが好ましく、Ｖ族元素含有酸化膜のＳｉＣ層との境界付近の領域における界面準位密度は、バンド端付近で１×１０¹²ｃｍ^-3／ｅＶ以下であることが好ましい。

本発明のＳｉＣ−ＭＩＳＦＥＴの製造方法は、不純物拡散領域形成のためのＳｉＣ層へのイオン注入，不純物の活性化のためのアニール，不純物拡散領域上への酸化膜の形成を行なった後、酸化膜を１０００℃以上１２００℃以下の温度範囲で、Ｖ族含有ガスを含む減圧された雰囲気に曝露して、ゲート絶縁膜を形成し、さらにゲート絶縁膜の上にゲート電極を形成する方法である。

この方法により、界面準位密度の小さいゲート絶縁膜−ＳｉＣ層界面構造を有し、電流駆動能力の大きいＭＩＳＦＥＴが形成される。

不純物の活性化のためのアニールの温度は１７５０℃以上が好ましい。

本発明のＳｉＣ−ＭＩＳＦＥＴの製造方法は、縦型ＭＩＳＦＥＴ，横型ＭＩＳＦＥＴの製造のいずれにも適用することができる。

Ｖ族含有ガスは、窒素を含むガスであり、窒素を含むガスが酸素をも含んでおり、減圧されたガス雰囲気が１．３３×１０²Ｐａ以上で６．６７×１０⁴Ｐａ以下であることにより、比誘電率の向上作用と、界面準位密度の低減作用とが顕著に得られる。

Ｖ族含有ガスが窒素を含むガスである場合には、１１００℃以上で１１５０℃以下の温度で、酸化膜を減圧された窒素を含むガス雰囲気に曝露することが好ましく、窒素を含むガスが酸素をも含んでいる場合には、酸化膜を窒素を含むガスに暴露する工程における圧力が１．３３×１０²Ｐａ以上、６．６７×１０⁴Ｐａ以下であることが好ましい。

窒素を含むガスは、ＮＯガス，Ｎ₂Ｏガス，ＮＯ₂ガス及びＮＯ₃ガスのうち少なくとも１つのガスから選ばれることが好ましい。

酸化膜を窒素を含むガスに暴露する時間は、ゲート絶縁膜の下部に窒素濃度が１×１０²⁰ｃｍ^-3以上で１×１０²²ｃｍ^-3以下の領域が形成される範囲内の時間であることが好ましい。

酸化膜を形成する方法としては、酸化雰囲気下で１０００〜１２００℃に加熱して熱酸化を行なう方法や、ＣＶＤを行なう方法がある。

酸化膜を形成した後、Ｖ族元素含有ガスを含むガスに暴露するために、酸化膜を不活性ガス雰囲気中でアニールすることにより、酸化膜をより緻密な膜にすることができる。

本発明の第２のＳｉＣ−ＭＩＳＦＥＴの製造方法は、不純物拡散領域形成のためのＳｉＣ層へのイオン注入，不純物の活性化のためのアニール，不純物拡散領域上への第１の酸化膜の形成を行なった後、第１の酸化膜をＶ族元素含有ガスを含むガス雰囲気に曝露してから、第２の酸化膜を形成し、９００℃以上１１００℃以下の温度で不活性ガス雰囲気中でアニールすることにより、第１，第２の酸化膜からなるゲート絶縁膜を形成する方法である。

この方法により、酸化膜の特性の劣化を防止しつつ、Ｖ族元素をゲート絶縁膜内に効率よく拡散させることができるので、ゲート絶縁膜−ＳｉＣ層の界面付近の領域における界面準位密度が低減されるとともに、高い誘電率が得られる。したがって、高い電流駆動力と高いキャリア移動度とを備えたＭＩＳＦＥＴの形成に役立てることができる。

第１の酸化膜としては厚さ２０ｎｍ未満の熱酸化膜を形成することが好ましく、Ｖ族元素含有ガスとして、ＮＯガス又はＮ₂Ｏガスを用いることが好ましい。

以上、本発明によると、逆耐圧を高くするために高温の活性化アニールを行うことによって、マクロステップが基板表面に存在したとき、テラスとステップではＭＩＳ界面の欠陥密度や酸化膜厚が異なり、閾値が異なるという問題が生じるが、酸素と窒素の化合物のガスに暴露することによって、その両方でのＭＩＳ界面、ゲート酸化膜中の欠陥を十分に低減することができ、閾値の差を小さくできる。よって、マクロステップを横切る方向に電流を流すＭＩＳＦＥＴと、マクロステップと平行に電流を流すＭＩＳＦＥＴの閾値の差を従来の約１０Ｖから１Ｖ以下に低減できる。

このためステップを横切る方向と、平行な方向の両方に電流を流す二重注入型ＭＩＳＦＥＴにおいて、均等に電流が流れ、オン抵抗を低減できる。したがって、逆耐圧を高くするために高温の活性化アニールを行った結果、表面にできるマクロステップの影響を低減でき、もって高い逆耐圧と、低いオン抵抗を両立することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。

（第１の実施形態）
本実施形態では、蓄積型ＳｉＣ−ＭＩＳＦＥＴ，特に，二重注入型ＳｉＣ−ＭＩＳＦＥＴに本発明を適用した例について説明する。本実施形態の二重注入型ＳｉＣ−ＭＩＳＦＥＴの構造は、背景技術において説明した図１（ａ），（ｂ）に示すＳｉＣ−ＭＩＳＦＥＴと共通の構成要素を備えている。したがって、重複を避けるために、本実施形態の二重注入型ＳｉＣ−ＭＩＳＦＥＴの各構成要素の説明は省略する。本実施形態のＳｉＣ−ＭＩＳＦＥＴは、構成要素のうち特にＭＩＳ界面付近の物理的な構造が従来のＳｉＣ−ＭＩＳＦＥＴとは異なっている。

本実施形態においては、ＳｉＣ基板１は、（ 0 0 0 1）面から＜ 1 1-2 0＞方向に８度オフした主面を有し、ドーピング濃度が１×１０¹⁸ｃｍ^-3以上であるｎ型不純物を含んでいる。第１のＳｉＣ層である高抵抗ＳｉＣ層２は、ドーピング濃度が１×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3程度のｎ型不純物を含んでいる。ウェル領域３は、ドーピング濃度が１×１０¹⁷ｃｍ^-3から１×１０¹⁸ｃｍ^-3の範囲内のｐ型不純物を含んでいる。ｐ⁺コンタクト領域４は、ドーピング濃度が１×１０¹⁸ｃｍ^-3以上のｐ型不純物を含んでいる。

チャネル層６は、低濃度のｎ型不純物が均一にドープされた層でもよいが、本実施形態においては、特願２０００−３５３７００号に開示されているように、アンドープ層６ａ（第１の半導体層）と、アンドープ層６ａよりも高濃度のｎ型キャリア不純物を含み、アンドープ層６ａよりも膜厚が薄いδドープ層６ｂ（第２の半導体層）とを交互に積層した多重δドープ構造を有している。このような構造を採用することにより、チャネル移動度をより向上させることができる。例えば、アンドープ層６ａの厚さは約４０ｎｍで、アンドープ層６ａには意図的なドーピングが行われていない。δドープ層６ｂの厚さは約１０ｎｍで、δドープ層６ｂには、濃度が５×１０¹⁷ｃｍ^-3から１×１０¹⁸ｃｍ^-3の高濃度のｎ型不純物がドープされている。チャネル層６中の最下層はアンドープ層６ａであり、その上にδドープ層６ｂとアンドープ層６ａとが交互に例えば３層ずつ積層されている。このような構造にすると、キャリアはδドープ層６ｂから供給されるが、不純物の少ないアンドープ層６ａを走行するので不純物散乱が少なく、高いチャネル移動度が得られる。多重δドープ構造におけるアンドープ層６ａとδドープ層６ｂとの積層周期は１以上であればよいが、あまり周期が多いとゲート酸化膜から伸びる空乏層が十分に伸びず、ノ−マリオフにしにくい。本実施形態においては、アンドープ層の厚みを４０ｎｍ、δドープ層の厚みを１０ｎｍにすると、チャネル層の厚さは１９０ｎｍである。チャネル層の厚さをあまり厚くすると、ウェル領域３から伸びる空乏層と、ゲート絶縁膜から伸びる空乏層が重ならずノ−マリオフにならないので、これらが重なるようアンドープ層、ドープ層の厚み、ドーピング濃度を設計するのが好ましい。

ｎ⁺ソース領域７は、ドーピング濃度が１×１０¹⁹ｃｍ^-3前後であるｎ型不純物を含んでいる。ソース電極１２は、ニッケルシリサイドからなり、ｐ⁺コンタクト領域４とｎ⁺ソース領域７の一部とにオ−ミック接触している。ドレイン電極１１は、ニッケルシリサイドからなり、ＳｉＣ基板１の裏面とオ−ミック接触している。

ゲート電極１３は、アルミニウム形成されている。チャネル層６の表面にはゲート絶縁膜９が形成されており、ゲート絶縁膜９上にはアルミニウムからなるゲート電極１３が形成されている。さらに、図示しないが、例えばシリコン酸化膜からなる層間絶縁膜が表面に堆積され、その表面上に例えば厚いアルミニウム膜からなる上部配線が形成され、それぞれの単位スクェアセルのソース電極１３は、単一の上部配線に共通に接続されている。

図２（ａ）〜（ｅ）及び図３（ａ）〜（ｅ）は、第１の実施形態のＳｉＣ−ＭＩＳＦＥＴの製造工程を示す断面図である。

まず、図２（ａ）に示す工程で、（ 0 0 0 1）面から＜ 1 1-2 0＞方向に８°のオフ角をもつ主面を有し、ｎ型ドーピング濃度が１×１０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度のＳｉＣ基板１を用意し、ＳｉＣ基板１の上に高抵抗ＳｉＣ層２をエピタキシャル成長させる。その際、例えば、原料ガスとしてシラン（ＳｉＨ₄）とプロパン（Ｃ₃Ｈ₈）を、キャリアガスとして水素（Ｈ₂）を、ド−パントガスとして窒素（Ｎ₂）ガスを用いた熱ＣＶＤにより、ＳｉＣ基板１よりも低ドーピング濃度の高抵抗ＳｉＣ層２をエピタキシャル成長させる。例えば６００Ｖ耐圧のＳｉＣ−ＭＩＳＦＥＴを製造するのであれば、高抵抗ＳｉＣ層２のドーピング濃度は１×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3で、厚さは１０μｍ以上が望ましい。

次に、図２（ｂ）に示す工程で、エピタキシャル成長させた高抵抗ＳｉＣ層２の表面領域にアルミニウムまたはボロンの選択的なイオン注入を行なって、ｐ型のウェル領域３を形成する。ウェル領域３の形成には、まず、ＣＶＤ法などにより、高抵抗ＳｉＣ層２の上に注入マスクとなる厚さ３μｍ程度のシリコン酸化膜を堆積し、フォトリソグラフィ−及びドライエッチングによって、ウェル領域３を形成する部分のみシリコン酸化膜に開口を設ける。そして、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってアルミニウムまたはボロンのイオン注入を行ない、イオン注入が終了すると、ふっ酸によってシリコン酸化膜を全面除去する。

ウェル領域３のドーピング濃度は、通常１×１０¹⁷ｃｍ^-3前後から１×１０¹⁸ｃｍ^-3であり、ウェル領域３の深さはピンチオフしないように１μｍ前後とする。また、ウェル領域３と後に形成される電極とのコンタクトをとるために、ウェル領域３の表面領域の一部にｐ⁺コンタクト領域４をアルミニウムまたはボロンをイオン注入することによって形成する。イオン注入の手順は、ウェル領域３を形成する際の手順と基本的には同じである。ｐ⁺コンタクト領域４の厚みは３００ｎｍ前後であり、ドーピング濃度は１×１０¹⁹ｃｍ^-3以上である。イオン注入の方法は、ウェル領域３の形成と同じである。

次に、図２（ｃ）に示す工程で、カ−ボン製のるつぼにＳｉＣ基板を配置し、アルゴンなどの不活性ガス中で１７５０℃前後で３０分程度の活性化アニールを行う。ただし、アニール温度は赤外線放射温度計でるつぼ表面の温度を計測して得られたデータである。このとき、高抵抗ＳｉＣ層２，ウェル領域３及びｐ⁺コンタクト領域４の露出している表面にはマクロステップが形成される。マクロステップの段差は５０ｎｍ程度である。そして、図１４に示すように、テラス領域とステップ領域では異なる結晶面が現れる。また、ｐ型不純物の活性化率は、ほぼ１００%である。活性化アニールの温度を１７００℃まで低下させるとマクロステップの段差は３０ｎｍ程度に小さくなるが、ｐ型不純物の活性化率は９０％に低下する。

次に、図２（ｄ）に示す工程で、熱ＣＶＤ法により、ウェル領域３および高抵抗ＳｉＣ層２の表面にチャネル層６となるｎ型ＳｉＣ層をエピタキシャル成長させる。チャネル層６のアンドープ層６ａをエピタキシャル成長させる際には、意図的なドーピングを行わず、δドープ層６ｂをエピタキシャル成長させる際には、in-situ ドープにより、１×１０¹⁷〜１×１０¹⁸ｃｍ^-3程度の不純物をドープする。

次に、図２（ｅ）に示す工程で、イオン注入により、ウェル領域３の表面領域の一部に窒素またはリンなどのｎ型不純物を導入してソース領域７を形成する。ソース領域７のドーピング濃度は１×１０¹⁹ｃｍ^-3程度であり、その深さは、例えば３００ｎｍ程度である。その際、注入マスクとなる厚さ１μｍ程度のシリコン酸化膜を基板上に堆積し、フォトリソグラフィ−及びドライエッチングによって、シリコン酸化膜のうちソース領域７を形成する部分を開口する。その後、注入欠陥を低減するために基板温度を５００℃以上の高温に保って窒素またはリンのイオン注入を行なう。イオン注入が終了した後には、注入マスクとして用いたシリコン酸化膜をふっ酸によって除去し、アルゴンなどの不活性雰囲気中で１７５０℃程度で３０分程度の活性化アニールを施す。

次に、図３（ａ）に示す工程で、ＣＦ₄とＯ₂とを用いたＲＩＥにより、チャネル層６を貫通して、ｐ＋コンタクト領域４に到達するコンタクトホ−ル８を形成する。

次に、図３（ｂ）に示す工程で、熱酸化により、基板上に露出しているＳｉＣを酸化して、シリコン酸化膜からなるゲート絶縁膜９を形成する。ＳｉＣの熱酸化の際には、例えば石英管内に基板を保持し、乾燥した酸素を流量２．５（ｌ／ｍｉｎ）で石英管に導入し、基板温度を１１８０℃に保って３時間の間熱酸化を行なうことにより、厚さ約６０ｎｍの熱酸化膜を形成する。このとき、図１４に示すように、ステップ領域では、ゲート絶縁膜９の厚みは、テラス領域における厚みの半分程度になる。

次に、図３（ｃ）に示す工程で、酸素と窒素との化合物からなるガスとして、例えば一酸化窒素ガスの雰囲気中で、基板温度を例えば１１００℃にして、１時間の間アニールを行なう。この工程については、後に詳しく説明する。

次に、図３（ｄ）に示す工程で、ＳｉＣ基板１の裏面上に厚さ１００ｎｍ程度のニッケル膜を蒸着して、ドレイン電極１１を形成する。さらに、フォトリソグラフィ−とフッ酸エッチングによって、基板の主面上のゲート絶縁膜９のうちソース電極形成領域に位置する部分を除去し、リフトオフ法を用いて、ｐ⁺コンタクト領域４及びソース領域７に跨って厚さ１００ｎｍのニッケル膜からなるソース電極１２を形成する。ソース電極１２及びドレイン電極１１とＳｉＣ層との間のオ−ミック接触特性を得るために、窒素などの不活性ガス雰囲気中で９５０℃程度で２分間程度の熱処理を行なう。この熱処理により、ニッケルはＳｉＣと反応して、一部または全部がニッケルシリサイドとなる。

次に、図３（ｅ）に示す工程で、基板上に、厚さ１５０ｎｍ程度のアルミニウム膜を堆積した後、汎用のフォトリソグラフィ−と燐酸系のウェットエッチングによって、アルミニウム膜をパターニングし、ゲート電極１３を形成する。

この後、図示しないが、プラズマＣＶＤ等により、基板上に層間絶縁膜として厚さ１μｍ程度のシリコン酸化膜を堆積し、ドライエッチングにより、シリコン酸化膜にソース電極１２およびゲート電極１３に達するヴィアホ−ルを開口した後、基板上に厚さ２μｍ程度のアルミニウム膜を堆積して、上部配線を形成することにより、二重注入型ＳｉＣ−ＭＩＳＦＥＴを形成する。

ここで、図３（ｃ）に示す工程における処理内容について、以下に説明する。図４（ａ），（ｂ）は、ゲート絶縁膜をＶ族元素含有ガスに暴露する工程を示す断面図である。

まず、図４（ａ）に示す工程で、基板を、チャンバ内に設置して、酸化性雰囲気下で基板を加熱することにより、基板上に、酸化膜であるゲート絶縁膜９を形成する。この場合、酸化温度は１０００℃以上であり、好ましくは１０５０℃〜１３００℃である。酸化性雰囲気を生じさせるためには、チャンバ内に、酸素，水蒸気のうち少なくともいずれか１つを含むガスを流せばよい。その後、不活性ガス（Ａｒ，Ｎ₂，Ｈｅ，Ｎｅ等）雰囲気中で、１０００℃以上の温度（例えば、１０００℃〜１１５０℃）でアニールする。このアニール処理によって、ゲート絶縁膜９が前もって緻密化される。

次に、図４（ｂ）に示す工程で、基板を、除害装置（図示せず）、及び減圧装置である真空ポンプが付設されたチャンバ内に移動させて、チャンバ内を真空ポンプによって約３００Torr（４．０×１０⁴Ｐａ）に減圧しつつ、チャンバ内に流量５００（ｍｌ／min）のＮＯガス（又は、リン（Ｐ）などの窒素以外のＶ族元素含有ガス）を流し、チャンバ内を窒素（Ｎ）（又は窒素以外のＶ族元素）が酸化膜中に拡散するのに十分に高い温度（約１１００℃）に加熱する。このとき、減圧下で、酸化膜を窒素などのＶ族元素を含むガスに暴露することにより、酸化膜内に窒素などのＶ族元素が拡散し、比誘電率の大きい，より緻密なＶ族元素を含有したゲート絶縁膜９が形成される。暴露は、緻密なゲート絶縁膜９を形成するのに充分な、そして、ゲート絶縁膜９の特性が向上するのに充分な時間（例えば１時間）の間行なう。

図５は、第１の実施形態の製造方法によって形成されたゲート絶縁膜９の厚さ方向における窒素濃度をＳＩＭＳにより実測した窒素濃度プロファイルを示すデータである。同図に示されるように、ＮＯガスへの暴露処理によって、ゲート絶縁膜９中には窒素が拡散しており、特に、ゲート絶縁膜９のうち下地のチャネル層６（ＳｉＣ層）に近い領域において窒素濃度が６×１０²⁰atoms／cm³という、鋭いピーク部が現れている。そして、ピーク部の厚さ方向の寸法は、約１０ｎｍである。そして、ゲート絶縁膜９全体の比誘電率は約３．３である。

このように、ゲート絶縁膜９に窒素，リン（Ｐ）などのＶ族元素を導入することにより、高い比誘電率を実現することができる。したがって、本実施形態のＳｉＣ−ＭＩＳＦＥＴでは、ゲートバイアスを下地層に効率よく作用させることができ、高い電流駆動力を実現することができる。

図６は、第１の実施形態の方法により形成したゲート絶縁膜９を容量絶縁膜として備えたＭＩＳキャパシタのＣＶ測定の結果を示す図である。同図の横軸は電極間の電圧を表し、同図の縦軸は容量を表している。このサンプルは、ゲート絶縁膜９の上にキャパシタの上部電極を形成する際に、９５０℃以上の熱処理を経ている。同図におけるQuasi-static ＣＶ曲線と、高周波（１ＭＨｚ）で測定したＣＶ曲線とを比較すると、両者の差がわずかであることから界面準位密度が減少していることがわかる。

図７は、図６に示すデータに基づいて、High-Low法で計算した界面準位密度を示す図である。同図に示すように、キャリア（電子）のトラップとして作用する界面準位はコンダクションバンド端付近（Ｅ−Ｅｖ＝３．１５ｅＶ）の界面準位であるが、本実施形態においては、１×１０¹²ｃｍ^-2・ｅＶ^-1以下の界面状態密度が得られている。また、ゲート絶縁膜９全体における窒素の平均濃度は、８．３×１０¹⁹ｃｍ^-3である。なお、ホールトラップとして機能する界面準位（バレンスバンド端付近の界面準位）の密度も同様である。

このように、ゲート絶縁膜９とチャネル層６との間の界面付近の領域における界面準位密度を低減することができることがわかる。

したがって、ＳｉＣ−ＭＩＳＦＥＴを形成した場合にも、キャリアトラップとなる界面準位密度の低減により、さらにキャリア移動度の向上を図ることができ、電流駆動力の向上を図ることができる。特に、ゲート絶縁膜９の下部における窒素濃度の最大値が、１×１０²⁰ｃｍ^-3以上で、１×１０²²ｃｍ^-3以下であることにより、比誘電率の向上作用と、界面準位密度の低減作用とが顕著に得られる。加えて、本実施形態の二重注入型ＳｉＣ−ＭＩＳＦＥＴにより、以下のような格別の効果が得られる。

図８（ａ），（ｂ）は、それぞれ順に、従来の二重注入型ＳｉＣ−ＭＩＳＦＥＴ及び本実施形態の製造方法によって試作した二重注入型ＳｉＣ−ＭＩＳＦＥＴのＩｄ−Ｖｄ特性を示す図である。図８（ａ）に示す特性は、ゲート絶縁膜の形成後に酸素と窒素の化合物からなるガスに基板を暴露しなかったときの特性である。図８（ｂ）に示されているように、本実施形態のＳｉＣ−ＭＩＳＦＥＴにより、ドレイン電流を従来のＳｉＣ−ＭＩＳＦＥＴの２倍程度まで向上することができる。

図１３（ｂ）は、本実施形態における二重注入型ＳｉＣ−ＭＩＳＦＥＴと同時に同一基板上に作りこんだ，２種類の横型ＳｉＣ−ＭＩＳＦＥＴのサンプルＡ’，Ｂ’のＩｄ−Ｖｇ特性を示す図である。図１２（ａ），（ｂ）に示すように、サンプルＡ’はマクロステップに垂直な方向にチャネル方向を持つ横型ＳｉＣ−ＭＩＳＦＥＴであり、サンプルＢ’はマクロステップに平行な方向にチャネル方向を持つ横型ＳｉＣ−ＭＩＳＦＥＴである 図１３（ｂ）から、サンプルＡ’，サンプルＢ’のしきい値電圧を求めると、
サンプルＡ’ Ｖth＝５．４（Ｖ）
サンプルＢ’ Ｖth＝５．０（Ｖ）
となり、サンプルＡ’とサンプルＢ’との閾値電圧の差は１Ｖ以下であった。このことから、本実施形態の二重注入型ＳｉＣ−ＭＩＳＦＥＴのドレイン電流が従来の二重注入型ＳｉＣ−ＭＩＳＦＥＴの２倍になったのは、図１（ａ）に示す二重注入ＳｉＣ−ＭＩＳＦＥＴのチャネルのうちマクロステップを横切る方向に電流が流れるチャネル部ＣhAと、マクロステップに平行な方向に電流が流れるチャネル部ＣhBとの閾値電圧に差がなくなり、すべてのチャネル部にほぼ均等に電流が流れるようになったためと考えられる。

また、本実施形態のＳｉＣ−ＭＩＳＦＥＴの逆耐圧を測定したところ、ＮＯガスによる活性化アニールの温度と相関が見れた。同一基板上の４つのＳｉＣ−ＭＩＳＦＥＴの逆耐圧を測定した平均値と、ベース領域のＡｌの活性化率の平均値と、ＡＦＭ測定におけるステップ段差の結果を、下記に示す。

（１）活性化アニールの温度が１７００℃のとき
逆耐圧平均値 ４９９（Ｖ）
Ａｌ活性化率 ９０％
ステップ段差 ３０ｎｍ前後
（２）活性化アニールの温度が１７５０℃のとき
逆耐圧平均値 ６００（Ｖ）
Ａｌ活性化率 １００％
ステップ段差 ５０ｎｍ前後
このように、活性化アニールの温度が１７５０℃の試料は、１７００℃の試料に比べた逆耐圧が高かった。また、基板表面上のマクロステップの段差は１７５０℃では５０ｎｍ前後であり、１７００℃では３０ｎｍ前後であった。したがって、表面の段差は大きくなるが、より高温の活性化アニールを行うほうが、優れた電気特性のＳｉＣ−ＭＩＳＦＥＴが得られることになる。

−ＭＩＳＦＥＴの閾値電圧について−
一般に、反転型ＭＩＳＦＥＴの閾値電圧Ｖthは、下記式（１）
Ｖth＝２φf＋ＶFB＋√｛２Ｋε0ｑＮａ（２φｆ）｝／Cox ・・・（１）
によって表される。ここで、φｆは真性フェルミ準位とフェルミ準位との差であり、VFBはフラットバンド電圧と呼ばれるもの、Ｋは基板の比誘電率、ε０は真空の誘電率、Ｎａは基板の不純物濃度、Ｃｏｘは酸化膜容量である。さらにＶＦＢは下記式（２）によってあらわされる。

ＶFB＝φms−（Ｑｓ＋Ｑｆｃ＋Ｑｉ＋Ｑｓｓ）／Ｃｏｘ ・・・（２）
ここで、φmsはゲート電極とチャネル層の仕事関数差、Ｑｓはゲート絶縁膜中の空間電荷、Ｑfcはゲート絶縁膜とチャネル層の界面固定電荷、Ｑｉはゲート絶縁膜中の可動イオン、Ｑssはゲート絶縁膜とチャネル層の界面準位にトラップされる電荷であり、Ｃoxはゲート容量である。

すなわち、ゲート絶縁膜中の電荷あるいはゲート絶縁膜と半導体との界面の欠陥にトラップされる電荷があると、反転型ＭＩＳＦＥＴの閾値電圧Ｖthは、これによってシフトする。電荷の量が異なれば、閾値電圧のシフトも異なる。この閾値のシフトは蓄積型ＭＩＳＦＥＴでも同様におこる。

ＳｉＣ−ＭｉＳＦＥＴの場合、界面準位にトラップされる電荷Ｑssが非常に大きいが、この大きさは基板表面の結晶面によって異なる。そして、図１４に示すテラス領域とステップ領域とでは、結晶面が異なるので、界面準位にトラップされる電荷Ｑssの大きさが異なり、さらにゲート絶縁膜の厚さ（ｔＴとｔＳ）が異なるので、ゲート容量Ｃoxも異なる。これらの相違が、テラス領域での閾値電圧Ｖthtと、ステップ領域での閾値電圧Ｖthsとが異なる原因となっていた。また、このようなテラス領域での閾値電圧Ｖthtとステップ領域での閾値電圧Ｖthsとの相違により、上述のように、マイクロステップを横切る方向に電流が流れるチャネル層を有する横型ＳｉＣ−ＭＩＳＦＥＴと、マイクロステップに平行な方向に電流が流れるチャネル層を有する横型ＳｉＣ−ＭＩＳＦＥＴとで閾値電圧が互いに異なっていると考えられる。

ところが、本実施形態の二重注入型ＳｉＣ−ＭＩＳＦＥＴでは、酸素と窒素（Ｖ族元素）とを含むガス雰囲気中でアニールすることによって、ゲート絶縁膜とチャネル層の界面欠陥を窒素でパッシベ−トし、さらにはゲート絶縁膜中あるいは、ゲート絶縁膜と半導体界面に残留するＳｉＣのカ−ボンを酸素あるいは窒素と結合させて炭化酸素や炭化窒素の形で除去できるので、界面準位密度，つまりトラップ密度を低減することができる。したがって、結晶面の相違によるゲート絶縁膜の厚さが異なり、すなわちゲート容量Ｃoxが異なっていても、式（２）中のＱｓ＋Ｑfc＋Ｑｉ＋Ｑssをそれぞれの結晶面において十分小さくすることができれば、テラス領域における閾値電圧Ｖthと、ステップ領域における閾値電圧Ｖthとの差を十分小さく、例えば１Ｖ以下にすることができる。このため、マクロステップを横切る方向に電流が流れるチャネル部ＣhAと、マクロステップに平行な方向に電流が流れるチャネル部ＣhBとの閾値電圧の差が１Ｖ以下になり、よって、電流駆動能力の向上を図ることができる。

−図３（ｃ）に示す工程における好ましい条件−
図３（ｃ）に示す工程において使用される窒素を含むガスとしては、例えば、ＮＯガス，Ｎ₂Ｏガス，ＮＯ₂ガス，ＮＨ₃ガスなどがあり、特に、ＮＯガス又はＮ₂Ｏガスを用いることによる効果が大きい。つまり、窒素を含むガスとして現実に最適なガスは、ＮＯガス，Ｎ₂Ｏガスであり、これらは酸素を含むガスでもある。その場合には、下地のＳｉＣ層の酸化を抑制する観点から、以下のような条件が好ましい。

図３（ｃ）に示す工程におけるＳｉＣ層の熱酸化の際、又は、酸化物の蒸着の際には、通常、単結晶ＳｉＣ基板もしくはエピレイヤー（epilayer）（エピタキシャル成長されたＳｉＣ層）が、その珪素面（silicon face）と炭素面（carbon face）に沿って、あるいはこれらの面に垂直なＡ軸（例えば［ 1 1 -2 0］方向，または［ 1-1 0 0］方向）の1つに沿って供給される。炭素原子（Ｃ）は珪素原子（Ｓｉ）より幾らか容易に酸化され（従って、他の全てのファクターが実質的に等しければ酸化がより速い）、炭素面上の酸化は９００℃〜１３００℃の温度で進行し、珪素面上の酸化は約１０００℃〜１４００℃の温度で進行する。

したがって、図３（ｃ）に示す工程で、窒素を含むガスとして酸素をも含むガスを用いる場合にも、炭素面上の酸化は、９００℃〜１３００℃の温度で進行し、珪素面上の酸化は、１０００℃〜１４００℃の温度で進行することになる。窒素以外のＶ族元素を含むガスを用いた場合も同様である。

以上のように、酸素を含む雰囲気下では、一般に、９００℃以上の温度でＳｉＣの熱酸化が生じることが観測されている。ところが、９００℃以上の高温下であっても、減圧下では、炭素面上及び珪素面上において、共に酸化が抑制される。特に、５００Torr（６．６７×１０⁴Ｐａ）以下の減圧下では、実質的に酸化が生じないことが確認されている。従って、本実施形態におけるＮＯガスのように、窒素と酸素の両方を含むガスでもあるガスを用いて酸化膜１１を処理する場合には、減圧下、特に６．６７×１０⁴Ｐａ以下の圧力下で行なうことが好ましい。ただし、あまりに低い減圧雰囲気下においては、酸化膜１１内への窒素の拡散が抑制されるので、１Torr（１．３３×１０²Ｐａ）以上の圧力下で行なうことが好ましい。よって、図３（ｃ）に示す，酸化膜を窒素を含むガスに暴露する処理は、１．３３×１０²Ｐａ以上（より好ましくは、２０Torr（２．６６×１０³Ｐａ以上）で、６．６７×１０⁴Ｐａ以下の圧力下で行なうことが好ましい。

また、図３（ｃ）に示す工程において、１０００℃以下、あるいは、１２００℃の温度で窒素を含むガスへの暴露処理を行なうと、後述するキャリアトラップ密度の低減効果が小さいことがわかっている。また、図３（ｃ）に示す工程において、１１００℃以上の温度で窒素を含むガスへの暴露処理を行なうと、窒素が酸化膜１１内に速やかに拡散することがわかっている。ただし、酸素の酸化膜１１内への拡散を抑制するためには、１１５０℃以下の温度であることが好ましい。したがって、図３（ｃ）に示す工程における好ましい温度範囲は、１０００℃〜１２００℃であり、より好ましくは、１１００℃〜１１５０℃である。窒素以外のＶ族元素，例えばリン（Ｐ）を用いる場合も同様である。

さらに、一般的には、１３００℃以下において、酸化膜の表面荒れが起こりにくくなる。

なお、本実施の形態では、ＭＩＳＦＥＴのスクウェアセルの１辺をマクロステップにほぼ平行になるように配置しているが、本発明の効果により、チャネルの方向によるＭＩＳＦＥＴの特性の相違がなくなるので、スクウェアセルをマクロステップに対して斜めに配置してもよい。

（第２の実施形態）
本実施形態では、本発明を横型ＳｉＣ−ＭＩＳＦＥＴ（蓄積型ＳｉＣ−ＭＩＳＦＥＴ）に適用した例について説明する。図９（ａ）〜（ｅ）及び図１０（ａ）〜（ｄ）は、本実施形態の横型ＳｉＣ−ＭＩＳＦＥＴの製造工程を示す断面図である。本実施形態における横型ＳｉＣ−ＭＩＳＦＥＴの平面形状は図１２（ａ），（ｂ）に示すサンプルＡ’，Ｂ’と基本的には同じであり、断面形状は図１０（ｅ）に示す通りである。

まず、図９（ａ）に示す工程で、（ 0 0 0 1）面から＜ １１-2 0＞方向に８°のオフ角をもつ主面を有し、ｎ型ドーピング濃度が１×１０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度のＳｉＣ基板３１を用意し、ＳｉＣ基板３１の上に、例えば厚さ３μｍの高抵抗ＳｉＣ層３２をエピタキシャル成長させる。その際、例えば、原料ガスとしてシラン（ＳｉＨ₄）とプロパン（Ｃ₃Ｈ₈）を、キャリアガスとして水素（Ｈ₂）を、ド−パントガスとして窒素（Ｎ₂）ガスを用いた熱ＣＶＤにより、ＳｉＣ基板３１よりも低ドーピング濃度の高抵抗ＳｉＣ層３２をエピタキシャル成長させる。高抵抗ＳｉＣ層３２のドーピング濃度は１×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3である。

次に、図９（ｂ）に示す工程で、エピタキシャル成長させた高抵抗ＳｉＣ層２の表面領域にアルミニウムまたはホウ素を選択的にイオン注入して、ｐ型のウェル領域３３を形成する。ウェル領域３３の形成方法は、第１の実施形態におけるｐ型のウェル領域３の形成方法とほぼ同じである。

次に、図９（ｃ）に示す工程で、カ−ボン製のるつぼにＳｉＣ基板を配置し、アルゴンなどの不活性ガス中で１７５０℃前後で３０分程度の活性化アニールを行う。このとき、高抵抗ＳｉＣ層３２及びウェル領域３３の露出している表面にはマクロステップが形成される。マクロステップの段差は５０ｎｍ程度である。そして、図１４に示すように、テラス領域とステップ領域では異なる結晶面が現れる。

次に、図９（ｄ）に示す工程で、熱ＣＶＤ法により、ウェル領域３３および高抵抗ＳｉＣ層３２の表面にチャネル層３６となるｎ型ＳｉＣ層をエピタキシャル成長させる。チャネル層３６が、アンドープ層と、ｎ型キャリア不純物を含みアンドープ層よりも薄いδドープ層とを交互に積層してなる多重δドープ構造を有している点は、第１の実施形態と同様である。例えばアンドープ層は、厚さ４０ｎｍであり意図的なドーピングは行われず、δドープ層は、厚み１０ｎｍで高濃度のｎ型キャリア不純物がドープされている。ベース層３３の上にアンドープ層を堆積した後、δドープ層とアンドープ層を交互に例えば３層積層する。アンドープ層をエピタキシャル成長させる際には、意図的なドーピングを行わず、δドープ層をエピタキシャル成長させる際には、in-situ ドープにより、１×１０¹⁷〜１×１０¹⁸ｃｍ^-3程度の不純物をドープする。このような構造にすると、キャリアはδドープ層から供給されるが、不純物の少ないアンドープ層を走行するので不純物散乱が少なく、高いチャネル移動度を実現できる。

次に、図９（ｅ）に示す工程で、イオン注入により、ウェル領域３３の表面領域の一部に窒素またはリンなどのｎ型不純物を導入してソース・ドレイン領域３７を形成する。ソース・ドレイン領域３７のドーピング濃度は１×１０¹⁹ｃｍ^-3以上である。その際、第１の実施形態におけるソース領域７の形成の際と同様に、注入マスクとなる厚さ１μｍ程度のシリコン酸化膜を用い、注入欠陥を低減するために基板温度を５００℃以上の高温に保って窒素またはリンのイオン注入を行なう。イオン注入が終了した後には、注入マスクとして用いたシリコン酸化膜をふっ酸によって除去し、アルゴンなどの不活性雰囲気中で１７５０℃程度で３０分程度の活性化アニールを施す。

次に、図１０（ａ）に示す工程で、熱酸化により、基板上に露出しているＳｉＣを酸化して、シリコン酸化膜からなるゲート絶縁膜３９を形成する。ＳｉＣの熱酸化の際には、例えば石英管内に基板を保持し、乾燥した酸素を流量２．５（ｌ／ｍｉｎ）で石英管に導入し、基板温度を１１８０℃に保って３時間の間熱酸化を行なうことにより、厚さ約６０ｎｍの熱酸化膜を形成する。このとき、図１４に示すように、ステップ領域では、ゲート絶縁膜９の厚みは、テラス領域における厚みの半分程度になる。

次に、図１０（ｂ）に示す工程で、酸素と窒素との化合物からなるガスとして、例えば一酸化窒素ガスの雰囲気中で、基板温度を例えば１１００℃にして、１時間の間アニールを行なう。この工程については、第１の実施形態において、図４（ａ），（ｂ）を参照しながら説明した通りである。

次に、図１０（ｃ）に示す工程で、フォトリソグラフィ−とフッ酸エッチングによって、基板の主面上のゲート絶縁膜３９のうちソース・ドレイン電極形成領域に位置する部分を除去し、リフトオフ法を用いて、ソース・ドレイン領域３７上に厚さ１００ｎｍのニッケル膜からなるソース・ドレイン電極４２を形成する。また、図には表れていない断面において、ウェル領域３３にオーミック接触する電極を形成する。その後、ソース・ドレイン電極４２などとＳｉＣ層との間のオ−ミック接触特性を得るために、窒素などの不活性ガス雰囲気中で９５０℃程度で２分間程度の熱処理を行なう。

次に、図１０（ｄ）に示す工程で、基板上に、厚さ１５０ｎｍ程度のアルミニウム膜を堆積した後、汎用のフォトリソグラフィ−と燐酸系のウェットエッチングによって、アルミニウム膜をパターニングし、ゲート電極４３を形成する。

この後、図示しないが、プラズマＣＶＤ等により、基板上に層間絶縁膜として厚さ１μｍ程度のシリコン酸化膜を堆積し、ドライエッチングにより、シリコン酸化膜にソース・ドレイン電極およびゲート電極に達するヴィアホ−ルを開口した後、基板上に厚さ２μｍ程度のアルミニウム膜を堆積して、上部配線を形成することにより、横型ＳｉＣ−ＭＩＳＦＥＴを形成する。

本実施形態の製造方法によると、図１２（ａ）に示されるようなマクロステップを横切る方向に電流が流れる横型ＳｉＣ−ＭＩＳＦＥＴ（サンプルＡ’と基本的に同じ）、又はマクロステップに平行な方向に電流が流れる横型ＳｉＣ−ＭＩＳＦＥＴ（サンプルＢ’と基本的に同じ）、あるいは両者が共に得られる。

その場合にも、第１の実施形態において作成したサンプルＡ’，Ｂ’と同様に、マクロステップを横切る方向に電流が流れる横型ＳｉＣ−ＭＩＳＦＥＴと、マクロステップに平行な方向に電流が流れる横型ＳｉＣ−ＭＩＳＦＥＴとでは、ほぼ同じ閾値電圧が得られることになる。言い換えると、本実施形態の横型ＳｉＣ−ＭＩＳＦＥＴでは、マクロステップの方向に対するゲート電極４３の傾きを考慮する必要がなくなり（すなわち、ＭＩＳＦＥＴをＳｉＣ基板のいかなる方向にも配置できるので）、たとえば、ＳｉＣ基板３１中の欠陥（マイクロパイプなど）のある部分を避けてＳｉＣ−ＭＩＳＦＥＴを形成する際の歩留まりが向上する。

なお、上記第１，第２の実施形態では、Ｖ族元素を含むガスとして、酸素と窒素の化合物のガスである一酸化窒素（ＮＯ）を用いたが、これに代えて亜酸化窒素（Ｎ₂Ｏ）ガス，ＮＯ₂ガス，ＮＯ₃ガス，リンを含むガスなどを用いても、同様な効果が得られる。

第１，第２のの実施形態では、ＳｉＣ層上の酸化膜であるゲート絶縁膜を熱酸化法によって形成したが、ゲート絶縁膜９を必ずしも熱酸化法によって形成する必要はない。他の方法［例えば、シランガス（ＳｉＨ₄）と酸素（Ｏ₂）を用いた低圧化学蒸着法（ＬＰＣＶＤ），プラズマ蒸着法による酸化膜の形成や、ＣＶＤ法，蒸着法，熱酸化法のあらゆる組み合わせ］を用いて、ＳｉＣ層上に酸化膜を堆積させることもできる。あるいは、きわめて薄い熱酸化膜を形成した後に、ＣＶＤ法などによって酸化シリコン膜を堆積してもよい。このようにすることによって、テラス領域とステップ領域でのゲート絶縁膜の膜厚の差を小さくできることができ、特性をさらに均一にできる。

上記第１，第２の実施形態では、ウェル領域を形成するためのイオン注入を行なっているが、ウェル領域はin-situ ドープを利用して形成することも可能である。

上記第１，第２の実施形態では、蓄積型ＳｉＣ−ＭＩＳＦＥＴ構造のＳｉＣ−ＭＩＳＦＥＴに本発明を適用した例について説明したが、本発明は反転型ＳｉＣ−ＭＩＳＦＥＴ構造を有するＳｉＣ−ＭＩＳＦＥＴに適用してもよい。また、本発明は二重注入型ＳｉＣ−ＭＩＳＦＥＴに限られるものではない。

（第３の実施形態）
本実施形態においては、ＳｉＣ−ＭＩＳＦＥＴの構造は、第１，第２の実施形態と基本的に同じでよいので、説明を省略し、製造工程のみについて説明する。

本実施形態においては、図３（ａ），図９（ｅ）に示す工程の後、ＳｉＣ層の表面上に第１のゲート絶縁膜を形成する。このとき、第１のゲート絶縁膜の厚さは、２０ｎｍ未満，例えば８ｎｍ程度であることが好ましい。その後、不活性ガス（Ａｒ，Ｎ₂，Ｈｅ，Ｎｅ等）雰囲気中で、１０００℃以上の温度（例えば、１０００℃〜１１５０℃）でアニールする。このアニール処理によって、第１のゲート絶縁膜が前もって緻密化される。

次に、ＮＯガス，Ｎ₂Ｏガス，ＮＯ₃ガス，ＮＯ₂ガスなどの窒素を含むガス、又はリン（Ｐ）を含むガスに、例えば１１００℃，チャンバ内圧力が３００Torr（約４００Ｐａ）の条件で、２時間の間アニールを行なう。

次に、約３００℃の温度での電子サイクロトロン共鳴プラズマＣＶＤ法（ＥＣＲ−ｐＣＶＤ）により、第１のゲート絶縁膜の上に、厚さが例えば７５ｎｍ程度の第２のゲート絶縁膜を形成する。

その後、９００℃以上１１００℃以下の温度で（例えば１０００℃）、不活性ガス雰囲気（例えばＡｒ雰囲気）中で、１時間程度のアニールを行なう。

図１１は、第３の実施形態の方法により形成したゲート絶縁膜を容量絶縁膜として備えたＭＩＳキャパシタのＣＶ測定の結果を示す図である。同図の横軸は電極間の電圧を表し、同図の縦軸は容量を表している。同図における実験曲線と、理論曲線とを比較すると、両者の差がわずかであることから界面準位密度が減少していることがわかる。

したがって、第３の実施形態の方法によっても、第１，第２のゲート絶縁膜からなるゲート絶縁膜によって、界面準位密度の低減により、第１の実施形態と同様の効果を発揮することができる。

また、本実施形態の製造方法によると、６０ｎｍを越える厚さのゲート絶縁膜を形成する場合にも、高品質のＳｉＣ−ＭＩＳＦＥＴが容易に得られ、より高いゲート耐圧を実現できる。

本発明のＳｉＣ−ＭＩＳＦＥＴは、電力機器や高周波信号を扱う装置における大電力の信号を切り換えたり、増幅するためのパワーデバイスとして用いることができる。

（ａ），（ｂ）は、本発明者達が提案した蓄積型ＳｉＣ−ＭＩＳＦＥＴの，特に二重注入型ＳｉＣ−ＭＩＳＦＥＴの平面図及びI−I線における断面図である。 （ａ）〜（ｅ）は、第１の実施形態のＳｉＣ−ＭＩＳＦＥＴの製造工程のうち前半部分を示す断面図である。 （ａ）〜（ｅ）は、第１の実施形態のＳｉＣ−ＭＩＳＦＥＴの製造工程のうち後半部分を示す断面図である。 （ａ），（ｂ）は、ゲート絶縁膜をＶ族元素含有ガスに暴露する工程を示す断面図である。 第１の実施形態の製造方法によって形成されたゲート絶縁膜の厚さ方向における窒素濃度をＳＩＭＳにより実測した窒素濃度プロファイルを示すデータである。 第１の実施形態の方法により形成したゲート絶縁膜９を容量絶縁膜として備えたＭＩＳキャパシタのＣＶ測定の結果を示す図である。 図６に示すデータに基づいて、High-Low法で計算した界面準位密度を示す図である。 （ａ），（ｂ）は、それぞれ順に、従来の二重注入型ＳｉＣ−ＭＩＳＦＥＴ及び本実施形態の製造方法によって試作した二重注入型ＳｉＣ−ＭＩＳＦＥＴのＩｄ−Ｖｄ特性を示す図である。 （ａ）〜（ｅ）は、第２の実施形態のＳｉＣ−ＭＩＳＦＥＴの製造工程のうち前半部分を示す断面図である。 （ａ）〜（ｄ）は、第２の実施形態のＳｉＣ−ＭＩＳＦＥＴの製造工程のうち後半部分を示す断面図である。 第３の実施形態の方法により形成したゲート絶縁膜を容量絶縁膜として備えたＭＩＳキャパシタのＣＶ測定の結果を示す図である。 （ａ），（ｂ）は、それぞれ順に、発明者達が上記不具合の原因を究明するために作成した２種類のＳｉＣ−ＭＩＳＦＥＴのサンプルＡ，Ｂの平面図である。 （ａ），（ｂ）は、それぞれ順に、２種類の横型ＳｉＣ−ＭＩＳＦＥＴのサンプルＡ，Ｂ及びＡ’，Ｂ’の各Ｉｄ−Ｖｇ特性を示す図である。 サンプルＡの縦断面をＴＥＭにより観察した状態を模擬的に示す図である。

符号の説明

１，３１ ＳｉＣ基板
２，３２ 高抵抗ＳｉＣ層
３，３３ ウェル領域
４ ｐ＋コンタクト領域
６，３６ チャネル層
６ａ アンドープ層
６ｂ δドープ層
７ ソース領域
８ コンタクトホール
９，３９ ゲート絶縁膜
１１，４１ ドレイン電極
１２，４２ ソース電極
１３，４３ ゲート電極
３７ ソース・ドレイン電極

Claims (25)

1. （ 0 0 0 1）面から１０°以下のある角度だけ傾いた主面を有するＳｉＣ層と、
   上記ＳｉＣ層の上に形成され、少なくとも下部にＶ族元素を含む領域を有する酸化膜からなるゲート絶縁膜と、
   上記ゲート絶縁膜の上に形成されたゲート電極と、
   上記ＳｉＣ層のうち上記ゲート電極の側方に位置する領域に設けられ、第１導電型不純物を含む少なくとも１つの不純物拡散層と
   を備えているＳｉＣ−ＭＩＳＦＥＴ。
2. 請求項１記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
   上記Ｖ族元素は窒素である，ＳｉＣ−ＭＩＳＦＥＴ。
3. 請求項１又は２記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
   上記不純物拡散層は、第２導電型不純物を含むウェル領域と、上記ウェル領域によって囲まれたソース領域とを有しており、
   上記ＳｉＣ基板はドレイン領域として機能する，ＳｉＣ−ＭＩＳＦＥＴ。
4. 請求項３記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
   上記ＳｉＣ層は、表面が（ 0 0 0 1）面であるステップ領域と、表面が（ 0 0 0 1）面以外の結晶面であるテラス領域とによって形成されるマクロステップを有しており、
   上記ソース領域から上記ＳｉＣ層の上記ゲート電極直下の領域に向かう方向には、上記マクロステップを横切る方向と上記マクロステップに実質的に平行な方向とが混在している，ＳｉＣ−ＭＩＳＦＥＴ。
5. 請求項１又は２記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
   上記不純物拡散層は、第２導電型不純物を含むウェル領域又はベース領域と、上記ウェル領域又はベース領域によって囲まれ、上記ゲート電極を挟むソース領域及びドレイン領域とを有している，ＳｉＣ−ＭＩＳＦＥＴ。
6. 請求項５記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
   上記ＳｉＣ層は、表面が（ 0 0 0 1）面であるステップ領域と、表面が（ 0 0 0 1）面以外の結晶面であるテラス領域とによって形成されるマクロステップを有しており、
   上記ソース領域から上記ドレイン領域に向かう方向には、上記マクロステップを横切る方向
   と上記マクロステップに実質的に平行な方向とが混在している，ＳｉＣ−ＭＩＳＦＥＴ。
7. 請求項１〜６のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
   上記ゲート絶縁膜の下部におけるＶ族元素濃度の高い領域の厚さ方向の寸法が１５ｎｍ以下である，ＳｉＣ−ＭＩＳＦＥＴ。
8. 請求項１〜７のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
   上記Ｖ族元素は窒素であり、
   上記ゲート絶縁膜の下部における窒素濃度の最大値が、１×１０²⁰ｃｍ^-3以上で、１×１０²²ｃｍ^-3以下である，ＳｉＣ−ＭＩＳＦＥＴ。
9. 請求項１〜８のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
   上記Ｖ族元素は窒素であり、
   上記ゲート絶縁膜全体における窒素の平均濃度が１０²⁰cm^-3以下である，ＳｉＣ−ＭＩＳＦＥＴ。
10. 請求項１〜９のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記ゲート絶縁膜の上記ＳｉＣ層との境界付近の領域における界面準位の密度は、バンド端付近で１×１０¹²ｃｍ^-3／ｅＶ以下である，ＳｉＣ−ＭＩＳＦＥＴ。
11. （ 0 0 0 1）面から１０°以下のある角度だけ傾いた主面を有するＳｉＣ層の一部に少なくとも第１導電型不純物のイオン注入を行なって、不純物拡散領域を形成する工程（ａ）と、
    上記不純物拡散領域中に注入された不純物を活性化するためのアニールを行なう工程（ｂ）と、
    上記不純物拡散領域の少なくとも一部の上方に、酸化膜を形成する工程（ｃ）と、
    上記工程（ｃ）の後に、上記ＳｉＣ層を減圧装置を付設したチャンバ内に設置して、上記酸化膜を、１０００℃以上１２００℃以下の温度範囲で、Ｖ族含有ガスを含む減圧された雰囲気に曝露して、ゲート絶縁膜を形成する工程（ｄ）と、
    上記ゲート絶縁膜の上にゲート電極を形成する工程（ｅ）と
    を備えているＳｉＣ−ＭＩＳＦＥＴの製造方法。
12. 請求項１１に記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記不純物を活性化するためのアニールの温度は１７５０℃以上である，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
13. 請求項１１または１２記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ａ）は、
    上記ＳｉＣ層内に第２導電型不純物のイオン注入を行なってウェル領域を形成する工程（ａ１）と、
    上記ウェル領域内に第１導電型不純物のイオン注入を行なって、ソース領域を形成する工程（ａ２）とを含むＳｉＣ−ＭＩＳＦＥＴの製造方法。
14. 請求項１１〜１３のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ａ１）の後で上記工程（ａ２）の前に、上記ウェル領域およびＳｉＣ層に跨る，第１導電型不純物を含むチャネル層を成長させる工程（ｆ）をさらに備えているＳｉＣ−ＭＩＳＦＥＴの製造方法。
15. 請求項１１〜１４のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ａ）は、
    上記ＳｉＣ層内に第２導電型不純物のイオン注入を行なってウェル領域を形成する工程（ａ３）と、
    上記ウェル領域内に第１導電型不純物のイオン注入を行なって、ソース領域及びドレイン領域を形成する工程（ａ４）とを含むＳｉＣ−ＭＩＳＦＥＴの製造方法。
16. 請求項１１〜１５のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記Ｖ族含有ガスは、窒素を含むガスであり、
    上記窒素を含むガスが酸素をも含んでおり、
    上記工程（ｂ）における減圧されたガス雰囲気は、１．３３×１０²Ｐａ以上で６．６７×１０⁴Ｐａ以下である，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
17. 請求項１６記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記窒素を含むガスは、ＮＯガス，Ｎ₂Ｏガス，ＮＯ₂ガス及びＮＯ₃ガスのうち少なくとも１つのガスから選ばれる，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
18. 請求項１６記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ｄ）では、１１００℃以上で１１５０℃以下の温度で、上記酸化物層を減圧された窒素を含むガス雰囲気に曝露する，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
19. 請求項１８記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ｄ）では、上記酸化膜を窒素を含むガスに暴露する時間は、上記ゲート絶縁膜の下部に窒素濃度が１×１０²⁰ｃｍ^-3以上で１×１０²²ｃｍ^-3以下の領域が形成される範囲内の時間である，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
20. 請求項１１〜１９のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ｃ）では、酸化雰囲気下で１０００〜１２００℃に加熱して熱酸化を行なうことにより、上記酸化膜を形成する，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
21. 請求項１１〜１９のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ｃ）では、ＣＶＤにより上記酸化膜を形成する，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
22. 請求項１１〜２１のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ｃ）の後で上記工程（ｄ）の前に、酸化膜を不活性ガス雰囲気中でアニールする工程をさらに含む，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
23. （ 0 0 0 1）面から１０°以下のある角度だけ傾いた主面を有するＳｉＣ層の一部に少なくとも第１導電型不純物のイオン注入を行なって、不純物拡散領域を形成する工程（ａ）と、
    上記不純物拡散領域中に注入された不純物を活性化するためのアニールを行なう工程（ｂ）と、
    上記不純物拡散領域の少なくとも一部の上方に、第１の酸化膜を形成する工程（ｃ）と、
    上記工程（ｃ）の後に、上記第１の酸化膜の上に、第２の酸化膜を堆積する工程（ｄ）と、
    上記工程（ｄ）の後に、９００℃以上１１００℃以下の温度で、不活性ガス雰囲気中でアニールすることにより、上記第１の酸化膜及び第２の酸化膜からなるゲート絶縁膜を形成する工程（ｅ）と
    上記工程（ｅ）の後に、上記ＳｉＣ層を減圧装置を付設したチャンバ内に設置して、上記酸化膜を、１０００℃以上１２００℃以下の温度範囲で、Ｖ族含有ガスを含む減圧された雰囲気に曝露して、ゲート絶縁膜を形成する工程（ｆ）と、
    上記ゲート絶縁膜の上にゲート電極を形成する工程（ｇ）と
    を備えているＳｉＣ−ＭＩＳＦＥＴの製造方法。
24. 請求項２３記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ｃ）では、厚さ２０ｎｍ未満の熱酸化膜を形成する，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
25. 請求項２３又は２４記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ｆ）では、上記Ｖ族元素含有ガスとして、ＮＯガス，Ｎ₂Ｏガス，ＮＯ₂ガス及びＮＯ₃ガスのうちから選ばれる少なくとも１つのガスを用いる，ＳｉＣ−ＭＩＳＦＥＴの製造方法。

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