JP5910802B1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

炭化珪素エピタキシャル層（１２０）は、第１導電型を有する第１不純物領域（６１）と、第１不純物領域（６１）に接して設けられ、かつ第１導電型とは異なる第２導電型を有する第２不純物領域（６２）と、第２不純物領域（６２）によって第１不純物領域（６１）から隔てられ、かつ第１導電型を有する第３不純物領域（６３）とを含む。ゲート絶縁膜（５７）は、第１不純物領域（６１）と、第２不純物領域（６２）と、第３不純物領域（６３）とに接する。ゲート絶縁膜（５７）と接する第１不純物領域（６１）の表面（１６１）には、表面（１６１）に沿って一方向に延びるとともに、一方向における幅が一方向に垂直な方向における幅の２倍以上であり、かつ、表面（１６１）からの最大深さが１０ｎｍ以下である溝部が形成されている。

Description

本開示は、炭化珪素半導体装置およびその製造方法に関する。
特開２０１３−３４００７号公報（特許文献１）には、短いステップバンチングがないことを特徴とする炭化珪素エピタキシャルウエハが開示されている。
特開２０１３−３４００７号公報
本開示の一態様に係る炭化珪素半導体装置は、炭化珪素エピタキシャル層と、ゲート絶縁膜とを備えている。炭化珪素エピタキシャル層は、第１導電型を有する第１不純物領域と、第１不純物領域に接して設けられ、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第２不純物領域によって第１不純物領域から隔てられ、かつ第１導電型を有する第３不純物領域とを含む。ゲート絶縁膜は、第１不純物領域と、第２不純物領域と、第３不純物領域とに接する。ゲート絶縁膜と接する第１不純物領域の表面には、該表面に沿って一方向に延びるとともに、該一方向における幅が該一方向に垂直な方向における幅の２倍以上であり、かつ、該表面からの最大深さが１０ｎｍ以下である溝部が形成されている。
本開示の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第２不純物領域によって第１不純物領域から隔てられ、かつ第１導電型を有する第３不純物領域とを含む炭化珪素エピタキシャル層が準備される。第１不純物領域と、第２不純物領域と、第３不純物領域とに接するゲート絶縁膜が形成される。ゲート絶縁膜と接する第１不純物領域の表面には、該表面に沿って一方向に延びるとともに、該一方向における幅が該一方向に垂直な方向における幅の２倍以上であり、かつ、該表面からの最大深さが１０ｎｍ以下である溝部が形成されている。
本実施形態に係る炭化珪素半導体装置の構造を示す概略断面図である。 図１中の領域ＩＩの拡大図である。 本実施形態に係る炭化珪素半導体装置が有するエピタキシャルウエハの一部を示す概略断面図である。 本実施形態に係る炭化珪素半導体装置が有するエピタキシャルウエハの一部を示す概略平面図である。 本実施形態に係る炭化珪素半導体装置が有するエピタキシャルウエハの一部を示す概略平面図である。 本実施形態に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 本実施形態に係る炭化珪素エピタキシャル層準備工程を概略的に示すフローチャートである。 エピタキシャル成長装置の構成を示す概略側面図である。 図８中の線分ＩＸ−ＩＸに沿った断面を示す概略断面図である。 本実施形態に係る炭化珪素半導体装置の製造方法の第１の工程を示す概略断面図である。 本実施形態に係る炭化珪素半導体装置の製造方法の第２の工程を示す概略断面図である。 本実施形態に係る炭化珪素半導体装置の製造方法の第３の工程を示す概略断面図である。 本実施形態に係る炭化珪素半導体装置の製造方法の第４の工程を示す概略断面図である。 定電流ＴＤＤＢの測定結果を示すワイブルプロットである。
[本開示の実施形態の説明]
最初に本開示の実施態様を列記して説明する。
〔１〕本開示の一態様に係る炭化珪素半導体装置１０００は、炭化珪素エピタキシャル層１２０と、ゲート絶縁膜５７とを備えている。炭化珪素エピタキシャル層１２０は、第１導電型を有する第１不純物領域６１と、第１不純物領域６１に接して設けられ、かつ第１導電型とは異なる第２導電型を有する第２不純物領域６２と、第２不純物領域６２によって第１不純物領域６１から隔てられ、かつ第１導電型を有する第３不純物領域６３とを含む。ゲート絶縁膜５７は、第１不純物領域６１と、第２不純物領域６２と、第３不純物領域６３とに接する。ゲート絶縁膜５７と接する第１不純物領域６１の表面１６１には、表面１６１に沿って一方向に延びるとともに、一方向における幅が一方向に垂直な方向における幅の２倍以上であり、かつ、表面１６１からの最大深さが１０ｎｍ以下である溝部２０が形成されている。
以下、溝部２０の一方向における幅を「第２の幅８２」、溝部２０の一方向に垂直な方向における幅を「第３の幅８３」、溝部２０の表面１６１からの最大深さを「第２の深さ７２」とも記す。
炭化珪素基板上において炭化珪素エピタキシャル層を形成する際、当該炭化珪素エピタキシャル層の主表面に微小なピット部３０（図３および図５参照）が形成される場合がある。当該ピット部は、炭化珪素基板から炭化珪素エピタキシャル層に引き継がれた貫通転位に起因して形成されるものであり、数十ｎｍ程度の深さを有する窪みである。本発明者は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域の表面に形成されるピット部が、ＪＦＥＴ領域上に形成されるゲート絶縁膜の膜厚のばらつきを増加させること、膜厚のばらつきが炭化珪素半導体装置の長期信頼性低下の一つの要因になっていることを見出した。
本発明者は、特定のエピタキシャル成長条件において、ピット部の形成を抑制できることを見出した。当該成長条件によると、ピット部が低減される一方、ピット部に比べて浅くかつ一方向に延びる溝部が多数形成される。しかし当該溝部は、ピット部に比べて浅いため、ゲート絶縁膜の膜厚のばらつきに与える影響が、ピット部に比べて小さいことが分かった。
上記〔１〕の炭化珪素半導体装置１０００では、ゲート絶縁膜５７と接する第１不純物領域６１の表面１６１に、表面１６１に沿って一方向に延びるとともに、第２の幅８２が第３の幅８３の２倍以上であり、かつ、第２の深さ７２が１０ｎｍ以下である溝部２０が形成されている。溝部２０が形成された炭化珪素半導体装置１０００によれば、ピット部が多数形成された従来の炭化珪素半導体装置に比べて、ゲート絶縁膜５７の膜厚のばらつきを少なくすることができる。したがって、上記〔１〕の炭化珪素半導体装置では、従来の炭化珪素半導体装置よりも長期信頼性が向上することになる。
上記「溝部」の形状は、所定の欠陥検査装置を用いてＪＦＥＴ領域６１の表面１６１を観察することにより特定することができる。たとえば、ゲート絶縁膜５７をＪＦＥＴ領域６１上から除去した後、ＪＦＥＴ領域６１の表面１６１において、溝部２０の第２の幅８２および第３の幅８３を、欠検査装置を用いて測定することができる。上記欠陥検査装置としては、たとえばレーザーテック株式会社製のＷＡＳＡＶＩシリーズ「ＳＩＣＡ ６Ｘ」を用いることができる（対物レンズ：×１０）。また上記「溝部」の深さは、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて測定することができる。なおゲート絶縁膜は、希釈フッ化水素（ＨＦ）水溶液により除去することが望ましい。
〔２〕上記〔１〕において、第１不純物領域６１の表面１６１に対して平行な方向に沿った方向における、第１不純物領域６１の表面１６１の幅は、１．５μｍ以上３．５μｍ以下でもよい。以下、第１不純物領域６１の表面１６１の幅を「第５の幅８５」とも記す。第５の幅８５を１．５μｍ以上とすることにより、ＪＦＥＴ抵抗の増大によるトランジスタ抵抗の著しい増大を抑制することができる。第５の幅８５を３．５μｍ以下とすることにより、第２不純物領域６２からの空乏化によるＪＦＥＴ領域上のゲート絶縁膜５７を保護すると共に、単位セル面積の増大による半導体装置のオン抵抗の増大を抑制することができる。
〔３〕上記〔１〕または〔２〕において、第１不純物領域６１の表面１６１に対して垂直な方向における、ゲート絶縁膜５７の厚み１５７は、４０ｎｍ以上１００ｎｍ以下でもよい。ゲート絶縁膜５７の厚み１５７を４０ｎｍ以上とすることにより、ゲート絶縁膜５７の信頼性の低下を抑制することができる。ゲート絶縁膜５７の厚み１５７を１００ｎｍ以下とすることにより、トランジスタをオンさせるために必要なゲート電極５１およびソース電極５２間への印加電圧の増大を抑制することができる。
〔４〕上記〔１〕〜〔３〕のいずれかにおいて、ゲート絶縁膜５７および第１不純物領域６１の境界領域における窒素原子の密度は１０18ｃｍ-3以上でもよい。これにより、ゲート絶縁膜５７の信頼性が向上することもある。
〔５〕上記〔１〕〜〔４〕のいずれかにおいて、溝部２０は、第１の溝部２１と、第１の溝部２１に接続された第２の溝部２２とを含でいてもよい。第１の溝部２１は、一方向において溝部２０の一方の端部に形成されていてもよい。第２の溝部２２は、第１の溝部２１から一方向に沿って延びて一方の端部と反対側の他方の端部に至り、かつ、表面１６１からの深さが第１の溝部２１の最大深さよりも小さくてもよい。
以下、第２の溝部２２の表面１６１からの深さを「第１の深さ７１」とも記す。
〔６〕上記〔５〕において、ゲート絶縁膜５７は、第１の溝部２１上に設けられていてもよい。
〔７〕上記〔１〕〜〔６〕のいずれかにおいて、炭化珪素半導体装置は、（０００１）面に対して±４°以下のオフ角を有する炭化珪素基板１１０をさらに備えていてもよい。炭化珪素エピタキシャル層１２０は、炭化珪素基板１１０上にエピタキシャル成長させた層でもよい。溝部２０は、炭化珪素エピタキシャル層１２０内に存在する貫通転位４０からオフ角のオフ方向に沿うステップフロー成長方向に沿って延びるように形成されていてもよい。
ここで「（０００１）面に対して±４°以下のオフ角を有する基板」とは、当該基板の２つの主面のうち、いずれかの主面が（０００１）面に対して±４°以下のオフ角を有する基板を示す。
〔８〕上記〔７〕において、オフ方向は、＜１１−２０＞方向に対して±５°以下の範囲内にあってもよい。
〔９〕上記〔７〕において、オフ方向は、＜０１−１０＞方向に対して±５°以下の範囲内にあってもよい。
〔１０〕本開示の一態様に係る炭化珪素半導体装置の製造方法は、以下の工程を備える。第１導電型を有する第１不純物領域６１と、第１不純物領域６１上に設けられ、かつ第１導電型とは異なる第２導電型を有する第２不純物領域６２と、第２不純物領域６２によって第１不純物領域６１から隔てられ、かつ第１導電型を有する第３不純物領域６３とを含む炭化珪素エピタキシャル層１２０が準備される。第１不純物領域６１と、第２不純物領域６２と、第３不純物領域６３とに接するゲート絶縁膜５７が形成される。ゲート絶縁膜５７と接する第１不純物領域６１の表面１６１には、表面１６１に沿って一方向に延びるとともに、一方向における幅（第２の幅８２）が一方向に垂直な方向における幅（第３の幅８３）の２倍以上であり、かつ、表面１６１からの最大深さ（第２の深さ７２）が１０ｎｍ以下である溝部２０が形成されている。
上記〔１０〕に係る炭化珪素半導体装置の製造方法によれば、数十ｎｍの深さを有するピット部に比べて、溝部２０がより多数形成されている不純物領域の表面にゲート絶縁膜５７が形成される。したがって、上記〔１０〕の製造方法によれば、ゲート絶縁膜５７の膜厚のばらつきが少ない炭化珪素半導体装置を製造することができる。すなわち、上記〔１０〕の製造方法によれば、長期信頼性が向上した炭化珪素半導体装置を製造することができる。
〔１１〕上記〔１０〕の製造方法は、ゲート絶縁膜５７を形成する工程の後、窒素原子を含む雰囲気において、１１００℃以上の温度でゲート絶縁膜５７を加熱する工程をさらに備えていてもよい。これにより、ゲート絶縁膜５７の信頼性が向上することもある。
〔１２〕上記〔１０〕または〔１１〕の製造方法は、炭化珪素エピタキシャル層を準備する工程の前に、炭化珪素基板を準備する工程をさらに備えていてもよい。炭化珪素エピタキシャル層を準備する工程は、炭化珪素基板上に、Ｃ／Ｓｉ比が１未満の原料ガスを用いて、第１のエピタキシャル層を形成する工程と、Ｃ／Ｓｉ比が１未満の原料ガスと、水素ガスとを含む混合ガスを用いて、該第１のエピタキシャル層の表面を再構成する工程と、再構成された該第１のエピタキシャル層の該表面に、Ｃ／Ｓｉ比が１以上の原料ガスを用いて、第２のエピタキシャル層を形成する工程とを含むことができる。
上記〔１２〕において、「Ｃ／Ｓｉ比」とは、原料ガス中の珪素（Ｓｉ）原子数に対する炭素（Ｃ）原子数の比を示す。「表面を再構成する」とは、水素ガスによるエッチング、および原料ガスによるエピタキシャル成長により、第１のエピタキシャル層の表面性状を変化させることを示す。再構成する工程を経ることにより、第１のエピタキシャル層の厚さは、減少することもあるし、増加することもあるし、あるいは実質的に変化しないこともある。
表面を再構成する工程では、通常のエピタキシャル成長と比べて、水素ガス流量に対する原料ガス流量の比率を低下させ、水素ガスによるエッチングと、原料ガスによるエピタキシャル成長とが拮抗した状態とするとよい。たとえば成膜速度が０±０．５μｍ／ｈ程度となるように、水素ガス流量および原料ガス流量を調整することが考えられる。
前述の貫通転位には、貫通らせん転位、貫通刃状転位およびこれらの転位が混合した混合転位が含まれる。各転位をバーガースベクトルｂで表現すると、貫通らせん転位（ｂ＝＜０００１＞）、貫通刃状転位（ｂ＝１／３＜１１−２０＞）、混合転位（ｂ＝＜０００１＞＋１／３＜１１−２０＞）となる。ゲート絶縁膜の信頼性に影響を及ぼすピット部は、貫通らせん転位、貫通刃状転位および混合転位に起因して形成されると考えられる。転位周辺の歪が比較的大きい、貫通らせん転位および混合転位に起因して形成されるピットは、深さが深い。
上記〔１２〕では、第１のエピタキシャル層の表面を再構成することにより、貫通らせん転位および混合転位に起因して形成されるピット部を浅くする効果が期待できる。その上で、原料ガスのＣ／Ｓｉ比を１未満の値から１以上の値に変更し、第２のエピタキシャル層を成長させる。これにより、貫通らせん転位および混合転位に起因するピット部を浅くする効果が大きくなると考えられる。
[本開示の実施形態の詳細]
次に本開示の一実施形態（以下「本実施形態」とも記す）を、図面を参照しつつ説明する。以下の図面において、同一または相当する部分には同一の参照番号を付し、それらについて同じ説明は繰り返さない。本明細書中、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の負の指数は、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって表現する。
〔炭化珪素半導体装置〕
先ず、本実施形態に係る炭化珪素半導体装置であるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構造について説明する。
図１は、ＭＯＳＦＥＴの１ユニットセルおよびその周辺を示す図である。図１に示すように、ＭＯＳＦＥＴ１０００は、プレーナ構造を有する縦型ＭＯＳＦＥＴである。本実施形態において、チップサイズ、すなわち複数のユニットセルから構成される半導体チップの有効面積は、たとえば１ｍｍ2〜１００ｍｍ2程度である。ここで「有効面積」とは、半導体チップにおいて、ワイヤボンディング用のゲートパッド領域、ゲートランナー、および耐圧を保持するための終端構造部分を除く領域の面積を示している。
ＭＯＳＦＥＴ１０００は、エピタキシャルウエハ１００と、ゲート絶縁膜５７と、ゲート電極５１と、ソース電極５２と、ドレイン電極５３と、ソースパッド電極５４と、裏面パッド電極５５と、層間絶縁膜５６とを備える。
エピタキシャルウエハ１００は、炭化珪素基板１１０と、炭化珪素基板１１０上に設けられた炭化珪素エピタキシャル層１２０とを有する。炭化珪素基板１１０は、第２の主面１０２と、第２の主面１０２の反対側に位置する第３の主面１０３とを有する。炭化珪素エピタキシャル層１２０は、第３の主面１０３上に形成されている。炭化珪素エピタキシャル層１２０は、炭化珪素基板１１０が位置する側と反対側に第１の主面１０１を有する。炭化珪素エピタキシャル層１２０は、ドリフト領域６０と、ボディ領域６２と、ソース領域６３と、コンタクト領域６４とを含んでいる。
ドリフト領域６０は、第３の主面１０３上に設けられている。ドリフト領域６０は、たとえば窒素（Ｎ）等のｎ型不純物を含み、ｎ型（第１導電型）を有する。ドリフト領域６０は、断面視（第１の主面１０１に平行な方向に沿って見た場合）において、ボディ領域６２に挟まれており、第１の主面１０１の一部を構成するＪＦＥＴ領域６１を含む。さらにドリフト領域６０は、ＪＦＥＴ領域６１と第３の主面１０３とにより挟まれた領域と、ボディ領域６２と第３の主面１０３とにより挟まれた領域とを含む。ドリフト領域６０およびＪＦＥＴ領域６１は、ｎ型不純物を含んでおり、ｎ型を有する。
ＪＦＥＴ領域６１の表面１６１に対して平行な方向に沿った方向における、ＪＦＥＴ領域６１の表面１６１の幅（第５の幅８５）は、１．５μｍ以上３．５μｍ以下でもよいし、２μｍ以上３μｍ以下でもよい。
ＪＦＥＴ領域に対して、たとえばリン（Ｐ）等のｎ型不純物を付加的に添加してもよい。不純物の添加は、たとえばイオン注入により行ってもよい。ドリフト領域におけるｎ型不純物の濃度が低く、ドリフト領域の耐圧が大きい場合、ｎ型不純物の濃度は、ＪＦＥＴ領域の幅（第５の幅８５）に応じて調整してもよい。ｎ型不純物の濃度は、たとえば７×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の範囲で調整される。
ボディ領域６２は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型不純物を含み、ｎ型とは異なるｐ型（第２導電型）を有する。ボディ領域６２は、第１の主面１０１の一部を構成する。ボディ領域６２においてゲート絶縁膜５７に隣接する領域は、チャネルとなる。ボディ領域６２は、ＪＦＥＴ領域６１およびドリフト領域６０の双方に接して設けられている。
ソース領域６３は、たとえばリン（Ｐ）等のｎ型不純物を含み、ｎ型を有する。ソース領域６３は、第１の主面１０１の一部を構成する。ソース領域６３は、ボディ領域６２によってＪＦＥＴ領域６１およびドリフト領域６０から隔てられている。ソース領域６３の側面および底面の各々は、ボディ領域６２に接している。ソース領域６３が含むｎ型不純物の濃度は、ドリフト領域６０が含むｎ型不純物の濃度よりも高くてもよい。
コンタクト領域６４は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型不純物を含み、ｐ型を有する。コンタクト領域６４は、第１の主面１０１の一部を構成する。コンタクト領域６４は、ソース領域６３を貫通し、ソース電極５２とボディ領域６２とを繋いでいる。コンタクト領域６４が含むｐ型不純物の濃度は、ボディ領域６２が含むｐ型不純物の濃度よりも高くてもよい。
ゲート絶縁膜５７は、第１の主面１０１において、ＪＦＥＴ領域６１と、ボディ領域６２と、ソース領域６３とに接する。ゲート絶縁膜５７は、たとえば二酸化珪素等の材料により構成されるゲート酸化膜である。ＪＦＥＴ領域６１の表面１６１に対して垂直な方向における、ゲート絶縁膜５７の部分の厚み１５７は、４０ｎｍ以上１００ｎｍ以下でもよいし、４５ｎｍ以上６５ｎｍ以下でもよい。
ゲート電極５１は、たとえば不純物が添加されたポリシリコン、アルミニウム等の導電体からなる。ゲート電極５１は、ゲート絶縁膜５７上に設けられており、ＪＦＥＴ領域６１と、ボディ領域６２と、ソース領域６３とに対面するように配置されている。
ソース電極５２は、第１の主面１０１において、ソース領域６３およびコンタクト領域６４の双方と接触している。好ましくは、ソース電極５２は、ソース領域６３とオーミック接合している。より好ましくは、ソース電極５２は、コンタクト領域６４とオーミック接合している。ソース電極５２は、たとえばニッケルシリコン（ＮｉxＳｉy）、チタンシリコン（ＴｉxＳｉy）、アルミシリコン（ＡｌxＳｉy）またはチタンアルミシリコン（ＴｉxＡｌyＳｉz；ただし式中ｘ，ｙ，ｚ＞０である）等の材料からなる。
ドレイン電極５３は、炭化珪素基板１１０の第２の主面１０２に接して形成されている。ドレイン電極５３は、たとえばニッケルシリコン等の、ｎ型を有する炭化珪素とオーミック接合可能な材料から構成されている。ドレイン電極５３は、ソース電極５２と同様の材料から構成されていてもよい。ドレイン電極５３は、炭化珪素基板１１０に対して電気的に接続されている。層間絶縁膜５６は、たとえば二酸化珪素を含む材料から構成されており、ゲート電極５１を取り囲むように形成されている。層間絶縁膜５６は、ゲート電極５１とソース電極５２とを電気的に絶縁している。
ソースパッド電極５４は、ソース電極５２および層間絶縁膜５６を覆うように形成されている。ソースパッド電極５４は、たとえばアルミニウム（Ａｌ）を含む材料から構成されている。ソースパッド電極５４は、ソース電極５２を介してソース領域６３と電気的に接続されている。裏面パッド電極５５は、たとえばアルミニウム（Ａｌ）を含む材料から構成されている。裏面パッド電極５５は、ドレイン電極５３を介して炭化珪素基板１１０と電気的に接続されている。
図２に示すゲート絶縁膜５７およびＪＦＥＴ領域６１の境界領域２００における、窒素原子の密度は１０18ｃｍ-3以上である。ゲート絶縁膜５７およびＪＦＥＴ領域６１の境界領域２００は、ゲート絶縁膜５７に接するＪＦＥＴ領域６１の表面１６１から、表面１６１に対して垂直な方向に沿ってゲート電極５１側に５ｎｍ離れた第１仮想面２０１と、炭化珪素基板１１０側に５ｎｍ離れた第２仮想面２０２とに挟まれた領域のことである。窒素原子の密度は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することができる。好ましくは、境界領域２００における窒素原子の密度は１０18ｃｍ-3以上１０21ｃｍ-3以下である。
〔エピタキシャルウエハ〕
次に、本実施形態に係るＭＯＳＦＥＴ１０００が有するエピタキシャルウエハ１００の構成について説明する。
図３に示すように、本実施形態に係るエピタキシャルウエハ１００は、炭化珪素基板１１０と、炭化珪素エピタキシャル層１２０とを有している。炭化珪素基板１１０は、たとえば炭化珪素単結晶からなる。この炭化珪素単結晶は、たとえば六方晶の結晶構造を有しており、かつポリタイプが４Ｈ型である。炭化珪素基板１１０は、たとえば窒素（Ｎ）等のｎ型不純物を含むことにより、導電型がｎ型となっている。
炭化珪素基板１１０は、第２の主面１０２と、第２の主面１０２の反対側に位置する第３の主面１０３とを有している。第３の主面１０３の直径は、たとえば１００ｍｍ以上（４インチ以上）であり、好ましくは１５０ｍｍ以上（６インチ以上）である。第３の主面１０３の直径は３００ｍｍ以下（１２インチ以下）でもよい。第３の主面１０３には、図１に示すように、炭化珪素エピタキシャル層１２０が形成される。第３の主面１０３は、たとえば（０００１）面（以下「シリコン（Ｓｉ）面」とも称する）に対して±４°以下のオフ角を有する。このオフ角のオフ方向は、たとえば＜１１−２０＞方向に対して±５°以下の範囲内にあってもよいし、＜０１−１０＞方向に対して±５°以下の範囲内にあってもよい。
炭化珪素エピタキシャル層は、炭化珪素基板１１０が位置する側と反対側に第１の主面１０１を有する。
炭化珪素エピタキシャル層１２０は、たとえば気相成長法により炭化珪素基板１１０の第３の主面１０３上に形成された炭化珪素単結晶膜である。より具体的には、炭化珪素エピタキシャル層１２０は、シラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）を原料ガスとし、窒素（Ｎ2）あるいはアンモニア（ＮＨ3）をドーパントガスとして用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成されたエピタキシャル成長膜である。炭化珪素エピタキシャル層１２０には、上記窒素あるいはアンモニアが熱分解して生成した窒素（Ｎ）原子が取り込まれており、これにより炭化珪素エピタキシャル層１２０の導電型はｎ型となっている。好ましくは、炭化珪素エピタキシャル層１２０が含むｎ型不純物の濃度は、炭化珪素基板１１０が含むｎ型不純物の濃度よりも低くなっている。上記のように第３の主面１０３は（０００１）面に対してオフしているため、炭化珪素エピタキシャル層１２０はステップフロー成長により形成されている。そのため、炭化珪素エピタキシャル層１２０は炭化珪素基板１１０と同様にポリタイプが４Ｈ型の炭化珪素からなり、異種ポリタイプの混在が抑制されたものとなっている。炭化珪素エピタキシャル層１２０の厚さは、たとえば５μｍ以上１５０μｍ以下程度である。
図４に示すように、ＪＦＥＴ領域６１の表面１６１には、溝部２０が形成されている。溝部２０は、表面１６１の平面視（表面１６１に対して垂直な方向に沿って見た視野）において表面１６１に沿って一方向に延びている。より具体的には、溝部２０は、（０００１）面に対するオフ角のオフ方向に沿ったステップフロー成長方向に沿って延びている。つまり、溝部２０は、＜１１−２０＞方向に対して±５°以下の範囲内にある方向、または＜０１−１０＞方向に対して±５°以下の範囲内にある方向に沿って延びている。
なお図３〜図５は、「ステップフロー成長方向」が各図中のＸ軸方向と一致するように描かれている。図３〜図５において、Ｘ軸方向、Ｙ軸方向およびＺ軸方向は互いに直交する。図４および図５に示されるＹ軸方向は、ステップフロー成長方向に垂直な方向を示す。図３に示されるＺ軸方向は、炭化珪素エピタキシャル層の厚さ方向を示す。
溝部２０の上記一方向における幅（第２の幅８２）は、上記一方向に垂直な方向における幅（第３の幅８３）の２倍以上であり、好ましくは５倍以上である。第２の幅８２は１５μｍ以上５０μｍ以下であり、好ましくは２５μｍ以上３５μｍ以下である。第３の幅８３は１μｍ以上５μｍ以下であり、好ましくは２μｍ以上３μｍ以下である。
図３に示すように、溝部２０は、炭化珪素エピタキシャル層１２０内に存在する貫通転位４０からステップフロー成長方向に沿って延びるように形成されている。より具体的には、溝部２０は、貫通転位４０上に形成された第１の溝部２１と、当該第１の溝部２１に接続され、かつ当該第１の溝部２１からステップフロー成長方向に沿って延びるように形成された第２の溝部２２とを含んでいる。
第１の溝部２１は、ステップフロー成長方向において溝部２０の一方の端部（図３中の左端部）に形成されている。また第１の溝部２１は、第１の主面１０１からの最大深さ（第２の深さ７２）が１０ｎｍ以下である。第２の深さ７２は、図３に示すように溝部２０全体における最大深さである。第１の溝部２１の幅（第１の幅８１）は、好ましくは１μｍ以下であり、より好ましくは０．５μｍ以下である。
図３に示すように、第２の溝部２２は、第１の溝部２１との接続部を起点として、上記一方の端部と反対側の他方の端部（図３中の右端部）にまで至るように形成されている。また第２の溝部２２は、第１の主面１０１からの深さ（第１の深さ７１）が第１の溝部２１の最大深さ（第２の深さ７２）よりも小さくなるように形成されている。より具体的には、第２の溝部２２は、第１の溝部２１の最大深さ（第２の深さ７２）よりも浅い深さを維持しながらステップフロー成長方向に沿って延びている。第１の深さ７１は、好ましくは３ｎｍ以下であり、より好ましくは２ｎｍ以下であり、さらに好ましくは１ｎｍ以下である。また第２の溝部２２の幅（第４の幅８４）は、たとえば２０μｍ以上であり、好ましくは２５μｍ以上である。
図１および図３に示すように、ゲート絶縁膜５７は、ＪＦＥＴ領域６１の表面１６１と、ボディ領域６２の表面１６２と、ソース領域６３の表面１６３とに接して設けられている。ゲート絶縁膜５７は、表面１６１に設けられた溝部２０上に設けられており、好ましくは、第１の溝部２１上に設けられている。ゲート絶縁膜５７は、表面１６１に設けられた第２の溝部２２上に設けられていてもよいし、ピット部３０上に設けられていてもよい。図３および図５に示すように、ピット部３０は、表面１６１に設けられていてもよい。図３に示すように、ピット部３０は、炭化珪素基板１１０から炭化珪素エピタキシャル層１２０内に伸展する貫通転位４０に由来する。ピット部３０の最大深さ（第３の深さ７３）は１０ｎｍより大きく、より具体的には２０ｎｍよりも大きい。図５に示すように、平面視において、ピット部３０は三角形の形状を有していてもよい。ゲート絶縁膜５７は、溝部２０が有する第１の溝部２１および第２の溝部２２を埋めるように設けられていてもよい。
〔炭化珪素半導体装置の製造方法〕
次に、本実施形態に係るＭＯＳＦＥＴ１０００の製造方法について説明する。
先ず図６に示すように、炭化珪素エピタキシャル層準備工程（Ｓ３０）が実施される。図７に示すように、炭化珪素エピタキシャル層準備工程（Ｓ３０）は、炭化珪素基板を準備する工程（Ｓ１０）と、第１のエピタキシャル層を形成する工程（Ｓ２１）と、第１のエピタキシャル層の表面を再構成する工程（Ｓ２２）と、再構成された該表面上に第２のエピタキシャル層を形成する工程（Ｓ２３）とを含む。
炭化珪素基板を準備する工程（Ｓ１０）では、たとえば昇華再結晶法を用いて結晶成長させたポリタイプ４Ｈ型の炭化珪素インゴット（図示しない）を所定の厚みにスライスすることにより、炭化珪素基板１１０（図１０）が準備される。炭化珪素基板１１０は、第２の主面１０２と、第２の主面１０２と反対側に位置する第３の主面１０３とを有している。第３の主面１０３には、図１１に示すように、炭化珪素エピタキシャル層１２０が形成される。第３の主面１０３は、たとえば（０００１）面に対して±４°以下のオフ角を有している。このオフ角のオフ方向は、たとえば＜１１−２０＞方向に対して±５°以下の範囲内にあってもよいし、＜０１−１０＞方向に対して±５°以下の範囲内にあってもよい。
次に図１０に示すように、ＣＶＤ法により、第３の主面１０３上に炭化珪素エピタキシャル層１２０をエピタキシャル成長させる。ここでは先ず、エピタキシャル成長装置１の構成について、図８および図９を参照しながら説明する。図８は、エピタキシャル成長装置１の側面図である。図９は、図８中の線分ＩＸ−ＩＸに沿ったエピタキシャル成長装置１の断面図である。
図８および図９に示すように、エピタキシャル成長装置１は、発熱体６と、断熱材５と、石英管４と、誘導加熱コイル３とを有している。発熱体６は、たとえばカーボン材料からなる。発熱体６は、図９に示すように、曲面部７および平坦部８を含む半円筒状の中空構造を有している。発熱体６は二つ設けられており、平坦部８同士が互いに対向するように配置されている。この平坦部８により囲まれた空間が、炭化珪素基板１１０の処理を行うための空間であるチャネル２となっている。
断熱材５は、チャネル２をエピタキシャル成長装置１の外部から断熱するための部材である。断熱材５は、発熱体６の外周部を取り囲むように配置されている。石英管４は、断熱材５の外周部を取り囲むように配置されている。誘導加熱コイル３は、石英管４の外周部において巻回されている。
次に、上記エピタキシャル成長装置１を用いた結晶成長プロセスについて説明する。先ず、上記工程（Ｓ１０）において準備された炭化珪素基板１１０が、エピタキシャル成長装置１のチャネル２内に配置される。より具体的には、一方の発熱体６上に設けられたサセプタ（図示しない）上に、炭化珪素基板１１０が載置される。
１．第１のエピタキシャル層を形成する工程（Ｓ２１）
次に第１のエピタキシャル層を形成する工程が実行される。この工程では、Ｃ／Ｓｉ比が１未満の原料ガスを用いて、炭化珪素基板１１０上に第１のエピタキシャル層１２１（図３を参照）を形成する。先ず、チャネル２内をガス置換した後、キャリアガスを流しながら、チャネル２内を所定の圧力、たとえば６０ｍｂａｒ〜１００ｍｂａｒ（６ｋＰａ〜１０ｋＰａ）に調整する。キャリアガスは、たとえば水素（Ｈ2）ガス、アルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガス等でよい。キャリアガス流量は、たとえば５０ｓｌｍ〜２００ｓｌｍ程度でよい。ここで流量の単位「ｓｌｍ（Ｓｔａｎｄａｒｄ Ｌｉｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）」は、標準状態（０℃、１０１．３ｋＰａ）における「Ｌ／ｍｉｎ」を示している。
次に誘導加熱コイルに所定の交流電流を供給することにより、発熱体６を誘導加熱する。これにより、チャネル２および炭化珪素基板１１０が載置されるサセプタが所定の反応温度にまで加熱される。このときサセプタは、たとえば１５００℃〜１７５０℃程度まで加熱される。
次いで原料ガスを供給する。原料ガスは、Ｓｉ源ガスとＣ源ガスとを含む。Ｓｉ源ガスとしては、たとえばシラン（ＳｉＨ4）ガス、ジシラン（Ｓｉ2Ｈ6）ガス、ジクロロシラン（ＳｉＨ2Ｃｌ2）ガス、トリクロロシラン（ＳｉＨＣｌ3）ガス、四塩化珪素（ＳｉＣｌ4）ガス等が挙げられる。すなわちＳｉ源ガスは、シランガス、ジシランガス、ジクロロシランガス、トリクロロシランガスおよび四塩化珪素ガスからなる群より選択される少なくとも１種でもよい。
Ｃ源ガスとしては、たとえば、メタン（ＣＨ4）ガス、エタン（Ｃ2Ｈ6）ガス、プロパン（Ｃ3Ｈ8）ガス、アセチレン（Ｃ2Ｈ2）ガス等が挙げられる。すなわちＣ源ガスは、メタンガス、エタンガス、プロパンガスおよびアセチレンガスからなる群より選択される少なくとも１種でもよい。
原料ガスは、ドーパントガスを含んでいてもよい。ドーパントガスとしては、たとえば、窒素ガス、アンモニアガス等が挙げられる。
第１のエピタキシャル層を形成する工程における原料ガスは、たとえばシランガスとプロパンガスとの混合ガスでもよい。第１のエピタキシャル層を形成する工程では、原料ガスのＣ／Ｓｉ比が１未満に調整される。Ｃ／Ｓｉ比は、１未満である限り、たとえば０．５以上でもよいし、０．６以上でもよいし、０．７以上でもよい。またＣ／Ｓｉ比は、たとえば０．９５以下でもよいし、０．９以下でもよいし、０．８以下でもよい。シランガス流量およびプロパンガス流量は、たとえば１０〜１００ｓｃｃｍ程度の範囲で、所望のＣ／Ｓｉ比となるように適宜調整すればよい。ここで流量の単位「ｓｃｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）」は、標準状態（０℃、１０１．３ｋＰａ）における「ｍＬ／ｍｉｎ」を示している。
第１のエピタキシャル層を形成する工程における成膜速度は、たとえば３μｍ／ｈ以上３０μｍ／ｈ以下程度でもよい。第１のエピタキシャル層の厚さは、たとえば０．１μｍ以上１５０μｍ以下である。第１のエピタキシャル層の厚さは、０．２μｍ以上でもよいし、１０μｍ以上でもよいし、１５μｍ以上でもよい。また第１のエピタキシャル層の厚さは、１００μｍ以下でもよいし、７５μｍ以下でもよいし、５０μｍ以下でもよい。
２．第１のエピタキシャル層の表面を再構成する工程（Ｓ２２）
次いで、第１のエピタキシャル層の表面を再構成する工程が実行される。表面を再構成する工程は、第１のエピタキシャル層を形成する工程と連続して実行されてもよい。あるいは、第１のエピタキシャル層を形成する工程と、表面を再構成する工程との間に、所定の休止時間を挟んでもよい。表面を再構成する工程では、サセプタ温度を１０〜３０℃程度上昇させてもよい。
表面を再構成する工程では、Ｃ／Ｓｉ比が１未満の原料ガスと、水素ガスとを含む混合ガスが用いられる。原料ガスのＣ／Ｓｉ比は、第１のエピタキシャル層を形成する工程におけるＣ／Ｓｉ比より低くてもよい。Ｃ／Ｓｉ比は、１未満である限り、０．５以上でもよいし、０．６以上でもよいし、０．７以上でもよい。またＣ／Ｓｉ比は、たとえば０．９５以下でもよいし、０．９以下でもよいし、０．８以下でもよい。
表面を再構成する工程では、第１のエピタキシャル層を形成する工程および後述の第２のエピタキシャル層を形成する工程における原料ガスと異なる原料ガスを用いてもよい。こうした態様により、ピット部を浅くする効果が大きくなることが期待される。たとえば第１のエピタキシャル層を形成する工程および後述の第２のエピタキシャル層を形成する工程では、シランガスおよびプロパンガスを用い、表面を再構成する工程では、ジクロロシランおよびアセチレンを用いる等の態様が考えられる。
表面を再構成する工程では、第１のエピタキシャル層を形成する工程および後述の第２のエピタキシャル層を形成する工程に比し、水素ガス流量に対する原料ガス流量の比率を低下させてもよい。これにより、ピット部を浅くする効果が大きくなることが期待される。
混合ガスにおける水素ガス流量は、たとえば１００ｓｌｍ以上１５０ｓｌｍ以下程度でよい。水素ガス流量は、たとえば１２０ｓｌｍ程度でもよい。混合ガスにおけるＳｉ源ガス流量は、たとえば１ｓｃｃｍ以上５ｓｃｃｍ以下でもよい。Ｓｉ源ガス流量の下限は、２ｓｃｃｍでもよい。Ｓｉ源ガス流量の上限は、４ｓｃｃｍでもよい。混合ガスにおけるＣ源ガス流量は、たとえば０．３ｓｃｃｍ以上１．６ｓｃｃｍ以下でもよい。Ｃ源ガス流量の下限は、０．５ｓｃｃｍでもよいし、０．７ｓｃｃｍでもよい。Ｃ源ガス流量の上限は、１．４ｓｃｃｍでもよいし、１．２ｓｃｃｍでもよい。
表面を再構成する工程では、水素ガスによるエッチングと、原料ガスによるエピタキシャル成長とが拮抗した状態となるように、各種条件を調整することが望ましい。たとえば成膜速度が０±０．５μｍ／ｈ程度となるように、水素ガス流量および原料ガス流量を調整することが考えられる。成膜速度は、０±０．４μｍ／ｈ程度に調整してもよいし、０±０．３μｍ／ｈ程度に調整してもよいし、０±０．２μｍ／ｈ程度に調整してもよいし、０±０．１μｍ／ｈ程度に調整してもよい。これにより、ピット部を浅くする効果が大きくなることが期待される。
表面を再構成する工程における処理時間は、たとえば３０分以上１０時間以下程度である。処理時間は、８時間以下でもよいし、６時間以下でもよいし、４時間以下でもよいし、２時間以下でもよい。
３．第２のエピタキシャル層を形成する工程（Ｓ２３）
第１のエピタキシャル層の表面を再構成した後、該表面に第２のエピタキシャル層を形成する工程が実行される。第２のエピタキシャル層１２２（図３を参照）は、Ｃ／Ｓｉ比が１以上の原料ガスを用いて形成される。Ｃ／Ｓｉ比は、１以上である限り、たとえば１．０５以上でもよいし、１．１以上でもよいし、１．２以上でもよいし、１．３以上でもよいし、１．４以上でもよい。またＣ／Ｓｉ比は、２．０以下でもよいし、１．８以下でもよいし、１．６以下でもよい。
第２のエピタキシャル層を形成する工程における原料ガスは、第１のエピタキシャル層を形成する工程で用いた原料ガスと同じでもよいし、異なっていてもよい。原料ガスは、たとえばシランガスおよびプロパンガスでもよい。シランガス流量およびプロパンガス流量は、たとえば１０〜１００ｓｃｃｍ程度の範囲で、所望のＣ／Ｓｉ比となるように適宜調整すればよい。キャリアガス流量は、たとえば５０ｓｌｍ〜２００ｓｌｍ程度でよい。
第２のエピタキシャル層を形成する工程における成膜速度は、たとえば５μｍ／ｈ以上１００μｍ／ｈ以下程度でもよい。第２のエピタキシャル層の厚さは、たとえば１μｍ以上１５０μｍ以下である。第２のエピタキシャル層の厚さは、５μｍ以上でもよいし、１０μｍ以上でもよいし、１５μｍ以上でもよい。また第２のエピタキシャル層の厚さは、１００μｍ以下でもよいし、７５μｍ以下でもよいし、５０μｍ以下でもよい。
第２のエピタキシャル層１２２の厚さは、第１のエピタキシャル層１２１の厚さと同じであってもよいし、異なっていてもよい。第２のエピタキシャル層１２２は、第１のエピタキシャル層１２１より薄くてもよい。たとえば、第１のエピタキシャル層１２１の厚さに対する第２のエピタキシャル層１２２の厚さの比は、０．０１以上０．９以下程度でもよい。ここで同厚さの比は、第２のエピタキシャル層の厚さを、表面を再構成する工程を経た第１のエピタキシャル層の厚さで除した値を示している。同厚さの比は、０．８以下でもよいし、０．７以下でもよいし、０．６以下でもよいし、０．５以下でもよいし、０．４以下でもよいし、０．３以下でもよいし、０．２以下でもよいし、０．１以下でもよい。これにより、ピット部を浅くする効果が大きくなることが期待される。
以上より、図３に示すように、第１のエピタキシャル層１２１と第２のエピタキシャル層１２２とを含む、炭化珪素エピタキシャル層１２０が形成される。炭化珪素エピタキシャル層において、第１のエピタキシャル層と第２のエピタキシャル層とは、渾然一体となり区別できない場合もある。
図４に示すように、炭化珪素エピタキシャル層１２０の第１の主面１０１には、溝部２０が形成されている。溝部２０は、平面視において第１の主面１０１に沿って一方向に延びている。より具体的には、溝部２０は、（０００１）面に対するオフ角のオフ方向に沿ったステップフロー成長方向に沿って延びている。つまり、溝部２０は、＜１１−２０＞方向に対して±５°以下の範囲内にある方向、または＜０１−１０＞方向に対して±５°以下の範囲内にある方向に沿って延びている。
溝部２０の上記一方向における幅（第２の幅８２）は、上記一方向に垂直な方向における幅（第３の幅８３）の２倍以上であり、好ましくは５倍以上である。第２の幅８２は１５μｍ以上５０μｍ以下であり、好ましくは２５μｍ以上３５μｍ以下である。第３の幅８３は１μｍ以上５μｍ以下であり、好ましくは２μｍ以上３μｍ以下である。
図３に示すように、溝部２０は、炭化珪素エピタキシャル層１２０内に存在する貫通転位４０からステップフロー成長方向に沿って延びるように形成されている。より具体的には、溝部２０は、貫通転位４０上に形成された第１の溝部２１と、当該第１の溝部２１に接続され、かつ当該第１の溝部２１からステップフロー成長方向に沿って延びるように形成された第２の溝部２２とを含んでいる。
第１の溝部２１は、ステップフロー成長方向において溝部２０の一方の端部（図３中の左端部）に形成されている。また第１の溝部２１は、第１の主面１０１からの最大深さ（第２の深さ７２）が１０ｎｍ以下である。第２の深さ７２は、図３に示すように溝部２０全体における最大深さである。また第１の溝部２１の幅（第１の幅８１）は、好ましくは１μｍ以下であり、より好ましくは０．５μｍ以下である。
図３に示すように、第２の溝部２２は、第１の溝部２１との接続部を起点として、上記一方の端部と反対側の他方の端部（図３中の右端部）にまで至るように形成されている。また第２の溝部２２は、第１の主面１０１からの深さ（第１の深さ７１）が第１の溝部２１の最大深さ（第２の深さ７２）よりも小さくなるように形成されている。より具体的には、第２の溝部２２は、第１の溝部２１の最大深さ（第２の深さ７２）よりも浅い一定の深さを維持しながらステップフロー成長方向に沿って延びている。第１の深さ７１は、好ましくは３ｎｍ以下であり、より好ましくは２ｎｍ以下であり、さらに好ましくは１ｎｍ以下である。また第２の溝部２２の幅（第４の幅８４）は、たとえば２０μｍ以上であり、好ましくは２５μｍ以上である。
次に、工程（Ｓ４０）としてイオン注入工程が実施される。この工程（Ｓ４０）では、図１１に示すように、たとえばアルミニウム（Ａｌ）イオンが第１の主面１０１側から炭化珪素エピタキシャル層１２０内に注入されることにより、ボディ領域６２が形成される。断面視において、ボディ領域６２に挟まれた領域は、ＪＦＥＴ領域６１である。ＪＦＥＴ領域６１の表面１６１は、第１の主面１０１の一部を構成する。好ましくは、ＪＦＥＴ領域６１の表面１６１の幅（第５の幅８５）が、１．５μｍ以上３．５μｍ以下となるように、ボディ領域６２が形成される。好ましくは、ボディ領域６２はイオン注入により形成される。イオン注入に用いられる注入マスクの幅は、たとえば２．４μｍ以下である。最大イオン注入エネルギーは、たとえば９７０ｋｅＶ以下に抑えられる。第１の主面１０１に接するボディ領域６２の部分の不純物濃度は、たとえば１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下である。好ましくは、溝部２０が、表面１６１に配置されるように、ＪＦＥＴ領域６１が形成される。より好ましくは、第１の溝部２１が、表面１６１に配置されるように、ＪＦＥＴ領域６１が形成される。
次に、たとえばリン（Ｐ）イオンがボディ領域６２内に注入されることにより、ソース領域６３が形成される。次に、たとえばアルミニウム（Ａｌ）イオンがボディ領域６２内に注入されることにより、ソース領域６３に隣接するようにコンタクト領域６４が形成される。炭化珪素エピタキシャル層１２０においてボディ領域６２、ソース領域６３およびコンタクト領域６４のいずれも形成されない領域がドリフト領域６０となる。ドリフト領域６０は、ＪＦＥＴ領域６１を含む。ＪＦＥＴ領域６１は、第１の主面１０１の一部を構成し、かつボディ領域６２の部分に挟まれた領域である。ドリフト領域６０は、ＪＦＥＴ領域６１および炭化珪素基板１１０に挟まれた領域と、ボディ領域６２と炭化珪素基板１１０とに挟まれた領域とを含む。第１の主面１０１は、ＪＦＥＴ領域６１の表面１６１と、ボディ領域６２の表面１６２と、ソース領域６３の表面１６３と、コンタクト領域６４の表面１６４とにより構成される。
次に、工程（Ｓ５０）として活性化アニール工程が実施される。この工程（Ｓ５０）では、図１１に示すように、炭化珪素エピタキシャル層１２０が、たとえばアルゴン雰囲気中において１８００℃程度に加熱されることにより、炭化珪素エピタキシャル層１２０内にイオン注入されたｎ型不純物およびｐ型不純物の各々が活性化する。これにより、炭化珪素エピタキシャル層１２０内のボディ領域６２、ソース領域６３およびコンタクト領域６４の各々において所望のキャリアが発生する。以上により、ｎ型を有するＪＦＥＴ領域６１と、ドリフト領域６０上に設けられ、かつｎ型とは異なるｐ型を有するボディ領域６２と、ボディ領域６２によってＪＦＥＴ領域６１から隔てられ、かつｎ型を有するソース領域６３とを含む炭化珪素エピタキシャル層１２０が準備される。
次に、工程（Ｓ６０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ６０）では、図１２に示すように、たとえば酸素（Ｏ2）を含む雰囲気中においてエピタキシャルウエハ１００を熱酸化することにより、第１の主面１０１上に二酸化珪素（ＳｉＯ2）を含む材料からなるゲート絶縁膜５７が形成される。ゲート絶縁膜５７は、ＪＦＥＴ領域６１と、ボディ領域６２と、ソース領域６３とに接して形成される。ゲート絶縁膜５７と接するＪＦＥＴ領域６１の表面１６１には、表面１６１に沿って一方向に延びるとともに、一方向における幅である第２の幅８２が、一方向に垂直な方向における幅である第３の幅８３の２倍以上であり、かつ、表面１６１からの最大深さである第２の深さ７２が、１０ｎｍ以下である溝部２０（図３参照）が形成されている。つまり、ＪＦＥＴ領域６１の表面１６１において、ピット部３０の形成が抑制されているため（図３）、ＪＦＥＴ領域６１の表面１６１上に形成されたゲート絶縁膜５７の厚みのばらつきが低減される。ゲート絶縁膜５７の平均膜厚は、たとえば４０ｎｍ以上１００ｎｍ以下である。
次に、工程（Ｓ６５）として窒素アニール工程が実施される。具体的には、ゲート絶縁膜５７を形成する工程の後、窒素原子を含む雰囲気において、１１００℃以上の温度でゲート絶縁膜５７が加熱される。窒素を含む雰囲気とは、たとえば一酸化窒素（ＮＯ）、一酸化二窒素（Ｎ2Ｏ）、二酸化窒素（ＮＯ2）およびアンモニア等である。好ましくは、ゲート絶縁膜５７が形成されたエピタキシャルウエハ１００が、窒素を含む気体中において、１１００℃以上１４００℃以下の温度で、たとえば１時間程度保持される。
次に、工程（Ｓ７０）としてゲート電極形成工程が実施される。この工程（Ｓ７０）では、たとえばＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法により、ゲート絶縁膜５７上に接触し、不純物添加されたポリシリコンを含む導電性材料からなるゲート電極５１が形成される。ゲート電極５１は、ゲート絶縁膜５７上において、ＪＦＥＴ領域６１の表面１６１と、ボディ領域６２の表面１６２と、ソース領域６３の表面１６３とに対面する位置に形成される。
次に、工程（Ｓ８０）として層間絶縁膜形成工程が実施される。この工程（Ｓ８０）では、たとえばＣＶＤ法によりゲート絶縁膜５７上に形成され、かつゲート電極５１を覆うように層間絶縁膜５６が形成される。層間絶縁膜５６は、たとえば二酸化珪素を含む材料からなる。
次に、工程（Ｓ９０）としてオーミック電極形成工程が実施される。この工程（Ｓ９０）では、図１３に示すように、先ず、ソース電極５２を形成すべき領域においてゲート絶縁膜５７および層間絶縁膜５６がエッチングにより除去される。これにより、ソース領域６３およびコンタクト領域６４が露出した領域が形成される。当該領域において、ソース領域６３およびコンタクト領域６４の双方に接するように、たとえばＴｉとＡｌとＮｉとを含む金属膜が形成される。次に、金属膜が加熱されることにより上記金属膜の少なくとも一部がシリサイド化する。これにより、第１の主面１０１上において、ソース領域６３およびコンタクト領域６４の双方に接するソース電極５２が形成される。
次に、工程（Ｓ１００）としてパッド電極形成工程が実施される。この工程（Ｓ１００）では、たとえば蒸着法によりアルミニウムを含む導電体からなるソースパッド電極５４が、ソース電極５２および層間絶縁膜５６を覆うように形成される。次に、炭化珪素基板１１０の第２の主面１０２に接するドレイン電極５３が形成される。次に、たとえばアルミニウムを含む導電体からなる裏面パッド電極５５が、ドレイン電極５３に接するように形成される。
その後、所定のダイシングにより、ウエハを複数の半導体チップに分割する。以上より、図１に示されるユニットセルを複数含む半導体チップ、すなわち炭化珪素半導体装置が得られる。
上記実施形態においては、第１導電型をｎ型とし、かつ第２導電型をｐ型として説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。また本実施形態においては、炭化珪素半導体装置がプレーナ型のＭＯＳＦＥＴである場合について説明したが、炭化珪素半導体装置はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
次に、本実施形態に係るＭＯＳＦＥＴおよびその製造方法の作用効果について説明する。
本実施形態に係るＭＯＳＦＥＴ１０００によれば、ゲート絶縁膜５７と接する第１不純物領域６１の表面１６１には、表面１６１に沿って一方向に延びるとともに、一方向における幅である第２の幅８２が、一方向に垂直な方向における幅である第３の幅８３の２倍以上であり、かつ、表面１６１からの最大深さである第２の深さ７２が１０ｎｍ以下である溝部２０が形成されている。すなわち、本実施形態に係るＭＯＳＦＥＴ１０００によれば、炭化珪素エピタキシャル層１２０のエピタキシャル成長の条件等が制御されることにより、数十ｎｍの深さを有する上記ピット部に比べて上記溝部２０がより多数形成されたものになっている。したがって、本実施形態に係るＭＯＳＦＥＴ１０００は、上記ピット部３０が多数形成された従来のＭＯＳＦＥＴに比べて、ゲート絶縁膜５７の膜厚のばらつきを少なくすることができる。結果として、ＭＯＳＦＥＴ１０００の長期信頼性が向上する。
また本実施形態に係るＭＯＳＦＥＴ１０００によれば、ＪＦＥＴ領域６１の表面１６１に対して平行な方向に沿った方向における、ＪＦＥＴ領域６１の表面１６１の幅である第５の幅８５は、１．５μｍ以上３．５μｍ以下である。第５の幅８５を１．５μｍ以上とすることにより、ＪＦＥＴ抵抗の増大によるトランジスタ抵抗の著しい増大を抑制することができる。第５の幅８５を３．５μｍ以下とすることにより、ボディ領域６２からの空乏化によるＪＦＥＴ領域６１上のゲート絶縁膜５７を保護すると共に、単位セル面積の増大によるオン抵抗の増大を抑制することができる。
さらに本実施形態に係るＭＯＳＦＥＴ１０００によれば、ＪＦＥＴ領域６１の表面１６１に対して垂直な方向における、ゲート絶縁膜５７の厚み１５７は、４０ｎｍ以上１００ｎｍ以下である。厚み１５７を４０ｎｍ以上とすることにより、ゲート絶縁膜５７の信頼性が低下することを抑制することができる。厚み１５７を１００ｎｍ以下とすることにより、トランジスタをオンさせるために必要なゲート電極５１およびソース電極５２間への印加電圧の増大を抑制することができる。
さらに本実施形態に係るＭＯＳＦＥＴ１０００によれば、ゲート絶縁膜５７および第１不純物領域６１の境界領域２００における窒素原子の密度は１０18ｃｍ-3以上である。これにより、ゲート絶縁膜５７の信頼性を向上させることができる。
さらに本実施形態に係るＭＯＳＦＥＴ１０００によれば、溝部２０は、第１の溝部２１と、第１の溝部２１に接続された第２の溝部２２とを含む。第１の溝部２１は、一方向において溝部２０の一方の端部に形成され、かつ、表面１６１からの最大深さが１０ｎｍ以下である。第２の溝部２２は、第１の溝部２１から一方向に沿って延びて一方の端部と反対側の他方の端部に至るように形成され、かつ、表面１６１からの深さである第１の深さ７１が、第１の溝部２１の最大深さよりも小さくなるように形成されている。上記のような構造を有する溝部２０が形成されたＭＯＳＦＥＴ１０００においては、ゲート絶縁膜５７の膜厚のばらつきを増加させるピット部の形成が抑制されている。したがって、上記ＭＯＳＦＥＴ１０００によれば、ゲート絶縁膜５７の膜厚のばらつきを少なくすることができる。結果として、ＭＯＳＦＥＴ１０００の長期信頼性が向上する。
さらに本実施形態に係るＭＯＳＦＥＴ１０００によれば、ゲート絶縁膜５７は、第１の溝部２１上に設けられている。上記ＭＯＳＦＥＴ１０００によれば、ゲート絶縁膜５７の膜厚のばらつきを少なくすることができる。結果として、ＭＯＳＦＥＴ１０００の長期信頼性が向上する。
さらに本実施形態に係るＭＯＳＦＥＴ１０００は、（０００１）面に対して±４°以下のオフ角を有する炭化珪素基板１１０をさらに備える。炭化珪素エピタキシャル層１２０は、炭化珪素基板１１０上にエピタキシャル成長させた層である。溝部２０は、炭化珪素エピタキシャル層１２０内に存在する貫通転位４０からオフ角のオフ方向に沿うステップフロー成長方向に沿って延びるように形成されている。上記のように、溝部２０は、上記ステップフロー成長方向に沿って延びるように形成されているものである。このような溝部２０が形成された炭化珪素半導体装置１０００においては、デバイスの長期信頼性を低下させる微小ピットの形成が抑制されている。したがって、上記ＭＯＳＦＥＴ１０００によれば、ゲート絶縁膜５７の膜厚のばらつきを少なくすることができる。これにより、ＭＯＳＦＥＴ１０００の長期信頼性が向上する。
さらに本実施形態に係るＭＯＳＦＥＴ１０００によれば、オフ方向は、＜１１−２０＞方向に対して±５°以下の範囲内にある。このように、第３の主面１０３は所定のオフ方向において（０００１）面に対して傾斜していてもよい。
さらに本実施形態に係るＭＯＳＦＥＴ１０００によれば、オフ方向は、＜０１−１０＞方向に対して±５°以下の範囲内にある。このように、第３の主面１０３は所定のオフ方向において（０００１）面に対して傾斜していてもよい。
本実施形態に係るＭＯＳＦＥＴ１０００の製造方法によれば、炭化珪素エピタキシャル層１２０のエピタキシャル成長の条件等が制御されることにより、数十ｎｍの深さを有する上記ピット部に比べて上記溝部２０がより多数形成される。したがって、上記ＭＯＳＦＥＴ１０００の製造方法によれば、上記ピット部が多数形成された従来のＭＯＳＦＥＴに比べて、ゲート絶縁膜５７の膜厚のばらつきが少ないＭＯＳＦＥＴ１０００を製造することができる。すなわち、長期信頼性が向上したＭＯＳＦＥＴ１０００を製造することができる。
また本実施形態に係るＭＯＳＦＥＴ１０００の製造方法によれば、ゲート絶縁膜５７を形成する工程の後、窒素原子を含む雰囲気において、１１００℃以上の温度でゲート絶縁膜５７を加熱する工程をさらに備える。これにより、ゲート絶縁膜５７の信頼性を向上させることができる。
〔評価〕
１．サンプル作製
直径が１５０ｍｍの炭化珪素基板１１０を準備した。炭化珪素基板１１０において第３の主面１０３は、オフ方向が＜１１−２０＞方向であり、（０００１）面に対して４°のオフ角を有する。
サンプル１は、本開示の製造方法で形成されたエピタキシャル層を有する。サンプル２は、本開示の製造方法から、第１のエピタキシャル層の表面を再構成する工程（Ｓ２２）を削除した製造方法で形成されたエピタキシャル層を有する。サンプル１およびサンプル２において、エピタキシャル層の膜厚は１５μｍである。
２．溝部の形状の評価
各サンプルにおいて、炭化珪素エピタキシャル層１２０の第１の主面１０１に形成された溝部の形状を欠陥検査装置およびＡＦＭを用いて評価した。結果を表１に示す。ここでは欠陥検査装置にレーザーテック株式会社製のＷＡＳＡＶＩシリーズ「ＳＩＣＡ ６Ｘ」（対物レンズ：×１０）を用いた。
ＡＦＭとしては、たとえばＶｅｅｃｏ社製の「Ｄｉｍｅｎｓｉｏｎ３００」を用いることができる。また上記ＡＦＭのカンチレバー（探針）としては、たとえばＢｒｕｋｅｒ社製の型式「ＮＣＨＶ−１０Ｖ」を用いることができる。ＡＦＭの測定条件としては、測定モードをタッピングモードとし、タッピングモードでの測定領域を２０μｍ四方、かつ測定深さを１．０μｍとする。そしてタッピングモードでのサンプリングは、上記測定領域内での走査速度を１周期当たり５秒とし、１走査ライン当たりのデータ数を５１２ポイントとし、かつ走査ライン数を５１２として行う。またカンチレバーの変位制御は、１５．５０ｎｍに設定する。
表１に示すようにサンプル１では、第１の主面１０１に沿ってステップフロー成長方向（すなわち「一方向」）に延びるとともに、ステップフロー成長方向における幅である第２の幅８２が、ステップフロー成長方向に垂直な方向における幅である第３の幅８３の２倍以上である溝部２０が検出された。
さらにサンプル１において溝部２０の形状を詳細に調査したところ、溝部２０内の一方の端部に最大深さを示す部分が含まれていることが分かった。最大深さを示す部分の深さは３ｎｍであった。当該部分から他方の端部に延びる部分の深さは１ｎｍ以下であった。すなわちサンプル１における溝部２０は、第１の溝部２１と、第１の溝部２１に接続された第２の溝部２２とを含み、第１の溝部２１は、ステップフロー成長方向において溝部２０の一方の端部に形成され、第２の溝部２２は、第１の溝部２１からステップフロー成長方向に沿って延びて一方の端部と反対側の他方の端部に至り、かつ第１の主面１０１からの深さである第１の深さ７１が、第１の溝部の最大深さである第２の深さ７２よりも小さいものであった。
他方、サンプル２では、第２の幅８２および第３の幅８３がほぼ同じであり、かつ最大深さである第２の深さ７２が１０ｎｍを超える溝部、すなわちピット部３０が多数検出された。表１中、サンプル２における溝部の最大深さは、便宜上、第１の溝部の最大深さの欄に示している。
３．ゲート絶縁膜の膜厚のばらつきの評価
サンプル１および２において、前述のようにして、イオン注入工程（Ｓ４０）および活性化アニール工程（Ｓ５０）を実行し、図１１に示す各種不純物領域を形成した。
サンプル１および２を、酸素を含む雰囲気中で加熱することにより、炭化珪素エピタキシャル層１２０の第１の主面１０１にゲート絶縁膜５７を形成した。さらに透過型電子顕微鏡によってゲート絶縁膜を観察し、ゲート絶縁膜の膜厚のばらつきを測定した。結果を表２に示す。
表２中「膜厚のばらつき」の欄には、溝部付近の最大膜厚と溝部がない部分の膜厚との差（Ａ）、ならびに溝部付近の最小膜厚と溝部がない部分の膜厚との差（Ｂ）を「Ａ／Ｂ」と記している。ここではＡおよびＢが共に小さい値であるほど、膜厚のばらつきが小さいことを示している。表２に示すとおり、サンプル１は、サンプル２よりも膜厚のばらつきが小さく良好であった。
４．炭化珪素半導体装置の信頼性の評価
サンプル１およびサンプル２において、前述のゲート電極形成工程（Ｓ７０）〜パッド電極形成工程（Ｓ１００）を順次実行した。さらにエピタキシャルウエハをダイシングすることにより、各サンプルからＭＯＳＦＥＴであるチップ状の炭化珪素半導体装置をそれぞれ２２個製造した。
炭化珪素半導体装置の長期信頼性を定電流ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）により評価した。定電流ＴＤＤＢは、２５℃環境、２０ｍＡ／ｃｍ2の一定電流密度で行った。結果を図１４に示す。
図１４は、定電流ＴＤＤＢの測定結果を示すワイブルプロットである。図１４中、縦軸は累積故障率をワイブル確率紙にプロットしたものを示し、横軸は絶縁破壊電荷総量（ＱBD）を示している。図１４では、ＱBD［単位：Ｃ／ｃｍ2］が多いほど、長期信頼性が良好である。図１４中、円形の凡例からなるプロット群は、サンプル１より製造された炭化珪素半導体装置を示し、四角形の凡例からなるプロット群は、サンプル２より製造された炭化珪素半導体装置を示す。
図１４から分かるように、サンプル１より製造された炭化珪素半導体装置は、サンプル２より製造された炭化珪素半導体装置に比し、ＱBDが多く、長期信頼性が良好である。この結果は、サンプル１におけるゲート絶縁膜の膜厚のばらつきが小さいことよると考えられる。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ エピタキシャル成長装置、２ チャネル、３ 誘導加熱コイル、４ 石英管、５ 断熱材、６ 発熱体、７ 曲面部、８ 平坦部、２０ 溝部、２１ 第１の溝部、２２ 第２の溝部、３０ ピット部、４０ 貫通転位、５１ ゲート電極、５２ ソース電極、５３ ドレイン電極、５４ ソースパッド電極、５５ 裏面パッド電極、５６ 層間絶縁膜、５７ ゲート絶縁膜、６０ ドリフト領域、６１ 第１不純物領域（ＪＦＥＴ領域）、６２ 第２不純物領域（ボディ領域）、６３ 第３不純物領域（ソース領域）、６４ コンタクト領域、７１ 第１の深さ、７２ 第２の深さ、７３ 第３の深さ、８１ 第１の幅、８２ 第２の幅、８３ 第３の幅、８４ 第４の幅、８５ 第５の幅、１００ エピタキシャルウエハ、１０１ 第１の主面、１０２ 第２の主面、１０３ 第３の主面、１１０ 炭化珪素基板、１２０ 炭化珪素エピタキシャル層、１２１ 第１のエピタキシャル層、１２２ 第２のエピタキシャル層、１５７ 厚み、１６１，１６２，１６３，１６４ 表面、２００ 境界領域、２０１ 第１仮想面、２０２ 第２仮想面、１０００ 炭化珪素半導体装置（ＭＯＳＦＥＴ）。

Claims (8)

  1. 第１導電型を有する第１不純物領域と、前記第１不純物領域に接して設けられ、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第２不純物領域によって前記第１不純物領域から隔てられ、かつ前記第１導電型を有する第３不純物領域とを含む炭化珪素エピタキシャル層と、
    前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とに接するゲート絶縁膜とを備え、
    前記ゲート絶縁膜と接する前記第１不純物領域の表面には、前記表面に沿って一方向に延びるとともに、前記一方向における幅が前記一方向に垂直な方向における幅の２倍以上であり、かつ、前記表面からの最大深さが１０ｎｍ以下である溝部が形成されており、
    前記溝部は、第１の溝部と、前記第１の溝部に接続された第２の溝部とを含み、
    前記第１の溝部は、前記一方向において前記溝部の一方の端部に形成され、
    前記第２の溝部は、前記第１の溝部から前記一方向に沿って延びて前記一方の端部と反対側の他方の端部に至り、かつ、前記表面からの深さが前記第１の溝部の最大深さよりも小さい、炭化珪素半導体装置。
  2. 前記第１不純物領域の前記表面に対して平行な方向に沿った方向における、前記第１不純物領域の前記表面の幅は、１．５μｍ以上３．５μｍ以下である、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１不純物領域の前記表面に対して垂直な方向における、前記ゲート絶縁膜の厚みは、４０ｎｍ以上１００ｎｍ以下である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記ゲート絶縁膜および前記第１不純物領域の境界領域における窒素原子の密度は１０18ｃｍ-3以上である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記ゲート絶縁膜は、前記第１の溝部上に設けられている、請求項１に記載の炭化珪素半導体装置。
  6. 第１導電型を有する第１不純物領域と、前記第１不純物領域上に設けられ、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第２不純物領域によって前記第１不純物領域から隔てられ、かつ前記第１導電型を有する第３不純物領域とを含む炭化珪素エピタキシャル層を準備する工程と、
    前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とに接するゲート絶縁膜を形成する工程とを備え、
    前記ゲート絶縁膜と接する前記第１不純物領域の表面には、前記表面に沿って一方向に延びるとともに、前記一方向における幅が前記一方向に垂直な方向における幅の２倍以上であり、かつ、前記表面からの最大深さが１０ｎｍ以下である溝部が形成されており、
    前記溝部は、第１の溝部と、前記第１の溝部に接続された第２の溝部とを含み、
    前記第１の溝部は、前記一方向において前記溝部の一方の端部に形成され、
    前記第２の溝部は、前記第１の溝部から前記一方向に沿って延びて前記一方の端部と反対側の他方の端部に至り、かつ、前記表面からの深さが前記第１の溝部の最大深さよりも小さい、炭化珪素半導体装置の製造方法。
  7. 前記ゲート絶縁膜を形成する工程の後、窒素原子を含む雰囲気において、１１００℃以上の温度で前記ゲート絶縁膜を加熱する工程をさらに備えた、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記炭化珪素エピタキシャル層を準備する工程の前に、炭化珪素基板を準備する工程をさらに備え、
    前記炭化珪素エピタキシャル層を準備する工程は、
    前記炭化珪素基板上に、Ｃ／Ｓｉ比が１未満の原料ガスを用いて、第１のエピタキシャル層を形成する工程と、
    Ｃ／Ｓｉ比が１未満の原料ガスと、水素ガスとを含む混合ガスを用いて、第１のエピタキシャル層の表面を再構成する工程と、
    再構成された前記第１のエピタキシャル層の前記表面に、Ｃ／Ｓｉ比が１以上の原料ガスを用いて、第２のエピタキシャル層を形成する工程と、を含む、請求項６または請求項７に記載の炭化珪素半導体装置の製造方法。
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