JP5307381B2 - 半導体素子ならびに半導体素子製造法 - Google Patents
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Description
[1]炭化珪素からなる半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を有する半導体素子において、
前記半導体基板表面の前記ゲート絶縁膜との接合面は、
巨視的には非極性面に平行であり、かつ微視的には非極性面と極性面からなり、前記極性面ではSi面またはC面のいずれか一方の面が優勢である
ことを特徴とする半導体素子。
[2]炭化珪素からなる半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を有する半導体素子において、
前記半導体基板表面の前記ゲート絶縁膜との接合面は、テラス面と、一方向に配向したステップ端とからなり、
前記テラス面は非極性面であり、
前記ステップ端は、Si面またはC面のいずれか一方の極性面からなり、
前記半導体基板が立方晶炭化珪素であり、前記非極性面が{001}面または{110}面である
ことを特徴とする半導体素子。
[3]炭化珪素からなる半導体基板と、前記半導体基板上に形成される電極と、を有する半導体素子において、
前記半導体基板表面の前記電極との接合面は、
巨視的には非極性面に平行であり、かつ微視的には非極性面と極性面からなり、前記極性面ではSi面またはC面のいずれか一方の面が優勢である
ことを特徴とする半導体素子。
[4]炭化珪素からなる半導体基板と、前記半導体基板上に形成される電極と、を有する半導体素子において、
前記半導体基板表面の前記電極との接合面は、テラス面と、一方向に配向したステップ端とからなり、
前記テラス面は非極性面であり、
前記ステップの端面は、非極性面およびSi面またはC面のいずれか一方の極性面からなり、
前記半導体基板が立方晶炭化珪素であり、前記非極性面が{001}面または{110}面である
ことを特徴とする半導体素子。
[5]前記接合面における前記一方の極性面の占める面積の割合が、接合面中の全極性面の面積を1としたときに、0.75〜1の範囲であることを特徴とする[1]〜[4]いずれかに記載の半導体素子。
[6]前記テラス面の幅(ステップ端の配向方向と基板面内直交方向の幅)が、0〜100nmであることを特徴とする[2]及び[4]のいずれかに記載の半導体素子。
[7]前記半導体基板は、単結晶半導体基板上に形成された炭化珪素ホモエピタキシャル膜を含むことを特徴とする[1]〜[6]のいずれかに記載の半導体素子。
[8]前記半導体基板が立方晶炭化珪素であり、前記非極性面が{001}面または{110}面であることを特徴とする[1]、[3]、[5]〜[7]のいずれかに記載の半導体素子。
[9]前記半導体基板が六方晶炭化珪素であり、前記非極性面が{11-20}、{1-100}、{03-38}面のいずれかであることを特徴とする[1]、[3]、[5]〜[7]のいずれかに記載の半導体素子。
[10]前記極性面がSi極性面であることを特徴とする[1]〜[4]のいずれかに記載の半導体素子。
[11]接合面において占める面積の割合が0.75〜1の範囲である極性面がSi極性面であることを特徴とする[5]に記載の半導体素子。
[12][1]〜[11]のいずれかに記載の半導体素子の製造方法であって、
少なくとも一方の主表面が非極性面である炭化珪素半導体基板を準備する工程、
前記半導体基板の非極性面の少なくとも一部に、一方向に配向したステップを形成する工程、
前記ステップの端面の極性を、特定の極性面に統一する工程、
を含むことを特徴とする半導体素子の製造方法。
[13]前記一方向に配向したステップを形成する工程およびステップの端面の極性を特定の極性面に統一する工程は、ゲート絶縁膜または電極を形成する工程の前に行われる請求項12に記載の製造方法。
以下に記載の発明は、本願特許請求の範囲に記載の発明ではないが、本願明細書に記載されている発明である。
[A1]炭化珪素からなる半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を有する半導体素子において、
前記半導体基板表面の前記ゲート絶縁膜との接合面は、テラス面と、一方向に配向したステップ端と、を有し、
前記テラス面は非極性面であり、
前記テラス面が、ステップ端の配向方向およびステップ端の配向方向と面内直交方向との幅比で10倍以上である
ことを特徴とする半導体素子。
[A2]炭化珪素からなる半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を有する半導体素子において、
前記半導体基板表面の前記ゲート絶縁膜との接合面は、巨視的には非極性面に平行であり、かつ、一方向に配向したステップ端を含み、
前記ステップ端の振幅が0.5〜10nmの範囲である
ことを特徴とする半導体素子。
[A3]炭化珪素からなる半導体基板と、前記半導体基板上に形成される電極と、を有する半導体素子において、
前記半導体基板表面の前記電極との接合面は、テラス面と、一方向に配向したステップと、を有し、
前記テラス面は非極性面であり、
前記テラス面が、ステップ方向およびステップ方向と面内直交方向との幅比で10倍以上である
ことを特徴とする半導体素子。
[A4]炭化珪素からなる半導体基板と、前記半導体基板上に形成される電極と、を有する半導体素子において、
前記半導体基板表面の前記電極との接合面は、巨視的には非極性面に平行であり、かつ、一方向に配向した凹凸を含み、
前記凹凸の振幅が0.5〜10nmの範囲である
ことを特徴とする半導体素子。
[A5]前記テラス面の幅(ステップ端の配向方向と基板面内直交方向の幅)が、0〜100nmであることを特徴とする[A1]及び[A3]のいずれかに記載の半導体素子。
[A6]前記半導体基板は、単結晶半導体基板上に形成された炭化珪素ホモエピタキシャル膜を含むことを特徴とする[A1]〜[A5]のいずれかに記載の半導体素子。
[A7]前記半導体基板が立方晶炭化珪素であり、前記非極性面が{001}面または{110}面であることを特徴とする[A1]〜[A6]のいずれかに記載の半導体素子。
[A8]前記半導体基板が六方晶炭化珪素であり、前記非極性面が{11-20}、{1-100}、{03-38}面のいずれかであることを特徴とする[A1]〜[A6]のいずれかに記載の半導体素子。
[A9][A1]〜[A8]のいずれかに記載の半導体素子の製造方法であって、
少なくとも一方の主表面が非極性面である炭化珪素半導体基板を準備する工程、
前記半導体基板の非極性面の少なくとも一部に、一方向に配向したステップを形成する工程、
前記ステップの端面の極性を、特定の極性面に統一する工程、
を含むことを特徴とする半導体素子の製造方法。
[A10]前記一方向に配向したステップを形成する工程およびステップの端面の極性を特定の極性面に統一する工程は、ゲート絶縁膜または電極を形成する工程の前に行われる[A9]に記載の製造方法。
[方位]
[ ]は特定の方位を示す表記としては使用する。これに対して、< >は等価な方位を総称した表記として使用する。すなわち、<111>方位は、[111]、[-111]、[1-11]、[11-1] 、[-1-11]、[1-1-1]、[-11-1]、[-1-1-1]の集合を意味する。
[面]
同様に、( )は特定の面を示す表記として使用する。これに対して、[ ]は等価な面を総称した表記として使用する。
本発明の半導体素子には、
炭化珪素からなる半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を有する半導体素子(以下、半導体素子1と呼ぶ)、および
炭化珪素からなる半導体基板と、前記半導体基板上に形成される電極と、を有する半導体素子(以下、半導体素子2と呼ぶ)
の2種類の半導体素子がある。以下、単に半導体素子という場合は、半導体素子1および2の両方を意味することを意図する。
半導体素子2のダイオードとは、例えば、pnダイオード、ショットキーダイオードなどであり(つまり、MOSダイオード以外)、半導体素子2のトランジスタとは、例えば、MES-FET、サイリスタ、GTO、MES-FETなどである。
半導体素子1は、半導体基板表面のゲート絶縁膜との接合面が巨視的には非極性面に平行であり、かつ微視的には非極性面と極性面とからなり、前記極性面では、Si面(珪素面)またはC面(炭素面)のいずれか一方の面が優勢であることを特徴とする。(態様A)
本明細書において、「微視的」とは、例えば、原子オーダーのスケールに注目することを意味し、「巨視的」とは、数十ミクロンを超えるスケールに注目することを意味する。別の表記としては、「微視的」とは、原子レベルであり、「巨視的」とは、接合面全体を平均化したもの、と解釈できる。したがって、態様Aにおいては、数十ミクロンスケールにおける上記接合面に注目した場合、上記接合面は、非極性面に平行な面であり、原子オーダーのスケールにおける上記接合面に注目した場合、上記接合面は、非極性面および極性面からなり、極性面にはSi面またはC面のいずれか一方の面が優勢に存在する。換言すれば、上記接合面には、原子オーダーでは、非極性面の他に、必ずSi面またはC面のいずれか一方の極性面が優勢に存在するが、接合面全体としてみると、非極性面に平行な面である。具体例としては、表面が非極性面となっている炭化珪素基板表面に、一方向に起伏を作成した場合が挙げられる。この場合、微視的にはSi面またはC面のいずれか一方の極性面が優勢に存在し(起伏の斜度によっては、非極性面も存在)、巨視的には非極性面となる。従って、巨視的表面がSi面かC面ということは、これは[111]面(すなわち極性面)であることを意味するが、そのような接合面を有する素子は、本発明の範囲外の素子である。
(1-100)面では、[0001]方位(Si極性)、[000-1]方位(C極性)、[11-20]方位(Si極性)、[-1-120]方位(C極性)の何れかへ傾斜した面である。
(03-38)面では、[01-10]方位と[0-110]方位にスロープを配向した起伏(Si極性)、[1010]方位と[-10-10]方位(C極性)にスロープを配向した起伏である。
本発明の半導体素子は、
少なくとも一方の主表面が非極性面である炭化珪素半導体基板を準備する工程、
前記半導体基板の非極性面の少なくとも一部に、一方向に配向したステップを形成する工程、
前記ステップ端面の極性を、特定の極性面に統一する工程、
を含む半導体基板の製造方法によって製造された基板を用い、特定の極性面に統一された部分に、半導体素子1の場合であれば、ゲート絶縁膜とゲート電極を設け、半導体素子2の場合であれば、電極を設けることで製造できる。半導体素子1の場合のゲート絶縁膜とゲート電極の設置、半導体素子2の場合の電極の設置は、既存の方法で行うことができる。
本発明に従い、Ni/3C-SiCショットキーダイオードを作製した。まずキャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてキャリア濃度3.0×1015/cm3のnタイプホモエピタキシャル層を成長した。成長条件は表2に従った。成長膜厚は成長時間により調整した。
本発明に従い、Ni/3C-SiCショットキーダイオードを作製した。
実施例1と同様の基板を用い、同様の方法および条件でホモエピタキシャル成長した立方晶炭化珪素薄膜表面に直径1μmのダイヤモンド砥粒を用い、[110]方位に略平行な無数の研磨傷を形成した。この工程により(-111)面と(1-11)面をオフ方向とする起伏で立方晶炭化珪素薄膜表面を被覆した。ただし、研磨後の段階では、理論的な面以外に秩序が乱れた面が出ている状態である。起伏の高低差は2nmであり、起伏間の平均距離は1μmであった。
本発明の参考例として、Ni/3C-SiCショットキーダイオードを以下の工程で作製した。実施例1と同様の基板を用い、同様の方法および条件でホモエピタキシャル成長した立方晶炭化珪素薄膜表面に直径1μmのダイヤモンド砥粒を用い、[100]方位に略平行な無数の研磨傷を形成した。この工程により(110)面と(-1-10)面をオフ方向とする起伏で立方晶炭化珪素薄膜表面を被覆した。ただし、研磨後の段階では、理論的な面以外に秩序が乱れた面が出ている状態である。起伏の高低差は2nmであり、起伏間の平均距離は1μmであった。
本発明の参考例として、Ni/3C-SiCショットキーダイオードを以下の工程で作製した。実施例1と同様の基板を用い、同様の方法および条件でnタイプホモエピタキシャル層を成長させた。
本発明の参考例として、Ni/3C-SiCショットキーダイオードを以下の工程で作製した。実施例1と同様の基板を用い、同様の方法および条件でホモエピタキシャル成長した立方晶炭化珪素薄膜表面に、実施例1と同様に[-110]方位に略平行な無数の研磨傷を形成し、立方晶炭化珪素薄膜表面に(111)面と(-1-11)面をオフ方向とする起伏を形成した。ただし、研磨後の段階では、理論的な面以外に秩序が乱れた面が出ている状態である。起伏の高低差は2nmであり、起伏間の平均距離は1μmであった。
本発明に従い、Pt/3C-SiCショットキーダイオードを作製した。実施例1と同様の基板を用い、同様の方法および条件でホモエピタキシャル成長した立方晶炭化珪素薄膜表面に実施例1と同様に[-110]方位に略平行な無数の研磨傷を形成し、立方晶炭化珪素薄膜表面に(111)面と(-1-11)面をオフ方向とする起伏を形成した。ただし、研磨後の段階では、理論的な面以外に秩序が乱れた面が出ている状態である。起伏の高低差は2nmであり、起伏間の平均距離は1μmであった。
本発明に従い、Pt/3C-SiCショットキーダイオードを作製した。実施例1と同様の基板を用い、同様の方法および条件でホモエピタキシャル成長した立方晶炭化珪素薄膜表面に、実施例2と同様に、[110]方位に略平行な無数の研磨傷を形成し、(-111)面と(1-11)面をオフ方向とする起伏を形成した。ただし、研磨後の段階では、理論的な面以外に秩序が乱れた面が出ている状態である。起伏の高低差は2nmであり、起伏間の平均距離は1μmであった。
参考例として、Pt/3C-SiCショットキーダイオードを以下の工程で作製した。実施例1と同様の基板を用い、同様の方法および条件でホモエピタキシャル成長した立方晶炭化珪素薄膜表面に実施例2と同様に、[100]方位に略平行な無数の研磨傷を形成し、(110)面と(-1-10)面をオフ方向とする起伏を形成した。ただし、研磨後の段階では、理論的な面以外に秩序が乱れた面が出ている状態である。起伏の高低差は2nmであり、起伏間の平均距離は1μmであった。
本発明に従い、MOSダイオードを作製した。実施例1と同様の基板を用い、同様の方法および条件でホモエピタキシャル成長した立方晶炭化珪素薄膜表面に、実施例1と同様に、[-110]方位に略平行な無数の研磨傷を形成し、(111)面と(-1-11)面をオフ方向とする起伏を形成した。ただし、研磨後の段階では、理論的な面以外に秩序が乱れた面が出ている状態である。起伏の高低差は2nmであり、起伏間の平均距離は1μmであった。
実施例5に対する参考例として、以下の工程でMOSダイオードを作製した。
実施例1と同様の基板を用い、同様の方法および条件でnタイプホモエピタキシャル層を成長した。
一方、絶縁破壊電界強度に関しては、参考例5に対して、極性をSi面に統一した実施例5のほうが高い電界強度と均一性(小さな標準偏差)を示した。これは、酸化膜形成に先立ち、立方晶炭化珪素表面の極性を統一することで、極性による酸化速度の違いの影響を受ける事なく、均一な酸化膜が広範囲に形成できたことを表している。この知見は、MOSFETのゲート酸化膜においても当てはまり、本発明をMOSFETのゲート酸化膜形成プロセスに適用する事により、広範囲で均一なゲート酸化膜が形成可能であることが明らかである。
本発明に従い、n-channel の横型MOS-FETを作製した。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
本発明に従い、n-channel の横型MOS-FETを作製した。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
本発明に従い、n-channel の横型MOS-FETを作製した。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
本発明に従い、n-channel の横型MOS-FETを作製した。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
本発明に従い、n-channel の横型MOS-FETを作製した。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
本発明に従い、n-channel の横型MOS-FETを作製した。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
本発明に従い、n-channel の横型MOS-FETを作製した。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
本発明に従い、n-channel の横型MOS-FETを作製した。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
以上、実施例6〜9、参考例6〜9から得られた結果を下表にまとめる。
本発明に従い、MOSダイオードを作製した。はじめに、キャリア濃度5.0×1016/cm3のnタイプ単結晶立方晶炭化珪素基板(011)基板に対し、[110]方位に4度の微傾斜研磨を実施した。微傾斜研磨にあたっては、基板を4度の角度を有するくさび状の研磨台座に[110]方位が斜面に配向するように貼り付けた。
次いで、下記の条件により微傾斜研磨面を形成した。
次に、表3の条件に従い基板表面を洗浄した後希フッ酸溶液に約5分間浸漬し、さらに超純水で5分間リンス処理(洗浄)することにより自然酸化膜を完全に除去した。
その後、1000℃ 600分の乾燥酸素雰囲気中での熱酸化により、立方晶炭化珪素表面に膜厚45〜55nmの熱酸化膜を形成した。
本発明に従い、MOSダイオードを作製した。はじめに、キャリア濃度5.0×1016/cm3のnタイプ単結晶六方晶炭化珪素基板(4H-SiC)(01-10)基板に対し、[0001]方位に4度の微傾斜研磨を実施した。微傾斜研磨にあたっては、基板を4度の角度を有するくさび状の研磨台座に[0001]方位が斜面に配向するように貼り付けた。
次いで、表9の条件により微傾斜面を形成した。
次いで、洗浄した微傾斜面上にCVD法を用いてキャリア濃度3.0×1015/cm3のnタイプホモエピタキシャル層を成長した。成長条件は表10に従った。成長膜厚は成長時間により調整した。
その後、1200℃ 600分の乾燥酸素雰囲気中での熱酸化により、六方晶炭化珪素表面に膜厚45〜55nmの熱酸化膜を形成した。
参考例として、下記のごとくMOSダイオードを作製した。はじめに、キャリア濃度5.0×1016/cm3のnタイプ単結晶立方晶炭化珪素基板(011)基板面上にCVD法を用いてキャリア濃度3.0×1015/cm3のnタイプホモエピタキシャル層を成長した。成長条件は表2に従った。成長膜厚は成長時間により調整した。
成長したホモエピタキシャル成長層表面は平滑であり、特定方向に配向したステップは見出されなかった。
その後、1000℃ 600分の乾燥酸素雰囲気中での熱酸化により、立方晶炭化珪素表面に膜厚45〜55nmの熱酸化膜を形成した。
参考例として、以下のごとくMOSダイオードを作製した。はじめに、キャリア濃度5.0×1016/cm3のnタイプ単結晶六方晶炭化珪素基板(4H-SiC)(01-10)基板面上にCVD法を用いてキャリア濃度3.0×1015/cm3のnタイプホモエピタキシャル層を成長した。成長条件は表10に従った。成長膜厚は成長時間により調整した。
微傾斜面上に成長したホモエピタキシャル成長層表面は平滑であり、特定方向に配向したステップは見出されなかった。
その後、1200℃ 600分の乾燥酸素雰囲気中での熱酸化により、六方晶炭化珪素表面に膜厚45〜55nmの熱酸化膜を形成した。
キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。成長膜厚は成長時間により調整した。
SiC表面水素処理の温度依存性を調べた。まず、キャリア濃度3.0×1018/cm3のnタイプ単結晶立方晶炭化珪素基板(001)面上にCVD法を用いてpタイプのホモエピタキシャル層を成長した。成長条件は表6に従った。また、直径1μmダイヤモンド砥粒を用い、ホモエピタキシャル成長した立方晶炭化珪素基板表面の[-110]方位に略平行な無数の研磨傷を形成した。次に、前記研磨傷作製工程によって炭化珪素表面に発生した結晶欠陥層を除去するため、1100℃ 60分の乾燥酸素雰囲気中での熱酸化を施した後、その熱酸化膜を5%HF中10分間のエッチングで除去した。この工程により、前記起伏形状が保たれたまま、炭化珪素表面の15nmの領域が均一に除去された。
当単結晶炭化珪素基板に水素処理を200℃から800℃までの温度にて施した。
水素処理時に炭化珪素表面がエッチングされなかった試料、すなわち水素処理温度200℃の炭化珪素基板を用いて作製したMOSFET特性は、オン抵抗が高く、チャネル移動度が50cm2/V/secと小さい値を示した。
12:炭化珪素エピタキシャル層、
13:ショットキー電極、
14:基板下部電極
21:炭化珪素基板、
22:炭化珪素エピタキシャル層、
23:ソース領域、
24:ドレイン領域、
25:ソース電極、
26:ドレイン電極、
27:ゲート絶縁膜、
28:ゲート電極
Claims (13)
- 炭化珪素からなる半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を有する半導体素子において、
前記半導体基板表面の前記ゲート絶縁膜との接合面は、
巨視的には非極性面に平行であり、かつ微視的には非極性面と極性面からなり、前記極性面ではSi面またはC面のいずれか一方の面が優勢である
ことを特徴とする半導体素子。 - 炭化珪素からなる半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を有する半導体素子において、
前記半導体基板表面の前記ゲート絶縁膜との接合面は、テラス面と、一方向に配向したステップ端とからなり、
前記テラス面は非極性面であり、
前記ステップ端は、Si面またはC面のいずれか一方の極性面からなり、
前記半導体基板が立方晶炭化珪素であり、前記非極性面が{001}面または{110}面であることを特徴とする半導体素子。 - 炭化珪素からなる半導体基板と、前記半導体基板上に形成される電極と、を有する半導体素子において、
前記半導体基板表面の前記電極との接合面は、
巨視的には非極性面に平行であり、かつ微視的には非極性面と極性面からなり、前記極性面ではSi面またはC面のいずれか一方の面が優勢である
ことを特徴とする半導体素子。 - 炭化珪素からなる半導体基板と、前記半導体基板上に形成される電極と、を有する半導体素子において、
前記半導体基板表面の前記電極との接合面は、テラス面と、一方向に配向したステップ端とからなり、
前記テラス面は非極性面であり、
前記ステップの端面は、非極性面およびSi面またはC面のいずれか一方の極性面からなり、
前記半導体基板が立方晶炭化珪素であり、前記非極性面が{001}面または{110}面であることを特徴とする半導体素子。 - 前記接合面における前記一方の極性面の占める面積の割合が、接合面中の全極性面の面積を1としたときに、0.75〜1の範囲であることを特徴とする請求項1〜4のいずれかに記載の半導体素子。
- 前記テラス面の幅(ステップ端の配向方向と基板面内直交方向の幅)が、0〜100nmであることを特徴とする請求項2及び4のいずれかに記載の半導体素子。
- 前記半導体基板は、単結晶半導体基板上に形成された炭化珪素ホモエピタキシャル膜を含むことを特徴とする請求項1〜6のいずれかに記載の半導体素子。
- 前記半導体基板が立方晶炭化珪素であり、前記非極性面が{001}面または{110}面であることを特徴とする請求項1、3、5〜7のいずれかに記載の半導体素子。
- 前記半導体基板が六方晶炭化珪素であり、前記非極性面が{11-20}、{1-100}、{03-38}面のいずれかであることを特徴とする請求項1、3、5〜7のいずれかに記載の半導体素子。
- 前記極性面がSi極性面であることを特徴とする請求項1〜4のいずれかに記載の半導体素子。
- 接合面において占める面積の割合が0.75〜1の範囲である極性面がSi極性面であることを特徴とする請求項5に記載の半導体素子。
- 請求項1〜11のいずれかに記載の半導体素子の製造方法であって、
少なくとも一方の主表面が非極性面である炭化珪素半導体基板を準備する工程、
前記半導体基板の非極性面の少なくとも一部に、一方向に配向したステップを形成する工程、
前記ステップの端面の極性を、特定の極性面に統一する工程、
を含むことを特徴とする半導体素子の製造方法。 - 前記一方向に配向したステップを形成する工程およびステップの端面の極性を特定の極性面に統一する工程は、ゲート絶縁膜または電極を形成する工程の前に行われる請求項12に記載の製造方法。
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