JP4442366B2 - エピタキシャルＳｉＣ膜とその製造方法およびＳｉＣ半導体デバイス - Google Patents

Description

本発明はＳｉＣの単結晶エピタキシャル基板、その製造方法およびその上に作製された半導体デバイスに関する。

近年、炭化珪素（ＳｉＣ、シリコンカーバイト）あるいは窒化ガリウム（ＧａＮ）等の軽元素の化合物からなる半導体（化合物半導体）の研究が盛んである。化合物半導体は、Ｎ，Ｃ等の軽元素の化合物であるため、Ｓｉ半導体に比較して結合エネルギーが大変強い。そのため、エネルギーの禁制帯幅（バンドギャップ）、絶縁破壊電界、熱伝導度が大きいという長所、特徴を有している。特に、大きな禁制帯幅（ワイドバンドギャップ）を活かして、高効率・高耐圧の電子機器やその素子（パワーデバイス）、高周波パワーデバイス、高温動作デバイス、あるいは青色から紫外発光をするデバイス用の材料として注目を集めている。

かかる化合物半導体、例えばＳｉＣを半導体デバイス（素子）として使用するためには、ある程度の大きさを有する高品質な単結晶を得る必要がある。しかしながら、前記のごとくＳｉＣ等の多くの化合物半導体は結合エネルギーが強い（Ｓｉ−Ｃ間で、約４．５ｅＶ）ため、大気圧では高温でも融解せず、２０００℃以上で昇華する。このため、シリコン（Ｓｉ）等他の半導体材料で用いられるエキシマレーザで照射して溶融させ、融液が固化する際の再結晶化時に大きな単結晶を得る方法、即ち溶融液の再結晶化よるバルク結晶の育成が困難である。そこで従来は、ＳｉＣ単結晶は、アチソン法と呼ばれる化学反応を利用する方法、レーリー法と呼ばれる昇華再結晶法を利用する方法により小片が得られていた。

最近は、これらの方法によって作製された炭化珪素の単結晶を基板として用い、この上に昇華再結晶化させる改良レーリー法によってＳｉＣインゴットが育成され、この育成されたＳｉＣインゴットをスライスし、スライス片を鏡面研磨してウエハ（ダイオード等を含む各種の半導体素子の基板）が製造されるようになった。さらにこのウエハ上に気相エピタキシャル成長法または液相エピタキシャル成長法によって目的規模のＳｉＣ単結晶を成長させ、この際に不純物密度と膜厚を制御した活性層を形成することが可能となっている。そして、このような方法で製造されたＳｉＣを用いて、ｐｎ接合ダイオード、ショットキーダイオードや各種のトランジスタ等のＳｉＣ半導体デバイス（半導体素子）が作製されていた（非特許文献１）。

しかしながら、上記方法の内、アチソン法は珪石とコークスの混合物を電気炉で熱し、自然発生的な核形成によって結晶を析出させるので、不純物が多く、得られる結晶の形および結晶面の制御が困難である。またレーリー法では自然核発生的な核形成によって結晶が成長するので、結晶の形および結晶面の制御が困難である。
改良レーリー法では、例えば特公昭第５９−４８７９２号（特許文献１）の発明では、単一の結晶多形で成る大型のＳｉＣインゴットが得られている。しかしマイクロパイプという大型の欠陥（＜０００１＞軸方向に貫通する小孔）が、通常１〜５０個ｃｍ^−２（以下慣用に従って個の表示を省略する。）程度の密度で結晶に含まれている。また、Ｃ軸方向にバーガースベクトルを持つらせん転位が、１０^３〜１０^４ｃｍ^−２程度存在する。

通常はＳｉＣ｛０００１｝面、あるいはこの面から＜１１−２０＞方向、あるいは＜１−１００＞方向に３〜８度のオフ角度を設けた基板がエピタキシャル成長に使われる。この時、基板に存在するマイクロパイプ欠陥やらせん転位の大半がＳｉＣエピタキシャル成長層に貫通すること、およびエピタキシャル成長層を用いて作製したＳｉＣデバイスがマイクロパイプ欠陥を含むとデバイス特性が著しく悪化することが知られている。
したがって、マイクロパイプ欠陥は、大容量（大電流、高耐圧）のＳｉＣ半導体デバイスを高い歩留まりで製造するときの最大の障壁となっている。

また、通常用いられるＳｉＣ｛０００１｝面、あるいはこの面から＜１１−２０＞方向、あるいは＜１−１００＞方向に数度のオフ角度（成長平面と基底面の軸との傾き角度）を有するＳｉＣウエハを用いてＳｉＣのホモエピタキシャル成長を行うと、結晶表面における原子ステップの集合合体（ステップバンチング）現象が起こり易い。

すなわち、このオフカットの＜１１−２０＞あるいは＜１−１００＞方向は、六方晶系結晶の２つの代表的な劈開面に垂直な方向であり、これらの方向は結晶の結合が切断されやすい。このような結晶構造の特性を反映して、これらの方向にオフした基板上のエピタキシャル層は、オフ方向と垂直方向に表面の原子ステップが平行に整然とならぶ。そのため、ステップのスピードのばらつきが生じるとこれらのステップ同士がお互い合体して、高い段差のステップが発生しやすい。

このステップバンチングの度合いが大きくなるとＳｉＣエピタキシャル成長層の表面粗さが増大し、金属−酸化膜−半導体（ＭＯＳ）界面の平坦性が悪化するので、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の反転層チャネル移動度が低下する。
また、ｐｎ接合、ショットキー障壁界面の平坦性が悪化して接合界面における電界集中が発生し、耐圧の低下、漏れ電流の増大などの問題を引き起こす。

ＳｉＣには多数の結晶多形（ポリタイプ）が存在するが、この中で４Ｈ型ポリタイプ（Ｒａｍｓｄｅｌｌの表記法で「４Ｈ−ＳｉＣ」と表記されるもの。Ｈは、六方晶であることを示し、数字は原子積層が記載された数字の数の層、例えば前記の場合は４層で、一周期となる結晶構造を示す。本発明の出願書類では、原則としてこの表記法を使用する）が高い移動度を有し、ドナーやアクセプタのイオン化エネルギーも小さいことから、ＳｉＣ半導体デバイス作製に最適なＳｉＣポリタイプであると考えられている。

しかしながら、４Ｈ−ＳｉＣ｛０００１｝面、あるいはこの面から＜１１−２０＞方向数度のオフ角度を設けた基板上のエピタキシャル成長層（特許文献２）、あるいは＜１−１００＞方向に数度のオフ角度を設けた基板上のエピタキシャル成長層（特許文献３）を用いて反転型ＭＯＳＦＥＴを作製すると、チャネル移動度が１〜２０ｃｍ^２／Ｖｓ程度と非常に小さく、高性能トランジスタを実現できない。

これらの問題を解決するために、特許文献４ではＳｉＣの（０００１）面以外の面、例えば（１−１００）面等を持った種結晶を用いて改良レーリー法による成長を行うことで、マイクロパイプ数の少ないＳｉＣインゴットを得ている。

しかしながら、ＳｉＣ（１−１００）面上にエピタキシャル成長を行うと、成長時に積層欠陥が発生しやすく、半導体デバイス作製に十分な高品質ＳｉＣ単結晶を得るのが困難である。一方、ＳｉＣ（１１−２０）基板を用いることでもマイクロパイプ欠陥が低減されることが知られているが、ＳｉＣ（１１−２０）基板上に高品質のＳｉＣエピタキシャル成長層を作製することは容易ではなく、エピタキシャル成長と基板の界面に不純物密度の差に起因する歪みが発生し、エピタキシャル成長層の結晶性に悪影響を与える。

また、従来は６Ｈ型ポリタイプの６Ｈ−ＳｉＣ（１１−２０）面が研究されてきたが、この面の上にデバイスを作製すると、電子移動度の異方性が問題となる。すなわち、６Ｈ−ＳｉＣ結晶中では、＜０００１＞軸方向の電子移動度が＜１−１００＞、＜１１−２０＞方向の移動度の２０〜３０％程度と小さい。このため、６Ｈ−ＳｉＣ（１１−２０）面上のデバイスでは、面内の電気伝導に３〜５倍の異方性が生じてしまう。
特公昭５９−４８７９２号公報 米国特許第４９１２０６４号公報 特表２００３−５０２８５７号公報 特許第２８０４８６０号公報 松波弘之 編著「半導体ＳｉＣ技術と応用」日刊工業新聞社 ２００３年３月出版。第４章。

このため、ステップフロー成長が促進され、しかも基板にマイクロパイプやらせん転移が存在する場合でも、作製あるいは形成された成長膜ではそのような欠陥が消滅するＳｉＣ膜のエピタキシャル成長による製造方法の開発が望まれていた。
また、エピタキシャル成長表面の平坦性が著しく改善され、異種ポリタイプの混入が完全に抑制され、ステップバンチングが抑制され、さらに平坦なエピタキシャル成面の得られるＳｉＣ膜のエピタキシャル成長による製造方法の開発が望まれていた。

また、以上の結果、高品質かつ表面平坦性のよいエピタキシャルＳｉＣ膜やＳｉＣ膜の基板の実現が望まれていた。
また、さらに以上のＳｉＣ膜を使用した、異方性がなく、大電流に使用でき、高耐圧性に優れたウエハ（基板）やデバイスの実現が望まれていた。

本発明は、以上の課題を解決するためになされたものであり、ＳｉＣ基板として基板の＜２１−３０＞結晶方向に（０００１）面から０．５°以上１０°以下のオフカット角度を有する六方晶系ＳｉＣ結晶基板のオフカット面上で成長させたエピタキシャルＳｉＣ（炭化珪素）膜を用いるものである。

また、基板とエピタキシャル層の不純物密度差に起因する格子不整合による歪みを緩和するために、バッファ層を形成するものである。
また、このバッファ層や、その上に形成するデバイス作製用の活性層の成長には、膜厚や不純物ドーピングの制御性、成長層の表面平坦性に優れた化学気相堆積法を用いるものである。
以下、各請求項の内容と効果等を示す。

請求項１に記載の発明は、六方晶系結晶構造を有するＳｉＣ基板のオフカット面上で成長させたエピタキシャルＳｉＣ膜であって、
前記ＳｉＣ基板のオフカット面が、（０００１）面から０．５°以上１０°以下のオフカット角度を有し、
前記オフカット面の結晶方向が、前記ＳｉＣ基板の１２種の等価な＜２１−３０＞方向（［２１−３０］、［−２−１３０］、［２−３１０］、［−２３−１０］、［１２−３０］、［−１−２３０］、［１−３２０］、［−１３−２０］、［−３１２０］、［３−１−２０］、［−３２１０］および［３−２−１０］方向）のいずれかの方向から±７．５°以下のうちの１方向を向いていることを特徴とするエピタキシャルＳｉＣ膜である。

本請求項の発明においては、ＳｉＣ基板のオフカット面が（０００１）面から０．５°以上１０°以下のオフカット角度を有し、前記オフカット面の結晶方向が前記基板の１２種の等価な＜２１−３０＞方向のいずれかから±７．５°以内に構成されているため、２次元のオフセット角の方向となり、ステップバンチングがなくなる。

また、このようなオフカット面上で成長させたエピタキシャルＳｉＣ膜を利用した半導体デバイスは、リーク電流が抑制され、またＭＯＳ界面の移動度が高くなる。
また、ステップフロー成長が促進されるため、ＳｉＣ基板にマイクロパイプやらせん転移が存在していても、成長膜ではかかる欠陥が消滅する。

請求項２に記載の発明は、前記のＳｉＣ膜であって、前記ＳｉＣ基板が、４Ｈ−ＳｉＣであることを特徴とする請求項１に記載のエピタキシャルＳｉＣ膜である。

前記ＳｉＣ基板が４Ｈ−ＳｉＣであるため、エピタキシャル成長膜も４Ｈ−ＳｉＣとなる。このため、電子移動度、禁制帯幅や絶縁破壊電界が大きく、電気伝導の異方性が少なく、ドナーやアクセプタ準位が比較的浅い良質の単結晶ウエハが製造可能になり、優れた半導体デバイスの製造が可能となる。

請求項３に記載の発明は、前記のＳｉＣ膜であって、前記ＳｉＣ基板が、６Ｈ−ＳｉＣであることを特徴とする請求項１に記載のエピタキシャルＳｉＣ膜である。

前記基板が６Ｈ−ＳｉＣであるため、エピタキシャル成長膜も６Ｈ−ＳｉＣとなる。
６Ｈ−ＳｉＣは、４Ｈ−ＳｉＣに比べてＭＯＳ界面の移動度（酸化膜−半導体界面での電子の移動度）が高いため、高性能ＭＯＳ型トランジスタに優れている。

請求項４に記載の発明は、前記のＳｉＣ膜であって、前記オフカット面の結晶方向が、前記１２種の等価な＜２１−３０＞方向のいずれかの方向から±５°以下のうちの１方向を向いていることを特徴とする請求項１ないし請求項３のいずれかに記載のエピタキシャルＳｉＣ膜である。

オフカット面の結晶方向が、狭く選定されているため、高品質のエピタキシャルＳｉＣ膜を得ることができる。

請求項５に記載は、前記のＳｉＣ膜であって、前記オフカット面の結晶方向が、前記１２種の等価な＜２１−３０＞方向のいずれかの方向から±２．５°以下のうちの１方向を向いていることを特徴とする請求項１ないし請求項４のいずれかに記載のエピタキシャルＳｉＣ膜である。

オフカット面の結晶方向がより狭く選定されているため、より高品質のエピタキシャルＳｉＣ膜を得ることができる。

請求項６に記載の発明は、前記のＳｉＣ膜であって、前記オフカット面の結晶方向が、前記１２種の等価な＜２１−３０＞方向のいずれかの方向から±１．５°以下のうちの１方向を向いていることを特徴とする請求項１ないし請求項５のいずれかに記載のエピタキシャルＳｉＣ膜である。

前記よりさらに高品質のエピタキシャルＳｉＣ膜を得ることができる。

請求項７に記載の発明は、前記のＳｉＣ膜であって、前記ＳｉＣ基板が、マイクロパイ
プ欠陥、あるいはらせん転位を１０ｃｍ^−２以上有し、さらにエピタキシャルＳｉＣ膜が
、バッファ層と前記バッファ層の上に設けられた活性層を有し、
さらに前記バッファ層は、化学気相堆積法で成長させた、厚さが０．３〜１５μｍであ
り、内部でマイクロパイプ欠陥が前記ＳｉＣ基板に比較して８０％以下に減少させたバッ
ファ層であることを特徴とする請求項１に記載のエピタキシャルＳｉＣ膜である。

前記バッファ層により、基板とエピタキシャル層の不純物密度の差に起因する格子不整合による歪みを緩和させることができる。
このことは、ＳｉＣ基板に多少の欠陥があっても使用できるため、基板の入手の自由度が増すことにつながる。
また、エピタキシャル成長で形成されたＳｉＣ膜には、ステップバンチングがないため、リーク電流が抑制され、またＭＯＳ界面の移動度が高い半導体デバイスを提供することができる。
なお、バッファ層の厚さは、形成に要する時間、エネルギーとバッファ層の機能発揮を参酌して厚さを決めている。

請求項８に記載の発明は、前記のＳｉＣ膜であって、前記バッファ層は、窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子を含むバッファ層であることを特徴とする請求項７に記載のエピタキシャルＳｉＣ膜である。

バッファ層に不純物原子を含ませることにより、不純物濃度の高い基板との格子整合性を高めて、エピタキシャル膜と、基板との界面の歪みを少なくすることができるとともに、不純物添加により、基板のマイクロパイプの閉塞を促進することで、高品質のエピタキシャルＳｉＣ膜を得ることができる。このような不純物原子としては、窒素、リン、アルミニウム、ボロンが特に効果的である。

請求項９に記載の発明は、前記のＳｉＣ膜であって、前記バッファ層は、窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子を、２×１０^１５〜３×１０^１９ｃｍ^−３の密度で含むバッファ層であることを特徴とする請求項８に記載のエピタキシャルＳｉＣ膜である。

前記バッファ層に、前記不純物原子を前記範囲の密度で含ませることにより、不純物濃度の高い基板との格子整合性を高めて、エピタキシャル膜と、基板との界面の歪みを少なくすることができるとともに、不純物添加により、基板のマイクロパイプの閉塞を促進することで、高品質のエピタキシャルＳｉＣ膜を得ることができる。不純物濃度が低いと上記の効果は発現せず、また濃度が高すぎると、結晶性が悪化するという問題が発生する。

請求項１０に記載の発明は、前記のＳｉＣ膜であって、前記バッファ層は、その内部の窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子の密度が、前記ＳｉＣ基板中の不純物原子の密度より低いバッファ層であることを特徴とする請求項８または請求項９に記載のエピタキシャルＳｉＣ膜である。

これにより、ＳｉＣ基板と、不純物濃度が低い活性層との間の格子不整合を緩和することができ高品質のエピタキシャルＳｉＣ膜を得ることができる。

請求項１１に記載の発明は、前記のＳｉＣ膜であって、前記バッファ層は、その内部の窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子の密度が、前記ＳｉＣ基板から前記活性層に向かって徐々に減少させたバッファ層であることを特徴とする請求項８ないし請求項１０のいずれかに記載のエピタキシャルＳｉＣ膜である。

これにより、歪みが少なく、原子レベルで平坦な高品質のエピタキシャルＳｉＣ膜を得ることができる。
なお、エピタキシャル成長時に添加する不純物ガスの量を徐々に減少させることにより、不純物密度をＳｉＣ基板から活性層に向かって徐々に減少させることができる。

請求項１２に記載の発明は、前記ＳｉＣ基板および前記バッファ層が、４Ｈ−ＳｉＣであることを特徴とする請求項７ないし請求項１１のいずれかに記載のエピタキシャルＳｉＣ膜である。

これにより、移動度に異方性がなく、高いドリフト移動度が得られる４Ｈ型のエピタキシャルＳｉＣ膜を得ることができる。

請求項１３に記載の発明は、前記活性層が、化学気相堆積法で成長させた厚さ２μｍ以上の活性層であることを特徴とする請求項７ないし請求項１２のいずれかに記載のエピタキシャルＳｉＣ膜である。

これによりＳｉ半導体デバイスを凌駕する耐圧と動作速度を有する高効率の半導体デバイスを実現することができるエピタキシャルＳｉＣ膜を得ることができる。

請求項１４に記載の発明は、請求項１ないし請求項１３のいずれかに記載のエピタキシャルＳｉＣ膜を有することを特徴とするＳｉＣエピタキシャルウエハである。

このＳｉＣエピタキシャルウエハを用いることにより、Ｓｉ半導体デバイスを凌駕する耐圧と動作速度を有する高効率の半導体デバイスを提供することができる。

請求項１５に記載の発明は、請求項１ないし請求項１３のいずれかに記載のエピタキシャルＳｉＣ膜を用いて作製されたことを特徴とするＳｉＣ半導体デバイスである。

このようにして得られたＳｉＣ半導体デバイスは、耐圧特性と省エネ特性に優れたＳｉＣ半導体デバイスであり、高品質の半導体電子部品を提供することができる。

請求項１６に記載の発明は、請求項１４に記載のＳｉＣエピタキシャルウエハを用いて作製されたことを特徴とするＳｉＣ半導体デバイスである。

請求項１７に記載の発明は、前記のＳｉＣ半導体デバイスにおいて、前記ＳｉＣ半導体デバイスが、表面に金属／ＳｉＣのショットキー障壁を有することを特徴とする請求項１５または請求項１６に記載のＳｉＣ半導体デバイスである。

これにより、優れたショットキーダイオードが得られる。

請求項１８に記載の発明は、前記ＳｉＣ半導体デバイスが、エピタキシャル成長時に不純物原子を混入する、または不純物原子をイオン注入することによって形成されたｐｎ接合部を有することを特徴とする請求項１５ないし請求項１７のいずれかに記載のＳｉＣ半導体デバイスである。

これにより、優れたＳｉＣ半導体デバイスが得られる。
なお、イオン注入は、電圧で加速して打ち込むイオンドーピング等が適している。

請求項１９に記載の発明は、前記のＳｉＣ半導体デバイスにおいて、前記ＳｉＣ半導体デバイスが、熱酸化または化学気相堆積法で形成された酸化膜をゲート絶縁膜として有するＭＯＳ型ＳｉＣ半導体デバイスであることを特徴とする請求項１５ないし請求項１８のいずれかに記載のＳｉＣ半導体デバイスである。

これにより、優れたＳｉＣ半導体デバイスが得られる。
また、酸化膜であるため、コスト、対電圧性、耐腐食性、耐熱性等が優れ、製造の際しての廃棄物も問題が少ない。

請求項２０に記載の発明は、前記のＳｉＣ半導体デバイスにおいて、前記ＳｉＣ半導体デバイスが、熱酸化あるいは化学気相堆積法で形成された酸化膜を、表面保護膜またはその一部として有するものであることを特徴とする請求項１５ないし請求項１９のいずれかに記載のＳｉＣ半導体デバイスである。

これにより、素子が外力等から保護され、一層優れたＳｉＣ半導体デバイスとなる。

請求項２１に記載の発明は、六方晶系結晶構造を有するＳｉＣ基板のオフカット面上で、エピタキシャルＳｉＣ膜を成長させることによりエピタキシャルＳｉＣ膜を製造するエピタキシャルＳｉＣ膜の製造方法であって、
前記ＳｉＣ基板のオフカット面が、（０００１）面から０．５°以上１０°以下のオフカット角度を有するように選定し、
さらに前記オフカット面の結晶方向が、前記ＳｉＣ基板の１２種の等価な＜２１−３０＞方向（［２１−３０］、［−２−１３０］、［２−３１０］、［−２３−１０］、［１２−３０］、［−１−２３０］、［１−３２０］、［−１３−２０］、［−３１２０］、［３−１−２０］、［−３２１０］および［３−２−１０］方向）のいずれかの方向から±７．５°以下のうちの１方向を向いているように選定する
オフカット面選定ステップを有することを特徴とするエピタキシャルＳｉＣ膜の製造方法である。

これにより、前記方向のオフ基板でステップフロー成長が促進され、このため基板にマイクロパイプやらせん転位が存在していても、これらの欠陥が消滅していく。
また、（０００１）面の二つの代表的な劈開面の法線方向、例えば具体的な方向として［１１−２０］方向および［１０−１０］のその両ベクトルの合成ベクトルの［２１−３０］方向（等価的な表示では＜２１−３０＞方向）にオフするため、ステップのマクロなうねりが発生し、お互いが整然と平行に並ばないようになり、ステップバンチングが抑制され、平坦なエピタキシャル面が得られる。
また、各種の欠陥のない、そして優れた性質のエピタキシャルＳｉＣ膜が効率よく製造可能になる。

請求項２２に記載の発明は、前記のＳｉＣ膜の製造方法であって、前記ＳｉＣ基板として、マイクロパイプ欠陥、またはらせん転位を１０ｃｍ^−２以上有する基板を選定するＳｉＣ基板選定ステップと、
前記ＳｉＣ基板の上に、厚さが０．３〜１５μｍ、かつ前記ＳｉＣ基板に比較してその内部でマイクロパイプ欠陥が８０％以下に減少させたバッファ層を化学気相堆積法で成長させるバッファ層形成ステップと、
前記バッファ層の上に活性層を形成する活性層形成ステップとを有していることを特徴とする請求項２１に記載のエピタキシャルＳｉＣ膜の製造方法である。

これにより、基板とエピタキシャル層の不純物密度の差に起因する格子不整合による歪みが緩和され、優れたエピタキシャルＳｉＣ膜が製造可能になる。

請求項２３に記載の発明は、前記のＳｉＣ膜の製造方法であって、前記バッファ層に、窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子を含ませるドナー添加ステップを有することを特徴とする請求項２１または請求項２２に記載のエピタキシャルＳｉＣ膜の製造方法である。

請求項２４に記載の発明は、前記のＳｉＣ膜の製造方法であって、前記ドナー添加ステップにより不純物原子を２×１０^１５〜３×１０^１９ｃｍ^−３の密度で含ませることを特徴とする請求項２３に記載のエピタキシャルＳｉＣ膜の製造方法である。

請求項２５に記載の発明は、前記のＳｉＣ膜の製造方法であって、前記ドナー添加ステップは、前記バッファ層中の窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子の密度が、前記ＳｉＣ基板中の不純物密度より低くなるように制御して行う濃度制御型ドナー添加ステップであることを特徴とする請求項２３または請求項２４に記載のエピタキシャルＳｉＣ膜の製造方法である。

請求項２６に記載の発明は、前記のＳｉＣ膜の製造方法であって、前記ドナー添加ステップは、前記バッファ層中の窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子の密度が、前記ＳｉＣ基板から前記活性層に向かって徐々に減少するように制御して行う濃度勾配制御型ドナー添加ステップであることを特徴とする請求項２３ないし請求項２５のいずれかに記載のエピタキシャルＳｉＣ膜の製造方法である。

本発明によれば、従来の＜１１−２０＞方向及び＜１−１００＞方向のオフ、即ち１次元（例えばＸ軸方向）のオフの方向のステップフローと異なり、これらの中間の方位であるためいわば２次元のオフの方向となり、ステップに沿って多数のキンクが形成され、２次元（すなわちＸ軸のみならず、Ｙ軸方向）にもマイグレイションが促進され、低いオフ角においてもステップフロー成長を実現でき、平坦なエピタキシャル膜が得られる。

また、エピタキシャル成長表面にはステップバンチングがなく、成長表面の平坦性が著しく改善され、異種ポリタイプの混入も完全に抑制されるので、このＳｉＣ膜を使用して形成したデバイスは、ｐｎ接合やショットキー障壁界面での電界集中が大幅に低減され、デバイスの高耐圧化が容易となる。

また、リーク電流が抑制され、またＭＯＳ界面の移動度が高くなるので、高品質のＳｉＣ半導体デバイスとなる。
また、酸化膜／ＳｉＣのＭＯＳ界面における界面準位が低減されるので、高品質なＭＯＳ界面を作製でき、高性能ＭＯＳ型トランジスタを実現できる。
即ち、高品質かつ表面平坦性のよいエピタキシャルＳｉＣ膜が作製でき、さらにこのＳｉＣ膜を用いることにより高性能パワーデバイス、高周波デバイス、高温デバイス等を作製することができる。

以下、本発明をその最良の実施の形態に基づいて説明する。なお、本発明は、以下の実施の形態に限定されるものではない。本発明と同一および均等の範囲内において、以下の実施の形態に対して種々の変更を加えることが可能である。

実施例１は、ＳｉＣ基板からＳｉＣエピタキシャル成長層へのマイクロパイプの貫通、および成長表面の平坦性を調べるために、＜２１−３０＞結晶方向に（０００１）面から８°のオフカット角度を有する４Ｈ−ＳｉＣ基板上に化学気相堆積（ＣＶＤ）法によりｎ型ＳｉＣ層を成長させたものである。

また、比較のために、４Ｈ−ＳｉＣの（０００１）面から８°のオフカット角度を有する＜１１−２０＞方向および＜１−１００＞方向のＳｉＣ基板にも同時にＳｉＣ層を成長させて評価した。

ＳｉＣ基板は、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製した。ＳｉＣ基板は全てｎ型であり、ショットキー障壁の容量−電圧特性から求めた実効ドナー密度は１〜３×１０^１８ｃｍ^−３であり、厚さは４００μｍである。これらのＳｉＣ基板を溶融水酸化カリウム（ＫＯＨ）で５００℃、１０分の条件でエッチングした結果、いずれもマイクロパイプ密度１０〜１００ｃｍ^−２、らせん転位密度５×１０^３〜２×１０^４ｃｍ^−２程度の欠陥が存在することが判った。

次に、ＫＯＨエッチングを行ったＳｉＣ基板を再研磨し、鏡面仕上げをし、その表面にＣＶＤ成長を行った。これらの基板を有機溶媒、王水、フッ酸で洗浄した後、脱イオン水でリンスしてＳｉＣ膜で被覆されたグラファイト製サセプタに設置し、ＣＶＤ成長装置にセットした。

ＣＶＤ成長には水素（Ｈ_２）をキャリヤガスとする常圧の横形ＣＶＤ装置を用い、サセプタの加熱は高周波誘導加熱により行った。ＳｉＣ基板を反応炉内に設置した後、ガス置換と高真空排気を数回繰り返した後、Ｈ_２キャリヤガスを導入してＣＶＤ成長プログラムに入った。

まず、１３００℃でＨＣｌ／Ｈ_２ガスによる気相エッチングを行った後、１５００℃に昇温し、原料ガス（シラン：ＳｉＨ_４、プロパン：Ｃ_３Ｈ_８ 等）を導入して成長を開始した。ＣＶＤ成長では、まず実効ドナー密度３〜４×１０^１７ｃｍ^−３のｎ型ＳｉＣバッファ層を２．６μｍ成長させた後、実効ドナー密度１〜２×１０^１６ｃｍ^−３のｎ型活性層を１２μｍ成長させた。なお、成長中には、窒素ガスを添加してｎ型伝導性制御を行った。
このときのバッファ層と活性層の成長条件は、以下の通りであった。

バッファ層については、ＳｉＨ_４流量は０．３０ｓｃｃｍ、Ｃ_３Ｈ_８流量は０．２０ｓｃｃｍ、Ｎ_２流量は６×１０^−２ｓｃｃｍ、Ｈ_２流量は３．０ｓｌｍ、基板温度は１５００℃、成長時間は６０分とした。

活性層については、ＳｉＨ_４流量は０．５０ｓｃｃｍ、Ｃ_３Ｈ_８流量は０．５０ｓｃｃｍ、Ｎ_２流量は２×１０^−２ｓｃｃｍ、Ｈ_２流量は３．０ｓｌｍ、基板温度は１５００℃、成長時間は１８０分とした。

以上の条件でエピタキシャル成長を行った試料表面を、微分干渉光学顕微鏡で観察した結果、いずれの面でも鏡面が得られているのが判った。しかし、＜１−１００＞方向オフ基板では、部分的に＜１１−２０＞方向に走る筋状の凹凸や溝が観察された。この筋状の欠陥は、成長前の基板表面処理法の最適化や過飽和度の低い成長条件、例えば低い原料ガス流量でＣＶＤ成長を行えば、低減される。それでも、最適条件の範囲は狭かった。

次に、原子間力顕微鏡（ＡＦＭ）によりその表面形状プロファイルを測定した結果を、図１に示す。左側の写真は、各試料の原子像である。右下は、表面粗さの基準濃度を示し、色の濃淡がない程、平坦性がよいことを示す。
＜１１−２０＞方向８°オフ面上では、原子ステップの集合合体（ステップバンチング）に起因する階段状の凹凸が存在することが判る。＜１−１００＞方向８°オフ面上においても、鏡面が得られた部分においても、同じくステップバンチングが観察されたが、凹凸の程度は小さかった。
一方、＜２１−３０＞結晶方向に（０００１）面から８°のオフカット角度を有する基板上では溝、ヒロック、ステップ等が全く観測されず、非常に平坦性のよい表面が得られた。

２μｍ×２μｍの範囲をＡＦＭ観察したときの表面粗さの二乗平均（Ｒｍｓ）は、＜１１−２０＞方向８°オフ面では、０．２４ｎｍであり、＜１−１００＞方向８°オフ面では、０．１９ｎｍであり、＜２１−３０＞方向８°オフ面では、０．１７ｎｍであった。このため、＜２１−３０＞方向８°オフの基板が、最も優れていた。

成長した試料を溶融ＫＯＨでエッチングして、成長層中の構造欠陥を調べた。
＜１１−２０＞方向８°オフ面上成長層では、マイクロパイプ密度が１８ｃｍ^−２、らせん転位密度８×１０^３ｃｍ^−２となり、成長前の基板の値とほぼ同じであり、エッチングにより生じたピットの位置も成長前とよく一致していた。
＜１−１００＞方向８°オフ基板では、筋状の欠陥が見えた部分は筋状の欠陥がさらに深くなった。この筋状の溝は必ず＜１１−２０＞方向に伸びていることから、積層欠陥に起因すると考えられる。

一方、＜２１−３０＞結晶方向に（０００１）面から８°のオフカット面上に成長した試料を溶融ＫＯＨでエッチングすると、転位を反映する多角形状ピットの密度が２×１０^３ｃｍ^−２程度、積層欠陥密度は１０ｃｍ^−１以下と小さかった。
また、この試料を斜め研磨した面をエッチングして見積もったマイクロパイプ密度は１０ｃｍ^−２未満であり、らせん転位密度も５００ｃｍ^−２未満であることが分かった。

すなわち、＜２１−３０＞結晶方向オフ基板に用いることによって、基板からのマイクロパイプ、らせん転位の貫通を抑制し、積層欠陥も極めて少ない高品質ＳｉＣエピタキシャル結晶の成長が可能となる。これは、＜２１−３０＞結晶方向は、ステップに沿って多数のキンクが形成され、２次元（すなわちＸ軸のみならず、Ｙ軸方向）にもマイグレイションが促進され、安定したステップフロー成長を実現できるためである。

次に、等価的な方向でも同じ効果が得られるか否かを確認するため、＜３−１−２０＞方向８°オフの基板を用いたこと以外は、実施例１と同様の方法で実施した。その結果、ＡＦＭ観察した場合の表面粗さの二乗平均（Ｒｍｓ）は、０．１８ｎｍであった。この値は、＜２１−３０＞方向８°オフの時の表面粗さの二乗平均０．１７ｎｍと実質的に同じ平面粗さであり、＜３−１−２０＞方向８°オフの基板でも本明細書記載の効果を有することが確認できた。

実施例２は、オフカット角度を除き、実施例１と同じ条件である。
オフカット角度を、８°から０．５°まで段階的に小さくしてエピタキシャル成長を行い、オフカット角度の変化によりどのように変化するかを調べた。
まず、（０００１）面からいずれの方向にオフした場合もオフカット角度が４°程度までは肉眼レベルでは鏡面が得られていることを確認した。次に、オフカット角度を０．５°まで小さくして評価を行った。
具体的には、＜２１−３０＞結晶方向に（０００１）面から０．５°のオフカット角度を有する基板上に化学気相堆積（ＣＶＤ）法によりｎ型ＳｉＣ層を成長させた。この結果、実施例１と同様、鏡面が得られた。

一方、比較のために、４Ｈ−ＳｉＣ （０００１）面＜１１−２０＞方向０．５°オフカット面および４Ｈ−ＳｉＣ （０００１）面＜１−１００＞方向０．５°オフカット面にも同時に成長させた。しかし、鏡面は得られなかった。
これは、比較例では、オフカット方向が小さいとステップフロー成長が十分に実現できないことを示している。

実施例３は、オフカット面の方向が＜２１−３０＞結晶方向と等価方向から７．５°、５°、２．５°、及び１．５°ずれた方位にオフして実施例１と同様のエピタキシャル成長を行ったものである。

その結果、２μｍ×２μｍの範囲をＡＦＭ観察したときの表面粗さの二乗平均（Ｒｍｓ）は、７．５°、５°、２．５°および１．５°で、それぞれ、０．２３ｎｍ、０．２０ｎｍ、０．１８ｎｍ 及び０．１７ｎｍであり、＜２１−３０＞結晶方向からのずれが小さいほど表面が平坦であった。

実施例１のＳｉＣ膜について、原子間力顕微鏡（ＡＦＭ）によりその表面形状プロファイルを測定した結果を示す図である。

Claims (26)

1. 六方晶系結晶構造を有するＳｉＣ基板のオフカット面上で成長させたエピタキシャルＳｉＣ膜であって、
   前記ＳｉＣ基板のオフカット面が、（０００１）面から０．５°以上１０°以下のオフカット角度を有し、
   前記オフカット面の結晶方向が、前記ＳｉＣ基板の１２種の等価な＜２１−３０＞方向（［２１−３０］、［−２−１３０］、［２−３１０］、［−２３−１０］、［１２−３０］、［−１−２３０］、［１−３２０］、［−１３−２０］、［−３１２０］、［３−１−２０］、［−３２１０］および［３−２−１０］方向）のいずれかの方向から±７．５°以下のうちの１方向を向いていることを特徴とするエピタキシャルＳｉＣ膜。
2. 前記ＳｉＣ基板が、４Ｈ−ＳｉＣであることを特徴とする請求項１に記載のエピタキシャルＳｉＣ膜。
3. 前記ＳｉＣ基板が、６Ｈ−ＳｉＣであることを特徴とする請求項１に記載のエピタキシャルＳｉＣ膜。
4. 前記オフカット面の結晶方向が、前記１２種の等価な＜２１−３０＞方向のいずれかの方向から±５°以下のうちの１方向を向いていることを特徴とする請求項１ないし請求項３のいずれかに記載のエピタキシャルＳｉＣ膜。
5. 前記オフカット面の結晶方向が、前記１２種の等価な＜２１−３０＞方向のいずれかの方向から±２．５°以下のうちの１方向を向いていることを特徴とする請求項１ないし請求項４のいずれかに記載のエピタキシャルＳｉＣ膜。
6. 前記オフカット面の結晶方向が、前記１２種の等価な＜２１−３０＞方向のいずれかの方向から±１．５°以下のうちの１方向を向いていることを特徴とする請求項１ないし請求項５のいずれかに記載のエピタキシャルＳｉＣ膜。
7. 前記ＳｉＣ基板が、マイクロパイプ欠陥、あるいはらせん転位を１０ｃｍ^−２以上有し
   、
   さらにエピタキシャルＳｉＣ膜が、バッファ層と前記バッファ層の上に設けられた活性
   層を有し、
   さらに前記バッファ層は、化学気相堆積法で成長させた、厚さが０．３〜１５μｍであ
   り、内部でマイクロパイプ欠陥が前記ＳｉＣ基板に比較して８０％以下に減少させたバッ
   ファ層であることを特徴とする請求項１に記載のエピタキシャルＳｉＣ膜。
8. 前記バッファ層は、窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子
   を含むバッファ層であることを特徴とする請求項７に記載のエピタキシャルＳｉＣ膜。
9. 前記バッファ層は、窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子を、２×１０^１５〜３×１０^１９ｃｍ^−３の密度で含むバッファ層であることを特徴とする請求項８に記載のエピタキシャルＳｉＣ膜。
10. 前記バッファ層は、その内部の窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子の密度が、前記ＳｉＣ基板中の不純物原子の密度より低いバッファ層であることを特徴とする請求項８または請求項９に記載のエピタキシャルＳｉＣ膜。
11. 前記バッファ層は、その内部の窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子の密度が、前記ＳｉＣ基板から前記活性層に向かって徐々に減少させたバッファ層であることを特徴とする請求項８ないし請求項１０のいずれかに記載のエピタキシャルＳｉＣ膜。
12. 前記ＳｉＣ基板および前記バッファ層が、４Ｈ−ＳｉＣであることを特徴とする請求項７ないし請求項１１のいずれかに記載のエピタキシャルＳｉＣ膜。
13. 前記活性層が、化学気相堆積法で成長させた厚さ２μｍ以上の活性層であることを特徴
    とする請求項７ないし請求項１２のいずれかに記載のエピタキシャルＳｉＣ膜。
14. 請求項１ないし請求項１３のいずれかに記載のエピタキシャルＳｉＣ膜を有することを特徴とするＳｉＣエピタキシャルウエハ。
15. 請求項１ないし請求項１３のいずれかに記載のエピタキシャルＳｉＣ膜を用いて作製されたことを特徴とするＳｉＣ半導体デバイス。
16. 請求項１４に記載のＳｉＣエピタキシャルウエハを用いて作製されたことを特徴とするＳｉＣ半導体デバイス。
17. 前記ＳｉＣ半導体デバイスが、表面に金属／ＳｉＣのショットキー障壁を有することを特徴とする請求項１５または請求項１６に記載のＳｉＣ半導体デバイス。
18. 前記ＳｉＣ半導体デバイスが、エピタキシャル成長時に不純物原子を混入する、または不純物原子をイオン注入することによって形成されたｐｎ接合部を有することを特徴とする請求項１５ないし請求項１７のいずれかに記載のＳｉＣ半導体デバイス。
19. 前記ＳｉＣ半導体デバイスが、熱酸化または化学気相堆積法で形成された酸化膜をゲート絶縁膜として有するＭＯＳ型ＳｉＣ半導体デバイスであることを特徴とする請求項１５ないし請求項１８のいずれかに記載のＳｉＣ半導体デバイス。
20. 前記ＳｉＣ半導体デバイスが、熱酸化あるいは化学気相堆積法で形成された酸化膜を、表面保護膜またはその一部として有するものであることを特徴とする請求項１５ないし請求項１９のいずれかに記載のＳｉＣ半導体デバイス。
21. 六方晶系結晶構造を有するＳｉＣ基板のオフカット面上で、エピタキシャルＳｉＣ膜を成長させることによりエピタキシャルＳｉＣ膜を製造するエピタキシャルＳｉＣ膜の製造方法であって、
    前記ＳｉＣ基板のオフカット面が、（０００１）面から０．５°以上１０°以下のオフカット角度を有するように選定し、
    さらに前記オフカット面の結晶方向が、前記ＳｉＣ基板の１２種の等価な＜２１−３０＞方向（［２１−３０］、［−２−１３０］、［２−３１０］、［−２３−１０］、［１２−３０］、［−１−２３０］、［１−３２０］、［−１３−２０］、［−３１２０］、［３−１−２０］、［−３２１０］および［３−２−１０］方向）のいずれかの方向から±７．５°以下のうちの１方向を向いているように選定する
    オフカット面選定ステップを有することを特徴とするエピタキシャルＳｉＣ膜の製造方法。
22. 前記ＳｉＣ基板として、マイクロパイプ欠陥、またはらせん転位を１０ｃｍ^−２以上有する基板を選定するＳｉＣ基板選定ステップと、
    前記ＳｉＣ基板の上に、厚さが０．３〜１５μｍ、かつ前記ＳｉＣ基板に比較してその内部でマイクロパイプ欠陥が８０％以下に減少させたバッファ層を化学気相堆積法で成長させるバッファ層形成ステップと、
    前記バッファ層の上に活性層を形成する活性層形成ステップとを有していることを特徴とする請求項２１に記載のエピタキシャルＳｉＣ膜の製造方法。
23. 前記バッファ層に、窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子を含ませるドナー添加ステップを有することを特徴とする請求項２１または請求項２２に記載のエピタキシャルＳｉＣ膜の製造方法。
24. 前記ドナー添加ステップにより不純物原子を２×１０^１５〜３×１０^１９ｃｍ^−３の密度で含ませることを特徴とする請求項２３に記載のエピタキシャルＳｉＣ膜の製造方法。
25. 前記ドナー添加ステップは、前記バッファ層中の窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子の密度が、前記ＳｉＣ基板中の不純物密度より低くなるように制御して行う濃度制御型ドナー添加ステップであることを特徴とする請求項２３または請求項２４に記載のエピタキシャルＳｉＣ膜の製造方法。
26. 前記ドナー添加ステップは、前記バッファ層中の窒素、リン、アルミニウム、ボロンの少なくとも１種の不純物原子の密度が、前記ＳｉＣ基板から前記活性層に向かって徐々に減少するように制御して行う濃度勾配制御型ドナー添加ステップであることを特徴とする請求項２３ないし請求項２５のいずれかに記載のエピタキシャルＳｉＣ膜の製造方法。