WO2007032214A1 - 炭化珪素半導体素子の製造方法 - Google Patents

炭化珪素半導体素子の製造方法 Download PDF

Info

Publication number
WO2007032214A1
WO2007032214A1 PCT/JP2006/317339 JP2006317339W WO2007032214A1 WO 2007032214 A1 WO2007032214 A1 WO 2007032214A1 JP 2006317339 W JP2006317339 W JP 2006317339W WO 2007032214 A1 WO2007032214 A1 WO 2007032214A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon carbide
carbide semiconductor
bipolar
semiconductor device
semiconductor element
Prior art date
Application number
PCT/JP2006/317339
Other languages
English (en)
French (fr)
Inventor
Toshiyuki Miyanagi
Hidekazu Tsuchida
Isaho Kamata
Masahiro Nagano
Yoshitaka Sugawara
Koji Nakayama
Ryosuke Ishii
Original Assignee
The Kansai Electric Power Co., Inc.
Central Research Institute Of Electric Power Industry
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by The Kansai Electric Power Co., Inc., Central Research Institute Of Electric Power Industry filed Critical The Kansai Electric Power Co., Inc.
Priority to US12/067,028 priority Critical patent/US8367510B2/en
Priority to EP06797281A priority patent/EP1933386B1/en
Priority to JP2007535421A priority patent/JP5011493B2/ja
Publication of WO2007032214A1 publication Critical patent/WO2007032214A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • the present invention relates to a silicon carbide semiconductor device, particularly a bipolar silicon carbide in which electrons and holes are recombined when a current is passed in a silicon carbide epitaxial film grown from the surface of a silicon carbide single crystal substrate.
  • the present invention relates to a method for manufacturing a semiconductor element.
  • the present invention relates to an improvement in technology for reducing defects that are the core of stacking faults, which are factors that increase the forward voltage over time with current application.
  • Silicon carbide has a breakdown electric field strength of about 10 times that of silicon (Si), and also has excellent physical properties in terms of thermal conductivity, electron mobility, band gap, and the like. It is expected to be a semiconductor material that can dramatically improve performance compared to conventional Si-based power semiconductor devices.
  • bipolar semiconductor elements include Schottky NOR diode (S BD), junction field effect transistor CF-FET), metal Z oxide film Z semiconductor field effect transistor (MOS-FET), and so on.
  • Bipolar semiconductor elements include pn diodes, bipolar junction transistors (BJT), thyristors, gate turn-off thyristors (GTO thyristors), and insulated gate neuropolar transistors (IGBT).
  • Patent Document 1 An epitaxial single crystal film was grown by CVD on the surface of a substrate obtained by slicing a Balta single crystal obtained by sublimation or chemical vapor deposition (CVD). A silicon carbide single crystal substrate is used.
  • Crystal planes for epitaxial growth include (000 l) Si plane, (000-1) C plane, (11 20) plane, (01-10) plane, (03-38) plane, etc. In the case of epitaxial growth from the 0001) Si plane and the (000-1) C plane, these planes are grown in the [11 20] direction or [01-10] direction in order to perform homoepitaxial growth using the step flow growth technique. In many cases, a crystal plane tilted several degrees is used.
  • Patent Document 1 International Publication WO03Z038876 Pamphlet
  • Non-Patent Document 1 Journal of Applied Physics Volume 95 No. 3 2004 1485-1488
  • Non-Patent Document 2 Journal of Applied Physics Volume 92 No. 8 2002 4699-4704
  • Non-Patent Document 3 Journal of Crystal Growth Volume 262 2004 130-138
  • the power semiconductor element using silicon carbide has various excellent points, but has the following problems.
  • Various crystal defects are generated in the silicon carbide single crystal in the bipolar silicon carbide semiconductor element in the manufacturing process. Specifically, first, various crystal defects are generated in the process of growing a silicon carbide barrier single crystal by the modified Rayleigh method or the CVD method. In a nanopolar silicon carbide semiconductor device fabricated using a wafer cut from a silicon carbide butter single crystal containing such various crystal defects, the crystal defects present inside the wafer deteriorate the device characteristics. It becomes a factor to make. Second, in the silicon carbide epitaxial film, various crystal defects are generated in the step of growing the surface force of the silicon carbide butter single crystal substrate by the CVD method. The crystal defects generated here include various types such as linear defects, point defects, and ring defects.
  • FIGS. 1 (a) and 1 (b) are cross-sectional views showing the vicinity of an interface between a silicon carbide single crystal substrate and a silicon carbide epitaxial film whose surface force is also formed by a step flow growth technique.
  • Fig. 1 (a) 5 is the crystal plane ((0001) Si plane) and ⁇ is the off angle.
  • an epitaxy film (n-type epitaxy film 2a and p-type epitaxy film (or p-type implantation layer) 2b formed on a silicon carbide single crystal substrate 1 is formed on There are various types of crystal defects such as linear defects 6, point defects 7, and annular defects 8.
  • the linear defects 6 include, for example, basal plane dislocations that extend parallel to the (OOOl) Si plane.
  • Fig. 1 (b) there are many annular defects 8 in the vicinity of the surface of the silicon carbide epitaxial film 2.
  • a bipolar device such as a pn diode
  • the n-type epitaxial film and the interface between the n-type epitaxial film and the P-type epitaxial film or the interface between the n-type epitaxial film and the p-type injection layer are energized.
  • Defect with Shockley type partial dislocation (311001 ⁇ 16 partial dislocation, also called the Shockley type incomplete partial dislocation) whose Burgers vector is [01-10], which sometimes becomes a region where electrons and holes recombine Is converted into a stacking fault by the recombination energy of electrons and holes generated during energization (Non-Patent Documents 1 to 4 above).
  • this stacking fault occurs as a planar defect having a shape such as a triangle or a diamond.
  • the stacking fault region is considered to act as a high-resistance region when a current is applied, and as a result, the forward voltage of the bipolar semiconductor element increases as the stacking fault area increases.
  • Ion implantation into the silicon carbide epitaxial film is also performed during JTE formation in the pn diode. At the time of these ion implantations, it is considered that impurity ions implanted into the crystal collide, thereby destroying the crystal structure of the silicon carbide single crystal, damaging the silicon carbide single crystal, and generating the above crystal defects.
  • the present invention has been made to solve the above-described problems in the prior art, and reduces defects that become the core of stacking faults that expand due to current application, whereby a bipolar silicon carbide semiconductor element is obtained.
  • the purpose is to suppress an increase in forward voltage.
  • a method for manufacturing a bipolar silicon carbide semiconductor device of the present invention includes a bipolar carbonization in which electrons and holes are recombined when a current is passed through a silicon carbide epitaxial film grown by surface force of a silicon carbide single crystal substrate.
  • a method for manufacturing a silicon semiconductor element comprising:
  • the bipolar carbon carbide is heated at a temperature of 300 ° C or higher.
  • the step of heating the above-described nopolar silicon carbide semiconductor element at a temperature of 300 ° C or higher is usually performed after the step of forming electrodes. In addition, this step is performed after at least all the ion implantation steps, and at least the acid of each part including the part for forming the electrode on the element surface on which the oxide film for protecting the element surface is formed. This is performed after the step of removing the film and exposing the epitaxial film at the site.
  • the above-described invention is particularly preferably applied to the manufacture of a bipolar silicon carbide semiconductor device mounted in a socket having a limited heat-resistant temperature.
  • the manufacturing of the bipolar silicon carbide semiconductor device is completed by a process of heating the bipolar silicon carbide semiconductor device at a temperature of 300 ° C. or higher. Thereafter, the obtained bipolar silicon carbide semiconductor device is packaged. To be implemented.
  • a hexagonal silicon carbide epitaxial film is grown from the surface of a hexagonal silicon carbide single crystal substrate
  • a hexagonal quadruple periodic silicon carbide single crystal is used.
  • a hexagonal hexa-periodic silicon carbide epitaxial film is grown from the surface of a hexagonal hexaperiodic silicon carbide single crystal substrate.
  • the surface force of a hexagonal double-period silicon carbide single crystal substrate is preferably applied when growing a hexagonal double-period silicon carbide epitaxial film.
  • the surface strength of the rhombohedral fifteen-period silicon carbide single crystal substrate is preferably applied when growing a rhombohedral fifteen-period silicon carbide epitaxial film.
  • an operation region of the bipolar silicon carbide semiconductor device is set.
  • light irradiation is performed at a wavelength capable of generating an electron-hole pair.
  • stacking faults can be more effectively reduced by performing light irradiation before the heat treatment.
  • the method for manufacturing a silicon carbide semiconductor device of the present invention includes a silicon carbide semiconductor in a device formation process, a position serving as an element operating region in a silicon carbide semiconductor, or a silicon carbide that has been formed. Irradiating the operating region of the element in the elemental semiconductor element with light at a wavelength capable of generating an electron-hole pair;
  • element formation is completed means that all element formation steps other than the light irradiation and heat treatment described above are completed.
  • stacking faults can be effectively reduced. Thereby, the reliability of the silicon carbide semiconductor element is improved.
  • FIG. 1 is a cross-sectional view showing the vicinity of an interface between a silicon carbide single crystal substrate and a silicon carbide epitaxial film whose surface force is formed by a step flow growth technique.
  • FIG. 2 is a cross-sectional view of a pn diode manufactured using a silicon carbide single crystal substrate having an epitaxial film formed on the surface.
  • FIG. 3 is a diagram for explaining a mode in which light irradiation is performed on the operation region of the element before heat treatment.
  • Fig. 4 shows a current conduction test for each pn diode that had been heat-treated at temperatures up to 600 ° C, and a silicon carbide epitaxial in the pn diode after the test. It is the conceptual diagram which showed the result of having observed the photoluminescence image of the film
  • a bipolar silicon carbide semiconductor element is manufactured by the same method as before until the final process.
  • a semiconductor substrate for forming electrodes and the like a silicon carbide single crystal substrate obtained by growing a silicon carbide epitaxial single crystal film from the surface is used.
  • a sliced Balta crystal obtained by a sublimation method or a CVD method is used as the silicon carbide single crystal substrate.
  • the sublimation method modified Rayleigh method
  • crucible The silicon carbide powder is put in, vaporized by heating at 2200-2400 ° C, and is typically deposited on the surface of the seed crystal at a rate of 0.8-: LmmZh to grow it.
  • the obtained ingot is sliced into a predetermined thickness so that a desired crystal plane appears.
  • the surface of the cut wafer is processed by polishing treatment using polishing particles, hydrogen etching, chemical mechanical polishing (CMP), etc. It is preferable to smooth the mirror surface.
  • a silicon carbide single crystal epitaxial film is grown from the surface of the silicon carbide single crystal substrate.
  • Crystalline polymorphs (polytypes) exist in silicon carbide single crystals.
  • 4H-S1C, 6H—SiC, 2H—SiC, and 15R—SiC are used as silicon carbide single crystal substrates.
  • 4H-SiC has relatively low anisotropy with high breakdown field strength and high mobility.
  • crystal planes on which epitaxial growth is performed include (0001) Si plane, (000 1) C plane, (11 20) plane, (01-10) plane, (03-38) plane, and the like.
  • a substrate cut out with an off angle of 1 to 12 °, for example, in the off direction in the intermediate direction is epitaxially grown from this crystal plane by a step flow growth technique.
  • the epitaxial growth of the silicon carbide single crystal film is performed using a CVD method.
  • Propane or the like is used as the C source gas, and silane or the like is used as the Si source gas.
  • a mixed gas of these source gas, a carrier gas such as hydrogen, and a dopant gas is supplied to the surface of the silicon carbide single crystal substrate.
  • the dopant gas nitrogen or the like is used when growing an n-type epitaxial film, and trimethylaluminum or the like is used when growing a p-type epitaxial film.
  • silicon carbide is epitaxially grown at a growth rate of 2 to 20 mZh under conditions of 1500 to 1600 ° C. and 40 to 80 Torr.
  • silicon carbide force S step flow growth as that of the silicon carbide single crystal substrate occurs.
  • a vertical hot wall furnace can be used.
  • a water-cooled double cylindrical tube made of quartz is installed. Inside the water-cooled double cylindrical tube, a cylindrical heat insulating material and a hot water made of graphite are installed.
  • a wedge-shaped susceptor is provided to hold the wall and the silicon carbide single crystal substrate in the vertical direction.
  • a high-frequency heating coil is installed around the outside of the water-cooled double cylindrical tube.
  • the silicon carbide single crystal substrate is held on the wedge-shaped susceptor by high-frequency induction heating of the hot wall by the high-frequency heating coil and by radiant heat from the hot wall. Heat.
  • silicon carbide grows epitaxially on the surface of the silicon carbide single crystal substrate.
  • n-type 4H-silicon carbide single crystal carrier density 8 X 10 18 cm 3 , thickness 400 ⁇ m
  • carrier density 8 X 10 18 cm 3 thickness 400 ⁇ m
  • a slice of an ingot grown by the modified Rayleigh method at a predetermined off-angle and mirror-finished surface
  • a silicon carbide single crystal substrate 21 to be formed a nitrogen-doped n-type silicon carbide layer (drift layer 23: donor density 5 ⁇ 10 14 cm 3 , film thickness 40 ⁇ m) and an aluminum-doped p-type silicon carbide layer ( P-type junction layer 24: acceptor density 5 X 10 17 cm— 3 , film thickness 1.5 m, and p + contact layer 25: acceptor density 1 X 10 18 cm to film thickness 0.5 m)
  • a mesa structure is formed by removing the outer peripheral portion of the epitaxial film by reactive ion etching (RIE).
  • RIE reactive ion etching
  • a Ni metal film is deposited on the epitaxial film.
  • An electron beam heating vapor deposition apparatus is used for vapor deposition.
  • the electron beam heating vapor deposition apparatus includes an electron beam generator, a crucible for storing Ni metal pieces, and a substrate holder for holding a silicon carbide single crystal substrate with the surface of the epitaxial film as the outside.
  • the Ni metal piece placed in the crucible is irradiated with an electron beam accelerated to about 10 kV to melt the Ni metal piece and deposit it on the epitaxial film.
  • a photoresist for patterning the mesa structure was applied to a thickness of 1 ⁇ m using a spin coater, and the inside of the oven was coated.
  • the resist film is heat-treated.
  • the resist film is exposed to ultraviolet rays through a mask corresponding to a mesa structure pattern and developed using a resist developer.
  • the Ni metal film exposed on the substrate surface by development is removed with an acid, and then a mixture gas of carbon tetrafluoride and oxygen is used to remove the Ni metal film by RIE.
  • the char film is etched to form a mesa with a height width force m.
  • JTE26 has a total dose of 1.2 X 10 13 cm- 2 , a width of 250 ⁇ m, and a depth of 0.7 ⁇ m.
  • the implanted aluminum ions have a concentration distribution that makes the concentration in the depth direction constant.
  • the aluminum ions are activated by heat treatment in an argon gas atmosphere.
  • an oxide film 27 for protecting the element surface is formed.
  • the substrate is placed in a thermal oxidation furnace, and the substrate is heated while flowing dry oxygen gas to form a thermal oxide film having a thickness of 40 nm on the entire surface of the substrate.
  • a predetermined portion such as a portion where an electrode is formed on the surface of the substrate is patterned by a photolithography technique, and the thermal oxide film in these portions is removed with hydrofluoric acid to expose the epitaxial film.
  • the force sword electrode 28 and the anode electrode 29 are deposited using an electron beam heating vapor deposition apparatus.
  • the force sword electrode 28 is formed by evaporating Ni (thickness 350 nm) on the lower surface of the substrate 21.
  • the anode electrode 29 is formed by sequentially depositing a Ti (thickness lOOnm) film and an A1 (thickness 350 nm) film on the upper surface of the p + type contact layer 25. These electrodes are formed into ohmic electrodes by heat treatment after vapor deposition to form an alloy with silicon carbide.
  • the bipolar silicon carbide semiconductor element is 300 ° C or higher, preferably 300 ° C to 600 ° C. C, more preferably 400. C-500. Heat at C. 600. If it exceeds C, the bipolar silicon carbide semiconductor element obtained may not be able to operate normally, such as melting depending on the metal material constituting the electrode.
  • This phenomenon is considered to occur for the following reason.
  • bipolar semiconductor devices such as pn diodes
  • n-type epitaxial films and p-type epitaxial films are used. Near the interface between the n- type epitaxial film and the p-type epitaxial film or near the interface between the n- type epitaxial film and the p-type injection layer, electrons and holes become recombination regions when a current is applied, and defects present in the silicon carbide epitaxial film This recombination energy is converted into a stacking fault.
  • the region where the stacking fault is formed is considered to act as a high-resistance region when a current is applied.
  • the forward voltage of the bipolar silicon carbide semiconductor element increases as the area of the stacking fault increases. It will be.
  • the above heat treatment is performed under an inert gas atmosphere such as argon gas until the core defects of stacking faults are sufficiently reduced.
  • the heat treatment is performed as the last step in the element manufacturing process, and is usually performed as a step subsequent to the step of forming the electrode. At least, this heat treatment is performed after all the ion implantation steps, and oxidation of each part including a part for forming an electrode on the surface of the element on which the oxide film for protecting the element surface is formed is performed. This is performed after the step of removing the film and exposing the epitaxial film at the site.
  • heat treatment may be performed at a predetermined temperature after electrode deposition for the purpose of sintering at the interface between the metal constituting the electrode and SiC.
  • the heat treatment time at 300 ° C. or more varies depending on the heating temperature and defect density. If the heating temperature in the aforementioned heating temperature range is low or the defect density is high, the heating time is lengthened. It is desirable.
  • the heat treatment time is usually 10 minutes or more, preferably 10 to 120 minutes, more preferably 30 to 60 minutes.
  • the bipolar silicon carbide semiconductor element obtained by performing the above heat treatment is often mounted in a knockout device. Incorporated into devices.
  • the minimum heat resistant temperature of such a package is usually about 200 ° C. from the viewpoint of the heat resistance of the resin material used for adhesion and sealing of the element to the insulating substrate. Therefore, the above heat treatment must be performed before mounting on the package.
  • a plurality of pn diodes were produced using silicon carbide having a crystal type force H, and a pn diode that was heat-treated at each temperature and no heat treatment were performed.
  • a pn diode was subjected to energization at a current density lOOAZcm 2 60 minutes, as shown in FIG. 4, in ChikaraTsuta pn diode such perform heat treatment a number of stacking faults were observed. Even when heated at a temperature of less than 300 ° C, a stacking fault of the same degree as that without heat treatment was confirmed.
  • heat treatment was performed at 300 ° C, stacking faults were reduced. Began to be. As the heating temperature was further increased, stacking faults were remarkably reduced. At 500 ° C, stacking faults were hardly observed. Further heating was performed at 600 ° C, but no further reduction was observed.
  • the stacking fault has a significant effect on the deterioration of the conduction
  • an increase in the forward voltage can be suppressed.
  • the force that the silicon carbide single crystal has a plurality of crystal types The above phenomenon is considered to be caused by the stabilization of the silicon carbide Balta single crystal at a temperature of 300 ° C or higher.
  • this point force also includes 6H—SiC (hexagonal hexaperiodic type), 2H—SiC (hexagonal biperiodic type), 15R—SiC (Ryuzo 15 When using the periodic type)
  • the above-described heat treatment similarly reduces defects that are the core of stacking faults, and as a result, an increase in forward voltage due to current conduction is suppressed.
  • a bipolar silicon carbide semiconductor element in which electrons and holes are recombined when a current is applied inside a silicon carbide epitaxial film grown from the surface of a silicon carbide single crystal substrate, other than a pn diode
  • the silicon carbide epitaxial film is stabilized by the heat treatment at the above temperature, and the defects that become the core of stacking faults are reduced. The forward voltage increase due to is suppressed.
  • Examples of such a bipolar silicon carbide semiconductor element include a thyristor, a gate turn-off thyristor (GTO thyristor), an insulated gate bipolar transistor (IGBT), and a bipolar junction transistor (BJT).
  • the present invention can remove defects at an extremely low temperature compared to the sublimation temperature (2000 to 2200 ° C.) of silicon carbide.
  • the heat treatment may be performed for the purpose of removing defects. This heat treatment is performed at 1200 ° C., which is close to the melting point temperature of silicon (1400 ° C.), and is completely different from the present invention.
  • reference numeral 12 denotes the surface of the SiC epitaxial film
  • reference numeral 13 denotes the (0001) Si surface.
  • stacking fault 11a consisting of incomplete dislocation loops
  • stacking fault l ib consisting of complete dislocation loops.
  • the stacking fault 1 la composed of incomplete dislocation loops is composed of complete dislocation loops as shown in FIG. 3 (b).
  • the stacking fault l ib does not disappear. This is because the complete dislocation is decomposed in the complete dislocation loop. This is because the stacking faults between the two incomplete dislocations cannot be eliminated because the two incomplete dislocations repel each other.
  • the incomplete dislocation loop is composed of only one incomplete dislocation, so the repulsive force does not occur and the stacking fault disappears.
  • the light irradiation is performed at a wavelength and intensity at which an electron-hole pair can be generated in the operating region of the device.
  • a wavelength and intensity at which an electron-hole pair can be generated in the operating region of the device For example, laser light or LED light having a wavelength of 350 nm to 365 nm can be used.
  • the light irradiation step and the heat treatment step in this embodiment can be performed at the end of the manufacturing process of the bipolar silicon carbide semiconductor element. That is, light irradiation at a wavelength capable of generating an electron-hole pair is performed on the operating region of the bipolar silicon carbide semiconductor element, and then the bipolar silicon carbide semiconductor element is heated at a temperature of 300 ° C. or higher. Heat.
  • the light irradiation process and the heat treatment process in this embodiment can be widely applied in the manufacturing process of the silicon carbide semiconductor element. That is, light at a wavelength capable of generating an electron-hole pair to a position that becomes an operation region of the element in the silicon carbide semiconductor in the element formation process or an operation region of the element in the silicon carbide semiconductor element that has been formed.
  • the silicon carbide semiconductor or the silicon carbide semiconductor element By performing irradiation and heating the silicon carbide semiconductor or the silicon carbide semiconductor element at a temperature of 300 ° C. or higher, stacking faults can be effectively reduced.
  • the pn diode shown in Fig. 2 was fabricated for testing.
  • a mesa structure having a height of 4 m was formed by removing the outer peripheral portion of the epitaxial film by reactive ion etching (RIE).
  • RIE reactive ion etching
  • aluminum ions were implanted into the bottom of the mesa to form a JTE with a total dose of 1.2 X 10 13 cm- 3 , ⁇ 250 ⁇ m, and depth of 0.
  • heat treatment was performed in an argon gas atmosphere to activate aluminum ions. Thereafter, a protective thermal oxide film was formed on the element surface.
  • a force sword electrode and an anode electrode were deposited using an electron beam heating vapor deposition apparatus.
  • the force sword electrode is formed by depositing Ni (thickness 350 m) on the lower surface of the substrate, and the anode electrode is Ti (thickness 100 ⁇ m) and A1 (thickness 350 m) on the upper surface of the p + type contact layer.
  • the films were sequentially deposited. After these electrodes were deposited, an ohmic electrode was formed by forming an alloy with silicon carbide.
  • the pn diode thus obtained was subjected to a heat treatment at 300 ° C for 60 minutes in an inert gas atmosphere, and then the following current conduction test was performed.
  • a force sword electrode of a pn diode was pasted on a copper plate using a high melting point solder, and an aluminum wire was bonded to the anode electrode using an ultrasonic bonding apparatus.
  • a current source and a voltmeter were connected to the copper plate and aluminum wire, and a DC current of lOOAZcm 2 was passed in the forward direction for 60 minutes with the pn diode at room temperature. Subsequently, when a photoluminescence image of this pn diode was observed, as shown in FIG. 4, a reduction in stacking faults was observed as compared with the case of Comparative Example 1 which was not subjected to heat treatment.
  • Example 2 400 ° C (Example 2), 500 ° C (Example 3) under the same conditions as in Example 1 except that the heating temperature was changed for the same pn diode manufactured in Example 1. And heat treatment at 600 ° C. (Example 4). Thereafter, the same current conduction test as in Example 1 was conducted. Subsequently, when the photoluminescence images of these pn diodes were observed, as shown in Fig. 4, heating at 400 ° C showed a clear reduction in stacking faults, and the heating temperature was increased and stacking faults were further reduced. did.
  • Example 2 The pn diode similar to that manufactured in Example 1 was subjected to the same current conduction test as in Example 1 with no heat treatment! /. Subsequently, when photoluminescence images of these pn diodes were observed, a large number of stacking faults having a large area were observed as shown in FIG.
  • Example 2 A pn diode similar to that fabricated in Example 1 was heated under the same conditions as Example 1 except that the heating temperature was 200 ° C (Comparative Example 2) and 250 ° C (Comparative Example 3). Processed. Thereafter, the same current conduction test as in Example 1 was conducted. Subsequently, when the photoluminescence images of these pn diodes were observed, a large number of stacking faults having the same area as in Comparative Example 1 were observed.
  • Example 1 Before heat treatment is performed on the same pn diodes as those prepared in Example 1, laser light or LED light having a wavelength of 350 nm to 365 nm having a light intensity of lm W or more is applied to these pn diodes. Irradiation was performed on the SiC single crystal region, which is the operating region. Thereafter, heat treatment was performed under the same conditions as in Example 1.
  • Example 1 A current conduction test similar to that in Example 1 was performed on the pn diode after the heat treatment. Subsequently, when the photoluminescence images of these pn diodes were observed, the density of stacking faults was further reduced as compared with the case of Example 1 which was not irradiated with laser light or LED light.

Abstract

　炭化珪素単結晶基板の表面から成長させた炭化珪素エピタキシャル膜の内部で通電時に電子と正孔が再結合するバイポーラ型炭化珪素半導体素子において、電流通電により拡大する積層欠陥の核となる欠陥を低減させ、これにより、バイポーラ型炭化珪素半導体素子の順方向電圧の増加を抑制させること。本発明のバイポーラ型炭化珪素半導体素子の製造方法では、製造工程の最後に当該素子を３００°C以上の温度で加熱処理する。好ましくは、電極形成後に上記の加熱処理を行い、その後、得られたバイポーラ型炭化珪素半導体素子をパッケージへ実装する。

Description

明 細 書
炭化珪素半導体素子の製造方法
技術分野
[0001] 本発明は、炭化珪素半導体素子、特に、炭化珪素単結晶基板の表面から成長さ せた炭化珪素ェピタキシャル膜の内部で電流通電時に電子と正孔が再結合するバ ィポーラ型炭化珪素半導体素子の製造方法に関する。特に本発明は、電流通電に 伴い経時で順方向電圧が増加する要因である積層欠陥の核となる欠陥を低減させ る技術の改良に関する。
背景技術
[0002] 炭化珪素（SiC)は、シリコン (Si)に比べて絶縁破壊電界強度が約 10倍であり、こ の他に熱伝導率、電子移動度、バンドギャップなどにおいても優れた物性値を有す る半導体であることから、従来の Si系パワー半導体素子に比べて飛躍的な性能向上 を実現する半導体材料として期待されて!ヽる。
[0003] 最近では、直径 3インチまでの 4H—炭化珪素単結晶基板、 6H—炭化珪素単結晶 基板が市販されるようになり、 Siの性能限界を大幅に超える各種の半導体スィッチン グ素子の報告が相次いでなされるなど、高性能炭化珪素半導体素子の開発が進め られている。
[0004] 半導体素子は、電流通電時に電子あるいは正孔のみが電気伝導に作用するュニ ポーラ型半導体素子と、電子と正孔の両者が電気伝導に作用するバイポーラ型半導 体素子に大別される。ュ-ポーラ型半導体素子にはショットキーノリャダイオード (S BD)、接合電界効果トランジスタ CF— FET)、金属 Z酸化膜 Z半導体電界効果トラン ジスタ（MOS— FET)などが属する。バイポーラ型半導体素子には pnダイオード、バ ィポーラ型接合トランジスタ (BJT)、サイリスタ、ゲートターンオフサイリスタ (GTOサイ リスタ）、絶縁ゲート型ノイポーラトランジスタ (IGBT)などが属する。
[0005] 炭化珪素単結晶を用いてパワー半導体素子を作製する場合、炭化珪素単結晶の 拡散係数が極めて小さ 、ために不純物を深く拡散させることが困難であることから、 炭化珪素バルタ単結晶基板上に、基板と同一の結晶型で、所定の膜厚およびドーピ ング濃度を有する単結晶膜をェピタキシャル成長させることが多 、 (特許文献 1)。具 体的には、昇華法あるいは化学気相成長法（Chemical Vapor Deposition： CVD)に よって得られたバルタ単結晶をスライスした基板の表面に、 CVD法によりェピタキシ ャル単結晶膜を成長させた炭化珪素単結晶基板が使用されている。
[0006] 炭化珪素単結晶には各種の結晶多形 (ポリタイプ）が存在するが、パワー半導体素 子の開発では、絶縁破壊電界強度および移動度が高ぐ異方性が比較的小さい 4H —炭化珪素が主に使用されている。ェピタキシャル成長を行う結晶面としては、（000 l) Si面、（000— 1) C面、（11 20)面、（01— 10)面、 (03— 38)面などがあるが、 ( 0001) Si面および（000— 1) C面からェピタキシャル成長させる場合には、ステップ フロー成長技術によりホモェピタキシャル成長させるために、これらの面を [11 20] 方向あるいは [01— 10]方向に数度傾けた結晶面が使用されることが多 、。
特許文献 1：国際公開 WO03Z038876号パンフレット
非特許文献 1 :ジャーナル ォブ アプライド フィジックス（Journal of Applied Physics )ボリューム 95 No. 3 2004年 1485頁〜 1488頁
非特許文献 2 :ジャーナル ォブ アプライド フィジックス（Journal of Applied Physics )ボリューム 92 No. 8 2002年 4699頁〜 4704頁
非特許文献 3 :ジャーナル ォブ クリスタル グロウス（Journal of Crystal Growth)ボリ ユーム 262 2004年 130頁〜 138頁
発明の開示
発明が解決しょうとする課題
[0007] 上記したように、炭化珪素を用いたパワー半導体素子は各種の優れた点を有して いるが、以下の問題点があった。バイポーラ型炭化珪素半導体素子における炭化珪 素単結晶の内部には、その製造工程において各種の結晶欠陥が発生する。具体的 には、第 1に、改良レーリー法または CVD法により炭化珪素バルタ単結晶を成長さ せる工程において、各種の結晶欠陥が発生する。このような各種の結晶欠陥が含ま れた炭化珪素バルタ単結晶から切り出したウェハを用いて作製したノ ィポーラ型炭 化珪素半導体素子では、ウェハの内部に存在する結晶欠陥が素子の特性を低下さ せる要因となる。 [0008] 第 2に、炭化珪素ェピタキシャル膜には、 CVD法により炭化珪素バルタ単結晶基 板の表面力 成長させる工程において、各種の結晶欠陥が発生する。ここで発生す る結晶欠陥には、線状欠陥、点欠陥、環状欠陥など各種のものがある。
[0009] 図 1 (a)、 (b)は、炭化珪素単結晶基板と、ステップフロー成長技術によりその表面 力も形成した炭化珪素ェピタキシャル膜との界面近傍を示した断面図である。図 1 (a )において 5は結晶面（（0001) Si面）、 Θはオフ角である。図 1 (a)に示したように、炭 化珪素単結晶基板 1の上に形成されたェピタキシャル膜 (n型ェピタキシャル膜 2aお よび p型ェピタキシャル膜 (または p型注入層） 2bには、線状欠陥 6、点欠陥 7、環状 欠陥 8などの各種の結晶欠陥が存在している。線状欠陥 6には、例えば (OOOl) Si面 と平行に延びるベーサルプレーン転位（basal plane dislocation)などがある。また、図 1 (b)のように、炭化珪素ェピタキシャル膜 2の表面近傍には環状欠陥 8が多く存在 する。
[0010] pnダイオードなどのバイポーラ素子では、 n型ェピタキシャル膜と、 n型ェピタキシャ ル膜と P型ェピタキシャル膜との界面付近または n型ェピタキシャル膜と p型注入層と の界面付近が通電時に電子と正孔が再結合する領域となる力 バーガースベクトル が [01—10]のショックレー型部分転位（311001^16 partial dislocation,ショックレー型 不完全部分転位とも呼ばれている）を持つ欠陥は、通電時に発生する電子と正孔の 再結合エネルギーによって積層欠陥（stacking fault)へと変換される（上記の非特許 文献 1〜4)。この積層欠陥は図 4に示したように、三角形や菱形等の形状を有する面 状の欠陥として発生する。
[0011] 積層欠陥の領域は、電流通電時に高抵抗領域として作用すると考えられ、その結 果として、積層欠陥の面積拡大に伴ってバイポーラ型半導体素子の順方向電圧が 増加することになる。
[0012] 第 3に、炭化珪素バルタ単結晶基板の表面に炭化珪素ェピタキシャル膜を形成し た後、例えばメサ構造の形成、イオン注入、酸化膜の形成、電極の形成などの各種 の工程を経てバイポーラ型炭化珪素半導体素子が作製されるが、炭化珪素単結晶 基板への加工を行う工程においても上記の結晶欠陥、すなわち線状欠陥、点欠陥、 環状欠陥などが発生する。例えば、炭化珪素バルタ単結晶は不純物原子の拡散定 数が小さく熱拡散法による不純物のドーピングを適用することが困難であるため、ィ オン注入によって窒素イオンやアルミニウムイオンを炭化珪素ェピタキシャル膜へ導 入する場合がある。また、 pnダイオードにおける JTEの形成時にも炭化珪素ェピタキ シャル膜へのイオン注入が行われる。これらのイオン注入時には、結晶内部に打ち 込まれた不純物イオンが衝突することによって炭化珪素単結晶の結晶構造が破壊さ れて炭化珪素単結晶が損傷し、上記の結晶欠陥が発生すると考えられる。
[0013] 以上のように、炭化珪素単結晶基板の形成工程、炭化珪素ェピタキシャル膜の形 成工程、およびその後の炭化珪素基板への加工工程において、炭化珪素単結晶の 内部には各種の結晶欠陥が発生する。この結晶欠陥は、製造したバイポーラ型炭化 珪素半導体素子の特性を低下させる要因となり、特に、電流通電によって炭化珪素 ェピタキシャル膜に存在する結晶欠陥が面状の積層欠陥となり、その面積が拡大す ると、順方向電圧が増加することになる。順方向電圧の増加は炭化珪素バイポーラ 型半導体素子の信頼性を低下させ、ノ ィポーラ型炭化珪素半導体素子を組み込ん だ電力制御装置の電力損失の増大を引き起こす。そのため、電流通電により拡大す る積層欠陥の核となる欠陥を低減させるという課題があった。
[0014] 本発明は、上記した従来技術における課題を解決するためになされたものであり、 電流通電により拡大する積層欠陥の核となる欠陥を低減させ、これにより、バイポー ラ型炭化珪素半導体素子の順方向電圧の増加を抑制させることを目的としている。 課題を解決するための手段
[0015] バイポーラ型炭化珪素半導体素子を 300°C以上の温度で予め加熱処理したところ 、その後の電流通電による積層欠陥の形成が顕著に抑制された。この知見に基づい て、バイポーラ型炭化珪素半導体素子の製造工程の最後に 300°C以上の温度でカロ 熱を行うことにより、電流通電後に順方向電圧の増加が抑制されることを見出し本発 明を完成するに至った。
[0016] 本発明のバイポーラ型炭化珪素半導体素子の製造方法は、炭化珪素単結晶基板 の表面力 成長させた炭化珪素ェピタキシャル膜の内部で電流通電時に電子と正 孔が再結合するバイポーラ型炭化珪素半導体素子の製造方法であって、
前記バイポーラ型炭化珪素半導体素子の製造工程の最後に、該バイポーラ型炭 化珪素半導体素子を 300°C以上の温度で加熱することを特徴とする。
[0017] 前記ノ ィポーラ型炭化珪素半導体素子を 300°C以上の温度で加熱する工程は、 通常は、電極を形成する工程の後に行われる。また、当該工程は、少なくとも全ての イオン注入工程よりも後に行われ、且つ、少なくとも素子表面を保護するための酸ィ匕 膜を形成した当該素子表面における電極を形成する部位を含む各部位の酸ィ匕膜を 除去し、当該部位においてェピタキシャル膜を露出させる工程よりも後に行われる。
[0018] 上記の発明は特に、耐熱温度に制限があるノ ッケージに実装されるバイポーラ型 炭化珪素半導体素子の製造に好ましく適用される。この場合、前記バイポーラ型炭 化珪素半導体素子を 300°C以上の温度で加熱する工程によって該バイポーラ型炭 化珪素半導体素子の製造を完了し、その後、得られたバイポーラ型炭化珪素半導体 素子はパッケージに実装される。
[0019] 上記の発明は、六方晶の炭化珪素単結晶基板の表面から六方晶の炭化珪素ェピ タキシャル膜を成長させる場合、より具体的には、六方晶四回周期型の炭化珪素単 結晶基板の表面から六方晶四回周期型の炭化珪素ェピタキシャル膜を成長させる 力 六方晶六回周期型の炭化珪素単結晶基板の表面から六方晶六回周期型の炭 化珪素ェピタキシャル膜を成長させるか、または六方晶二回周期型の炭化珪素単結 晶基板の表面力 六方晶二回周期型の炭化珪素ェピタキシャル膜を成長させる場 合に好ましく適用される。あるいは、菱面十五回周期型の炭化珪素単結晶基板の表 面力 菱面十五回周期型の炭化珪素ェピタキシャル膜を成長させる場合に好ましく 適用される。
[0020] また、本発明のバイポーラ型炭化珪素半導体素子の製造方法は、前記バイポーラ 型炭化珪素半導体素子を 300°C以上の温度で加熱する前に、該バイポーラ型炭化 珪素半導体素子の動作領域に対して、電子一正孔対の生成が可能な波長における 光照射を行うことを特徴とする。
[0021] このように、熱処理の前に光照射を行うことで、積層欠陥をより効果的に低減するこ とがでさる。
[0022] また、本発明の炭化珪素半導体素子の製造方法は、素子形成過程にある炭化珪 素半導体における素子の動作領域となる位置、または、素子形成が完了した炭化珪 素半導体素子における当該素子の動作領域へ、電子一正孔対生成が可能な波長 における光照射を行う工程と、
前記炭化珪素半導体または炭化珪素半導体素子を 300°C以上の温度で加熱する 工程と、
を含むことを特徴とする。
[0023] ここで、「素子形成が完了した」とは、上記の光照射および熱処理以外の全ての素 子形成工程が完了したことを意味する。
[0024] 上記の発明によれば、積層欠陥を効果的に低減することができる。これにより、炭化 珪素半導体素子の信頼性が向上する。
発明の効果
[0025] 本発明によれば、電流通電により拡大する積層欠陥の核となる欠陥が低減され、こ れにより、バイポーラ型炭化珪素半導体素子の順方向電圧の増加を抑制できる。 図面の簡単な説明
[0026] [図 1]図 1は、炭化珪素単結晶基板と、ステップフロー成長技術によりその表面力 形 成した炭化珪素ェピタキシャル膜との界面近傍を示した断面図である。
[図 2]図 2は、表面にェピタキシャル膜を形成した炭化珪素単結晶基板を用いて作製 した pnダイオードの断面図である。
[図 3]図 3は、素子の動作領域に対して熱処理前に光照射を行う態様を説明する図 である。
[図 4]図 4は、 600°Cまでの各温度にぉ 、て加熱処理を行ったそれぞれの pnダイォ ードに対して電流通電試験を行 、、試験後の pnダイオードにおける炭化珪素ェピタ キシャル膜のフォトルミネッセンス像を観察した結果を示した概念図である。
符号の説明
[0027] 1 炭化珪素単結晶基板
2 炭化珪素ェピタキシャル膜
2a n型ェピタキシャル膜
2b p型ェピタキシャル膜 (または p型注入層）
3 ベーサノレプレーン転位 4 スレツディングエッジ転位
5 結晶面
6 線状欠陥
7 点欠陥
8 環状欠陥
11a 積層欠陥 (不完全転位ループ）
l ib 積層欠陥 (完全転位ループ）
12 SiCェピタキシャル膜の表面
13 (0001) Si面
21 炭化珪素単結晶基板
23 ドリフト層
24 p型接合層
25 p+型コンタクト層
26 JTE
27 酸化膜
28 力ソード電極
29 アノード電極
Θ オフ角
発明を実施するための最良の形態
[0028] 以下、図面を参照しながら本発明について説明する。なお、格子方位および格子 面について、個別方位は []、個別面は (）で示し、負の指数については結晶学上、 "
—" (バー）を数字の上に付けることになつているが、明細書作成の都合上、数字の前 に負号を付けることにする。
[0029] 本発明では、最終工程の前までは従来と同様の方法にてバイポーラ型炭化珪素半 導体素子が製造される。電極などを形成する半導体基板として、炭化珪素ェピタキシ ャル単結晶膜を表面から成長させた炭化珪素単結晶基板が使用される。
[0030] 炭化珪素単結晶基板としては、昇華法あるいは CVD法によって得られたバルタ結 晶をスライスしたものを使用する。昇華法 (改良レーリー法）による場合、例えば、坩堝 に炭化珪素粉末を入れて、 2200〜2400°Cで加熱して気化し、種結晶の表面に典 型的には 0. 8〜： LmmZhの速度で堆積させてバルタ成長させる。得られたインゴット を所定の厚さに、所望の結晶面が表出するようにスライスする。ェピタキシャル膜への ベーサルプレーン転位の伝搬を抑制するために、切り出したウェハの表面を、研磨 砲粒を用いた研磨処理、水素エッチング、化学機械研磨（CMP : Chemical Mechanic al Polishing)などにより処理して鏡面状に平滑ィ匕することが好ま 、。
[0031] この炭化珪素単結晶基板の表面から、炭化珪素単結晶ェピタキシャル膜を成長さ せる。炭化珪素単結晶には結晶多形 (ポリタイプ）が存在するが、例えば、 4H-S1C 、 6H— SiC、 2H— SiC、 15R— SiCなどが炭化珪素単結晶基板として用いられる。 これらの中でも、 4H— SiCは、絶縁破壊電界強度および移動度が高ぐ異方性が比 較的小さい。ェピタキシャル成長を行う結晶面としては、例えば (0001) Si面、（000 1) C面、（11 20)面、（01— 10)面、（03— 38)面などが挙げられる。
[0032] (0001) Si面、（000— 1) C面でェピタキシャル成長させる場合、 [01— 10]方向、 [ 11 20]方向、あるいは [01— 10]方向と [11 20]方向との中間方向のオフ方位 に、例えば 1〜12° のオフ角で傾斜させて切り出した基板を使用し、この結晶面から ステップフロー成長技術により炭化珪素をェピタキシャル成長させる。
[0033] 炭化珪素単結晶膜のェピタキシャル成長は CVD法を用いて行われる。 Cの原料ガ スとしてはプロパン等が用いられ、 Siの原料ガスとしてはシラン等が用いられる。これ らの原料ガスと、水素等のキャリアガスと、ドーパントガスとの混合ガスを炭化珪素単 結晶基板の表面に供給する。ドーパントガスとしては、 n型ェピタキシャル膜を成長さ せる場合には窒素等が用いられ、 p型ェピタキシャル膜を成長させる場合にはトリメチ ルアルミニウム等が用いられる。
[0034] これらのガス雰囲気下、例えば 1500〜1600°C、 40〜80Torrの条件で、 2〜20 mZhの成長速度で炭化珪素をェピタキシャル成長させる。これにより、炭化珪素 単結晶基板と同一の結晶型の炭化珪素力 Sステップフロー成長する。
[0035] ェピタキシャル成長を行うための具体的な装置としては、縦型ホットウォール炉を用 いることができる。縦型ホットウォール炉には、石英で形成された水冷 2重円筒管が設 置され、水冷 2重円筒管の内部には、円筒状断熱材、グラフアイトで形成されたホット ウォール、および炭化珪素単結晶基板を縦方向に保持するための楔形サセプタが 設置されている。水冷 2重円筒管の外側周囲には、高周波加熱コイルが設置され、 高周波加熱コイルによりホットウォールを高周波誘導加熱し、ホットウォールからの輻 射熱により、楔形サセプタに保持された炭化珪素単結晶基板を加熱する。炭化珪素 単結晶基板を加熱しながら水冷 2重円筒管の下方より反応ガスを供給することによつ て、炭化珪素単結晶基板の表面に炭化珪素がェピタキシャル成長する。
[0036] このようにしてェピタキシャル膜を形成した炭化珪素単結晶基板を用いて、ノイボ ーラ素子を作製する。以下、図 2を参照しながら、バイポーラ素子の一つである pn (pi n)ダイオードの製造方法の一例を説明する。改良レーリー法により成長させたインゴ ットを所定のオフ角でスライスし、表面を鏡面処理した n型の 4H—炭化珪素単結晶（ キャリア密度 8 X 1018cm 3、厚さ 400 μ m)力もなる炭化珪素単結晶基板 21の上に、 CVD法によって窒素ドープ n型炭化珪素層（ドリフト層 23 :ドナー密度 5 X 1014cm 3、 膜厚 40 μ m)とアルミニウムドープ p型炭化珪素層（p型接合層 24：ァクセプタ密度 5 X 1017cm— 3、膜厚 1. 5 m、および p+型コンタクト層 25 :ァクセプタ密度 1 X 1018cm ~ 膜厚 0. 5 m)を順次ェピタキシャル成長させる。
[0037] 次に、反応性イオンエッチング (RIE)によりェピタキシャル膜の外周部を除去してメ サ構造を形成する。メサ構造を形成するために、ェピタキシャル膜の上に Ni金属膜 を蒸着する。蒸着には電子線加熱蒸着装置を使用する。電子線加熱蒸着装置は、 電子線発生器と、 Ni金属片を入れる坩堝と、ェピタキシャル膜の表面を外側として炭 化珪素単結晶基板を保持する基板ホルダとを備えて 、る。坩堝の中に入れた Ni金 属片に対して 10kV程度に加速された電子線を照射して Ni金属片を溶融し、ェピタ キシャル膜の上に蒸着させる。
[0038] ェピタキシャル膜の上に蒸着した Ni金属膜の表面に、メサ構造をパターユングする ためのフォトレジストをスピンコーターを用いて 1 μ mの厚さとなるように塗布し、ォー ブン内でレジスト膜を加熱処理する。このレジスト膜に対してメサ構造のパターンに対 応したマスクを介して紫外線を露光し、レジスト現像液を用いて現像する。現像によつ て基板表面に露出した Ni金属膜を酸により除去し、次いで四フッ化炭素と酸素との 混合ガスを用 、た RIEにより、 Ni金属膜が除去されて基板表面に露出したェピタキ シャル膜をエッチングし、高さ幅力 mのメサを形成する。
[0039] 次に、メサ底部での電界集中を緩和するために、アルミイオンを注入して JTE (ジャ ンクシヨンターミネーシヨンエクステンション） 26を形成する。 JTE26は、トータルドー ズ量 1. 2 X 1013cm— 2、幅 250 μ m、深さ 0. 7 μ mである。 30〜4501^¥の間で川頁次 エネルギーを変更しながらイオン注入することによって、注入されたアルミイオンは深 さ方向の濃度が一定になるような濃度分布を有している。イオン注入した後、ァルゴ ンガス雰囲気下で熱処理を行うことによりアルミイオンを活性ィ匕する。
[0040] 次に、素子表面を保護するための酸化膜 27を形成する。熱酸化を行うために基板 を熱酸化炉に入れ、乾燥した酸素ガスを流しながら基板を加熱して基板表面全体に 厚さ 40nmの熱酸化膜を形成する。その後、基板表面における電極を形成する部位 などの所定部位を、フォトリソグラフィー技術によってパターユングし、フッ酸によりこ れらの部位の熱酸ィ匕膜を除去してェピタキシャル膜を露出させる。
[0041] 次に、電子線加熱蒸着装置を用いて力ソード電極 28とアノード電極 29を蒸着する 。力ソード電極 28は、基板 21の下面に Ni (厚さ 350nm)を蒸着して形成される。ァノ ード電極 29は、 p+型コンタクト層 25の上面に、 Ti (厚さ lOOnm)の膜と A1 (厚さ 350 nm)の膜とを順に蒸着して形成される。これらの電極は、蒸着後に熱処理を行い炭 化珪素との合金を形成することによってォーミック電極とされる。
[0042] 本発明では、バイポーラ型炭化珪素半導体素子を 300°C以上、好ましくは 300°C 〜600。C、より好ましくは 400。C〜500。Cで加熱を行う。 600。Cを超えると、電極を構 成する金属材料によっては溶融するなど、得られたバイポーラ型炭化珪素半導体素 子が正常な作動を行うことができなくなる場合がある。
[0043] 前述した方法で製造したバイポーラ型炭化珪素半導体素子を上記の温度範囲で 加熱することによって、積層欠陥の核となる欠陥が低減し、電流通電による順方向電 圧の増加を抑制させることができる。すなわち、後述する実施例にも示したように、 30 0°C近傍を境として積層欠陥の核となる欠陥が低減し、順方向電圧の増加が抑制で さるようになる。
[0044] この現象は、次の理由により生じるものと考えられる。前述したように、 pnダイオード などのバイポーラ型半導体素子では、 n型ェピタキシャル膜と、 p型ェピタキシャル膜 と p型ェピタキシャル膜との界面付近または n型ェピタキシャル膜と p型注入層との界 面付近が電流通電時に電子と正孔が再結合領域となり、炭化珪素ェピタキシャル膜 に存在する欠陥がこの再結合エネルギーによって積層欠陥へと変換される。この積 層欠陥が形成された領域は、電流通電時に高抵抗領域として作用すると考えられて おり、その結果として、積層欠陥の面積拡大に伴ってバイポーラ型炭化珪素半導体 素子の順方向電圧が増加することになる。
[0045] しかし、 300°C以上の温度で加熱処理を行うと、積層欠陥の核となる欠陥を形成す る Si原子および C原子は、欠陥として存在するよりも正常な格子位置で存在する方が 安定な状態になるため欠陥は低減し、この結果として電流通電による順方向電圧の 増加が抑制されると考えられる。なお、電流通電後のバイポーラ型炭化珪素半導体 素子を X線トポグラフ像、フォトルミネッセンス像、エレクト口ルミネッセンス像、力ソード ルミネッセンス像、溶融塩エッチングによるエッチピットなどにより観察することによつ て、核欠陥カゝら拡大した積層欠陥を確認できる。また、上記の手段によって、積層欠 陥の核欠陥も確認できる。
[0046] 上記の加熱処理は、アルゴンガスなどの不活性ガス雰囲気下で、積層欠陥の核欠 陥が充分に低減されるまで行う。加熱処理は、素子製造工程における最後の工程と して行われ、通常は、電極を形成する工程の次の工程として行われる。少なくとも、こ の加熱処理は、全てのイオン注入工程の後に行われ、且つ、素子表面を保護するた めの酸ィ匕膜を形成した当該素子表面における電極を形成する部位を含む各部位の 酸化膜を除去し、当該部位においてェピタキシャル膜を露出させる工程の後に行わ れる。
[0047] なお、電極形成工程の一部として、電極を構成する金属と SiCとの界面におけるシ ンタリングを目的として電極蒸着後に所定の温度で熱処理する場合があるが、上記 のように積層欠陥の核欠陥を充分に低減するには、これとは別途の工程として充分 な加熱処理を行う必要がある。本発明における 300°C以上での加熱処理の時間は、 加熱温度や欠陥密度によって変化し、前述の加熱温度範囲における加熱温度が低 い場合や、欠陥密度が高い場合は、加熱時間を長くすることが望ましい。加熱処理 の時間は、通常は 10分以上、好ましくは 10〜120分、より好ましくは 30〜60分であ る。
[0048] 上記の加熱処理を行うことによって得られたバイポーラ型炭化珪素半導体素子は、 ノ ッケージへ実装されることが多ぐこうした素子は、ノ ッケージに実装された形態で 電力制御用の機器、装置などに組み込まれる。このようなパッケージの耐熱最低温 度は、素子の絶縁基材への接着や封止のために使用される榭脂材料の耐熱性等の 点から、通常は 200°C程度である。したがって、上記の加熱処理はパッケージへ実装 する前に行う必要がある。
[0049] 後述する実施例に示したように、結晶型力 Hである炭化珪素を用いて複数の pnダ ィオードを作製し、各温度で加熱処理を行った pnダイオードおよび加熱処理を行わ なかった pnダイオードのそれぞれに対して、電流密度 lOOAZcm2で 60分間の通電 を行ったところ、図 4に示したように、加熱処理を行わな力つた pnダイオードでは多く の積層欠陥が確認された。 300°C未満の温度で加熱を行ったものでも、加熱処理を 行わなカゝつたものと同程度の積層欠陥が確認された力 300°Cで加熱処理を行うと、 積層欠陥の低減が見られ始めた。そして、さらに加熱温度を上げると共に、積層欠陥 は顕著に低減し、 500°Cの加熱では積層欠陥がほとんど観察されな力つた。さらに 6 00°Cの加熱を行ったがさらなる低減は見られなカゝつた。
[0050] このように、 300°C以上の温度で加熱することによって、電流通電後におけるバイポ ーラ型炭化珪素半導体素子の順方向電圧の増加を抑制させることができるが、この 現象はェピタキシャル成長を行う結晶面には依存しないと考えられ、例えば (0001) Si面、（000— 1) C面、（11 20)面、（01— 10)面、（03— 38)面などをェピタキシ ャル成長を行う結晶面としても同様の現象が起きる。特に、積層欠陥の面と、電流通 電経路の方向とが成す角度が大きい場合、例えば積層欠陥の面が電流通電経路を 垂直に遮断するような場合に、積層欠陥が通電劣化に大きく影響するが、このような 場合でも順方向電圧の増加を抑制できる。
[0051] 一方、炭化珪素単結晶には複数の結晶型が存在する力 上記の現象は、 300°C 以上の温度では炭化珪素バルタ単結晶が安定化することに起因していると考えられ 、この点力も 4H— SiC (六方晶四回周期型）の他に、 6H— SiC (六方晶六回周期型 )、 2H— SiC (六方晶二回周期型)、 15R— SiC (菱面十五回周期型)を用いた場合 にも、上記の加熱処理によって同様に積層欠陥の核となる欠陥が低減し、その結果 として電流通電による順方向電圧の増加が抑制される。
[0052] また、炭化珪素単結晶基板の表面から成長させた炭化珪素ェピタキシャル膜の内 部で電流通電時に電子と正孔が再結合するバイポーラ型炭化珪素半導体素子であ れば、 pnダイオード以外の他のバイポーラ型炭化珪素半導体素子であっても、上記 の温度で加熱処理することにより炭化珪素ェピタキシャル膜が安定ィ匕し、積層欠陥 の核となる欠陥が低減し、その結果として電流通電による順方向電圧の増加が抑制 される。このようなノ ィポーラ型炭化珪素半導体素子としては、例えば、サイリスタ、ゲ ートターンオフサイリスタ（GTOサイリスタ）、絶縁ゲートバイポーラトランジスタ (IGBT )、 ノ ィポーラ接合トランジスタ (BJT)などが挙げられる。
[0053] なお、本発明は、炭化珪素の昇華温度（2000〜2200°C)に比較して極めて低!ヽ 温度で欠陥を除去できることを見出したものである。シリコン半導体素子では、欠陥 除去を目的として熱処理が行われることがある力 この熱処理はシリコンの融点温度（ 1400°C)に近い 1200°Cで行われ、本発明とは全く異なるものである。
[0054] 以下、本発明における別の態様にっ 、て説明する。この実施態様では、 300°C以 上の温度での熱処理の前に、半導体素子の動作領域となる SiC単結晶部分に対し て、電子一正孔対生成が可能な波長における光照射を実施する。
[0055] このように光照射を実施することで、積層欠陥の低減効果をさらに増すことができる 。これは、 SiC単結晶内で電子一正孔対が生成されることにより、完全転位ループ型 の積層欠陥が、加熱による低減効果がより高い不完全転位ループ型の積層欠陥に 変ィ匕すること〖こよる。
[0056] 以下、図 3を参照しながら説明する。同図において、符号 12は SiCェピタキシャル 膜の表面、符号 13は（0001) Si面である。図 3 (a)に示すように、 SiC単結晶中には 、不完全転位ループで構成される積層欠陥 11aと、完全転位ループで構成される積 層欠陥 l ibの 2種類が存在する。
[0057] この SiC単結晶に対して上述した熱処理を行うと、図 3 (b)に示すように、不完全転 位ループで構成される積層欠陥 1 laは消滅する力 完全転位ループで構成される積 層欠陥 l ibは消滅しない。これは、完全転位ループでは、完全転位が分解してでき る 2本の不完全転位同士が反発するため、 2本の不完全転位の間にある積層欠陥を 消滅できないためである。これに対して、不完全転位ループは 1本の不完全転位の みで構成されるため、反発力が生じず積層欠陥の消滅が起きる。
[0058] 一方、図 3 (c)に示すように、熱処理前に、電子一正孔対生成が可能な波長におけ る光を照射すると、光照射による積層欠陥の拡大効果によって、完全転位ループで 構成される積層欠陥 l ibが、不完全転位ループで構成される積層欠陥 11aに変化 する。その後、上述した熱処理を行うことによって、図 3 (d)に示すように、図 3 (a)に おける積層欠陥 11aと積層欠陥 l ibの両方が消滅する。
[0059] 光照射は、素子の動作領域において電子一正孔対生成が可能な波長および強度 で行われ、例えば、波長 350nm〜365nmのレーザー光または LED光を用いること ができる。
[0060] この実施態様における光照射工程および熱処理工程は、上述したように、バイポー ラ型炭化珪素半導体素子の製造工程の最後において行うことができる。すなわち、 該バイポーラ型炭化珪素半導体素子の動作領域に対して、電子一正孔対の生成が 可能な波長における光照射を行い、次いで、このバイポーラ型炭化珪素半導体素子 を 300°C以上の温度で加熱する。
[0061] さらに、この実施態様における光照射工程および熱処理工程は、炭化珪素半導体 素子の製造工程において広く適用することができる。すなわち、素子形成過程にある 炭化珪素半導体における素子の動作領域となる位置、または、素子形成が完了した 炭化珪素半導体素子における当該素子の動作領域へ、電子一正孔対生成が可能 な波長における光照射を行い、前記炭化珪素半導体または炭化珪素半導体素子を 300°C以上の温度で加熱することで、積層欠陥を効果的に低減することができる。
[0062] 以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限 定されることはなく、その要旨を逸脱しない範囲内において各種の変形、変更が可能 である。
実施例
以下、実施例により本発明を説明するが、本発明はこれらの実施例に限定されるも のではない。 [実施例 1]
図 2に示した pnダイオードを試験用に作製した。改良レーリー法により成長させたィ ンゴットをオフ方向 [11— 20]、オフ角度 8° でスライスし、表面を鏡面処理した n型の 4H—炭化珪素（0001)基板 (キャリア密度 8 X 1018cm— 3、厚さ 400 μ m)の上に CV D法によって窒素ドープ n型炭化珪素層（ドナー密度 5 X
Figure imgf000017_0001
膜厚 40 m)と アルミニウムドープ p型炭化珪素層（p型接合層：ァクセプタ密度 5 X 1017cm 3、厚さ 1 . 5 m、および p +コンタクト層：ァクセプタ密度 1 X 1018cm— 3、厚さ 0. 5 m)を順次 ェピタキシャル成長させた。
[0063] 次に、反応性イオンエッチング (RIE)によりェピタキシャル膜の外周部を除去して 高さ幅 4 mのメサ構造を形成した。メサ底部での電界集中を緩和するために、メサ 底部にアルミニウムイオンを注入してトータルドーズ量 1. 2 X 1013cm— 3、 ΨΙ250 μ m, 深さ 0. の JTEを形成した。イオン注入後、アルゴンガス雰囲気下で熱処理を行 いアルミニウムイオンを活性ィ匕した。その後、素子表面に保護用の熱酸化膜を形成し た。
[0064] 得られた基板の表裏面に、電子線加熱蒸着装置を用いて力ソード電極とアノード電 極を蒸着した。力ソード電極は、基板の下面に Ni (厚さ 350 m)を蒸着して形成し、 アノード電極は、 p+型コンタクト層の上面に Ti (厚さ 100 μ m)と A1 (厚さ 350 m)の 膜を順に蒸着して形成した。これらの電極を蒸着した後、炭化珪素との合金を形成 することによってォーミック電極とした。
[0065] このようにして得られた pnダイオードに対して、不活性ガス雰囲気下、 300°Cで 60 分の加熱処理を行った後に、以下の電流通電試験を行った。高融点半田を用いて p nダイオードの力ソード電極を銅板上に貼り付け、超音波ボンディング装置を用いて アノード電極にアルミニウムワイヤをボンディングした。銅板とアルミニウムワイヤに電 流源と電圧計を接続し、 pnダイオードを室温においた状態で、順方向に lOOAZcm 2の直流電流を 60分間流した。続いて、この pnダイオードのフォトルミネッセンス像を 観察したところ、図 4に示したように、加熱処理を行わな力つた下記比較例 1の場合に 比べて、積層欠陥の低減が見られた。
[実施例 2〜4] 実施例 1で作製したものと同様の pnダイオードに対して、加熱温度を変えた以外は 実施例 1と同様の条件にて、 400°C (実施例 2)、 500°C (実施例 3)、 600°C (実施例 4)の加熱処理を行った。その後、実施例 1と同様の電流通電試験を行った。続いて、 これらの pnダイオードのフォトルミネッセンス像を観察したところ、図 4に示したように、 400°Cの加熱では積層欠陥の明らかな低減が見られ、加熱温度を高めると共に積層 欠陥はさらに低減した。
[比較例 1]
実施例 1で作製したものと同様の pnダイオードに対して、加熱処理を行わな!/、で、 実施例 1と同様の電流通電試験を行った。続いて、これらの pnダイオードのフォトルミ ネッセンス像を観察したところ、図 4に示したように、面積が大きい多数の積層欠陥が 観察された。
[比較例 2、 3]
実施例 1で作製したものと同様の pnダイオードに対して、加熱温度を 200°C (比較 例 2)、 250°C (比較例 3)とした以外は実施例 1と同様の条件にて加熱処理を行った 。その後、実施例 1と同様の電流通電試験を行った。続いて、これらの pnダイオード のフォトルミネッセンス像を観察したところ、加熱処理を行わな力つた比較例 1の場合 と同程度の面積が大きい多数の積層欠陥が観察された。
[実施例 5]
実施例 1で作成したものと同様の pnダイオードに対して、加熱処理を行う前に、 lm W以上の光強度を有する波長 350nm〜365nmのレーザー光または LED光を、こ れらの pnダイオードの動作領域となる SiC単結晶領域に対して照射した。その後、実 施例 1と同様の条件にて加熱処理を行った。
熱処理後の pnダイオードについて、実施例 1と同様の電流通電試験を行った。続 いて、これらの pnダイオードのフォトルミネッセンス像を観察したところ、レーザー光ま たは LED光を照射しな力つた実施例 1の場合に比べて、積層欠陥の密度がさらに低 減した。

Claims

請求の範囲
[1] 炭化珪素単結晶基板の表面力 成長させた炭化珪素ェピタキシャル膜の内部で 電流通電時に電子と正孔が再結合するバイポーラ型炭化珪素半導体素子の製造方 法であって、
前記バイポーラ型炭化珪素半導体素子の製造工程の最後に、該バイポーラ型炭 化珪素半導体素子を 300°C以上の温度で加熱することを特徴とするバイポーラ型炭 化珪素半導体素子の製造方法。
[2] 前記バイポーラ型炭化珪素半導体素子を 300°C以上の温度で加熱する工程を、 電極を形成する工程の後に行うことを特徴とする請求項 1に記載のバイポーラ型炭化 珪素半導体素子の製造方法。
[3] 前記バイポーラ型炭化珪素半導体素子を 300°C以上の温度で加熱する工程を、 少なくとも全てのイオン注入工程よりも後に行うことを特徴とする請求項 1に記載のバ ィポーラ型炭化珪素半導体素子の製造方法。
[4] 前記バイポーラ型炭化珪素半導体素子を 300°C以上の温度で加熱する工程を、 少なくとも素子表面を保護するための酸ィ匕膜を形成した当該素子表面における電極 を形成する部位を含む各部位の酸化膜を除去し、当該部位にぉ ヽてェピタキシャル 膜を露出させる工程よりも後に行うことを特徴とする請求項 1に記載のバイポーラ型炭 化珪素半導体素子の製造方法。
[5] 前記バイポーラ型炭化珪素半導体素子は、パッケージに実装されるバイポーラ型 半導体素子であり、
前記バイポーラ型炭化珪素半導体素子を 300°C以上の温度で加熱する工程によ つて該バイポーラ型炭化珪素半導体素子の製造を完了し、その後、得られたバイポ ーラ型炭化珪素半導体素子はパッケージに実装されることを特徴とする請求項 1〜4 のいずれかに記載のバイポーラ型炭化珪素半導体素子の製造方法。
[6] 六方晶の炭化珪素単結晶基板の表面力 六方晶の炭化珪素ェピタキシャル膜を 成長させることを特徴とする請求項 1〜5のいずれかに記載のバイポーラ型炭化珪素 半導体素子の製造方法。
[7] 六方晶四回周期型の炭化珪素単結晶基板の表面から六方晶四回周期型の炭化 珪素ェピタキシャル膜を成長させるか、六方晶六回周期型の炭化珪素単結晶基板 の表面力 六方晶六回周期型の炭化珪素ェピタキシャル膜を成長させる力 または 六方晶二回周期型の炭化珪素単結晶基板の表面から六方晶二回周期型の炭化珪 素ェピタキシャル膜を成長させることを特徴とする請求項 6に記載のバイポーラ型炭 化珪素半導体素子の製造方法。
[8] 菱面十五回周期型の炭化珪素単結晶基板の表面から菱面十五回周期型の炭化 珪素ェピタキシャル膜を成長させることを特徴とする請求項 1〜5のいずれかに記載 のバイポーラ型炭化珪素半導体素子の製造方法。
[9] 前記バイポーラ型炭化珪素半導体素子を 300°C以上の温度で加熱する前に、該 バイポーラ型炭化珪素半導体素子の動作領域に対して、電子一正孔対の生成が可 能な波長における光照射を行うことを特徴とする請求項 1〜8のいずれかに記載のバ ィポーラ型炭化珪素半導体素子の製造方法。
[10] 素子形成過程にある炭化珪素半導体における素子の動作領域となる位置、または
、素子形成が完了した炭化珪素半導体素子における当該素子の動作領域へ、電子 一正孔対生成が可能な波長における光照射を行う工程と、
前記炭化珪素半導体または炭化珪素半導体素子を 300°C以上の温度で加熱する 工程と、
を含むことを特徴とする炭化珪素半導体素子の製造方法。
PCT/JP2006/317339 2005-09-14 2006-09-01 炭化珪素半導体素子の製造方法 WO2007032214A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/067,028 US8367510B2 (en) 2005-09-14 2006-09-01 Process for producing silicon carbide semiconductor device
EP06797281A EP1933386B1 (en) 2005-09-14 2006-09-01 Process for producing silicon carbide semiconductor device
JP2007535421A JP5011493B2 (ja) 2005-09-14 2006-09-01 炭化珪素半導体素子の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-266884 2005-09-14
JP2005266884 2005-09-14

Publications (1)

Publication Number Publication Date
WO2007032214A1 true WO2007032214A1 (ja) 2007-03-22

Family

ID=37864813

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/317339 WO2007032214A1 (ja) 2005-09-14 2006-09-01 炭化珪素半導体素子の製造方法

Country Status (4)

Country Link
US (1) US8367510B2 (ja)
EP (1) EP1933386B1 (ja)
JP (1) JP5011493B2 (ja)
WO (1) WO2007032214A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941361B2 (en) 2014-03-19 2018-04-10 Kabushiki Kaisha Toshiba Method for fabricating semiconductor substrate, semiconductor substrate, and semiconductor device
US10283595B2 (en) 2015-04-10 2019-05-07 Panasonic Corporation Silicon carbide semiconductor substrate used to form semiconductor epitaxial layer thereon
JP2019140184A (ja) * 2018-02-07 2019-08-22 富士電機株式会社 炭化珪素エピタキシャル基板の製造方法及び半導体装置の製造方法
JP2020126919A (ja) * 2019-02-04 2020-08-20 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4964672B2 (ja) * 2007-05-23 2012-07-04 新日本製鐵株式会社 低抵抗率炭化珪素単結晶基板
JP5678622B2 (ja) * 2010-12-03 2015-03-04 株式会社デンソー 炭化珪素単結晶の製造方法
JP2014154666A (ja) 2013-02-07 2014-08-25 Sumitomo Electric Ind Ltd 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
US9130036B2 (en) * 2013-04-30 2015-09-08 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
ES2641188T3 (es) 2014-05-09 2017-11-08 Reemtsma Cigarettenfabriken Gmbh Envase para artículos relacionados con fumar y/o con tabaco
DE112016004600T5 (de) * 2015-10-07 2018-06-21 Sumitomo Electric Industries, Ltd. Epitaktisches Siliziumkarbidsubstrat und Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung
JP6590116B2 (ja) * 2017-09-08 2019-10-16 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN114093765B (zh) * 2022-01-18 2023-02-28 浙江大学杭州国际科创中心 一种提高碳化硅薄膜少子寿命的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652437A (en) 1996-01-19 1997-07-29 Abb Research Ltd. Semiconductor device with a low resistance ohmic contact between a metal layer and a sic-layer
JP2002175997A (ja) * 2000-12-06 2002-06-21 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
JP2004022878A (ja) * 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004063860A (ja) * 2002-07-30 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004247545A (ja) * 2003-02-14 2004-09-02 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2004289023A (ja) * 2003-03-24 2004-10-14 Fuji Electric Advanced Technology Co Ltd 炭化珪素半導体装置の検査方法および検査装置、並びに炭化珪素半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4945394A (en) * 1987-10-26 1990-07-31 North Carolina State University Bipolar junction transistor on silicon carbide
US5323022A (en) * 1992-09-10 1994-06-21 North Carolina State University Platinum ohmic contact to p-type silicon carbide
JPH08213607A (ja) * 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
US6121633A (en) * 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
US6884644B1 (en) * 1998-09-16 2005-04-26 Cree, Inc. Low temperature formation of backside ohmic contacts for vertical devices
TW449932B (en) * 1998-09-16 2001-08-11 Cree Inc Low temperature formation of backside ohmic contacts for vertical devices
WO2001022498A1 (de) * 1999-09-22 2001-03-29 Siced Electronics Development Gmbh & Co. Kg Sic-halbleitervorrichtung mit einem schottky-kontakt und verfahren zu deren herstellung
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
US6429041B1 (en) * 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
US6849874B2 (en) 2001-10-26 2005-02-01 Cree, Inc. Minimizing degradation of SiC bipolar semiconductor devices
JP4463482B2 (ja) * 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
JP3784393B2 (ja) * 2003-07-02 2006-06-07 松下電器産業株式会社 半導体装置及びその製造方法
CN101271871B (zh) * 2003-08-22 2011-05-25 关西电力株式会社 半导体装置及制造方法、使用该半导体装置的电力变换装置
US7679223B2 (en) * 2005-05-13 2010-03-16 Cree, Inc. Optically triggered wide bandgap bipolar power switching devices and circuits
US7528040B2 (en) * 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
JP5229845B2 (ja) * 2006-03-07 2013-07-03 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓｆｅｔの製造方法および炭化ケイ素ｍｏｓｆｅｔ
WO2008015766A1 (en) * 2006-08-04 2008-02-07 The Kansai Electric Power Co., Inc. Method for recovering forward voltage of bipolar semiconductor device, method for reducing lamination defect and bipolar semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652437A (en) 1996-01-19 1997-07-29 Abb Research Ltd. Semiconductor device with a low resistance ohmic contact between a metal layer and a sic-layer
JP2002175997A (ja) * 2000-12-06 2002-06-21 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
JP2004022878A (ja) * 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004063860A (ja) * 2002-07-30 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004247545A (ja) * 2003-02-14 2004-09-02 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2004289023A (ja) * 2003-03-24 2004-10-14 Fuji Electric Advanced Technology Co Ltd 炭化珪素半導体装置の検査方法および検査装置、並びに炭化珪素半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1933386A4

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941361B2 (en) 2014-03-19 2018-04-10 Kabushiki Kaisha Toshiba Method for fabricating semiconductor substrate, semiconductor substrate, and semiconductor device
US10312330B2 (en) 2014-03-19 2019-06-04 Kabushiki Kaisha Toshiba Method for fabricating semiconductor substrate, semiconductor substrate, and semiconductor device
US10283595B2 (en) 2015-04-10 2019-05-07 Panasonic Corporation Silicon carbide semiconductor substrate used to form semiconductor epitaxial layer thereon
JP2019140184A (ja) * 2018-02-07 2019-08-22 富士電機株式会社 炭化珪素エピタキシャル基板の製造方法及び半導体装置の製造方法
JP7163587B2 (ja) 2018-02-07 2022-11-01 富士電機株式会社 炭化珪素エピタキシャル基板の製造方法及び半導体装置の製造方法
JP2020126919A (ja) * 2019-02-04 2020-08-20 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置
JP7023882B2 (ja) 2019-02-04 2022-02-22 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置

Also Published As

Publication number Publication date
EP1933386A4 (en) 2010-01-27
EP1933386A1 (en) 2008-06-18
US8367510B2 (en) 2013-02-05
US20090317983A1 (en) 2009-12-24
JP5011493B2 (ja) 2012-08-29
JPWO2007032214A1 (ja) 2009-03-19
EP1933386B1 (en) 2012-11-07

Similar Documents

Publication Publication Date Title
JP5011493B2 (ja) 炭化珪素半導体素子の製造方法
JP3854508B2 (ja) ＳｉＣウエハ、ＳｉＣ半導体デバイス、およびＳｉＣウエハの製造方法
JP4185215B2 (ja) ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
JP3692076B2 (ja) ＳｉＣ単結晶およびその成長方法
JP5285202B2 (ja) バイポーラ型半導体装置およびその製造方法
KR100853991B1 (ko) 바이폴라형 반도체 장치 및 그의 제조방법
JP5458509B2 (ja) 炭化珪素半導体基板
CN100369196C (zh) SiC双极结构和相应的半导体器件
JP4879507B2 (ja) バイポーラ型半導体装置の順方向電圧回復方法、積層欠陥縮小方法およびバイポーラ型半導体装置
JP2009088223A (ja) 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
US8338833B2 (en) Method of producing silicon carbide semiconductor substrate, silicon carbide semiconductor substrate obtained thereby and silicon carbide semiconductor using the same
WO2005093840A1 (ja) ショットキー接合型半導体装置の製造方法
US20160254148A1 (en) Silicon carbide semiconductor device and manufacturing method for same
JP2007131504A (ja) ＳｉＣエピタキシャルウエーハおよびそれを用いた半導体デバイス
JP2006321696A (ja) 炭化珪素単結晶の製造方法
JP4442366B2 (ja) エピタキシャルＳｉＣ膜とその製造方法およびＳｉＣ半導体デバイス
US8455269B2 (en) Method for recovering an on-state forward voltage and, shrinking stacking faults in bipolar semiconductor devices, and the bipolar semiconductor devices
JP2007246350A (ja) ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置
JP6295537B2 (ja) 炭化珪素基板ならびに半導体素子
JP2007027630A (ja) バイポーラ型半導体装置およびその製造方法
JP5540296B2 (ja) ダイヤモンド電子素子及びその製造方法
JP2006237125A (ja) バイポーラ型半導体装置の運転方法およびバイポーラ型半導体装置
WO2008015764A1 (fr) Procédé de fonctionnement d'un dispositif semi-conducteur bipolaire et dispositif semi-conducteur bipolaire
WO2008015765A1 (fr) Dispositif a semi-conducteurs bipolaire et son procédé de production
WO2023058493A1 (ja) エピタキシャル層のキャリア濃度を均一化する方法及びそれらの方法により作製された構造

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref document number: 2007535421

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2006797281

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 12067028

Country of ref document: US