JP2007027630A - バイポーラ型半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 炭化珪素バイポーラ型半導体装置において、通電を続けることにより生じる積層欠陥の発生および積層欠陥の面積拡大を抑制すること。
【解決手段】 化学気相蒸着法によって第１導電型の炭化珪素単結晶基板１の表面から成長させた第１導電型の炭化珪素エピタキシャル膜２における少なくとも種欠陥密度が高い表層４を除去した後、表層４を除去した炭化珪素エピタキシャル膜２の表面から第２導電型の炭化珪素エピタキシャル膜３を成長させる。また、第２導電型の炭化珪素エピタキシャル膜３を成長させた後、この第２導電型の炭化珪素エピタキシャル膜３における少なくとも種欠陥密度が高い表層６を除去する。
【選択図】 図１

Description

本発明は、炭化珪素単結晶基板の表面から炭化珪素エピタキシャル膜を成長させた基板を用いたバイポーラ型半導体装置およびその製造方法に関し、特に、通電作動による積層欠陥の発生およびその面積拡大を抑制する技術の改良に関する。

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が約１０倍であり、この他熱伝導率、移動度、バンドギャップなどにおいても優れた物性値を有する半導体であることから、従来のＳｉ系パワー半導体素子に比べて飛躍的な性能向上を実現する半導体材料として期待されている。

最近では、直径３インチのまでの４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ単結晶基板が市販されるようになり、Ｓｉの性能限界を大幅に超える各種スイッチング素子の報告が相次いでなされるなど、高性能ＳｉＣ素子の開発が進められている。

半導体素子は、通電時に電子あるいは正孔のみが伝導に作用するユニポーラ素子と、電子と正孔の両者が伝導に作用するバイポーラ素子に大別される。ユニポーラ素子にはショットキーバリヤダイオード(ＳＢＤ)、接合電界効果トランジスタ（Ｊ−ＦＥＴ）、金属／酸化膜／半導体電界効果トランジスタ（ＭＯＳ−ＦＥＴ）などが属する。バイポーラ素子にはｐｎダイオード、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタ、ＧＴＯサイリスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが属する。

ＳｉＣ単結晶を用いてパワー半導体素子を作製する場合、ＳｉＣ単結晶の拡散係数がきわめて小さいために不純物を深く拡散させることが困難であることから、ＳｉＣ単結晶基板上に、基板と同一の結晶型で、所定の膜厚およびドーピング濃度を有する単結晶膜をエピタキシャル成長させることが多い（特許文献１）。具体的には、昇華法あるいは化学気相蒸着法（Chemical Vapor Deposition：ＣＶＤ）によって得られたバルク単結晶をスラ
イスした基板の表面に、ＣＶＤ法によりエピタキシャル単結晶膜を成長させたＳｉＣ単結晶基板が使用されている。

ＳｉＣ単結晶には各種ポリタイプ（結晶多型）が存在するが、パワー半導体の開発では、絶縁破壊強度および移動度が高く、異方性が比較的小さい４Ｈ−ＳｉＣが主に使用されている。エピタキシャル成長を行う結晶面としては、（０００１）Ｓｉ面、（０００−１）Ｃ面、（１１−２０）面、（１−１００）面、（０３−３８）面などがあるが、（０００１）Ｓｉ面および（０００−１）Ｃ面からエピタキシャル成長させる場合には、ステップフロー成長技術によりホモエピタキシャル成長させるために、これらの面を[１１−２
０]方向あるいは[０１−１０]方向に数度傾けた結晶面が使用されることが多い。
国際公開ＷＯ０３／０３８８７６号パンフレット ジャーナル オブ アプライド フィジックス（Journal of Applied Physics） ボリューム９５ Ｎｏ．３ ２００４年 １４８５頁〜１４８８頁 ジャーナル オブ アプライド フィジックス（Journal of Applied Physics） ボリューム９２ Ｎｏ．８ ２００４年 ４６９９頁〜４７０４頁 ジャーナル オブ クリスタル グロウス(Journal of Crystal Growth) ボリューム２６２ ２００４年 １３０頁〜１３８頁

上記したように、ＳｉＣを用いたパワー半導体素子は各種の優れた点を有しているが、新品のＳｉＣバイポーラ素子に通電を開始してから通電時間（積算使用時間）が増えるにしたがって、順方向電圧が増加するという問題点があった。順方向電圧の増加はＳｉＣバイポーラ素子の信頼性を低下させ、ＳｉＣバイポーラ素子を組み込んだ電力制御装置の電力損失の増大を引き起こす。

この通電による順方向電圧の増加は、次の理由により引き起こされることが知られている。ＳｉＣ単結晶基板の表面から成長させたＳｉＣ単結晶エピタキシャル膜の内部には、各種の結晶欠陥が存在している。具体的には、例えば点欠陥、刃状転位、螺旋転位、およびこれらの混合転位などの線状転位、ループ状の転位、ＳｉＣ単結晶基板から伝播したベーサルプレーン転位（basal plane dislocation）などの結晶欠陥がＳｉＣ単結晶エピタ
キシャル膜の内部に存在している。

ｐｎダイオードなどのバイポーラ素子では、ｎ型エピタキシャル膜と、ｎ型エピタキシャル膜とｐ型エピタキシャル膜との界面付近またはｎ型エピタキシャル膜とｐ型注入層との界面付近が通電時に電子と正孔が再結合する領域となるが、上記した各種の結晶欠陥は、通電時に発生する電子と正孔の再結合エネルギーによって面状の積層欠陥（stacking fault）へと変換される（上記の非特許文献１〜３など）。

この積層欠陥の面積は、通電時間の増加に伴って拡大する。積層欠陥の領域は、通電時に高抵抗領域として作用するため、積層欠陥の面積拡大に伴ってバイポーラ素子の順方向電圧が増加することになる。順方向電圧の増加はＳｉＣバイポーラ素子の信頼性を低下させ、ＳｉＣバイポーラ素子を組み込んだ電力制御装置の電力損失の増大を引き起こすため、通電による順方向電圧の増加を抑制するという課題があった。

本発明は、上記した従来技術における課題を解決するためになされたものであり、ＳｉＣバイポーラ型半導体装置において、電流通電を続けることにより生じる積層欠陥の発生および積層欠陥の面積拡大を抑制することを目的としている。

化学気相蒸着法によって炭化珪素単結晶基板の表面から成長させた炭化珪素エピタキシャル膜には、その表面近傍、特に表面から５０ｎｍ〜５μｍまでの深さ範囲において、積層欠陥の発生源である微小な種欠陥が高密度に存在していることが本発明者らによって明らかになった。本発明者は、第１導電型の炭化珪素単結晶基板の表面から成長させた第１導電型の炭化珪素エピタキシャル膜の表層を除去した後に第２導電型の炭化珪素エピタキシャル膜を成長させることにより、通電を続けることにより生じる積層欠陥の発生および積層欠陥の面積拡大が著しく抑制されることを見出した。

また、第２導電型の炭化珪素エピタキシャル膜の表面近傍にも、積層欠陥の発生源である微小な種欠陥が高密度に存在しているが、この表層も除去することにより、通電を続けることにより生じる積層欠陥の発生および積層欠陥の面積拡大がさらに抑制されることを見出し本発明を完成するに至った。

本発明のバイポーラ型半導体装置は、第１導電型の炭化珪素単結晶基板と、
化学気相蒸着法によって前記第１導電型の炭化珪素単結晶基板の表面から成長させた第１導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層が除去された第１導電型の炭化珪素エピタキシャル膜と、
前記表層が除去された第１導電型の炭化珪素エピタキシャル膜の上に形成された第２導電型の炭化珪素エピタキシャル膜と、を備えることを特徴とする。

上記の発明において、前記第１導電型の炭化珪素エピタキシャル膜は、化学気相蒸着法によって前記第１導電型の炭化珪素単結晶基板の表面から成長させた第１導電型の炭化珪素エピタキシャル膜における表面から５０ｎｍ〜５μｍまでの深さ範囲が除去された膜であることが好ましい。

また、前記第２導電型の炭化珪素エピタキシャル膜は、化学気相蒸着法によって前記第１導電型の炭化珪素エピタキシャル膜の表面から成長させた第２導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層が除去された膜であることが好ましい。

また、前記第２導電型の炭化珪素エピタキシャル膜は、化学気相蒸着法によって前記第１導電型の炭化珪素エピタキシャル膜の表面から成長させた第２導電型の炭化珪素エピタキシャル膜における表面から５０ｎｍ〜５μｍまでの深さ範囲が除去された膜であることが好ましい。

本発明のバイポーラ型半導体装置の製造方法は、第１導電型の炭化珪素単結晶基板の表面から化学気相蒸着法によって第１導電型の炭化珪素エピタキシャル膜を成長させる工程と、
前記第１導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層を除去する工程と、
前記表層を除去した第１導電型の炭化珪素エピタキシャル膜の表面から第２導電型の炭化珪素エピタキシャル膜を成長させる工程と、を含むことを特徴とする。

上記の発明では、前記第１導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層を除去する工程において、該炭化珪素エピタキシャル膜の表面から５０ｎｍ〜５μｍまでの深さ範囲を除去することが好ましい。

また、前記表層を除去した第１導電型の炭化珪素エピタキシャル膜の表面から第２導電型の炭化珪素エピタキシャル膜を成長させた後、該第２導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層を除去することが好ましい。

この場合、前記表層を除去した第１導電型の炭化珪素エピタキシャル膜の表面から第２導電型の炭化珪素エピタキシャル膜を成長させた後、該第２導電型の炭化珪素エピタキシャル膜における表面から５０ｎｍ〜５μｍまでの深さ範囲を除去することが好ましい。

本発明によれば、ＳｉＣバイポーラ型半導体装置に通電を続けることにより生じる積層欠陥の発生および積層欠陥の面積拡大を大幅に抑制することができる。

以下、図面を参照しながら本発明について説明する。なお、格子方位および格子面について、個別方位は[]、個別面は（）で示し、負の指数については結晶学上、”−”（バー）を数字の上に付けることになっているが、明細書作成の都合上、数字の前に負号を付けることにする。また、「第１導電型」および「第２導電型」は、ｐ型とｎ型のいずれかに対応し、互いに異なる導電型である。

本発明では、電極などを形成する半導体基板として、ＳｉＣエピタキシャル単結晶膜を表面から成長させたＳｉＣ単結晶基板が使用される。ＳｉＣ単結晶基板としては、昇華法あるいはＣＶＤ法によって得られたバルク結晶をスライスしたものを使用する。昇華法（改良レーリー法）による場合、例えば、坩堝にＳｉＣ粉末を入れて２２００〜２４００℃
で加熱して気化し、種結晶の表面に典型的には０．８〜１ｍｍ／ｈの速度で堆積させてバルク成長させる。得られたインゴットを所定の厚さに、所望の結晶面が表出するようにスライスする。エピタキシャル膜へのベーサルプレーン転位の伝播を抑制するために、切り出したウエハの表面を、研磨砥粒を用いた研磨処理、水素エッチング、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などにより処理して鏡面状に平滑化する。

このＳｉＣ単結晶基板の表面から、ＳｉＣ単結晶エピタキシャル膜を成長させる。ＳｉＣ単結晶には、結晶多型（ポリタイプ）が存在するが、例えば、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、２Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどがＳｉＣ単結晶基板として用いられる。これらの中でも、４Ｈ−ＳｉＣは、絶縁破壊強度および移動度が高く、異方性が比較的小さい。エピタキシャル成長を行う結晶面としては、例えば（０００１）Ｓｉ面、（０００−１）Ｃ面、（１１−２０）面、（０１−１０）面、（０３−３８）面などが挙げられる。

（０００１）Ｓｉ面、（０００−１）Ｃ面でエピタキシャル成長させる場合、[０１−
１０]方向、[１１−２０]方向、あるいは[０１−１０]方向と[１１−２０]方向との中間
方向のオフ方位に、例えば１〜１２°のオフ角で傾斜させて切り出した基板を使用し、この結晶面からステップフロー成長技術によりＳｉＣをエピタキシャル成長させる。

ＳｉＣ単結晶膜のエピタキシャル成長はＣＶＤ法を用いて行われる。Ｃの原料ガスとしはプロパン等が用いられ、Ｓｉの原料ガスとしてはシラン等が用いられる。これらの原料ガスと、水素等のキャリアガスと、ドーパントガスとの混合ガスをＳｉＣ単結晶基板の表面に供給する。ドーパントガスとしては、ｎ型エピタキシャル膜を成長させる場合には窒素等が用いられ、ｐ型エピタキシャル膜を成長させる場合にはトリメチルアルミニウム等が用いられる。

これらのガス雰囲気下、例えば１５００〜１６００℃、４０〜８０Ｔｏｒｒの条件で、２〜２０μｍ／ｈの成長速度でＳｉＣをエピタキシャル成長させる。これにより、ＳｉＣ単結晶基板と同一の結晶型のＳｉＣがステップフロー成長する。

エピタキシャル成長を行うための具体的な装置としては、縦型ホットウォール炉を用いることができる。縦型ホットウォール炉には、石英で形成された水冷２重円筒管が設置され、水冷２重円筒管の内部には、円筒状断熱材、グラファイトで形成されたホットウォール、およびＳｉＣ単結晶基板を縦方向に保持するための楔形サセプタが設置されている。水冷２重円筒管の外側周囲には、高周波加熱コイルが設置され、高周波加熱コイルによりホットウォールを高周波誘導加熱し、ホットウォールからの輻射熱により、楔形サセプタに保持されたＳｉＣ単結晶基板を加熱する。ＳｉＣ単結晶基板を加熱しながら水冷２重円筒管の下方より反応ガスを供給することによって、ＳｉＣ単結晶基板の表面にＳｉＣがエピタキシャル成長する。

本発明では、上記の方法によって第１導電型のＳｉＣ単結晶基板の上に形成した第１導電型のＳｉＣエピタキシャル膜の表面から、所定の深さ範囲の表層を除去し、該表層を除去したＳｉＣエピタキシャル膜の表面から第２導電型のＳｉＣエピタキシャル膜を成長させる。この表層は、積層欠陥の発生源となる微小な種欠陥が高密度に存在する層である。

ＣＶＤにより成長させた第１導電型のＳｉＣエピタキシャル膜について、表面から除去すべき深さ範囲は、好ましくは５０ｎｍ〜５μｍ、より好ましくは５０ｎｍ〜１μｍ、さらに好ましくは１００ｎｍ〜１μｍである。

現状のエピタキシャル成長技術では、種欠陥が高密度に存在する表層領域が少なくとも
５０ｎｍの厚さを有しているが、エピタキシャル成長技術の進展に伴って、例えば種欠陥が高密度に存在する表層領域の厚さが１０ｎｍのものが得られた場合には、第１導電型のＳｉＣエピタキシャル膜の表面から除去する深さ範囲は１０ｎｍ以上であればよい。

以下、上記の工程について図１（ａ）〜図１（ｃ）を参照しながら説明する。図１（ａ）に示したように、第１導電型のＳｉＣ単結晶基板１の上にＣＶＤによって第１導電型のＳｉＣエピタキシャル膜２を成長させると、ＳｉＣエピタキシャル膜２の表面から所定深さまでの範囲の表層４に積層欠陥の発生源となる微小な種欠陥が高密度に発生する。

この原因は明確ではないが、ＣＶＤの工程においてＳｉＣエピタキシャル膜２を成長させた後に炉内で温度を下げる際に、温度降下によりＳｉＣエピタキシャル膜２に歪みが生じて表面近傍の結晶が損傷することが考えられる。

ＳｉＣエピタキシャル膜２の表層４において局在的に多数の種欠陥が発生していることは、次の手段によって確認できる。図２（ａ）に示したように、ＣＶＤによって成長させたＳｉＣエピタキシャル膜２の一部の領域Ａ２を表面から５０ｎｍ〜５μｍ程度の深さまで削って露出させた表面Ｓ２と、表層４の任意の領域Ａ１の表面Ｓ１とに、レーザ光を照射する。これらの表面に種欠陥が存在する場合、レーザ光の励起エネルギーによって種欠陥から面状の積層欠陥が発生し、その面積が拡大していく。

レーザ光を所定時間照射した後、表面Ｓ１とＳ２を、例えばＸ線トポグラフ像、フォトルミネッセンス像、エレクトロルミネッセンス像、またはカソードルミネッセンス像としてこれらの表面を観察することにより積層欠陥を確認できる。表面Ｓ１とＳ２のフォトルミネッセンス像の概念図を図２（ｂ）に示した。このように、表層４の表面Ｓ１では多数の積層欠陥５が観察されるが、表層４よりも深い領域まで削って露出させた表面Ｓ２では積層欠陥はほとんど観察されない。

本発明では、上記の現象に基づいて、積層欠陥の発生源となる種欠陥が多く存在するＳｉＣエピタキシャル膜２の表層４を除去する（図１（ａ）→図１（ｂ））。表層４を除去する具体的な方法としては、水素エッチング、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等によるエッチング処理、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）等による研磨（切削）処理、熱酸化等により表層に反応層を形成した後に
、その反応層を除去する方法などを挙げることができる。

表層４を除去した後、図１（ｃ）に示したように、第１導電型のＳｉＣエピタキシャル膜２の表面から、第２導電型のＳｉＣエピタキシャル膜３を成長させる。ｐｎダイオードなどのバイポーラ素子では、例えばｎ型のＳｉＣ単結晶基板を用いたものでは、ｎ型エピタキシャル膜とｐ型エピタキシャル膜との界面付近と、ｎ型エピタキシャル膜の一部が通電時に電子と正孔が再結合する領域となるが、この領域に存在する種欠陥が再結合エネルギーによって積層欠陥へと変換される。

しかし本発明では、種欠陥の多い表層４を除去しているので、ｐｎ接合界面における種欠陥が非常に少ない。したがって、電流通電による積層欠陥の発生およびその面積拡大を大幅に抑制できる。

本発明における好ましい態様では、上記の方法によって第１導電型のＳｉＣエピタキシャル膜の上に形成した第２導電型のＳｉＣエピタキシャル膜の表面から、所定の深さ範囲の表層を除去する。この表層は、上述したように積層欠陥の発生源となる微小な種欠陥が高密度に存在する層である。

すなわち、図３（ａ）に示したように、表層４（図１（ａ））を除去した第１導電型のＳｉＣエピタキシャル膜２の上に、ＣＶＤによって第２導電型のＳｉＣエピタキシャル膜３を成長させると、ＳｉＣエピタキシャル膜３の表面から所定深さまでの範囲の表層６に積層欠陥の発生源となる微小な種欠陥が高密度に発生する。この表層６を、上記した手法により除去する（図３（ａ）→図３（ｂ））。

ＣＶＤにより成長させた第２導電型のＳｉＣエピタキシャル膜について、表面から除去すべき深さ範囲は、好ましくは５０ｎｍ〜５μｍ、より好ましくは５０ｎｍ〜１μｍ、さらに好ましくは１００ｎｍ〜１μｍである。

このように第２導電型のＳｉＣエピタキシャル膜の表層を除去することで、電流通電による積層欠陥の発生およびその面積拡大をさらに抑制することができる。これは、次の理由によるものと考えられる。通常、通電初期段階では、第２導電型のＳｉＣエピタキシャル膜の上側表面は、ｐｎ界面近傍のようにはキャリアの再結合が起きないと考えられる。

しかしながら、通電を続けることによりｐｎ界面近傍等で積層欠陥が発生し、その面積が拡大することによって第２導電型のＳｉＣエピタキシャル膜の表層まで積層欠陥が拡張すると、積層欠陥を介して第２導電型における少数キャリアが当該表層まで達し、この結果、当該表層においてもキャリアの再結合が起きると考えられる。これにより、当該表層において新たな積層欠陥の発生および面積拡大が促進されるものと考えられる。

なお、通電を続けることにより第２導電型（ｐ型）のＳｉＣエピタキシャル膜まで積層欠陥が拡張していく現象は、エレクトロルミネッセンス評価によって確認できる。
したがって、第２導電型のＳｉＣエピタキシャル膜の表層を予め除去しておくことにより、当該表層における新たな積層欠陥の発生および面積拡大が抑止できると考えられる。

なお、エピタキシャル成長プロセスの降温過程においてＳｉＣエピタキシャル膜の表層に欠陥核が生成されると考えられ、例えば、ドーピング濃度を変える等の目的で、第２導電型のＳｉＣエピタキシャル膜を成長させる際に２回以上の降温過程がある場合には、これらの降温過程毎に表層を除去する必要がある。しかし、連続的にドーピング濃度を変えながらエピタキシャル成長させる場合には、複数回表層を除去する必要はない。

本発明では、図１（ｃ）または図３（ｂ）に示したようなＳｉＣ基板を用いてバイポーラ素子を作製する。以下、図４を参照しながら、バイポーラ素子の一つであるｐｎ（ｐｉｎ）ダイオードの作製方法の一例を説明する。改良レーリー法により成長させたインゴットを所定のオフ角でスライスし、表面を鏡面処理したｎ型の４Ｈ−ＳｉＣ単結晶の基板２１（キャリア密度８×１０¹⁸ｃｍ^-3、厚さ４００μｍ）の上に、ＣＶＤ法によって窒素ドープｎ型のＳｉＣエピタキシャル膜を成長させる。

次に、水素エッチングによってＳｉＣエピタキシャル膜の表面をエッチングし、表面から１５０ｎｍの深さまでの範囲を均一に除去する。
次に、表層を除去した後の窒素ドープｎ型ＳｉＣエピタキシャル膜（ドリフト層２３：ドナー密度５×１０¹⁴ｃｍ^-3、膜厚４０μｍ）の上に、ＣＶＤ法によってアルミニウムドープｐ型ＳｉＣエピタキシャル膜を成長させる。

次に、水素エッチングによってｐ型ＳｉＣエピタキシャル膜の表面をエッチングし、表面から１５０ｎｍの深さまでの範囲を均一に除去する。こうして得られたｐ型ＳｉＣエピタキシャル膜（ｐ型接合層２４：アクセプタ密度５×１０¹⁷ｃｍ^-3、膜厚１．５μｍ、およびｐ＋型コンタクト層２５：アクセプタ密度１×１０¹⁸ｃｍ^-3、膜厚０．５μｍ）に対して、反応性イオンエッチング（ＲＩＥ）を施すことにより、エピタキシャル膜の外周部
をドリフト層２３に達するまで除去してメサ構造を形成する。

メサ構造を形成するために、エピタキシャル膜の上にＮｉ金属膜を蒸着する。蒸着には電子線加熱蒸着装置を使用する。電子線加熱蒸着装置は、電子線発生器と、Ｎｉ金属片を入れる坩堝と、エピタキシャル膜の表面を外側としてＳｉＣ単結晶基板を保持する基板ホルダとを備えている。坩堝の中に入れたＮｉ金属片に対して１０ｋＶ程度に加速された電子線を照射してＮｉ金属片を溶融し、エピタキシャル膜の上に蒸着させる。

エピタキシャル膜の上に蒸着したＮｉ金属膜の表面に、メサ構造をパターニングするためのフォトレジストをスピンコーターを用いて１μｍ程度の厚さとなるように塗布し、オーブン内でレジスト膜を加熱処理する。このレジスト膜に対してメサ構造のパターンに対応したマスクを介して紫外線を露光し、レジスト現像液を用いて現像する。現像によって基板表面に露出したＮｉ金属膜を酸により除去し、次いで四フッ化炭素と酸素との混合ガスを用いたＲＩＥにより、Ｎｉ金属膜が除去されて基板表面に露出したエピタキシャル膜をエッチングし、高さ幅が４μｍのメサを形成する。

次に、メサ底部での電界集中を緩和するために、アルミイオンを注入してＪＴＥ（ジャンクション ターミネーション エクステンション）２６を形成する。ＪＴＥ２６は、トータルドーズ量１．２×１０¹³ｃｍ^-2、幅２５０μｍ、深さ０．７μｍである。３０〜４５０ｋｅＶの間で順次エネルギーを変更しながらイオン注入することによって、注入されたアルミイオンは深さ方向の濃度が一定になるような濃度分布を有している。イオン注入した後、アルゴンガス雰囲気下で熱処理を行うことによりアルミイオンを活性化する。

次に、素子表面を保護するための酸化膜２７を形成する。熱酸化を行うために基板を熱酸化炉に入れ、乾燥した酸素ガスを流しながら基板を加熱して基板表面全体に厚さ４０ｎｍの熱酸化膜を形成する。その後、基板表面における電極を形成する部位などの所定部位を、フォトリソグラフィー技術によってパターニングし、フッ酸によりこれらの部位の熱酸化膜を除去してエピタキシャル膜を露出させる。

電極の形成には、電子線加熱蒸着装置を用いる。カソード電極２８は、基板２１の下面にＮｉ（厚さ３５０ｎｍ）を蒸着して形成される。アノード電極２９は、ｐ＋型コンタクト層２５の上面に、Ａｌ（厚さ１００ｎｍ）の膜とＴｉ（厚さ３５０ｎｍ）の膜とを順に蒸着して形成される。これらの電極は、蒸着後に熱処理を行いＳｉＣとの合金を形成することによってオーミック電極とされる。

本発明では、エピタキシャル成長を行う結晶面は特に限定されず、例えば（０００１）Ｓｉ面、（０００−１）Ｃ面、（１１−２０）面、（０１−１０）面、（０３−３８）面などをエピタキシャル成長を行う結晶面とすることができる。

また、ＳｉＣ単結晶には複数の結晶型が存在するが、本発明ではＳｉＣ単結晶基板の結晶型は特に限定されず、例えば４Ｈ−ＳｉＣ（六方晶四回周期型）、６Ｈ−ＳｉＣ（六方晶六回周期型）、２Ｈ−ＳｉＣ（六方晶二回周期型）、１５Ｒ−ＳｉＣ（菱面十五回周期型）などのＳｉＣ単結晶基板を用いることができる。

また、炭化珪素単結晶基板の表面から成長させた炭化珪素エピタキシャル膜の内部で電流通電時に電子と正孔が再結合するＳｉＣバイポーラ型半導体素子であれば、ｐｎダイオード以外の他のバイポーラ型素子であっても本発明が適用できる。このようなＳｉＣバイポーラ型半導体素子としては、例えば、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)、バイポーラ接合トランジスタ（ＢＪＴ）などが挙げられる。図５（ａ）〜図５（ｃ）に、サイリスタ（図５（ａ）、符号４
１）、ＧＴＯサイリスタ（図５（ｂ）、符号４２）、ＩＧＢＴ（図５（ｃ）、符号４３）の概略断面図を示した。同図において、５１はｎ型層、５２はｐ型層、５３はカソード電極、５４はアノード電極、５５はゲート電極、５６はエミッタ電極、５７はコレクタ電極、５８は酸化膜である。これらのＳｉＣバイポーラ型半導体素子は、種欠陥が高密度に存在する表層が除去された第１導電型のＳｉＣエピタキシャル膜の上に第２導電型のＳｉＣエピタキシャル膜を形成した基板を用いて、メサ構造の形成、酸化膜の形成、電極の形成などの素子の種類に応じた加工をすることによって作製される。

以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されることはなく、その要旨を逸脱しない範囲内において各種の変形、変更が可能である。
なお、本明細書において、「バイポーラ型半導体素子」という場合には基板に形成された単一のｐｎダイオードなど、単一の半導体素子を表すものとし、「バイポーラ型半導体装置」という場合には、この単一の半導体素子の他、基板に複数の素子構造が形成されている素子構造全体、および、素子が形成された基板がパッケージに収納されたものなど、より広義な形態を含むものとする。

図１は、本発明のバイポーラ型半導体装置の製造工程を説明する断面図である。 図２は、ＳｉＣ単結晶基板の表面から成長させたＳｉＣエピタキシャル膜の表層において局在的に多数の種欠陥が発生していることを説明する図であり、図２（ａ）はレーザ光を照射する領域の断面図、図２（ｂ）は表層と、表層よりも深い位置までＳｉＣエピタキシャル膜を削った領域とにレーザ光を照射した後のこれらの表面におけるフォトルミネッセンス像の概念図である。 図３は、本発明のバイポーラ型半導体装置の製造工程を説明する断面図である。 図４は、表面にエピタキシャル膜を形成したＳｉＣ単結晶基板を用いて作製した本発明のｐｎダイオードの断面図である。 図５は、各種のＳｉＣバイポーラ素子の概略断面図である。

符号の説明

１ 第１導電型のＳｉＣ単結晶基板
２ 第１導電型のＳｉＣエピタキシャル膜
３ 第２導電型のＳｉＣエピタキシャル膜
４ 表層
５ 積層欠陥
６ 表層
２１ 基板
２３ ドリフト層
２４ ｐ型接合層
２５ ｐ＋型コンタクト層
２６ ＪＴＥ
２７ 酸化膜
２８ カソード電極
２９ アノード電極
４１ サイリスタ
４２ ＧＴＯサイリスタ
４３ ＩＧＢＴ
５１ ｎ型層
５２ ｐ型層
５３ カソード電極
５４ アノード電極
５５ ゲート電極
５６ エミッタ電極
５７ コレクタ電極
５８ 酸化膜
Ａ１，Ａ２ レーザ照射領域
Ｓ１，Ｓ２ 表面

Claims (8)

1. 第１導電型の炭化珪素単結晶基板と、
   化学気相蒸着法によって前記第１導電型の炭化珪素単結晶基板の表面から成長させた第１導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層が除去された第１導電型の炭化珪素エピタキシャル膜と、
   前記表層が除去された第１導電型の炭化珪素エピタキシャル膜の上に形成された第２導電型の炭化珪素エピタキシャル膜と、を備えることを特徴とするバイポーラ型半導体装置。
2. 前記第１導電型の炭化珪素エピタキシャル膜は、化学気相蒸着法によって前記第１導電型の炭化珪素単結晶基板の表面から成長させた第１導電型の炭化珪素エピタキシャル膜における表面から５０ｎｍ〜５μｍまでの深さ範囲が除去された膜であることを特徴とする請求項１に記載のバイポーラ型半導体装置。
3. 前記第２導電型の炭化珪素エピタキシャル膜は、化学気相蒸着法によって前記第１導電型の炭化珪素エピタキシャル膜の表面から成長させた第２導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層が除去された膜であることを特徴とする請求項１または２に記載のバイポーラ型半導体装置。
4. 前記第２導電型の炭化珪素エピタキシャル膜は、化学気相蒸着法によって前記第１導電型の炭化珪素エピタキシャル膜の表面から成長させた第２導電型の炭化珪素エピタキシャル膜における表面から５０ｎｍ〜５μｍまでの深さ範囲が除去された膜であることを特徴とする請求項３に記載のバイポーラ型半導体装置。
5. 第１導電型の炭化珪素単結晶基板の表面から化学気相蒸着法によって第１導電型の炭化珪素エピタキシャル膜を成長させる工程と、
   前記第１導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層を除去する工程と、
   前記表層を除去した第１導電型の炭化珪素エピタキシャル膜の表面から、化学気相蒸着法によって第２導電型の炭化珪素エピタキシャル膜を成長させる工程と、を含むことを特徴とするバイポーラ型半導体装置の製造方法。
6. 前記第１導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層を除去する工程において、該炭化珪素エピタキシャル膜の表面から５０ｎｍ〜５μｍまでの深さ範囲を除去することを特徴とする請求項５に記載のバイポーラ型半導体装置の製造方法。
7. 前記表層を除去した第１導電型の炭化珪素エピタキシャル膜の表面から第２導電型の炭化珪素エピタキシャル膜を成長させた後、該第２導電型の炭化珪素エピタキシャル膜における少なくとも種欠陥密度が高い表層を除去することを特徴とする請求項６に記載のバイポーラ型半導体装置の製造方法。
8. 前記表層を除去した第１導電型の炭化珪素エピタキシャル膜の表面から第２導電型の炭化珪素エピタキシャル膜を成長させた後、該第２導電型の炭化珪素エピタキシャル膜における表面から５０ｎｍ〜５μｍまでの深さ範囲を除去することを特徴とする請求項７に記載のバイポーラ型半導体装置の製造方法。
   
   

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