JP5343984B2 - 化合物半導体基板およびその製造方法 - Google Patents

化合物半導体基板およびその製造方法 Download PDF

Info

Publication number
JP5343984B2
JP5343984B2 JP2011007056A JP2011007056A JP5343984B2 JP 5343984 B2 JP5343984 B2 JP 5343984B2 JP 2011007056 A JP2011007056 A JP 2011007056A JP 2011007056 A JP2011007056 A JP 2011007056A JP 5343984 B2 JP5343984 B2 JP 5343984B2
Authority
JP
Japan
Prior art keywords
substrate
substrates
type
semiconductor substrate
compound semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011007056A
Other languages
English (en)
Other versions
JP2012151177A (ja
Inventor
裕明 藤林
正美 内藤
信之 大矢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2011007056A priority Critical patent/JP5343984B2/ja
Priority to US13/348,752 priority patent/US8507921B2/en
Publication of JP2012151177A publication Critical patent/JP2012151177A/ja
Priority to US13/849,742 priority patent/US8704340B2/en
Application granted granted Critical
Publication of JP5343984B2 publication Critical patent/JP5343984B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、炭化珪素（以下、ＳｉＣという）半導体基板や窒化ガリウム（以下、ＧａＮという）半導体基板などの化合物半導体基板およびその製造方法に関するもので、特に、基板の縦方向に電流を流すタイプの縦型パワー素子の形成が可能となるＳｉＣ半導体基板に適用すると好適である。
Ｓｉよりも大きな物性値を持つＳｉＣ半導体基板に形成したパワー半導体素子は、Ｓｉに形成したパワー半導体素子よりも優れた性能を実現できる。具体的には、広いエネルギーギャップ（Ｓｉに対して約３倍）によって高温まで半導体として機能できること、高い絶縁破壊耐圧（Ｓｉに対して約１０倍）によって高耐圧化が可能なこと、高い熱伝導率（Ｓｉに対して約３倍）によって放熱性に優れていることから、さらなる大電流化を図ることが可能となる。
このようなＳｉＣ半導体基板では、Ｓｉ面（（０００１）Ｓｉ面）とＣ面（（０００−１）Ｃ面）という極性面が存在し、極性面によって物性が異なっている。したがって、ＳｉＣ半導体基板を用いてデバイス作成を行う場合には、極性面の選択が重要になる。
なお、極性面とは、欠陥などが存在しない理想的な面について、化合物半導体を構成する原子（ＳｉＣの場合は、ＳｉとＣ）の基板表面からの露出確率が同一ではない面のことを指す。すなわち、ＳｉＣ半導体基板におけるＣ面では、基板表面から主にＣが露出していてＳｉよりもＣの露出確率が高くなっており、Ｓｉ面では、基板表面から主にＳｉが露出していてＣよりもＳｉの露出確率が高くなっている。
例えば、ＳｉＣ半導体基板の場合、Ｃ面は、Ｓｉ面に対してコンタクト抵抗が低くなり（例えば特許文献１参照）、熱酸化速度が速い（例えば特許文献２参照）という特性を有している。また、Ｃ面上にＭＯＳＦＥＴなどを形成すると、チャネル移動度が高いという特性も有している（例えば、非特許文献１参照）。
また、窒化ガリウム（以下、ＧａＮという）半導体基板についても、ＳｉＣ半導体基板と同様のことが言える。具体的には、ＧａＮ半導体基板では、Ｇａ面とＮ面という極性面が存在する。ＧａＮ半導体基板では、Ｇａ面上での成長が良質な結晶品質をもたらすことが分かっており、良質なエピタキシャル層が形成できるようにＧａ面を表面側として用いて素子形成することが一般的である（例えば、特許文献３参照）。その反面、ＧａＮ半導体基板では、Ｇａ面の方がＮ面よりも接触抵抗が低いため、裏面電極との接触抵抗を低くするのであれば、裏面側をＧａ面とするのが好ましい（例えば、非特許文献２参照）。
特開２００７−２０１５５号公報 特開２０１０−８０７８７号公報 特開２００７−８８００８号公報
荒井和夫、吉田貞史著、「ＳｉＣ素子の基礎と応用」の第８９頁、オーム社出版、平成１５年３月２６日発行 Joon Seop Kwak, 他著、"Crystal-polarity dependence of Ti/Al contacts to freestanding n-GaN substrate"、APPLIED PHYSICS LETTERS、12 November 2001、Volume 79, Number 20、pp.3254-3256
しかしながら、ＳｉＣ半導体基板やＧａＮ半導体基板では、表面と裏面において極性面が異なるため、縦型デバイスを作製する場合には、表裏面共に同じ極性面を選択することはできない。このため、ＳｉＣ半導体基板の場合には、Ｓｉ面を表面側とした場合にはＣ面を裏面側にするしかなく、Ｃ面を表面側とした場合にはＳｉ面を裏面側にするしかない。したがって、例えばＣ面を表面側として縦型ＭＯＳＦＥＴを作製する場合には、ドレイン電極をＳｉ面上に形成するしかなく、接触抵抗が高くなる。同様に、ＧａＮ半導体基板では、Ｇａ面を表面側とした場合にはＮ面を裏面側にするしかなく、Ｎ面を表面側とした場合にはＧａ面を裏面側にするしかない。このように、表面と裏面のいずれか一方のみでしか、良好な極性面を用いることができなかった。
本発明は上記点に鑑みて、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、一方の面が（０００−１）Ｃ面でその反対の面が（０００１）Ｓｉ面からなる単結晶の炭化珪素基板にて構成される第１、第２基板（１１、１２）を有し、第１基板（１１）の（０００１）Ｓｉ面と第２基板（１２）の（０００１）Ｓｉ面同士が向かい合わされた状態で第１、第２基板（１１、１２）が直接貼り合わされることで、露出している両面が（０００−１）Ｃ面で構成されていることを特徴としている。
このように、第１基板（１１）の（０００１）Ｓｉ面と第２基板（１２）の（０００１）Ｓｉ面同士が向かい合わされた状態で第１、第２基板（１１、１２）が直接貼り合わされることで、露出している両面が（０００−１）Ｃ面で構成されるようにすることができる。これにより、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板とすることができる。
このような両面が（０００−１）Ｃ面の化合物半導体基板を用いれば、例えば、縦型パワーＭＯＳＦＥＴを形成する際に、表面側においてはエピ成長で形成されるドリフト層の表面が平坦で欠陥の少ない高品質な表面が得られ、それに伴い、高チャネル移動度特性が得られる。また、裏面側においてはドレイン電極とＳｉＣ接触面とのコンタクト抵抗を低くすることができる。
請求項２に記載の発明では、一方の面が（０００１）Ｇａ面でその反対の面が（０００−１）Ｎ面からなる単結晶の窒化ガリウム基板にて構成される第１、第２基板（３１、３２）を有し、第１基板（３１）の（０００−１）Ｎ面と第２基板（３２）の（０００−１）Ｎ面同士が向かい合わされた状態で第１、第２基板（３１、３２）が直接貼り合わされることで、露出している両面が（０００１）Ｇａ面で構成されていることを特徴としている。
このように、第１基板（３１）の（０００−１）Ｎ面と第２基板（３２）の（０００−１）Ｎ面同士が向かい合わされた状態で第１、第２基板（３１、３２）が直接貼り合わされることで、露出している両面が（０００１）Ｇａ面で構成されるようにすることができる。これにより、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板とすることができる。
このような両面が（０００１）Ｇａ面の化合物半導体基板を用いれば、例えば、縦型ショットキーバリアダイオードを形成する際に、表面側では良質な結晶品質のエピタキシャル層を成長させることができ、裏面側では裏面電極とＧａＮ表面とのコンタクト抵抗をより小さくすることが可能となる。
第１基板（１１、３１）と第２基板（１２、３２）とは、請求項３、４に記載したように導電性接着剤（１６）を介して貼り合わされていても良い。
請求項５ないし９に記載の発明は、請求項１または２に記載の化合物半導体基板の製造方法に関する発明である。
例えば、請求項１に記載の化合物半導体基板については、請求項５に記載したように、一方の面が（０００−１）Ｃ面でその反対の面が（０００１）Ｓｉ面からなる単結晶の炭化珪素基板にて構成される第１、第２基板（１１、１２）を用意する工程と、第１基板（１１）の（０００１）Ｓｉ面と第２基板（１２）の（０００１）Ｓｉ面同士を向かい合わせた状態で第１、第２基板（１１、１２）を直接貼り合わせる工程と、第１基板（１１）を所定厚さ分除去し、該第１基板（１１）の薄膜と第２基板（１２）とにより、露出している両面が（０００−１）Ｃ面で構成される化合物半導体基板を形成する工程とを含む製造方法により、製造することができる。
また、請求項２に記載の化合物半導体基板については、請求項６に記載したように、一方の面が（０００１）Ｇａ面でその反対の面が（０００−１）Ｎ面からなる単結晶の窒化ガリウム基板にて構成される第１、第２基板（３１、３２）を用意する工程と、第１基板（３１）の（０００−１）Ｎ面と第２基板（３２）の（０００−１）Ｎ面同士を向かい合わせた状態で第１、第２基板（３１、３２）を直接貼り合わせる工程と、第１基板（３１）を所定厚さ分除去し、該第１基板（３１）の薄膜と第２基板（３２）とにより、露出している両面が（０００１）Ｇａ面で構成される化合物半導体基板を形成する工程とを含む製造方法により、製造することができる。
請求項７に記載の発明では、第１基板（１１、３１）と第２基板（１２、３２）のうち向かい合わされて貼り合わされる側の面を平坦化したのち、第１、第２基板（１１、１２、３１、３２）を直接貼り合わせる工程を行うことを特徴としている。
このように、第１、第２基板（１１、１２、３１、３２）のうち貼り合せ面側を平坦化していれば、加熱を行わなくても貼り合せが可能であるため、加熱工程を省略できる。
請求項８に記載の発明では、第１、第２基板（１１、１２、３１、３２）を直接貼り合わせる工程では、加熱を行いながら第１、第２基板（１１、１２、３１、３２）の両側から加圧することで、第１、第２基板（１１、１２、３１、３２）を貼り合わせることを特徴としている。
このように、加熱を行いながら同時に第１、第２基板（１１、１２、３１、３２）の両側から加圧することで、第１、第２基板（１１、１２、３１、３２）を直接貼り合わせることができる。この加圧の際に、第１、第２基板（１１、１２、３１、３２）の加熱も同時に行うようにすれば、より強固に第１、第２基板（１１、１２、３１、３２）の貼り合せが行え、後工程で行われる素子形成のための各種工程の際に、貼り合せ面で剥離することをより確実に防ぐことが可能となる。
請求項９に記載の発明では、第１基板（１１、３１）のうち第２基板（１２、３２）と貼り合わされる側の面側から所定深さの位置において濃度が最大となるように水素もしくは希ガスイオンを注入してダメージ層（１３）を形成する工程を有し、化合物半導体基板を形成する工程では、第１基板（１１、３１）を所定厚さ分除去する際に、ダメージ層（１３）において、第１基板（１１、３１）を剥離させることを特徴としている。
このように、第１基板（１１、３１）のうち第２基板（１２、３２）と貼り合わされる側の面側から所定深さの位置において濃度が最大となるように水素もしくは希ガスイオンを注入してダメージ層（１３）を形成しておき、このダメージ層（１３）で第１基板（１１、３１）を剥離させることができる。
なお、このようなダメージ層（１３）を形成しておいて第１基板（１１、３１）を剥離させる場合、請求項７に記載したように、貼り合わされる側の面の平坦化を行い、加熱工程を行わなくても済むようにしておけば、加熱工程を行ったときにダメージ層（１３）で再結合することを防止でき、確実にダメージ層（１３）にて第１基板（１１、３１）の剥離が行えるようにできる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＳｉＣ半導体基板を用いて縦型パワーＭＯＳＦＥＴを形成したＳｉＣ半導体装置の断面図である。 ＳｉＣ半導体基板の製造工程中の断面図である。 （ａ）は、４Ｈ−ＳｉＣの結晶構造を表した模式図であり、（ｂ）は、貼り合せ後のｎ+型ＳｉＣ基板１の結晶構造を表した模式図である。 本発明の第２実施形態にかかるＧａＮ半導体基板を用いて縦型ショットキーバリアダイオードを形成したＧａＮ半導体装置の断面図である。 ＧａＮ半導体基板の製造工程中の断面図である。 本発明の第３実施形態にかかるＳｉＣ半導体基板を用いて縦型パワーＭＯＳＦＥＴを形成したＳｉＣ半導体装置の断面図である。 ＳｉＣ半導体基板の製造工程中の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
図１は、本発明の第１実施形態にかかるＳｉＣ半導体基板を用いて縦型パワーＭＯＳＦＥＴを形成したＳｉＣ半導体装置の断面図である。
図１に示すように、縦型パワーＭＯＳＦＥＴは、ｎ+型ＳｉＣ基板１を用いて形成されている。このｎ+型ＳｉＣ基板１は、表面側と裏面側の両面ともに面方位が（０００−１）Ｃ面とされており、窒素等のｎ型不純物濃度が例えば１．０×１０18／ｃｍ3とされ、厚さが３００μｍ程度とされている。ｎ+型ＳｉＣ基板１は、後述するように二枚のｎ+型ＳｉＣ基板１１、１２の（０００１）Ｓｉ面同士を向かい合わせて貼り合わせることで形成され、露出している両面が共に（０００−１）Ｃ面となるようにしてある。
このｎ+型ＳｉＣ基板１の表面にＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられている。このｎ-型ドリフト層２は、窒素等のｎ型不純物濃度が例えば５．０×１０15／ｃｍ3〜２．０×１０16／ｃｍ3、厚さ８〜１５μｍ程度のＳｉＣで構成され、（０００−１）Ｃ面のｎ+型ＳｉＣ基板１の表面に形成されていることから、表面の面方位が（０００−１）Ｃ面となっている。
ｎ-型ドリフト層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が離間して形成されている。また、ｐ型ベース領域３の表層部には、ｐ型ベース領域３よりも浅い高不純物濃度のｎ+型ソース領域４が形成され、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、１セルごとに２つずつ所定間隔離間して対向配置されており、ｐ+型コンタクト層５は、対向配置されたｎ+型ソース領域４を真ん中に挟んでその両側に備えられている。
ｐ型ベース領域３やｎ+型ソース領域４は、ｎ-型ドリフト層２の表層部に対してイオン注入を行うこと、もしくは、ｎ-型ドリフト層２の上にエピタキシャル成長させることによって形成されているが、いずれの場合であってもｎ-型ドリフト層２と同じく、ｎ+型ＳｉＣ基板１の表面の面方位である（０００−１）Ｃ面を受け継いでおり、表面の面方位が（０００−１）Ｃ面となっている。
さらに、ｎ+型ソース領域４とｎ-型ドリフト層２の間におけるｐ-型ベース領域３の表面部およびｎ-型ドリフト層２の表面には、シリコン酸化膜等で構成されたゲート絶縁膜６が形成され、ゲート絶縁膜６の上にはゲート電極７が形成されている。また、ゲート電極７が層間絶縁膜８によって覆われており、この層間絶縁膜８の上にソース電極９が形成されている。ソース電極９は、層間絶縁膜８に形成したコンタクトホールを通じてｎ+型ソース領域４およびｐ+型コンタクト領域５に電気的に接続されている。そして、ｎ+型ＳｉＣ基板１の裏面側には、ドレイン電極１０が形成されている。このような構成により、縦型パワーＭＯＳＦＥＴが構成されている。
なお、図１は、ＳｉＣ半導体装置における縦型パワーＭＯＳＦＥＴの１セル分を図示したものであり、実際には図１に示す断面構造と同様のものが複数セル連続的に並べられることでＳｉＣ半導体装置が構成されている。
このように構成される縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置は、表面側と裏面側の両面ともに面方位が（０００−１）Ｃ面とされたｎ+型ＳｉＣ基板１を用いて形成されている。このため、ソース電極９と接触するｎ+型ソース領域４およびｐ+型コンタクト領域５やドレイン電極１０と接触するｎ+型ＳｉＣ基板１の接触表面の面方位がすべて（０００−１）Ｃ面となる。したがって、ｎ+型ＳｉＣ基板１のいずれか一方の面が（０００１）Ｓｉ面である場合と比較し、ドレイン電極１０とのコンタクト抵抗を小さくすることが可能となるし、ゲート絶縁膜６を熱酸化によって形成する場合の熱酸化速度が速く、かつ、チャネル移動度も高くすることが可能となる。
次に、上記のように構成されるＳｉＣ半導体装置の製造に用いることができるＳｉＣ半導体基板の製造方法について説明する。図２に、本実施形態のＳｉＣ半導体基板の製造工程中の断面図を示し、この図を参照して説明する。
〔図２（ａ）に示す工程〕
まず、高品位かつ表面が平坦で、一面側の面方位が（０００１）Ｓｉ面で他面側の面方位が（０００−１）Ｃ面とされた４Ｈ−ＳｉＣからなる単結晶の二枚のｎ+型ＳｉＣ基板１１、１２を用意する。具体的には、図３（ａ）に示す４Ｈ−ＳｉＣの結晶構造を表した模式図のように、４Ｈ−ＳｉＣは、六方晶構造とされており、ＳｉとＣとが交互に結合されて六角形状をなしている。このため、４Ｈ−ＳｉＣでは、２つの極性面を有しており、一方がＣ原子が主に基板表面から露出させられる（０００−１）Ｃ面、他方がＳｉ原子が主に基板表面から露出させられる（０００１）Ｓｉ面となる。
なお、ｎ+型ＳｉＣ基板１１、１２としては、表面の面方位や裏面の面方位が（０００１）Ｓｉ面や（０００−１）Ｃ面のジャスト面とされたオン基板だけでなく、これらのジャスト面に対してオフ角を有したオフ基板もｎ+型ＳｉＣ基板１１、１２として使用することができる。また、オフ基板の場合において、ｎ+型ＳｉＣ基板１１とｎ+型ＳｉＣ基板１２とで、オフ方向やオフ角度が違っていても良い。
これら二枚のｎ+型ＳｉＣ基板１１、１２の（０００１）Ｓｉ面側の表面粗度Ｒａを５ｎｍ以下まで平坦化したのち、ＨＦで表面処理をする。そして、一方のｎ+型ＳｉＣ基板１１の両表面のうち平坦化およびＨＦで表面処理した側の面から水素もしくは希ガスイオンを注入する工程を行う。例えば、加速エネルギー２００ｋｅＶ、ドーズ量２．０×１０17／ｃｍ2でｎ+型ＳｉＣ基板１１の（０００１）Ｓｉ面側に水素もしくは希ガスイオンを注入する。このイオン注入によって、所定深さの位置において水素もしくは希ガスイオンの濃度が最大となるようにすることで、水素もしくは希ガスイオンと結晶欠陥が高密度に偏析するダメージ層１３を形成する。加速エネルギーとドーズ量は必要なダメージ層１３の形成深さによって設定され、上記条件の場合には１．３μｍ程度の深さにダメージ層１３を形成することができる。その後、二枚のｎ+型ＳｉＣ基板１１、１２の（０００１）Ｓｉ面同士を向かい合わせて配置する。
なお、イオン注入時にチャネリング防止用のキャップ酸化膜をｎ+型ＳｉＣ基板１１の表面に形成しておき、イオン注入後に除去するようにしても良い。
〔図２（ｂ）に示す工程〕
次に、例えばカーボン製の型を構成する中空円柱状のダイ１４と、ダイ１４の中空部と同径とされた円柱状のパンチ１５を用意する。そして、ダイ１４の中空部内にダメージ層１３を形成しておいたｎ+型ＳｉＣ基板１１ともう一枚のｎ+型ＳｉＣ基板１２を配置する。この後、パンチ１５をｎ+型ＳｉＣ基板１１、１２の両側に配置したのち、１００ｋｇｆ／ｃｍ2の圧力で加圧することで、ｎ+型ＳｉＣ基板１１、１２の（０００１）Ｓｉ面同士が貼り合わされる。この加圧の際に、ｎ+型ＳｉＣ基板１１、１２の加熱も同時に行うようにすれば、より強固にｎ+型ＳｉＣ基板１１、１２の貼り合せが行え、後工程で行われる素子形成のための各種工程の際に、貼り合せ面で剥離することをより確実に防ぐことが可能となる。ただし、本実施形態のように、貼り合せ面側を平坦化していれば、加熱を行わなくても貼り合せが可能であるため、加熱工程を省略できるし、加熱工程を行ったときにダメージ層１３で再結合することを防止でき、次の分離工程で確実にダメージ層１３にてｎ+型ＳｉＣ基板１１の剥離が行えるようにできる。
〔図２（ｃ）に示す工程〕
ダイ１４およびパンチ１５にて構成された型から貼り合せ後のｎ+型ＳｉＣ基板１１、１２を取り外す。そして、ｎ+型ＳｉＣ基板１１の一部を分離する分離工程を行う。例えば、取り外したｎ+型ＳｉＣ基板１１、１２を加熱炉に設置し、加熱炉にて９００℃、３０分間の熱処理を行うと、水素イオンが注入されることで結晶欠陥が析出したダメージ層１３においてｎ+型ＳｉＣ基板１１が剥離する。これにより、ｎ+型ＳｉＣ基板１１、１２の厚みが所望の厚さとなり、両面が（０００−１）Ｃ面とされたｎ+型ＳｉＣ基板１が完成する。
具体的には、図３（ｂ）に示す貼り合せ後のｎ+型ＳｉＣ基板１の結晶構造を表した模式図のように、結合界面ではＳｉ原子同士が結合され、露出させられる表面側にＣ原子が配置された構造となる。
〔図２（ｄ）に示す工程〕
このようにして完成したｎ+型ＳｉＣ基板１の一方の表面の上に、低不純物濃度のＳｉＣをエピタキシャル成長して半導体素子の活性領域となるｎ-型ドリフト層２を形成する。このとき、単結晶のｎ+型ＳｉＣ基板１の表面にｎ-型ドリフト層２を形成しているため、ｎ-型ドリフト層２の結晶性はｎ+型ＳｉＣ基板１の結晶性が引き継がれ、ｎ-型ドリフト層２の表面も（０００−１）Ｃ面となる。
このような工程を経て、ｎ+型ＳｉＣ基板１の表面にｎ-型ドリフト層２を形成したのち、周知のデバイス形成プロセスを実施することにより、図１に示した縦型パワーＭＯＳＦＥＴを製造する。すなわち、ｎ-型ドリフト層２に対してマスクを用いた不純物のイオン注入および活性化熱処理を行うことでｐ型ベース領域３およびｎ+型ソース領域４を形成したのち、熱酸化等によってゲート絶縁膜６を形成し、その後、ドープトＰｏｌｙ−Ｓｉの成膜およびパターニングによりゲート電極７を形成する。そして、層間絶縁膜の形成工程、コンタクトホールの形成工程、ソース電極９やゲート配線のパターニング工程、ドレイン電極１０の形成工程等を経ることで、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態では、二枚のｎ+型ＳｉＣ基板１１、１２の（０００１）Ｓｉ面同士を貼り合せることにより、両面が（０００−１）Ｃ面のｎ+型ＳｉＣ基板１を製造することができる。これにより、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板とすることができる。
また、このように両面が（０００−１）Ｃ面のｎ+型ＳｉＣ基板１を用いて、縦型パワーＭＯＳＦＥＴなどの縦型素子を形成することにより、ｎ+型ＳｉＣ基板１の表面側においては高チャネル移動度が得られ、裏面側においてはドレイン電極１０とＳｉＣ接触面とのコンタクト抵抗を低くすることができる。
（第２実施形態）
本発明の第２実施形態について説明する。図４は、本発明の第２実施形態にかかるＧａＮ半導体基板を用いて縦型ショットキーバリアダイオードを形成したＧａＮ半導体装置の断面図である。
図４に示すように、縦型ショットキーバリアダイオードは、ＧａＮ半導体基板としてｎ+型ＧａＮ基板２１を用いて形成されている。このｎ+型ＧａＮ基板２１は、表面側と裏面側の両面ともに面方位が（０００１）Ｇａ面とされており、第１実施形態で説明したｎ+型ＳｉＣ基板１と同様に、後述するように二枚のｎ+型ＧａＮ基板３１、３２の（０００−１）Ｎ面同士を向かい合わせて貼り合わせることで形成され、露出している両面が共に（０００１）Ｇａ面となるようにしてある。
このｎ+型ＧａＮ基板２１の表面にＧａＮからなるｎ-型エピタキシャル層２２が形成されている。このｎ-型エピタキシャル層２２は、（０００１）Ｇａ面のｎ+型ＧａＮ基板２１の表面に形成されていることから、表面の面方位が（０００１）Ｇａ面となっている。
そして、このｎ-型エピタキシャル層２２の表面に、例えばＡｕにて構成されたショットキー電極２３が形成されており、ｎ+型ＧａＮ基板２１の裏面にはオーミック接触させられたＴｉにて構成された裏面電極２４が形成されている。このような構成により、縦型ショットキーバリアダイオードを備えたＧａＮ半導体装置が構成されている。
このように構成される縦型ショットキーバリアダイオードを備えたＧａＮ半導体装置は、表面側と裏面側の両面ともに面方位が（０００１）Ｇａ面とされたｎ+型ＧａＮ基板２１を用いて形成されている。このため、ｎ+型ＧａＮ基板２１の表面側では良質な結晶品質のｎ-型エピタキシャル層２２を成長させることができ、裏面側では裏面電極２４とＧａＮ表面とのコンタクト抵抗をより小さくすることが可能となる。
次に、上記のように構成されるＧａＮ半導体装置の製造に用いることができるＧａＮ半導体基板の製造方法について説明する。図５に、本実施形態のＧａＮ半導体基板の製造工程中の断面図を示し、この図を参照して説明する。なお、本実施形態のＧａＮ半導体基板の製造方法は、第１実施形態のＳｉＣ半導体基板の製造方法をほぼ共通しているため、異なる部分について主に説明する。
〔図５（ａ）に示す工程〕
まず、高品位かつ表面が平坦で、一面側の面方位が（０００１）Ｇａ面で他面側の面方位が（０００−１）Ｎ面とされた単結晶の二枚のｎ+型ＧａＮ基板３１、３２を用意する。単結晶のＧａＮでは、２つの極性面を有しており、一方がＧａ原子が主に基板表面から露出させられる（０００１）Ｇａ面、他方がＮ原子が主に基板表面から露出させられる（０００−１）Ｎ面となる。
なお、ｎ+型ＧａＮ基板３１、３２としては、表面の面方位や裏面の面方位が（０００１）Ｇａ面や（０００−１）Ｎ面のジャスト面とされたオン基板だけでなく、これらのジャスト面に対してオフ角を有したオフ基板もｎ+型ＧａＮ基板３１、３２として使用することができる。
これら二枚のｎ+型ＧａＮ基板３１、３２の（０００−１）Ｎ面側を表面粗度Ｒａを５ｎｍ以下まで平坦化したのち、ＨＦで表面処理をする。その後、二枚のｎ+型ＧａＮ基板３１、３２の（０００−１）Ｎ面同士を向かい合わせて配置する。
〔図５（ｂ）に示す工程〕
次に、第１実施形態と同様のダイ１４およびパンチ１５を有する型を用いて、ｎ+型ＧａＮ基板３１、３２を（０００−１）Ｎ面同士を向かい合わせた状態で型内に配置する。この後、パンチ１５をｎ+型ＧａＮ基板３１、３２の両側に配置したのち、１０００℃の温度下において、１００ｋｇｆ／ｃｍ2の圧力で加圧することで、ｎ+型ＧａＮ基板３１、３２の（０００−１）Ｎ面同士が貼り合わされる。
〔図５（ｃ）に示す工程〕
ダイ１４およびパンチ１５にて構成された型から貼り合せ後のｎ+型ＧａＮ基板３１、３２を取り外す。そして、ｎ+型ＧａＮ基板３１、３２のうちのいずれか一方の基板を１０μｍ程度の厚さまで研磨することで、ｎ+型ＧａＮ基板３１、３２を合わせた厚みが所望の厚さとなり、両面が（０００１）Ｇａ面とされたｎ+型ＧａＮ基板２１が完成する。
〔図５（ｄ）に示す工程〕
このようにして完成したｎ+型ＧａＮ基板２１の一方の表面の上に、低不純物濃度のＧａＮをエピタキシャル成長してｎ-型エピタキシャル層２２を形成する。このとき、（０００１）Ｇａ面とされたｎ+型ＧａＮ基板２１の表面にｎ-型エピタキシャル層２２を形成しているため、良質な結晶品質でｎ-型エピタキシャル層２２を形成できる。
このような工程を経て、ｎ+型ＧａＮ基板２１の表面にｎ-型エピタキシャル層２２を形成したのち、周知のデバイス形成プロセスを実施することにより、図４に示した縦型ショットキーバリアダイオードを製造する。すなわち、ｎ-型エピタキシャル層２２の表面にＡｕ層を成膜したのちパターニングすることでショットキー電極２３を形成し、さらにｎ+型ＧａＮ基板２１の裏面にＴｉからなる裏面電極２４を形成する。このとき、ｎ+型ＧａＮ基板２１の裏面も（０００１）Ｇａ面にて構成されていることから、裏面電極２４はＧａＮ接触面に対してよりコンタクト抵抗の少ないオーミック接触とすることが可能となる。このようにして、図４に示す縦型ショットキーバリアダイオードが完成する。
以上説明したように、本実施形態では、二枚のｎ+型ＧａＮ基板３１、３２の（０００−１）Ｎ面同士を貼り合せることにより、両面が（０００１）Ｇａ面のｎ+型ＧａＮ基板２１を製造することができる。これにより、表面と裏面の双方において、所望の極性面を用いることができる化合物半導体基板とすることができる。
また、このように両面が（０００１）Ｇａ面のｎ+型ＧａＮ基板２１を用いて、縦型ショットキーバリアダイオードなどの縦型素子を形成することにより、ｎ+型ＧａＮ基板１の表面側では良質な結晶品質のｎ-型エピタキシャル層２２を成長させることができ、裏面側では裏面電極２４とＧａＮ表面とのコンタクト抵抗をより小さくすることが可能となる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｎ+型ＳｉＣ基板１の構成および製造方法を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図６は、本発明の第３実施形態にかかるＳｉＣ半導体基板を用いて縦型パワーＭＯＳＦＥＴを形成したＳｉＣ半導体装置の断面図である。
図６に示すように、本実施形態でも第１実施形態と同様の構造の縦型パワーＭＯＳＦＥＴとしているが、ｎ+型ＳｉＣ基板１として、ｎ+型ＳｉＣ基板１１とｎ+型ＳｉＣ基板１２とを高導電率の導電性接着剤１６にて接着した構造としている。導電性接着剤１６としては、例えば体積抵抗率が１．０×１０-2Ω・ｃｍ程度のカーボン性接着剤を用いることができ、例えば１μｍ程度の厚みとされる。この他の構成については、第１実施形態と同様である。
図７は、本実施形態のＳｉＣ半導体基板の製造工程中の断面図である。この図に示すように、図７（ａ）に示す工程において、第１実施形態で説明した図２（ａ）に示す工程を行う。そして、図７（ｂ）に示す工程において、ｎ+型ＳｉＣ基板１１、１２のうちの一方の（０００１）Ｓｉ面に導電性接着剤１６を塗布したのち、二枚のｎ+型ＳｉＣ基板１１、１２の（０００１）Ｓｉ面同士を向かい合わせて配置し、導電性接着剤１６を介して二枚のｎ+型ＳｉＣ基板１１、１２を貼り合せる。
その後、図７（ｃ）の工程において、第１実施形態で説明した図２（ｃ）に示す工程を行うことで、ｎ+型ＳｉＣ基板１１の一部を分離することで、所望の厚さで、両面が（０００−１）Ｃ面とされたｎ+型ＳｉＣ基板１が完成する。
このように、ｎ+型ＳｉＣ基板１１とｎ+型ＳｉＣ基板１２との間に導電性接着剤１６が配置されたものをｎ+型ＳｉＣ基板１として用いても、第１実施形態と同様の効果を得ることができる。
（他の実施形態）
上記第１、第３実施形態では、４Ｈ−ＳｉＣで構成されたｎ+型ＳｉＣ基板１１、１２を用いる場合について説明したが、４Ｈ−ＳｉＣに限るものではなく、他の結晶構造のＳｉＣを用いても良い。また、ｎ+型ＳｉＣ基板１１が４Ｈ−ＳｉＣ、ｎ+型ＳｉＣ基板１２が６Ｈ−ＳｉＣのように結晶構造が異なるようにしても良い。
上記第１、第３実施形態では、ＳｉＣ半導体基板に対して縦型の半導体素子として縦型パワーＭＯＳＦＥＴを形成する場合について説明したが、他の縦型の半導体素子、例えば第２実施形態で説明したような縦型ショットキーバリアダイオード等を形成することもできる。逆に、第２実施形態では、ＧａＮ半導体基板に対して縦型の半導体素子として縦型ショットキーバリアダイオードを形成する場合について説明したが、他の縦型の半導体素子、例えば第１実施形態で説明したような縦型パワーＭＯＳＦＥＴ等を形成することもできる。
また、上記実施形態では、ｎチャネル型の縦型パワーＭＯＳＦＥＴを例に挙げたため、ｎ+型ＳｉＣ基板１の上にｎ-型ドリフト層２を形成した構造について説明したが、ｎチャネル型の縦型ＩＧＢＴの場合にはｐ+型ＳｉＣ基板とされる。この場合には、ｐ+型ＳｉＣ基板として、両面が（０００−１）Ｃ面となるものを上記のような製造方法によって製造すれば良い。
また、上記第１、第３実施形態ではｎチャネルタイプの縦型パワーＭＯＳＦＥＴを例に挙げたが、各部の導電型を逆にしたｐチャネルタイプの縦型パワーＭＯＳＦＥＴを製造しても良い。勿論、ＩＧＢＴなどの他の縦型の半導体素子についても、２枚の基板それぞれの導電型に拘わらず、上記のような製造方法によってＳｉＣ半導体基板を製造し、それを用いて製造することができる。この際、ｎ+型ＳｉＣ基板１１、１２のいずれか一方をｐ+型ＳｉＣ基板に変更し、導電型が異なるＳｉＣ基板を貼り合わせるようにしても良い。
また、上記第１、第３実施形態では、熱処理によってダメージ層１３の部分でｎ+型ＳｉＣ基板１１の一部を剥離させるようにしたが、何らかの外力を加えることでダメージ層１３からｎ+型ＧａＮ基板３１の一部を分離させることもできる。さらに、ｎ+型ＳｉＣ基板１１にダメージ層１３を形成してこのダメージ層１３で剥離させる場合について説明したが、第２実施形態のようにｎ+型ＧａＮ基板３１の剥離についても、水素もしくは希ガスイオンを注入してダメージ層を形成することで行うことができる。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
１ ｎ+型ＳｉＣ基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
６ ゲート絶縁膜
７ ゲート電極
９ ソース電極
１０ ドレイン電極
１１、１２ ｎ+型ＳｉＣ基板（第１、第２基板）
１３ ダメージ層
２１ ｎ+型ＧａＮ基板
２２ ｎ-型エピタキシャル層
２３ ショットキー電極
２４ 裏面電極
３１、３２ ｎ+型ＧａＮ基板（第１、第２基板）

Claims (9)

  1. 一方の面が（０００−１）Ｃ面でその反対の面が（０００１）Ｓｉ面からなる単結晶の炭化珪素基板にて構成される第１、第２基板（１１、１２）を有し、
    前記第１基板（１１）の（０００１）Ｓｉ面と前記第２基板（１２）の（０００１）Ｓｉ面同士が向かい合わされた状態で前記第１、第２基板（１１、１２）が直接貼り合わされることで、露出している両面が（０００−１）Ｃ面で構成されていることを特徴とする化合物半導体基板。
  2. 一方の面が（０００１）Ｇａ面でその反対の面が（０００−１）Ｎ面からなる単結晶の窒化ガリウム基板にて構成される第１、第２基板（３１、３２）を有し、
    前記第１基板（３１）の（０００−１）Ｎ面と前記第２基板（３２）の（０００−１）Ｎ面同士が向かい合わされた状態で前記第１、第２基板（３１、３２）が直接貼り合わされることで、露出している両面が（０００１）Ｇａ面で構成されていることを特徴とする化合物半導体基板。
  3. 一方の面が（０００−１）Ｃ面でその反対の面が（０００１）Ｓｉ面からなる単結晶の炭化珪素基板にて構成される第１、第２基板（１１、１２）を有し、
    前記第１基板（１１）の（０００１）Ｓｉ面と前記第２基板（１２）の（０００１）Ｓｉ面同士が向かい合わされた状態で前記第１、第２基板（１１、１２）が導電性接着剤（１６）を介して貼り合わされることで、露出している両面が（０００−１）Ｃ面で構成されていることを特徴とする化合物半導体基板。
  4. 一方の面が（０００１）Ｇａ面でその反対の面が（０００−１）Ｎ面からなる単結晶の窒化ガリウム基板にて構成される第１、第２基板（３１、３２）を有し、
    前記第１基板（３１）の（０００−１）Ｎ面と前記第２基板（３２）の（０００−１）Ｎ面同士が向かい合わされた状態で前記第１、第２基板（３１、３２）が導電性接着剤（１６）を介して貼り合わされることで、露出している両面が（０００１）Ｇａ面で構成されていることを特徴とする化合物半導体基板。
  5. 一方の面が（０００−１）Ｃ面でその反対の面が（０００１）Ｓｉ面からなる単結晶の炭化珪素基板にて構成される第１、第２基板（１１、１２）を用意する工程と、
    前記第１基板（１１）の（０００１）Ｓｉ面と前記第２基板（１２）の（０００１）Ｓｉ面同士を向かい合わせた状態で前記第１、第２基板（１１、１２）を直接貼り合わせる工程と、
    前記第１基板（１１）を所定厚さ分除去し、該第１基板（１１）の薄膜と前記第２基板（１２）とにより、露出している両面が（０００−１）Ｃ面で構成される化合物半導体基板を形成する工程と、を含んでいることを特徴とする化合物半導体基板の製造方法。
  6. 一方の面が（０００１）Ｇａ面でその反対の面が（０００−１）Ｎ面からなる単結晶の窒化ガリウム基板にて構成される第１、第２基板（３１、３２）を用意する工程と、
    前記第１基板（３１）の（０００−１）Ｎ面と前記第２基板（３２）の（０００−１）Ｎ面同士を向かい合わせた状態で前記第１、第２基板（３１、３２）を直接貼り合わせる工程と、
    前記第１基板（３１）を所定厚さ分除去し、該第１基板（３１）の薄膜と前記第２基板（３２）とにより、露出している両面が（０００１）Ｇａ面で構成される化合物半導体基板を形成する工程と、を含んでいることを特徴とする化合物半導体基板の製造方法。
  7. 前記第１基板（１１、３１）と前記第２基板（１２、３２）のうち向かい合わされて貼り合わされる側の面を平坦化したのち、前記第１、第２基板（１１、１２、３１、３２）を直接貼り合わせる工程を行うことを特徴とする請求項５または６に記載の化合物半導体基板の製造方法。
  8. 前記第１、第２基板（１１、１２、３１、３２）を直接貼り合わせる工程では、加熱しながら同時に前記第１、第２基板（１１、１２、３１、３２）の両側から加圧することで、前記第１、第２基板（１１、１２、３１、３２）を貼り合わせることを特徴とする請求項５ないし７のいずれか１つに記載の化合物半導体基板の製造方法。
  9. 前記第１基板（１１、３１）のうち前記第２基板（１２、３２）と貼り合わされる側の面側から所定深さの位置において濃度が最大となるように水素もしくは希ガスイオンを注入してダメージ層（１３）を形成する工程を有し、
    前記化合物半導体基板を形成する工程では、前記第１基板（１１、３１）を所定厚さ分除去する際に、前記ダメージ像（１３）において、前記第１基板（１１、３１）を剥離させることを特徴とする請求項５ないし８のいずれか１つに記載の化合物半導体基板の製造方法。
JP2011007056A 2011-01-17 2011-01-17 化合物半導体基板およびその製造方法 Expired - Fee Related JP5343984B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011007056A JP5343984B2 (ja) 2011-01-17 2011-01-17 化合物半導体基板およびその製造方法
US13/348,752 US8507921B2 (en) 2011-01-17 2012-01-12 Single crystal compound semiconductor substrate
US13/849,742 US8704340B2 (en) 2011-01-17 2013-03-25 Stacked single crystal compound semiconductor substrates

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011007056A JP5343984B2 (ja) 2011-01-17 2011-01-17 化合物半導体基板およびその製造方法

Publications (2)

Publication Number Publication Date
JP2012151177A JP2012151177A (ja) 2012-08-09
JP5343984B2 true JP5343984B2 (ja) 2013-11-13

Family

ID=46490114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011007056A Expired - Fee Related JP5343984B2 (ja) 2011-01-17 2011-01-17 化合物半導体基板およびその製造方法

Country Status (2)

Country Link
US (2) US8507921B2 (ja)
JP (1) JP5343984B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199132A (ja) * 2010-03-23 2011-10-06 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
JP6180978B2 (ja) * 2014-03-20 2017-08-16 株式会社東芝 半導体装置およびその製造方法
CN204067367U (zh) * 2014-06-09 2014-12-31 英飞凌科技股份有限公司 功率半导体器件
US20150364550A1 (en) 2014-06-16 2015-12-17 Infineon Technologies Ag Optimized layer for semiconductor
TW201608622A (zh) * 2014-08-22 2016-03-01 Gtat公司 傳送基板的離子束剝離系統
KR102481927B1 (ko) 2017-02-16 2022-12-28 신에쓰 가가꾸 고교 가부시끼가이샤 화합물 반도체 적층 기판, 그 제조 방법, 및 반도체 소자
JP6802818B2 (ja) * 2018-03-06 2020-12-23 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法
DE102018132447B4 (de) 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
WO2021092862A1 (zh) * 2019-11-14 2021-05-20 华为技术有限公司 半导体衬底及其制造方法、半导体器件
CN112635323B (zh) * 2020-12-15 2021-12-28 中国科学院上海微系统与信息技术研究所 一种SiC基异质集成氮化镓薄膜与HEMT器件的制备方法
CN113178383A (zh) * 2021-03-10 2021-07-27 华为技术有限公司 一种碳化硅基板、碳化硅器件及其基板减薄方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912063A (en) * 1987-10-26 1990-03-27 North Carolina State University Growth of beta-sic thin films and semiconductor devices fabricated thereon
US5011549A (en) * 1987-10-26 1991-04-30 North Carolina State University Homoepitaxial growth of Alpha-SiC thin films and semiconductor devices fabricated thereon
US5958132A (en) * 1991-04-18 1999-09-28 Nippon Steel Corporation SiC single crystal and method for growth thereof
EP0725944B1 (en) * 1992-04-10 2002-09-25 Sun Active Glass Electrochromics, Inc. Electrochromic structures and methods
CA2120610C (en) * 1992-08-07 1999-03-02 Hideaki Imai Nitride based semiconductor device and manufacture thereof
US5709745A (en) * 1993-01-25 1998-01-20 Ohio Aerospace Institute Compound semi-conductors and controlled doping thereof
TW373098B (en) * 1995-09-06 1999-11-01 Toshiba Corp Liquid crystal exposure component and its fabricating method
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
US5972801A (en) * 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
US6165812A (en) * 1996-01-19 2000-12-26 Matsushita Electric Industrial Co., Ltd. Gallium nitride compound semiconductor light emitting device and process for producing gallium nitride compound semiconductor
DE19712561C1 (de) * 1997-03-25 1998-04-30 Siemens Ag SiC-Halbleiteranordnung mit hoher Kanalbeweglichkeit
US6097096A (en) * 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6706119B2 (en) * 2001-03-30 2004-03-16 Technologies And Devices International, Inc. Apparatus for epitaxially growing semiconductor device structures with submicron group III nitride layer utilizing HVPE
US6689669B2 (en) * 2001-11-03 2004-02-10 Kulite Semiconductor Products, Inc. High temperature sensors utilizing doping controlled, dielectrically isolated beta silicon carbide (SiC) sensing elements on a specifically selected high temperature force collecting membrane
FR2835095B1 (fr) * 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
US6838814B2 (en) * 2002-07-12 2005-01-04 Hon Hai Precision Ind. Co., Ltd Field emission display device
US7012016B2 (en) * 2003-11-18 2006-03-14 Shangjr Gwo Method for growing group-III nitride semiconductor heterostructure on silicon substrate
JP4671617B2 (ja) * 2004-03-30 2011-04-20 三洋電機株式会社 集積型半導体レーザ素子
JPWO2006114999A1 (ja) * 2005-04-18 2008-12-18 国立大学法人京都大学 化合物半導体装置及び化合物半導体製造方法
US20070038518A1 (en) 2005-06-08 2007-02-15 Canon Kabushiki Kaisha Image processing apparatus and method
JP2007066944A (ja) * 2005-08-29 2007-03-15 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
JP2007088008A (ja) 2005-09-20 2007-04-05 Mitsubishi Electric Corp 窒化物半導体装置およびその製造方法
US7449065B1 (en) * 2006-12-02 2008-11-11 Ohio Aerospace Institute Method for the growth of large low-defect single crystals
JP5201566B2 (ja) * 2006-12-11 2013-06-05 豊田合成株式会社 化合物半導体発光素子及びその製造方法
JP5056272B2 (ja) * 2007-08-28 2012-10-24 住友電気工業株式会社 窒化ガリウム系半導体面発光素子、および窒化ガリウム系半導体面発光素子を作製する方法
US8293623B2 (en) * 2007-09-12 2012-10-23 Showa Denko K.K. Epitaxial SiC single crystal substrate and method of manufacture of epitaxial SiC single crystal substrate
JP5307381B2 (ja) * 2007-11-12 2013-10-02 Ｈｏｙａ株式会社 半導体素子ならびに半導体素子製造法
US7976630B2 (en) * 2008-09-11 2011-07-12 Soraa, Inc. Large-area seed for ammonothermal growth of bulk gallium nitride and method of manufacture
JP5728153B2 (ja) 2008-09-26 2015-06-03 株式会社東芝 半導体装置の製造方法
JP5449786B2 (ja) * 2009-01-15 2014-03-19 昭和電工株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP5164121B2 (ja) * 2009-03-19 2013-03-13 学校法人関西学院 単結晶炭化ケイ素成長方法
US8247887B1 (en) * 2009-05-29 2012-08-21 Soraa, Inc. Method and surface morphology of non-polar gallium nitride containing substrates
EP2267197A1 (en) * 2009-06-25 2010-12-29 AMMONO Sp.z o.o. Method of obtaining bulk mono-crystalline gallium-containing nitride, bulk mono-crystalline gallium-containing nitride, substrates manufactured thereof and devices manufactured on such substrates
CN102449733A (zh) * 2009-10-13 2012-05-09 住友电气工业株式会社 制造碳化硅衬底的方法、碳化硅衬底和半导体器件
US8546815B2 (en) * 2009-12-16 2013-10-01 National University Corporation NARA Institute of Science and Technology SiC semiconductor element and manufacturing method for same

Also Published As

Publication number Publication date
US20120181550A1 (en) 2012-07-19
US20130306977A1 (en) 2013-11-21
US8507921B2 (en) 2013-08-13
US8704340B2 (en) 2014-04-22
JP2012151177A (ja) 2012-08-09

Similar Documents

Publication Publication Date Title
JP5343984B2 (ja) 化合物半導体基板およびその製造方法
CN106449507B (zh) 用于形成半导体器件的方法以及半导体器件
WO2010131572A1 (ja) 半導体装置
US10741683B2 (en) Semiconductor device and method for manufacturing same
TW201128773A (en) Silicon carbide substrate manufacturing method and silicon carbide substrate
TW201230149A (en) Semiconductor device and its fabricating method
JP6415946B2 (ja) 半導体装置の製造方法及び半導体装置
TW201108414A (en) Insulated gate bipolar transistor
US8975139B2 (en) Manufacturing method of silicon carbide semiconductor device
WO2013146444A1 (ja) 炭化珪素半導体素子およびその製造方法
TW201142091A (en) Method for producing silicon carbide substrate
JP2004022878A (ja) 半導体装置およびその製造方法
TW201123268A (en) Silicon carbide substrate production method and silicon carbide substrate
CN115976650A (zh) 半导体基板、半导体元件以及半导体基板的制造方法
TW201104860A (en) Semiconductor device
WO2011092893A1 (ja) 炭化珪素基板の製造方法
JP5115735B2 (ja) 炭化珪素半導体基板とその製造方法
JP6318914B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2015204409A (ja) 炭化珪素半導体装置およびその製造方法
TW201201284A (en) Method for manufacturing silicon carbide substrate, method for manufacturing semiconductor device, silicon carbide substrate and semiconductor device
WO2015076020A1 (ja) 半導体装置
JP2011086660A (ja) 炭化珪素基板の製造方法および炭化珪素基板
JP2013118247A (ja) 炭化珪素半導体装置の製造方法
JP2017168679A (ja) 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP6265278B2 (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130716

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130729

LAPS Cancellation because of no payment of annual fees