WO2013146444A1 - 炭化珪素半導体素子およびその製造方法 - Google Patents

炭化珪素半導体素子およびその製造方法 Download PDF

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semiconductor substrate
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崇 辻
明将 木下
福田　憲司
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富士電機株式会社
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    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Definitions

  • the present invention relates to a silicon carbide semiconductor element using silicon carbide (hereinafter also referred to as “SiC”) as a semiconductor material, and more particularly to a vertical silicon carbide semiconductor element in which current flows from the front surface side to the back surface side and a method for manufacturing the same. .
  • SiC silicon carbide
  • a power semiconductor element that is, a power device, is a key device in a power electronics circuit having frequency, voltage, and current control and conversion functions, and an effort to reduce the power loss of the power device is continued.
  • Power devices include transistors and diodes.
  • Transistors include MOSFETs (Metal-Oxide-Semiconductor Conductor Effect Transistor) and IGBTs (Insulated Gate Bipolar Transistors), and diodes include pin diodes and Schottky barrier diodes (SBDs). The optimum element is used depending on the operating frequency, voltage, and current.
  • the structure of the power device is, for example, a Schottky barrier diode (SBD), for example, a drift layer that serves as a withstand voltage region that maintains a high withstand voltage, a substrate with mechanical strength, and a front surface side.
  • SBD Schottky barrier diode
  • an anode metal having an optimal Schottky barrier, and a cathode metal having an ohmic contact with a semiconductor region provided on the back side for example, a Schottky barrier diode (SBD), for example, a drift layer that serves as a withstand voltage region that maintains a high withstand voltage, a substrate with mechanical strength, and a front surface side.
  • an anode metal having an optimal Schottky barrier, and a cathode metal having an ohmic contact with a semiconductor region provided on the back side SBD
  • FIG. 1 is a cross-sectional view schematically showing an example of the structure of a Schottky barrier diode (SBD) using silicon carbide (4H—SiC) as a substrate.
  • SBD Schottky barrier diode
  • reference numeral 1 denotes a SiC substrate
  • reference numeral 2 denotes an n-type epitaxial layer grown on the SiC substrate 1 and serves as a drift layer
  • reference numeral 3 denotes an active region of the element by aluminum (Al) ion implantation.
  • JBS Joint Barrier Schottky
  • reference numeral 4 denotes an edge outer peripheral portion of the active region formed of the p-type region for the purpose of improving the device breakdown voltage
  • reference numeral 5 denotes the main part of the substrate 1
  • reference numeral 6 is an ohmic electrode (ohmic alloy layer) provided on the back surface of the SiC substrate 1
  • reference numeral 7 is an SiC substrate 1 surface.
  • a Schottky electrode provided on the front surface, 8 is an Al electrode for bonding with an Al wire provided on the front surface of the SiC substrate 1
  • 9 is a half A stacked metal for enhancing adhesion between.
  • each component when a current is passed from the anode to the cathode, each component becomes a resistance, and the sum of each resistance converted per unit area is called an on-resistance.
  • the drift layer resistance occupying a large proportion of the on-resistance is inversely proportional to the cube of the dielectric breakdown electric field strength inherent to the semiconductor material. Since silicon carbide having a crystal structure of 4H type (4H—SiC) has a large band gap of 3.25 eV, the dielectric breakdown field strength is 2 to 3 MV / cm, which has been widely used in the past. About 10 times the breakdown electric field strength (0.2 to 0.3 MV / cm).
  • a power device using a 4H—SiC semiconductor is expected to be a next-generation low-loss power device in combination with a large thermal conductivity characteristic that facilitates heat dissipation (see, for example, Patent Document 1 below). ).
  • the drift layer resistance can be greatly reduced by using a 4H—SiC semiconductor.
  • other resistance components have become prominent this time.
  • substrate resistance In general, a 4H—SiC substrate has a specific resistance of 20 m ⁇ cm and a thickness of 350 ⁇ m, and therefore has a resistance of about 0.7 m ⁇ cm 2 .
  • a power device having a drift layer resistance of 600 V to 1200 V class has a problem that the substrate resistance cannot be ignored because the substrate resistance is 1 to 2 m ⁇ cm 2 .
  • the thickness of the drift layer that determines the breakdown voltage is determined by the physical properties of the semiconductor material. For example, in the case of silicon, the thickness is about 70 ⁇ m for a breakdown voltage of 600 V and about 100 ⁇ m for a breakdown voltage of 1200 V.
  • Patent Document 3 discloses only a semiconductor device in which the thickness of a silicon carbide substrate is reduced from 400 ⁇ m to about 200 ⁇ m and a method for manufacturing the semiconductor device, and does not describe the lower limit of the thickness in detail.
  • Patent Document 3 in order to manufacture a Schottky diode, an epitaxial growth layer having a thickness of 10 ⁇ m is deposited on a silicon carbide substrate, and then boron ions are implanted to form an impurity layer. And an electrode is formed thereon.
  • the thickness of the silicon carbide substrate is made thinner than 200 ⁇ m, for example, 100 ⁇ m or 50 ⁇ m, it is the same as the manufacturing process using silicon described above. As described above, it is considered that problems such as cracking of the substrate occur. Therefore, Patent Document 3 below discloses a semiconductor device in which the thickness of the silicon carbide substrate is 200 ⁇ m or less in terms of words. Specifically, the manufacturing is performed so that the thickness of the silicon carbide substrate is about 200 ⁇ m by polishing or the like. Only the method is disclosed.
  • the thickness of the withstand voltage region in a power device having an avalanche breakdown limit higher than that of silicon and a design withstand voltage of 600 V to 1200 V may be about 10 ⁇ m or less.
  • the volume resistivity of a low resistance substrate made of currently available silicon carbide is higher than that of a silicon substrate.
  • a wafer having a resistivity of less than 0.0001 ⁇ cm is available, whereas in the case of silicon carbide, a wafer having a resistivity of 0.02 to 0.01 ⁇ cm, which is 10 times larger than that. Only available.
  • a semiconductor device mainly made of gallium nitride it is difficult to obtain a single crystal substrate made of gallium nitride, so that a heteroepitaxial growth method is performed on a substrate made of silicon carbide or sapphire.
  • a method of forming a semiconductor layer made of gallium nitride is employed.
  • the volume resistivity of currently available silicon carbide substrates is about 0.01 ⁇ cm, and further technical development is required to reduce the volume resistivity of silicon carbide substrates, and difficulties are expected.
  • the vertical power semiconductor device mainly made of silicon carbide or gallium nitride either of the vertical power semiconductor devices mainly made of silicon is used to reduce the on-resistance. As in the case, it is presumed that it is essential to establish a process for thinning the semiconductor substrate or wafer. As mentioned in the background art described above, in a semiconductor device mainly made of silicon carbide or gallium nitride, a breakdown voltage of about 1000 V can be obtained if the breakdown voltage region has a thickness of about 10 ⁇ m.
  • a manufacturing method is conceivable in which a substrate made of silicon carbide is thinned to have a thickness of about 10 ⁇ m necessary for a withstand voltage, as in the silicon process.
  • the thickness of the breakdown voltage region is 70 ⁇ m with respect to 600 V and 100 ⁇ m with respect to 1200 V, so that the process of thinning the entire surface of the wafer is possible.
  • the etching rate is generally 1 ⁇ m / min, it takes 300 minutes to grind the thickness of 300 ⁇ m.
  • the selection ratio with respect to nickel (Ni) generally used as a mask material is about several tens, a very thick Ni film of about 10 ⁇ m is formed as a mask in order to etch a thickness of 300 ⁇ m.
  • the selection ratio with respect to the mask is approximately 1, and the thickness of the mask needs to be several hundred ⁇ m, so that it is difficult to form the mask and the mask pattern.
  • Patent Document 4 has a problem in the thinning method.
  • An object of the present invention is to reduce the on-resistance of a silicon carbide semiconductor element having a semiconductor layer made of silicon carbide on a semiconductor substrate, and maintain the strength of the substrate even when the semiconductor substrate is thinned to reduce the on-resistance, It is an object to provide a silicon carbide semiconductor device having a structure capable of reducing wafer cracking in a wafer process and a method for manufacturing the same.
  • the present inventors have maintained the mechanical strength of the semiconductor substrate by inserting a dicing line only in the semiconductor substrate with a dicing saw on the back side of the semiconductor substrate.
  • the inventors have found that the resistance of a semiconductor substrate can be reduced. It was also found that the mechanical strength of the semiconductor substrate can be further improved by making the dicing line enter a specific direction from one end of the semiconductor substrate and not reaching the other end on the opposite side. . Further, it has been found that the entire surface of the semiconductor substrate can be thinned by making the distance between the dicing lines smaller than the width of the dicing lines. Furthermore, it has been found that after dicing, a process of RIE and sacrificial oxidation may be added to remove dicing damage.
  • a method for manufacturing a silicon carbide semiconductor element has the following characteristics.
  • the silicon carbide semiconductor element includes a drift layer having a role of maintaining a high breakdown voltage on the front surface side of a semiconductor substrate made of silicon carbide, and includes an ohmic electrode on the back surface side.
  • this method for manufacturing a silicon carbide semiconductor device before forming an ohmic electrode on the back surface side of the semiconductor substrate, at least one dicing line is formed in the device active region on the surface opposite to the drift layer of the semiconductor substrate. And a step of dicing so as to enter.
  • the method for manufacturing a silicon carbide semiconductor element according to the present invention is characterized in that, in the above-described invention, dicing is performed by a dicing blade.
  • the dicing blade enters from a specific direction of the semiconductor substrate and reaches a substrate end opposite to the incident direction of the dicing blade.
  • the dicing blade is separated from the semiconductor substrate before.
  • the method of manufacturing a silicon carbide semiconductor element according to the present invention is the above-described invention, wherein the distance between the dicing lines is made smaller than the width of the dicing blade, leaving the substrate end only in a specific direction, It is characterized in that the entire back side is thinned.
  • the method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, RIE and a sacrificial oxidation process are added to remove damage from dicing.
  • a silicon carbide semiconductor element has the following characteristics.
  • a semiconductor substrate made of silicon carbide has a drift layer having a role of maintaining a high breakdown voltage on the front surface side, and an ohmic electrode on the back surface side.
  • the semiconductor substrate has a substrate resistance reduced by providing at least one dicing line in the element active region on the surface opposite to the drift layer.
  • the dicing line is provided in one direction from a specific end of the semiconductor substrate, and at least a substrate end opposite to the specific end of the semiconductor substrate is provided. It is formed by leaving.
  • the substrate resistance can be reduced by about 0.5 m ⁇ cm 2 at the maximum, and the forward characteristic is about 0.2 V at a current density of 400 A / cm 2. There is an effect that the voltage can be reduced.
  • FIG. 1 is a cross-sectional view schematically showing an example of the structure of a Schottky barrier diode (SBD) using silicon carbide as a substrate.
  • FIG. 2 is a cross-sectional view schematically showing a cross section of a part of the diced substrate.
  • FIG. 3 is a plan view showing an example of a dicing line that is a dicing cut mark.
  • FIG. 4 is an explanatory diagram in which the entire surface of the SiC substrate 1 can be ground while leaving the end portion of the SiC substrate 1 by making the dicing pitch (WP) smaller than the dicing blade width (WB). .
  • WP dicing pitch
  • WB dicing blade width
  • FIG. 5 is a schematic cross-sectional view of an element showing a state of a Schottky barrier diode completed by the method of the present invention.
  • FIG. 6 is a characteristic diagram showing the forward IV characteristics when no dicing is performed and when the dicing pitch is 100 ⁇ m and the dicing depth is 300 ⁇ m.
  • FIG. 7 is a characteristic diagram showing substrate resistance when dicing is performed in stripes with the dicing pitch and the dicing depth as parameters.
  • FIG. 8 is a characteristic diagram showing a forward voltage reduction value at 400 A / cm 2 when dicing is performed in stripes with the dicing pitch and the dicing depth as parameters.
  • FIG. 6 is a characteristic diagram showing the forward IV characteristics when no dicing is performed and when the dicing pitch is 100 ⁇ m and the dicing depth is 300 ⁇ m.
  • FIG. 7 is a characteristic diagram showing substrate resistance when dicing is performed in stripes with the dicing pitch and the dicing depth as parameters.
  • FIG. 9 is a characteristic diagram showing substrate resistance when dicing is performed in a lattice pattern with the dicing pitch and the dicing depth as parameters.
  • FIG. 10 is a characteristic diagram showing a forward voltage reduction value at 400 A / cm 2 when implemented in a dicing grid pattern with the dicing pitch and the dicing depth as parameters.
  • FIG. 11 is a characteristic diagram showing the dependence of the substrate resistance on the dicing depth when the dicing pitch is made smaller than the dicing blade width.
  • FIG. 12 is a characteristic diagram showing a decrease value of the forward voltage drop at 400 A / cm 2 when the dicing pitch is made smaller than the dicing blade width.
  • the method of the present invention is a method of manufacturing a silicon carbide semiconductor element having a drift layer having a role of maintaining a high breakdown voltage on the front surface side of a semiconductor substrate made of silicon carbide and having an ohmic electrode on the back surface side.
  • a step of dicing so that at least one dicing line enters the back surface of the semiconductor substrate.
  • a silicon carbide semiconductor element that includes a drift layer having a role as a breakdown voltage region that maintains a high breakdown voltage on a front surface side of a semiconductor substrate made of silicon carbide, and includes an ohmic electrode on a back surface side. This will be described with reference to FIG.
  • a 4H—SiC substrate (hereinafter referred to as a SiC substrate) 1 is prepared, and an n-type epitaxial layer 2 serving as a drift layer is grown thereon.
  • the concentration of impurities such as nitrogen atoms added as n-type impurities and the thickness of the layer to be grown vary depending on the breakdown voltage class, but in the case of an element of 600 to 1200 V class, the impurity concentration is generally 1 ⁇ 10 6.
  • the layer thickness is set to 5 to 10 ⁇ m.
  • a JBS structure 3 is selectively formed by Al ion implantation on the surface layer on the n-type epitaxial layer 2 side in the active region of the element on the SiC substrate 1 on which the n-type epitaxial layer 2 is grown. .
  • the JBS structure 3 is for reducing the leakage current in the reverse direction.
  • Al ion implantation is performed on the edge outer peripheral portion 4 of the active region so that the dose amount is 10 12 to 10 13 cm ⁇ 2 .
  • the ion-implanted Al is annealed at a temperature of about 1600 ° C. to be electrically activated.
  • SiC substrate 1 is covered with a thermal oxide film (deposited oxide film, field oxide film) 5.
  • a thermal oxide film deposited oxide film, field oxide film
  • an ohmic electrode (ohmic alloy layer) 6 is formed on the back surface of the SiC substrate 1, and a Schottky electrode 7 and an Al electrode 8 for bonding an Al wire are sequentially formed on the front surface of the SiC substrate 1.
  • a laminated metal 9 for improving adhesion to the solder is formed on the back surface of SiC substrate 1, and the pre-process for manufacturing the silicon carbide semiconductor element shown in FIG. 1 is completed.
  • the SiC substrate 1 is formed by a dicing saw. Dicing the back of the. For dicing at this time, for example, a dicing blade such as a diamond blade is used.
  • FIG. 2 is a cross-sectional view schematically showing a cross section of a part of the diced substrate.
  • W B is a dicing blade width
  • D B is the height of the dicing (depth)
  • W P is a dicing pitch
  • t SUB indicates the thickness of the SiC substrate 1, respectively.
  • W B , D B , and W P can be determined as appropriate, but the width (W B ) of the dicing blade is usually 60 ⁇ m, preferably 120 ⁇ m.
  • the dicing pitch (W P ) can be made smaller than the dicing blade width (W B ), and the entire surface of the SiC substrate 1 can be ground to form a thin film. However, when the entire surface of the SiC substrate 1 is ground, it will be described later. As described above, it is preferable to leave the end portion of the SiC substrate 1 without cutting in order to maintain the mechanical strength.
  • the dicing direction and shape are not particularly limited.
  • the dicing direction and shape may be formed in a stripe shape in one direction of the SiC substrate 1, or in two orthogonal directions on the SiC substrate 1, that is, You may form in a grid
  • FIG. 3 is a plan view showing an example of a dicing line that is a dicing cut mark.
  • the end of the SiC substrate 1 is cut so that the dicing line enters a specific direction from one end of the SiC substrate 1 and does not reach the other end on the opposite side.
  • the mechanical strength of the SiC substrate 1 can be further improved by leaving it alone.
  • FIG. 4 is an explanatory diagram in which the entire surface of the SiC substrate 1 can be ground while leaving the end portion of the SiC substrate 1 by making the dicing pitch (W P ) smaller than the dicing blade width (W B ). It is.
  • the method shown in FIG. 4 is a further development of the method shown in FIG. 3, and is the same as that shown in FIG. 3 in that dicing leaves the end of the SiC substrate 1 in one direction, but the cutting line A ⁇ In the cross section A ′, as shown in FIG. 2, the entire surface of the SiC substrate 1 can be ground by making the dicing pitch (W P ) smaller than the dicing blade width (W B ). .
  • FIG. 5 is a schematic cross-sectional view of an element showing a state of a Schottky barrier diode completed by the method of the present invention.
  • an ohmic electrode ohmic metal
  • RIE reactive ion etching
  • sacrificial oxidation in order to remove the surface layer formed in the RIE process, the SiC substrate 1 is thermally oxidized, and the thermal oxide film formed thereby is immediately removed with dilute hydrofluoric acid or the like. The oxide film is temporarily formed to clean the surface of the SiC substrate 1 and is therefore called a sacrificial oxide film.
  • SBD is described as an example, but the method of the present invention can be applied to power devices having any vertical structure such as MOSFET, IGBT, SBD, and pin diode.
  • n-type epitaxial layer 2 serving as a drift layer on 4H-SiC substrate 1 having a thickness of 350 ⁇ m and a specific resistance of 20 m ⁇ cm, 4 inch diameter, JBS structure 3 by ion implantation of p-type impurity, and outer periphery of edge of active region
  • the steps of forming the portion 4, the activation annealing step, and the forming step of the field oxide film 5 were performed as described above.
  • the nitrogen atom concentration during ion implantation was set to 1 ⁇ 10 16 cm ⁇ 3
  • the thickness of the n-type epitaxial layer 2 was set to 10 ⁇ m. Thereafter, the back surface of SiC substrate 1 was diced with a dicing saw.
  • a dicing blade such as a diamond blade was used for dicing.
  • the width of the dicing blade (W B ) used in this example is 60 ⁇ m.
  • Experiments were performed using the dicing height (D B ) and the dicing pitch (W P ) as parameters.
  • the dicing height (D B ) was changed from 50 ⁇ m to 250 ⁇ m, and the dicing pitch (W P ) was changed from 100 ⁇ m to 1 mm.
  • the dicing direction was also tested in two types: one direction and two orthogonal directions. When dicing in one direction, dicing was performed from a specific direction, and the dicing blade was pulled up so that the opposite end portion had a cutting margin of 10 mm from the outer peripheral edge of the wafer. (See FIG. 3).
  • etching using a mixed gas of CF 4 and O 2 was performed in order to remove the damaged layer due to dicing.
  • the etching depth was 1 ⁇ m.
  • a sacrificial oxidation process was performed by dry oxidation at a temperature of 1100 ° C. for 2 hours to form a thermal oxide film of about 100 nm, and then immersed in a buffered hydrofluoric acid solution to remove the thermal oxide film.
  • the ohmic electrode 6 formation, the Schottky metal contact hole formation, the Schottky electrode 7 formation, the Al electrode 8 formation, and the multilayer metal 9 formation are sequentially performed to complete the Schottky barrier diode. (See FIG. 5).
  • the dicing process on the back surface and the damage removing process may be inserted into any process as long as the ohmic electrode 6 is not formed.
  • FIG. 6 is a characteristic diagram showing the forward IV characteristics when no dicing is performed and when the dicing pitch is 100 ⁇ m and the dicing depth is 300 ⁇ m. A forward voltage reduction of 0.14 V was realized at a current density of 400 A / cm 2 .
  • symbol 11 shows back surface dicing presence and the code
  • FIG. 7 is a characteristic diagram showing substrate resistance when dicing is performed in stripes with the dicing pitch and the dicing depth as parameters.
  • FIG. 8 is a characteristic diagram showing a forward voltage reduction value at 400 A / cm 2 when dicing is performed in stripes with the dicing pitch and the dicing depth as parameters.
  • FIG. 9 is a characteristic diagram showing substrate resistance when dicing is performed in a lattice pattern with the dicing pitch and the dicing depth as parameters.
  • FIG. 10 is a characteristic diagram showing a forward voltage reduction value at 400 A / cm 2 when implemented in a dicing grid pattern with the dicing pitch and the dicing depth as parameters.
  • FIGS. 7 and 8 show the substrate resistance and the forward voltage reduction value at 400 A / cm 2 when dicing is performed in stripes, respectively, and FIGS. 9 and 10 show the dicing in a grid pattern, respectively.
  • the substrate resistance and the forward voltage reduction value at 400 A / cm 2 when implemented are shown.
  • FIGS. 7 to 10 it can be seen that the substrate resistance decreases as the dicing pitch decreases and the dicing depth increases. It was also found that the substrate resistance was reduced when the stripe direction was two directions rather than one direction.
  • FIG. 11 is a characteristic diagram showing the dicing depth dependence of the substrate resistance when the dicing pitch is made smaller than the dicing blade width.
  • FIG. 12 is a characteristic diagram showing a decrease value of the forward voltage drop at 400 A / cm 2 when the dicing pitch is made smaller than the dicing blade width.
  • the substrate resistance decreases as the dicing depth increases, and the substrate resistance becomes 0.1 m ⁇ cm 2 at a depth of 300 ⁇ m. That is, the larger the amount of grinding the substrate, the lower the substrate resistance.
  • the silicon carbide semiconductor element and the manufacturing method thereof according to the present invention are useful for a vertical power semiconductor device used for a power semiconductor element.

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Abstract

　炭化珪素からなる半導体基板の、おもて面側に高耐圧を保持する役割を有するドリフト層を備え、裏面側にオーミック電極を備える炭化珪素半導体素子の製造方法において、前記半導体基板の裏面側にオーミック電極を形成する前に、前記半導体基板の前記ドリフト層との反対側の面の素子活性領域に、少なくとも１本のダイシングラインが入るようにダイシングする工程を追加する。これにより、オン抵抗を下げるため半導体基板を薄くした場合でも基板の強度を維持し、ウェハプロセスにおけるウェハの割れを少なくできる構造を有する炭化珪素半導体素子およびその製造方法を提供する。

Description

炭化珪素半導体素子およびその製造方法
　本発明は、半導体材料として炭化珪素（以下「ＳｉＣ」ともいう）を用いた炭化珪素半導体素子、特におもて面側から裏面側に電流を流す縦型の炭化珪素半導体素子およびその製造方法に関する。
　電力用半導体素子、すなわちパワーデバイスは、周波数・電圧・電流の制御および変換機能を持つパワーエレクトロニクス回路におけるキーデバイスであり、パワーデバイスの電力損失を低減する努力が続けられている。パワーデバイスには、トランジスタやダイオードがあり、トランジスタにはＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などが、ダイオードにはｐｉｎダイオードやショットキーバリアダイオード（ＳＢＤ）などがあり、動作周波数・電圧・電流によって最適な素子が用いられる。
　パワーデバイスの構造は、例えば、ショットキーバリアダイオード（ＳＢＤ）を例にとると、高耐圧を保持する耐圧領域としての役割を持つドリフト層、機械的強度を持たせた基板、おもて面側に設けられた最適なショットキー障壁を持つアノードメタル、および、裏面側に設けられた半導体領域とのオーミック接触を有するカソードメタルにより構成される。
　図１は、炭化珪素（４Ｈ－ＳｉＣ）を基板に用いた、ショットキーバリアダイオード（ＳＢＤ）の構造の一例を模式的に示す断面図である。図１において、符号１は、ＳｉＣ基板、符号２は、ＳｉＣ基板１上に成長させた、ドリフト層となるｎ型エピタキシャル層、符号３は、素子の活性領域に、アルミニウム（Ａｌ）イオン注入により形成されたｐ型領域からなるＪＢＳ（Ｊｕｎｃｔｉｏｎ　Ｂａｒｒｉｅｒ　Ｓｃｈｏｔｔｋｙ）構造、符号４は、素子耐圧向上を目的として形成されたｐ型領域からなる活性領域のエッジ外周部、符号５は、基板１のおもて面に形成された熱酸化膜（堆積酸化膜）からなるフィールド酸化膜、符号６は、ＳｉＣ基板１の裏面に設けられたオーミック電極（オーミック合金層）、符号７は、ＳｉＣ基板１のおもて面に設けられたショットキー電極、符号８は、ＳｉＣ基板１のおもて面に設けられたＡｌワイヤーとの接着用のＡｌ電極、符号９は、半田との密着性を高めるための積層メタルを示す。
　このようなショットキーバリアダイオード（ＳＢＤ）において、電流をアノードからカソードに流した導通時には、各構成要素はそれぞれ抵抗となり、各抵抗の総和を単位面積あたりに換算したものがオン抵抗と呼ばれる。当該オン抵抗のうち、大きな割合を占めるドリフト層抵抗は半導体材料に固有な絶縁破壊電界強度の３乗に逆比例する。結晶構造が４Ｈ型の炭化珪素（４Ｈ－ＳｉＣ）では、３．２５ｅＶと大きなバンドギャップを有するため、絶縁破壊電界強度が２～３ＭＶ／ｃｍと、従来広く用いられてきたシリコン（Ｓｉ）の絶縁破壊電界強度（０．２～０．３ＭＶ／ｃｍ）に対して約１０倍となる。したがって、４Ｈ－ＳｉＣ半導体を用いるとドリフト層抵抗をシリコン半導体の数１００分の１に抑制することができる。４Ｈ－ＳｉＣ半導体を用いたパワーデバイスは放熱が容易となる大きな熱伝導度の特性ともあいまって、次世代の低損失なパワーデバイスとしての期待が持たれている（例えば、下記特許文献１参照。）。
　しかしながら、ドリフト層抵抗を４Ｈ－ＳｉＣ半導体の使用により大きく低減することができるが、ドリフト層抵抗を低減させた場合、今度はそれ以外の抵抗成分が顕著になってきた。その中の一つに基板抵抗がある。一般に４Ｈ－ＳｉＣ基板は、比抵抗が２０ｍΩｃｍで厚さが３５０μｍであるので、約０．７ｍΩｃｍ2の抵抗となる。ドリフト層抵抗が６００Ｖ～１２００Ｖクラスのパワーデバイスでは基板抵抗が１～２ｍΩｃｍ2であることから、基板抵抗が無視できなくなるという問題があった。
　シリコンを主材料とするパワーデバイスでも同様の技術課題がある。半導体基板として使用されるＦＺ－Ｓｉウェハのオン抵抗へのドリフト層の寄与分を小さくするため、ドリフト層の厚さを耐圧に必要な最小限のものにするように、ウェハを研磨する薄ウェハ化プロセス技術が発展してきている。耐圧を決定するドリフト層の厚みは、半導体材料の物性値によって決まり、例えば、シリコンの場合には、耐圧６００Ｖに対し約７０μｍ、耐圧１２００Ｖに対し約１００μｍである。ＦＺ－Ｓｉウェハを用いる半導体製造プロセスの開発では、耐圧に必要な厚さにまで研磨された薄いウェハ、例えば、厚さ７０μｍ程度のウェハを処理する技術を確立することが終着点の一つであり、薄いウェハを扱うウェハハンドリングの方法の改善など、かなりの程度、進展しつつある（例えば、下記特許文献２参照。）。
　炭化珪素を用いる炭化珪素半導体装置では、そのオン抵抗を低減するために、炭化珪素基板上に半導体層を堆積形成した後、研磨により基板を２００μｍ以下の厚さにする発明が知られている（例えば、下記特許文献３参照。）。しかし、下記特許文献３では、炭化珪素基板の厚さを４００μｍから約２００μｍに低減した半導体装置とその製造方法を開示するのみで、厚さの下限に関して詳しく説明していない。また、下記特許文献３に記載された第１の実施形態では、ショットキーダイオードを製造するために、炭化珪素基板上に１０μｍ厚のエピタキシャル成長層を堆積させた後、ボロンイオンを注入して不純物層を形成し、その上に電極を形成している。下記特許文献３に開示された製造方法を用いる場合、炭化珪素基板の厚さを２００μｍよりさらに薄く、例えば、１００μｍや５０μｍの厚さにしようとすると、上に述べたシリコンを用いる製造プロセスと同じように、基板が割れるなどの不具合が発生すると考えられる。したがって、下記特許文献３には、炭化珪素基板の厚さが文言上２００μｍ以下である半導体装置を開示しているが、具体的には研磨等により炭化珪素基板の厚さを約２００μｍにする製造方法のみを開示するものである。
特開２００５－５４２８号公報 特開２００５－２６０２６７号公報 特開２００４－２２８７８号公報 特開２００７－２４３０８０号公報
　炭化珪素または窒化ガリウムを主材料とする半導体装置では、アバランシェ降伏限界がシリコンより高く、設計耐圧が６００Ｖ～１２００Ｖであるパワーデバイスにおける耐圧領域の厚さは１０μｍ前後またはそれ以下でよい。他方、現在入手可能な炭化珪素からなる低抵抗基板の体積抵抗率は、シリコン基板に比べて高い。例えば、シリコンの場合には０．０００１Ωｃｍ未満の抵抗率を有するウェハを入手可能であるのに対し、炭化珪素の場合は、その１０倍以上大きい０．０２～０．０１Ωｃｍの抵抗率を有するウェハしか利用できない。炭化珪素基板中のｎ型不純物として添加する窒素原子濃度を過度に添加した場合、４Ｈ－ＳｉＣ結晶品質を劣化し、その結果、炭化珪素基板中にらせん転位、刃状転位、積層欠陥などが増加し素子耐圧を劣化させるという問題があった。
　また、窒化ガリウムを主材料とする半導体装置を製造する場合には、窒化ガリウムからなる単結晶基板を入手することが困難であることから、炭化珪素またはサファイアからなる基板の上に、ヘテロエピタキシャル成長法で窒化ガリウムからなる半導体層を形成する方法が採用されている。しかしながら、現在入手可能な炭化珪素基板の体積抵抗率は０．０１Ωｃｍ程度であり、炭化珪素基板の体積抵抗率を低減するにはさらなる技術開発が必要であり、困難も予想される。
　以上の状況を考慮すると、炭化珪素または窒化ガリウムを主材料とする縦型の電力用半導体装置においても、オン抵抗の低減のため、いずれはシリコンを主材料とする縦型の電力用半導体装置の場合と同様に、半導体基板またはウェハを薄くするプロセスの確立が必須になるものと推測される。前述した背景技術でも触れたように、炭化珪素や窒化ガリウムを主材料とする半導体装置では、耐圧領域の厚みが約１０μｍあれば１０００Ｖ前後の耐圧が得られる。したがって、オン抵抗を下げる目的で、シリコンプロセスと同様に、炭化珪素からなる基板を、例えば耐圧に必要な１０μｍ厚程度になるように薄くする製造方法が考えられる。しかしながら、半導体基板またはウェハを１０μｍ程度まで薄く研磨しようとした場合、割れ、欠けなどの不良や無数のパーティクルの発生が避けられず、良好な製造プロセスの確立は困難であると推測される。なお、シリコン半導体装置では、耐圧領域の厚さが６００Ｖに対し７０μｍ、１２００Ｖに対し１００μｍであるため、ウェハの全面を薄くするプロセスが可能になっている。
　このような問題に対処するために、基板裏面中央部を凹とし、この凹部内に金属電極を形成する方法が提案されている（例えば、上記特許文献４参照。）。基板裏面の全面を薄くするのではなく、基板裏面の素子活性部下の一部の領域のみ薄膜化することによって、基板外周部に薄膜化しない厚さの厚い部分が残るため、支持体としてのウェハの機械強度を増加させることができる。この上記特許文献４によると、薄膜化の方法としてＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）や、サンドブラスト、ＦＩＢ（Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ）などが提案されている。しかしながら、ＲＩＥで薄膜化する方法では、エッチングレートが一般的には１μｍ／ｍｉｎであるから３００μｍの厚さを研削するのに３００分もの長時間がかかってしまう。また、マスク材として一般的に用いられるニッケル（Ｎｉ）との選択比は数１０程度であるから、３００μｍの厚さをエッチングするために１０μｍ程度の非常に厚さの厚いＮｉ膜をマスクとして形成する必要がある。これらのことからＲＩＥによる薄膜化には困難が伴う。また、サンドブラストで薄膜化する方法では、マスクとの選択比はほぼ１であり、マスクの厚さを数１００μｍとする必要があるため、マスクおよびマスクパターンの形成に困難が伴う。さらに、ＦＩＢで薄膜化する方法についても、ＦＩＢで薄膜化できる領域は数１０μｍとウェハ面積と比較すると非常に小さなエリアであり、ウェハ全面のパターン形成は非現実的である。このように上記特許文献４には薄膜化の方法に問題がある。
　本発明は、以上の背景技術および課題に鑑みて成されたものである。本発明の目的は、半導体基板上に炭化珪素からなる半導体層を有する炭化珪素半導体素子のオン抵抗を下げることであり、オン抵抗を下げるため半導体基板を薄くした場合でも基板の強度を維持し、ウェハプロセスにおけるウェハの割れを少なくすることができる構造を有する炭化珪素半導体素子およびその製造方法を提供することである。
　本発明者らは、上記目的を達成すべく鋭意研究を重ねた結果、半導体基板の裏面側に、ダイシングソーにより半導体基板のみにダイシングラインを入れることにより、半導体基板の機械的強度を保持しつつ、半導体基板の抵抗を低減することができることを見出した。また、当該ダイシングラインを、半導体基板の一端から特定方向に入るようにし、反対側の他端までは到達しないようにすることにより、半導体基板の機械的強度をさらに向上させることができることも判明した。さらに、この際、ダイシングライン間の距離を、ダイシングラインの幅より小さくすることによって半導体基板全面を薄膜化すると良いことも分かった。さらにまた、ダイシングを行った後、ダイシングのダメージ除去のためＲＩＥと犠牲酸化とのプロセスを追加すると良いという知見も得た。
　本発明はこれらの知見に基づいて完成に至ったものであり、本発明によれば、以下の発明が提供される。
　上記課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体素子の製造方法は、次の特徴を有する。炭化珪素半導体素子は、炭化珪素からなる半導体基板の、おもて面側に高耐圧を保持する役割を有するドリフト層を備え、裏面側にオーミック電極を備える。この炭化珪素半導体素子の製造方法において、前記半導体基板の裏面側にオーミック電極を形成する前に、前記半導体基板の、前記ドリフト層と反対側の面の素子活性領域に、少なくとも１本のダイシングラインが入るようにダイシングする工程を含む。
　この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、ダイシングブレードによってダイシングを行うことを特徴とする。
　この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、前記ダイシングブレードが、前記半導体基板の特定方向から入るようにし、前記ダイシングブレードの入射方向とは反対側の基板端に到達する前に前記ダイシングブレードを前記半導体基板から離すようにすることを特徴とする。
　この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、前記ダイシングライン間の距離を、前記ダイシングブレードの幅より小さくすることによって特定方向のみの基板端を残して、前記半導体基板の裏面側の全面を薄膜化することを特徴とする。
　この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、ダイシングのダメージ除去のためＲＩＥと犠牲酸化のプロセスとを追加することを特徴とする。
　上記課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体素子は、次の特徴を有する。炭化珪素からなる半導体基板の、おもて面側に高耐圧を保持する役割を有するドリフト層を備え、裏面側にオーミック電極を備える。そして、前記半導体基板は、前記ドリフト層と反対側の面の素子活性領域に、少なくとも１本のダイシングラインが設けられることにより、基板抵抗が減少されている。
　この発明にかかる炭化珪素半導体素子は、上述した発明において、前記ダイシングラインが、前記半導体基板の特定端から一方向に設けられており、少なくとも前記半導体基板の特定端の反対側の基板端部を残して形成されていることを特徴とする。
　本発明の炭化珪素半導体素子およびその製造方法によれば、基板抵抗を最大約０．５ｍΩｃｍ2低減することができ、また、順方向特性について、４００Ａ／ｃｍ2の電流密度にて約０．２Ｖの電圧低減ができるという効果を奏する。
図１は、炭化珪素を基板に用いた、ショットキーバリアダイオード（ＳＢＤ）の構造の一例を模式的に示す断面図である。 図２は、ダイシングされた基板の一部分の断面を模式的に示す断面図である。 図３は、ダイシングの切断痕であるダイシングラインの一例を示す平面図である。 図４は、ダイシングピッチ（ＷＰ）をダイシングブレード幅（ＷＢ）より小さくすることにより、ＳｉＣ基板１の端部を残して、ＳｉＣ基板１の全面を研削することができるようにした説明図である。 図５は、本発明の方法により完成したショットキーバリアダイオードの様子を示す、素子の模式的断面図である。 図６は、ダイシングなしの場合と、ダイシングピッチ１００μｍ、ダイシング深さ３００μｍの時の場合での、順方向ＩＶ特性を示す特性図である。 図７は、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシングをストライプ状に実施した場合の、基板抵抗を示す特性図である。 図８は、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシングをストライプ状に実施した場合の、４００Ａ／ｃｍ2時の順方向電圧低減値を示す特性図である。 図９は、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシングを格子状に実施した場合の、基板抵抗を示す特性図である。 図１０は、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシング格子状に実施した場合の、４００Ａ／ｃｍ2時の順方向電圧低減値を示す特性図である。 図１１は、ダイシングピッチをダイシングブレード幅より小さくした場合の、基板抵抗のダイシング深さ依存性を示す特性図である。 図１２は、ダイシングピッチをダイシングブレード幅より小さくした場合の、４００Ａ／ｃｍ2時の順方向電圧降下の減少値を示す特性図である。
　本発明の方法は、炭化珪素からなる半導体基板の、おもて面側に高耐圧を保持する役割を有するドリフト層を有し、裏面側にオーミック電極を有する炭化珪素半導体素子の製造方法において、半導体基板の裏面側にオーミック電極を形成する前に、半導体基板の裏面に少なくとも１本のダイシングラインが入るようにダイシングする工程を有することを特徴とするものである。
　はじめに、炭化珪素からなる半導体基板の、おもて面側に高耐圧を保持する耐圧領域としての役割を有するドリフト層を備え、裏面側にオーミック電極を備える炭化珪素半導体素子の製造方法の一例を、前述の図１を用いて説明する。
　４Ｈ－ＳｉＣ基板（以下、ＳｉＣ基板とする）１を用意し、この上に、ドリフト層となるｎ型エピタキシャル層２を成長させる。この時のｎ型不純物として添加する窒素原子等の不純物濃度、成長させる層の厚さは、耐圧クラスにより異なるが、６００～１２００Ｖクラスの素子の場合では、一般的に不純物濃度は、１×１０16ｃｍ-3の前半、層の厚さは、５～１０μｍに設定される。次に、このようなｎ型エピタキシャル層２を成長させたＳｉＣ基板１上の、素子の活性領域におけるｎ型エピタキシャル層２側の表面層に、ＪＢＳ構造３をＡｌイオン注入により選択的に形成する。このＪＢＳ構造３は、逆方向時のリーク電流を低減するためのものである。また素子耐圧向上を目的として、活性領域のエッジ外周部４に、ドーズ量が１０12～１０13ｃｍ-2となるようにＡｌイオン注入を実施する。さらに、イオン注入されたＡｌを１６００℃前後の温度でアニールし電気的に活性化する。次に、ＳｉＣ基板１おもて面を熱酸化膜（堆積酸化膜、フィールド酸化膜）５で被覆する。次に、ＳｉＣ基板１裏面にオーミック電極（オーミック合金層）６を形成し、ＳｉＣ基板１のおもて面にショットキー電極７とＡｌワイヤーとの接着用のＡｌ電極８とを順次形成する。その後、ＳｉＣ基板１の裏面に、半田との密着性を高めるための積層メタル９を形成して、図１に示す炭化珪素半導体素子を製造するための前工程は終了する。
　本発明では、前述のＳｉＣ基板１の裏面側にオーミック電極６を形成する工程の前、すなわち、前述のＳｉＣ基板１上にドリフト層となるｎ型エピタキシャル層２を成長する工程、ｐ型不純物のイオン注入によりＪＢＳ構造３および活性領域のエッジ外周部４を形成する工程、活性化アニール工程、およびフィールド酸化膜５を形成する工程、の各工程を終了したものに、ダイシングソーにより、ＳｉＣ基板１の裏面をダイシングする。この時のダイシングには、例えばダイヤモンドブレード等のダイシングブレードが使用される。
　本発明においては、素子の活性領域下に、少なくとも１本のダイシングラインが形成されるように、ＳｉＣ基板１の裏面がダイシングされる。図２は、ダイシングされた基板の一部分の断面を模式的に示す断面図である。図２中、ＷBは、ダイシングブレードの幅、ＤBは、ダイシングの高さ（深さ）、ＷPは、ダイシングピッチ、ｔSUBは、ＳｉＣ基板１の厚さ、をそれぞれ示している。本発明においては、ＷB、ＤB、およびＷPは、適宜決めることができるが、ダイシングブレードの幅（ＷB）は、通常６０μｍ、好ましくは、１２０μｍである。また、ダイシングの深さ（ＤB）は、深ければ深いほど基板抵抗を減少させることができるが、ＳｉＣ基板１のおもて面側に形成されたドリフト層に至らない範囲、すなわちＳｉＣ基板１の厚さ（ｔSUB）の範囲内にとどめることが必要である。さらに、ダイシングピッチ（ＷP）が小さくなるほど、基板抵抗を減少させることができる。ダイシングピッチ（ＷP）をダイシシングブレード幅（ＷB）より小さくして、ＳｉＣ基板１の全面を研削して薄膜化することもできるが、ＳｉＣ基板１の全面を研削する場合は、後述するとおり、機械的強度を保つためにＳｉＣ基板１の端部を切らずに残しておくことが好ましい。
　本発明において、ダイシングの方向および形状は、特に限定されないが、例えば、ＳｉＣ基板１の一方向にストライプ状に形成されてもいてもよく、あるいは、ＳｉＣ基板１上の直行した二方向に、すなわち格子状に形成されてもよい。図３は、ダイシングの切断痕であるダイシングラインの一例を示す平面図である。本発明においては、図３に示すように、ダイシングラインが、ＳｉＣ基板１の一端から特定方向に入るようにし、反対側の他端までは到達しないようにして、ＳｉＣ基板１の端部を切らずに残しておくことにより、ＳｉＣ基板１の機械的強度をさらに向上させることができる。
　図４は、ダイシングピッチ（ＷP）をダイシングブレード幅（ＷB）より小さくすることにより、ＳｉＣ基板１の端部を残して、ＳｉＣ基板１の全面を研削することができるようにした説明図である。図４に示す方法は図３に示す方法をさらに発展させたものであり、ダイシングが一方向でＳｉＣ基板１の端部を残す点は図３に示すものと同じであるが、切断線Ａ－Ａ’の断面では、図２に示すように、ダイシングピッチ（ＷP）をダイシングブレード幅（ＷB）より小さくすることにより、ＳｉＣ基板１の全面を研削することができるようにしたものである。
　図５は、本発明の方法により完成したショットキーバリアダイオードの様子を示す、素子の模式的断面図である。図５においては、図３または図４のような方法でＳｉＣ基板１の裏面側の、素子の活性領域下に少なくとも１本のダイシングラインが形成されるようにされた後、オーミック電極（オーミックメタル）６の形成工程、ショットキーメタル用コンタクトホールの形成工程、ショットキー電極（ショットキーメタル）７の形成工程、Ａｌ電極（トップＡｌメタル）８の形成工程、積層メタル（裏面３層メタル）９の形成工程、を順次実施して、ショットキーバリアダイオードが完成した様子を示している。
　さらに、本発明では、ダイシングを行った後、ダイシングのダメージ除去のため、反応性イオンエッチング（ＲＩＥ）および犠牲酸化のプロセスを追加することが好ましい。犠牲酸化は、ＲＩＥの工程でできた表面層を取り除くために、ＳｉＣ基板１を熱酸化し、それにより形成された熱酸化膜を、希フッ酸等で直ちに除去するものであって、この熱酸化膜は、ＳｉＣ基板１の表面を清浄な状態にするために一時的に形成させるものであるため、犠牲酸化膜と呼ばれている。
　上述した製造方法ではＳＢＤを例に説明しているが、本発明の方法は、ＭＯＳＦＥＴ、ＩＧＢＴ、ＳＢＤ、ｐｉｎダイオードなどのあらゆる縦型構造のパワーデバイスに適用可能である。
　以下、従来技術の説明に用いた、構造が単純なショットキーバリアダイオードを一例として、図１を用いて、具体的に説明する。
　厚さ３５０μｍ、比抵抗２０ｍΩｃｍの４インチの径を有する４Ｈ－ＳｉＣ基板１上にドリフト層となるｎ型エピタキシャル層２の成長工程、ｐ型不純物のイオン注入によるＪＢＳ構造３および活性領域のエッジ外周部４の形成工程、活性化アニール工程、フィールド酸化膜５の形成工程、の各工程を、前述のとおり実施した。なお、本実施例では、イオン注入する際の窒素原子濃度を１×１０16ｃｍ-3、ｎ型エピタキシャル層２の膜厚を１０μｍとした。この後、ダイシングソーにより、ＳｉＣ基板１の裏面をダイシングした。この時、ダイシングにはダイヤモンドブレード等のダイシングブレードを使用した。本実施例で用いたダイシングブレード（ＷB）の幅は６０μｍである。この時のダイシングの高さ（ＤB）およびダイシングピッチ（ＷP）をパラメータとして実験を行った。
　ダイシング高さ（ＤB）を５０μｍから２５０μｍまで、ダイシングピッチ（ＷP）を１００μｍから１ｍｍまで変化させた。また、ダイシング方向も、１方向の場合と、直行する２方向の場合との２種類で実験した。また、１方向のダイシングを行う場合、特定の方向からダイシングを入れ反対側の端部はウェハ外周端から１０ｍｍの切り代が残るようにダイシングブレードを引き上げた。（図３参照）。
　その後、ダイシングによるダメージ層を除去するために、ＣＦ4とＯ2の混合ガスを用いた反応性イオンエッチングを行った。エッチング深さは１μｍとした。さらに、犠牲酸化のプロセスを１１００℃の温度で、２時間のドライ酸化により行い、約１００ｎｍの熱酸化膜を形成後、バッファードフッ酸溶液に浸漬して熱酸化膜を除去した。
　この後、従来の技術に記載したようにオーミック電極６形成、ショットキーメタル用コンタクトホール形成、ショットキー電極７形成、Ａｌ電極８形成、積層メタル９形成を順次実施してショットキーバリアダイオードを完成する（図５参照）。裏面のダイシング工程およびダメージ除去工程は、オーミック電極６を形成する前であればどの工程に挿入しても構わない。
　このようにして作製されたＳＢＤの順方向のＩＶ特性は、立ち上がり電圧は変わらないが、傾きが急峻になった。図６は、ダイシングなしの場合と、ダイシングピッチ１００μｍ、ダイシング深さ３００μｍの時の場合での、順方向ＩＶ特性を示す特性図である。４００Ａ／ｃｍ2の電流密度にて、０．１４Ｖの順方向電圧の低減が実現できた。図６において、符号１１は裏面ダイシングありを示し、符号１２は裏面ダイシングなしを示す。
　次に、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシングをストライプ状に実施した場合と、直交した２方向（格子状）で実施した場合の基板抵抗および４００Ａ／ｃｍ2時の順方向電圧低減値を、図７～１０を用いて説明する。図７は、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシングをストライプ状に実施した場合の、基板抵抗を示す特性図である。図８は、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシングをストライプ状に実施した場合の、４００Ａ／ｃｍ2時の順方向電圧低減値を示す特性図である。図９は、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシングを格子状に実施した場合の、基板抵抗を示す特性図である。図１０は、ダイシングピッチ、ダイシング深さをパラメータとして、ダイシング格子状に実施した場合の、４００Ａ／ｃｍ2時の順方向電圧低減値を示す特性図である。
　図７および図８は、それぞれ、ダイシングをストライプ状に実施した場合の、基板抵抗および４００Ａ／ｃｍ2時の順方向電圧低減値を示し、図９および図１０は、それぞれ、ダイシングを格子状に実施した場合の、基板抵抗および４００Ａ／ｃｍ2時の順方向電圧低減値を示している。図７～１０から明らかなように、ダイシングピッチが小さくなるほど、ダイシング深さが大きくなるほど、基板抵抗が減少することが分かる。また、ストライプ方向を一方向より二方向とした方が、基板抵抗は減少することが分かった。
　また、図１１は、ダイシングピッチをダイシングブレード幅より小さくした場合の、基板抵抗のダイシング深さ依存性を示す特性図である。図１２は、ダイシングピッチをダイシングブレード幅より小さくした場合の、４００Ａ／ｃｍ2時の順方向電圧降下の減少値を示す特性図である。図１１および図１２から明らかなように、ダイシング深さが深いほど基板抵抗は減少し、３００μｍの深さで基板抵抗は０．１ｍΩｃｍ2となった。すなわち、基板を研削する量が多いほど基板抵抗は減少する結果となった。
　以上のように、本発明にかかる炭化珪素半導体素子およびその製造方法は、電力用半導体素子に使用される縦型のパワー半導体装置に有用である。
　１　ＳｉＣ基板
　２　ｎ型エピタキシャル層
　３　ＪＢＳ（Ｊｕｎｃｔｉｏｎ　Ｂａｒｒｉｅｒ　Ｓｃｈｏｔｔｋｙ）構造
　４　エッジ外周部
　５　熱酸化膜（堆積酸化膜）
　６　オーミック電極
　７　ショットキー電極
　８　Ａｌワイヤーとの接着用のＡｌ電極
　９　積層メタル
　ＤB　ダイシングの深さ
　ＷB　ダイシングブレードの幅
　ＷP　ダイシングピッチ
　ｔSUB　基板の厚さ

Claims (7)

  1. 　炭化珪素からなる半導体基板の、おもて面側に高耐圧を保持する役割を有するドリフト層を備え、裏面側にオーミック電極を備える炭化珪素半導体素子の製造方法において、
    　前記半導体基板の裏面側にオーミック電極を形成する前に、前記半導体基板の、前記ドリフト層と反対側の面の素子活性領域に、少なくとも１本のダイシングラインが入るようにダイシングする工程を含むことを特徴とする炭化珪素半導体素子の製造方法。
  2. 　ダイシングブレードによってダイシングを行うことを特徴とする請求項１に記載の炭化珪素半導体素子の製造方法。
  3. 　前記ダイシングブレードが、前記半導体基板の特定方向から入るようにし、前記ダイシングブレードの入射方向とは反対側の基板端に到達する前に前記ダイシングブレードを前記半導体基板から離すようにすることを特徴とする請求項２に記載の炭化珪素半導体素子の製造方法。
  4. 　前記ダイシングライン間の距離を、前記ダイシングブレードの幅より小さくすることによって特定方向のみの基板端を残して、前記半導体基板の裏面側の全面を薄膜化することを特徴とする請求項２に記載の炭化珪素半導体素子の製造方法。
  5. 　ダイシングのダメージ除去のためＲＩＥと犠牲酸化のプロセスとを追加することを特徴とする請求項１～４のいずれか１項に記載の炭化珪素半導体素子の製造方法。
  6. 　炭化珪素からなる半導体基板の、おもて面側に高耐圧を保持する役割を有するドリフト層を備え、裏面側にオーミック電極を備える炭化珪素半導体素子において、
    　前記半導体基板は、前記ドリフト層と反対側の面の素子活性領域に、少なくとも１本のダイシングラインが設けられることにより、基板抵抗が減少されていることを特徴とする炭化珪素半導体素子。
  7. 　前記ダイシングラインが、前記半導体基板の特定端から一方向に設けられており、少なくとも前記半導体基板の特定端の反対側の基板端部を残して形成されていることを特徴とする請求項６に記載の炭化珪素半導体素子。
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