JP2012064656A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】充分な強度を有する薄形化された半導体チップを備える半導体装置を容易に製造することができる半導体装置の製造方法を提供する。
【解決手段】半導体ウェハの厚み方向一方Ｘ１側の表面からダイシング加工を施して、分離溝部２２に分離溝を形成する。半導体ウェハの厚み方向一方Ｘ１側の表面に保護部材を貼り付けた後、半導体ウェハの厚み方向他方Ｘ２側の表面に研削加工を施して、分離溝部２２の分離溝を半導体ウェハの厚み方向他方Ｘ２側に露出させる。これによって半導体ウェハを個片化し、複数の半導体チップ２４を得る。次いで、ダイシング加工および研削加工によって半導体ウェハ２１に形成された破砕層３１をウエットエッチングによって除去する。これによって、半導体チップ２４の角部に丸みを帯びさせることができるので、充分な強度を有する薄形化された半導体チップを得ることができる。
【選択図】図７

Description

本発明は、半導体装置の製造方法に関する。

半導体装置は、半導体ウェハに半導体素子を含む回路を形成した後、半導体ウェハを個片化し、得られた半導体チップを配線基板に実装して組み立てることによって製造される。半導体装置を製造するにあたって、大規模集積回路（Large Scale Integration；略称：ＬＳＩ）では、３次元実装などによるパッケージの高密度化が行われている。これによって、プロセス完了時の半導体ウェハ（以下、単に「ウェハ」という）の厚みは、２５μｍ程度まで薄形化が進んでいる。

また、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）および金属−酸化物−半導体型電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；略称：ＭＯＳＦＥＴ）といったパワー半導体素子を備えるパワー半導体装置においても、オン特性などに代表される通電性能を改善するために、半導体基板である半導体ウェハを薄く加工することが行われている。これによって、半導体チップ（以下、単に「チップ」という場合がある）の厚みは、最も薄い場合で、６０μｍ程度となっている。

このように薄く加工されたチップのハンドリングおよび組み立てをするにあたって、流体または真空を用いたチップの搬送を行うと、以下の問題が生じることがある。たとえば、ダイシングフレーム上のダイシングテープからチップがピックアップされるときに、隣接するチップと衝突することによって、チップが欠ける、いわゆるチップ欠けが発生することがある。またチップをチップトレイに移し替えるときに、トレイの仕切りとチップの角部とが衝突することによって、チップ欠けが発生することがある。特に、チップの角部は、外力が集中しやすいので、角部にチップ欠けが発生すると、角部の割れや、チップ欠けが発生した部分を起点にしたチップ割れ等の不良が生じやすい。

以上のような問題に対して、たとえば特許文献１に記載の丸形半導体装置および製造方法では、チップの角部に丸みを帯びさせることによって、チップの強度の向上を図っている。

特開２００８−８５２５７号公報

前述の特許文献１には、薄型化された半導体チップの破損を低減するための半導体チップの外形形状および断面形状については開示されている。しかし、特許文献１には、半導体チップの外形形状と強度との関係については、何ら開示されていない。特許文献１の記載からは、充分な強度の半導体チップを具現化するための構造およびその構造による効果については不明である。

また特許文献１に開示される技術では、チップの角部に丸みを帯びさせるために、ウェハから半導体チップを個片化する工程において、ドライエッチング用レジストの稜を丸くして、ドライエッチングによる深溝加工を行った後、裏面研削で所望の厚さにして、ウエットエッチングを行う必要がある。したがって、製造工程数が増加するので、煩雑な作業が必要となる。また製造コストが増加してしまう。

本発明の目的は、充分な強度を有する薄形化された半導体チップを備える半導体装置を容易に製造することができる半導体装置の製造方法を提供することである。

本発明の半導体装置の製造方法は、半導体基板の厚み方向一方側の表面に、複数の半導体素子を形成する素子形成工程と、前記半導体基板の厚み方向一方側の表面に、前記半導体素子を少なくとも１つずつ含むように前記半導体基板を区切るダイシングラインを形成するライン形成工程と、前記半導体基板の厚み方向一方側の表面から前記ダイシングラインに沿ってダイシング加工を施すことによって、前記半導体基板の厚み方向一方側の表面から前記半導体基板の厚み方向の途中まで延びて前記半導体基板の内部に達する分離溝を形成する分離溝形成工程と、前記半導体基板の厚み方向一方側の表面に、その表面を保護する保護部材を貼り付ける貼付工程と、前記半導体基板の厚み方向他方側の表面に研削加工を施すことによって、前記半導体基板の厚みを減少させて、前記分離溝を前記半導体基板の厚み方向他方側に露出させる研削工程と、前記ダイシング加工および前記研削加工によって前記半導体基板に形成された破砕層をウエットエッチングによって除去する破砕層除去工程とを含むことを特徴とする。

本発明の半導体装置の製造方法によれば、素子形成工程において、半導体基板の厚み方向一方側の表面に複数の半導体素子が形成される。この半導体素子を少なくとも１つずつ含むように半導体基板を区切るダイシングラインが、ライン形成工程において半導体基板の厚み方向一方側の表面に形成される。このダイシングラインに沿って、分離溝形成工程において半導体基板の厚み方向一方側からダイシング加工が施され、半導体基板の厚み方向一方側の表面から半導体基板の厚み方向の途中まで延びて半導体基板の内部に達する分離溝が形成される。この分離溝が形成された半導体基板の厚み方向一方側の表面に、貼付工程において保護部材が貼付けられる。その後、研削工程において半導体基板の厚み方向他方側の表面に研削加工が施されて、半導体基板の厚みが減少し、分離溝が半導体基板の厚み方向他方側に露出する。これによって半導体基板が個片化され、半導体素子を少なくとも１つずつ含む複数の半導体チップが得られる。

その後、ダイシング加工および研削加工によって半導体基板に形成された破砕層、すなわち半導体チップの表面の破砕層が、破砕層除去工程においてウエットエッチングによって除去される。これによって、半導体チップの角部を丸くすることができるので、研削工程で、たとえば２５μｍ〜６０μｍ程度に薄形化された場合でも、半導体チップのハンドリング時などにチップ欠けが発生することを防ぎ、チップ欠けによる半導体チップの破損を防止することができる。したがって、充分な強度を有する薄形化された半導体チップを得ることができる。この半導体チップは、ダイシング加工と研削加工とウエットエッチングとによって形成されるので、ドライエッチングなどを用いる従来技術に比べて、容易に得ることができる。このような半導体チップを用いることによって、充分な強度を有する薄形化された半導体チップを備える半導体装置を容易に製造することができる。

本発明の実施の一形態である半導体装置の製造方法によって製造される半導体装置の半導体チップ１の構成を示す平面図である。 チップ角部の後退量Ｗとチップ欠け率との関係を示すグラフである。 半導体ウェハ２１を示す側面図である。 ダイシングが終了した段階の状態を示す側面図である。 表面保護部材２３の貼り付けが終了した段階の状態を示す側面図である。 バックグラインドが終了した段階の状態を示す側面図である。 図６のバックグラインドが終了した段階の半導体チップ２４を厚み方向他方Ｘ２側から見て示す平面図である。 ウエットエッチングが終了した段階の半導体チップ１を厚み方向他方Ｘ２側から見て示す平面図である。 ウエットエッチング量とチップ抗折強度との関係を示すグラフである。

図１は、本発明の実施の一形態である半導体装置の製造方法によって製造される半導体装置の半導体チップ１の構成を示す平面図である。図示は省略するが、半導体装置は、図１に示す半導体チップ１と配線基板とを備えて構成される。半導体装置は、図１に示す半導体チップ１を配線基板に実装して組み立てることによって製造される。本実施の形態の半導体装置は、ＩＧＢＴおよびＭＯＳＦＥＴなどのパワー半導体素子を備えるパワー半導体装置である。

半導体チップ（以下、単に「チップ」という場合がある）１は、板状である。図１は、チップ１を厚み方向一方側から見た平面図に相当する。チップ１は、厚み方向一方側から見て、外形形状が略矩形状、より詳細には略正方形状になっている。チップ１の４つの角部（以下「チップ角部」という場合がある）は、厚み方向一方側から見てアール（Ｒ）形状、すなわち丸みを帯びた形状になっている。

半導体チップ１は、セル領域１１、チップ外周領域１２およびチップ端領域１３を備えて構成される。セル領域１１は、通電を行う領域である。チップ外周領域１２は、チップ１の内側からの電界を制御する領域である。

セル領域１１は、チップ１の厚み方向一方側から見て中央部に位置する。チップ外周領域１２は、セル領域１１の周囲の領域である。チップ外周領域１２は、略四角枠状、より詳細には略正方形枠状になっており、セル領域１１を囲繞する。セル領域１１およびチップ外周領域１２の角部は、チップ角部に沿って、アール（Ｒ）形状、すなわち丸みを帯びた形状になっている。チップ端領域１３は、チップ１のうち、セル領域１１およびチップ外周領域１２を除く残余の領域であり、チップ１の外周縁部を構成する。

図１において、半導体チップ１の重心となる位置を表す重心位置Ｇから、半導体チップ１の外形を規定する４つの辺を延長した線で形成される４つの角部に向けて直線Ｌを引いた場合に、実際の半導体チップ１の端部と前記直線Ｌとの交点をＡとし、前記直線Ｌと半導体チップ１の４つの辺を延長した線が形成する角部との交点をＢとする。このとき、交点Ａと交点Ｂとを結ぶ線分ＡＢの長さを、チップ角部の後退量Ｗと呼ぶこととする。

図２は、チップ角部の後退量Ｗとチップ欠け率との関係を示すグラフである。図２において、横軸は、図１に示す線分ＡＢの長さ、すなわちチップ角部の後退量Ｗ［μｍ］を表し、縦軸は、チップ欠け率［％］を表す。図２では、チップ欠け率として、ダイシングフレームからチップトレイへ移し替えをした場合のチップ角部の欠け発生率を示す。図２から、チップ角部の後退量Ｗを２０μｍ以上とすることによって、チップ１のハンドリング時にチップ欠けが発生することを防ぎ、チップ欠けによるチップ１の破損を抑制することが可能となることが判る。

次に、本発明の実施の一形態である半導体装置の製造方法について説明する。図３〜図６は、半導体装置の製造方法を説明するための図である。図３は、半導体ウェハ２１を示す側面図である。半導体装置を製造するために、まず準備工程において、半導体ウェハ２１を準備する。半導体ウェハ２１は、半導体基板に相当する。図示は省略するが、準備した半導体ウェハ２１の厚み方向Ｘの一方Ｘ１側の表面に、素子形成工程において、複数の半導体素子を形成する。半導体素子は、たとえばＭＯＳＦＥＴまたはＩＧＢＴである。素子形成工程が終了した段階では、半導体ウェハ２１の厚み方向一方Ｘ１側の表面には、半導体素子の電極、たとえばトレンチゲートまたはエミッタ電極が形成されている。

図４は、ダイシングが終了した段階の状態を示す側面図である。半導体素子を形成した後は、ライン形成工程において、半導体ウェハ２１の厚み方向一方Ｘ１側の表面に、ダイシングラインを形成する。ダイシングラインは、素子形成工程で形成した半導体素子を少なくとも１つずつ含むように半導体ウェハ２１を区切る。ダイシングラインは、半導体ウェハ２１の厚み方向一方Ｘ１側の表面のうち、図４に示す分離溝２２が形成される位置に形成される。ダイシングラインは、半導体ウェハ２１の厚み方向一方Ｘ１側から見て、半導体ウェハ２１を縦横に区切るように形成される。具体的には、ダイシングラインは、半導体ウェハ２１の厚み方向一方Ｘ１側から見て、半導体ウェハ２１の厚み方向Ｘに垂直な一方向（以下「第１方向」という）に延びる複数本のダイシングラインと、第１方向に垂直な第２方向に延びる複数本のダイシングラインとが交差するように形成される。

ダイシングラインを形成した後は、個々の半導体チップに分離するために、半導体ウェハ２１の厚み方向一方Ｘ１側の表面から、ダイシングラインに沿ってダイシング加工を施す。ダイシング加工としては、具体的には、たとえばダイシングブレードを用いて、図４に示すように、半導体ウェハ２１の厚み方向一方Ｘ１側の表面から、ダイシングラインに沿って、半導体ウェハ２１の厚み方向Ｘの途中までダイシング、すなわち切断を行う。これによって、半導体ウェハ２１の厚み方向一方Ｘ１側の表面から半導体ウェハ２１の厚み方向Ｘの途中まで延びて半導体ウェハ２１の内部に達する分離溝を分離溝部２２に形成する。

図５は、表面保護部材２３の貼り付けが終了した段階の状態を示す側面図である。ダイシングの後は、貼付工程において、図５に示すように、半導体ウェハ２１の厚み方向一方Ｘ１側の表面に、その表面を保護する表面保護部材２３を貼り付ける。表面保護部材２３としては、たとえば、ポリエチレンテレフタラート（Polyethylene Terephthalate；略称：ＰＥＴ）樹脂などを用いた保護テープを用いる。半導体ウェハ２１の仕上がり厚み、すなわち後述する研削後の厚みによっては、半導体ウェハ２１の反りおよびたわみを抑制するために、粘着材料を併用してガラス基板などの支持部材を表面保護部材２３として半導体ウェハ２１に貼り付けてもよい。

図６は、バックグラインドが終了した段階の状態を示す側面図である。表面保護部材２３の貼り付けが終了した後は、研削工程において、図６に示すように、半導体ウェハ２１の厚み方向他方Ｘ２側から、半導体ウェハ２１の厚み方向他方Ｘ２側の表面に研削加工を施す。研削加工としては、具体的には、砥石によるバックグラインド、すなわち半導体ウェハ２１の裏面である厚み方向他方Ｘ２側の表面の研削を行う。この研削加工によって、半導体ウェハ２１の厚みを減少させて、分離溝形成工程で分離溝部２２に形成した分離溝を半導体ウェハ２１の厚み方向他方Ｘ２側に露出させる。

これによって、半導体ウェハ２１が分割されて個片化され、複数の半導体チップ２４が得られる。この半導体ウェハ２１の分割が終了した段階で得られる半導体チップ２４を、「分割後チップ２４」という場合がある。各分割後チップ２４は、素子形成工程で形成された半導体素子を少なくとも１つずつ含む。以下では、個片化後の半導体ウェハ２１も「半導体ウェハ２１」という場合がある。研削工程では、半導体ウェハ２１は、たとえば２５μｍ〜６０μｍ程度に薄形化される。

次いで、破砕層除去工程において、前述の分離溝形成工程でのダイシング加工および研削工程での研削加工によって半導体ウェハ２１に形成された破砕層をウエットエッチングによって除去する。破砕層は、表面保護部材２３で覆われていない分割後チップ２４の表面に形成されている。具体的には、破砕層は、分離溝の形成で半導体ウェハ２１に生じる端面、すなわち分割後チップ２４の側面と、分割後チップ２４の厚み方向他方Ｘ２側の表面である裏面（以下「バックグラインド面」という場合がある）とに形成されている。

図７は、図６のバックグラインドが終了した段階の半導体チップ２４を厚み方向他方Ｘ２側から見て示す平面図である。図７では、バックグラインドが終了した段階の半導体チップ、すなわちバックグラインドを行った直後の半導体チップである分割後チップ２４を、バックグラインド面が見えている状態で図示している。

図７に示すように、バックグラインドが終了した段階では、半導体ウェハ２１は既に個々の半導体チップ、すなわち分割後チップ２４に分割されている。各分割後チップ２４は、前述の分離溝形成工程でのダイシング加工で分離溝部２２に形成された分離溝によって分割されることになる。ダイシング加工は、ダイシングブレードと呼ばれる砥石を用いた機械加工であるので、各分割後チップ２４の側面、すなわち分離溝部２２の表面には、分離溝部２２に形成された分離溝に沿って、破砕層３１が形成されている。

またバックグラインドは、砥石を用いた機械加工であるので、バックグラインドが終了した段階では、分割後チップ２４の厚み方向他方Ｘ２側の表面であるバックグラインド面にも破砕層が形成されている。図７では、理解を容易にするために、分割後チップ２４のバックグラインド面である図７の紙面手前側の面に形成された破砕層の図示を省略している。破砕層除去工程では、分割後チップ２４の側面に形成された破砕層３１、および分割後チップ２４の裏面に形成された不図示の破砕層を、ウエットエッチングによって除去する。

図８は、ウエットエッチングが終了した段階の半導体チップ１を厚み方向他方Ｘ２側から見て示す平面図である。ウエットエッチングを行う前の段階、すなわちバックグラインドが終了した段階では、分割後チップ２４の外形である分割後チップ外形３２は、図７に示すように、厚み方向他方Ｘ２側から見て、矩形状、具体的には正方形状になっている。この分割後チップ２４に対してウエットエッチングを行うと、図８に示すように、チップ角部が丸みを帯びた形状の半導体チップ１が得られる。ウエットエッチングは、たとえばフッ酸および硝酸を含む混酸によって行う。ウエットエッチングが終了した段階の半導体チップ１の外形であるエッチング後チップ外形３３は、図８に示すように、分割後チップ外形３２に比べて、チップ角部が厚み方向他方Ｘ２側から見てアール（Ｒ）形状、換言すればチップ角部を丸めた形状になっている。

このようにウエットエッチングによってチップ角部を丸めた形状が実現できるのは、分割後チップ２４の側面に破砕層３１が形成されているためである。本実施の形態では、分割後チップ２４の側面には破砕層３１が形成されているので、破砕層３１が形成されていない場合に比べて、ウエットエッチングのときのエッチングレートが高くなる。

たとえば、破砕層が形成されたシリコンに対して、フッ酸および硝酸を含む混酸によるウエットエッチングを行った場合、破砕層が形成されていないシリコンに対して同様のウエットエッチングを行った場合に比べて、エッチングレートが数倍高くなる。このようにエッチングレートが高くなる結果、図８において、エッチング後チップ外形３３として示すように、チップ端部を丸めた形状を実現することができる。

以上のようにして、前述の図１に示す角部が丸みを帯びた半導体チップ１が得られる。得られた半導体チップ１を配線基板に実装して組み立てることによって、半導体装置が得られる。

各半導体チップ１は、ウエットエッチングが終了した段階では、表面保護部材２３に貼り付けられた状態になっている。ウエットエッチングが終了した後は、個片化された半導体ウェハ２１の厚み方向他方Ｘ２側の表面全体にわたって、すなわち全ての半導体チップ１にわたって、ダイシングテープを貼り付ける。そして、ダイシングテープがダイシングフレームに接するように半導体ウェハ２１をダイシングフレームに載置し、表面保護部材２３を剥離する。これによって、複数の半導体チップ１は、ダイシングテープを介して繋がった状態となる。その後、ダイシングテープで半導体チップ１が繋がった状態の半導体ウェハ２１を、ダイシングフレームからチップトレイに移し替えて、流体または真空を用いて搬送する。そして、半導体チップ１をダイシングテープからピックアップして、配線基板に実装して組み立てることによって、半導体装置が得られる。

チップ１は、研削工程で薄形化されて、厚みが、たとえば２５μｍ〜６０μｍ程度と薄くなっている。したがって、前述のようにダイシングフレーム上のダイシングテープからチップ１をピックアップするときには、ピックアップされるチップ１が、隣接するチップ１と衝突して欠ける、いわゆるチップ欠けが発生するおそれがある。また半導体ウェハ２１をダイシングフレームからチップトレイに移し替えるときには、チップトレイの仕切りとチップ１の角部とが衝突して、チップ欠けが発生するおそれがある。チップ１にチップ欠けが発生すると、チップ１の強度が低下し、チップ１が割れやすくなる。特に、チップ角部にチップ欠けが発生すると、角部が割れる不良が生じやすい。

本実施の形態では、前述のように半導体チップ１の角部を丸くすることができるので、研削工程で、たとえば２５μｍ〜６０μｍ程度に薄形化された場合でも、半導体チップ１のハンドリング時および組み立て時にチップ欠けが発生することを防ぎ、チップ欠けによる半導体チップ１の破損を抑制することができる。したがって、充分な強度を有する薄形化された半導体チップ１を得ることができる。この半導体チップ１は、ダイシング加工と研削加工とウエットエッチングとによって形成されるので、ドライエッチングなどを用いる従来技術に比べて、容易に得ることができる。このような半導体チップ１を用いることによって、充分な強度を有する薄形化された半導体チップ１を備える半導体装置を容易に製造することができる。

また本実施の形態では、前述の破砕層除去工程におけるウエットエッチングを、フッ酸および硝酸を含む混酸によって行う。これによって、半導体ウェハ２１にダイシングブレードなどで機械的に形成された破砕層を確実に除去することが可能であるので、半導体チップ１の安定した形状制御ができる。したがって、前述の図１に示すように角部が丸みを帯びた形状の半導体チップ１を安定して製造することができる。

図９は、ウエットエッチング量とチップ抗折強度との関係を示すグラフである。図９では、図３〜図８に示した製造工程を用いて作製した半導体チップ１について、その抗折強度を４点曲げ試験によって評価した結果を示している。この評価において、４点曲げ試験は、日本工業規格（ＪＩＳ）Ｒ１６０１に準じて行った。図９において、横軸は、ウエットエッチングによる半導体ウェハ２１のエッチング量であるウエットエッチング量［μｍ］を示し、縦軸は、ウエットエッチング後に得られる半導体チップ１の抗折強度（以下「チップ抗折強度」という場合がある）を示す。縦軸は、任意単位（arbitrary unit；略称：Arb.Unit）である。

図９に示すグラフから、半導体ウェハ２１のウエットエッチング量が２μｍ以上になるようにウエットエッチングを行って破砕層を除去することによって、ウエットエッチング量が２μｍ未満である場合に比べて、半導体チップ１の強度を高めることができることが判る。具体的には、ウエットエッチング量が２μｍ以上になるようにウエットエッチングを行うことによって、ウエットエッチング量が０μｍである場合、すなわちウエットエッチングを行わない場合に比べて、チップ抗折強度が１０倍以上に上昇することが判る。

したがって、破砕層除去工程におけるウエットエッチングは、半導体ウェハ２１のエッチング量が２μｍ以上になるように行うことが好ましい。半導体ウェハ２１のエッチング量が２μｍ以上になるようにウエットエッチングを行うことによって、ウエットエッチング量が２μｍ未満である場合に比べて、ダイシングブレードなどを用いた機械加工で形成された破砕層３１をより確実に除去することができる。したがって、ウエットエッチング量が２μｍ未満である場合に比べて、半導体チップ１の強度を高めることができる。

また半導体ウェハ２１のエッチング量を２μｍよりもさらに増加させることによって、前述の図２に示すチップ角部の後退量Ｗが２０μｍ以上である半導体チップ１を得ることができる。これによって、前述のように、半導体チップ１のハンドリング時にチップ欠けが発生することを防ぎ、チップ欠けによる半導体チップ１の破損を抑制することができる。したがって、半導体チップ１の強度をさらに高めることができる。

以上に述べた本実施の形態において、半導体ウェハ２１としては、たとえば、シリコン（Ｓｉ）によって形成されるシリコンウェハを用いる。半導体ウェハ２１は、シリコンウェハに限定されるものではなく、シリコン（Ｓｉ）よりもバンドギャップが広いワイドバンドギャップ半導体によって形成されるウェハを用いてもよい。ワイドバンドギャップ半導体としては、たとえば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの窒化ガリウム系材料およびダイヤモンドが挙げられる。

本実施の形態では、前述のように破砕層除去工程でウエットエッチングによって破砕層を除去するので、半導体ウェハ２１として、ワイドバンドギャップ半導体によって形成されるウェハ、たとえばＳｉＣウェハを用いた場合でも、半導体ウェハ２１を薄厚化した場合の損傷を抑制することができる。したがって、ワイドバンドギャップ半導体、たとえばＳｉＣを用いて、充分な強度を有する薄形化された半導体チップを備える半導体装置を実現することができる。

１ 半導体チップ、１１ セル領域、１２ チップ外周領域、１３ チップ端領域、２１ 半導体ウェハ、２２ 分離溝部、２３ 表面保護部材、２４ 分割後チップ、３１ 破砕層、３２ 分割後チップ外形、３３ エッチング後チップ外形。

Claims (5)

1. 半導体基板の厚み方向一方側の表面に、複数の半導体素子を形成する素子形成工程と、
   前記半導体基板の厚み方向一方側の表面に、前記半導体素子を少なくとも１つずつ含むように前記半導体基板を区切るダイシングラインを形成するライン形成工程と、
   前記半導体基板の厚み方向一方側の表面から前記ダイシングラインに沿ってダイシング加工を施すことによって、前記半導体基板の厚み方向一方側の表面から前記半導体基板の厚み方向の途中まで延びて前記半導体基板の内部に達する分離溝を形成する分離溝形成工程と、
   前記半導体基板の厚み方向一方側の表面に、その表面を保護する保護部材を貼り付ける貼付工程と、
   前記半導体基板の厚み方向他方側の表面に研削加工を施すことによって、前記半導体基板の厚みを減少させて、前記分離溝を前記半導体基板の厚み方向他方側に露出させる研削工程と、
   前記ダイシング加工および前記研削加工によって前記半導体基板に形成された破砕層をウエットエッチングによって除去する破砕層除去工程とを含むことを特徴とする半導体装置の製造方法。
2. 前記破砕層除去工程では、フッ酸および硝酸を含む混酸によって、前記ウエットエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記破砕層除去工程では、前記半導体基板のエッチング量が２μｍ以上になるように、前記ウエットエッチングを行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記半導体基板は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体によって形成されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
5. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項４に記載の半導体装置の製造方法。

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