JP2010103208A - 半導体装置 - Google Patents

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Abstract

【課題】基板強度の確保、およびハンドリングの容易さを失うことなく半導体素子の低損失化を行うことができる半導体装置を提供する。
【解決手段】支持基板１０の裏面１２側に裏面トレンチ１３が形成され、この裏面トレンチ１３内に埋め込み電極１４が充填されている。この埋め込み電極１４は裏面電極３０に電気的に接続されている。これにより、半導体層２０から支持基板１０に流れ込んだ電流が埋め込み電極１４を介して裏面電極３０に流れやすくなるため、実質的に支持基板１０の抵抗成分を低減でき、半導体素子の低損失化を図ることができる。また、支持基板１０を薄膜化せずに低損失化を図っているため、支持基板１０の厚さを確保でき、支持基板１０の機械的な強度を確保できるので、ハンドリングの容易さが失われないようにすることもできる。
【選択図】図１

Description

本発明は、半導体基板の表面に形成された表面電極と裏面に形成された裏面電極との間の素子構造に電流を流してなる縦型の半導体素子を備えた半導体装置に関する。
近年、縦型パワーＭＯＳＦＥＴなどの半導体素子の低損失化の進展は急激に進んでおり、様々な製品で機械的なスイッチもしくはリレーから該半導体素子への置き換えが行われている。低損失化の具体例としては、トレンチゲート構造により低チャネル抵抗化、スーパージャンクション構造による低ドリフト抵抗化などがある。特に、耐圧が１００Ｖ以下の領域においては、低抵抗シリコン基板などの支持基板の抵抗成分が全体の数１０％に達する。このため、該抵抗成分を低下させるために、高濃度基板生成技術や、基板研磨による支持基板の薄膜化（例えば、特許文献１参照）が行われている。
特開２００３−２８２５８９号公報
しかしながら、基板の低抵抗化を図るために支持基板を薄膜化すると、支持基板自体の基板強度が低下してしまい、ハンドリングの容易さが失われてしまう。基板強度を確保するために支持基板の厚さを確保するとなると、上記のように支持基板の抵抗成分が残されてしまい、半導体素子の低損失化を図れないという問題がある。
本発明は、上記点に鑑み、基板強度の確保、およびハンドリングの容易さを失うことなく半導体素子の低損失化を行うことができる半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、支持基板（１０）の表面（１１）に半導体層（２０）が形成され、半導体層（２０）に素子構造が形成されており、半導体層（２０）の表面（２７）に表面電極が形成されると共に、支持基板（１０）のうち半導体層（２０）が形成された面とは反対側の裏面（１２）に裏面電極（３０）が形成されており、表面電極と裏面電極（３０）との間の素子構造に電流を流してなる縦型の半導体素子を備えた半導体装置であって、支持基板（１０）において、該支持基板（１０）の裏面（１２）から半導体層（２０）側に延設された裏面トレンチ（１３）と、裏面トレンチ（１３）内に埋め込まれていると共に、支持基板（１０）よりも低抵抗である埋め込み電極（１４）とを備え、裏面電極（３０）は、支持基板（１０）の裏面（１２）に形成されていることで、支持基板（１０）および埋め込み電極（１４）に電気的に接続されていることを特徴とする。
これにより、半導体層（２０）から支持基板（１０）に流れ込んだ電流が、支持基板（１０）を流れるのではなく、支持基板（１０）よりも抵抗が低い埋め込み電極（１４）を介して裏面電極（３０）に流れるようにすることができる。したがって、支持基板（１０）を薄膜化しなくても、実質的に支持基板（１０）の抵抗成分を低減できる。また、支持基板（１０）を薄膜化しないことから支持基板（１０）の基板強度を確保することができる。このように、支持基板（１０）の機械的な強度を確保できることから、半導体装置のハンドリングの容易さが失われないようにすることができる。以上により、基板強度の確保、およびハンドリングの容易さを失うことなく半導体素子の低損失化を図ることができる。
請求項２に記載の発明では、裏面トレンチ（１３）は支持基板（１０）に複数形成されており、複数の裏面トレンチ（１３）それぞれに埋め込み電極（１４）が埋め込まれていることを特徴とする。
これによると、支持基板（１０）と埋め込み電極（１４）との温度膨張係数が異なっていたとしても、埋め込み電極（１４）が複数に分散されているため、埋め込み電極（１４）の熱膨張を支持基板（１０）で緩和しやすくすることができる。
また、ウェハ状態で半導体装置を製造する際に、１個の半導体装置の形成予定場所を狙って位置合わせを行って埋め込み電極（１４）を形成する必要がなくなる。したがって、ウェハに位置合わせを行うことなく複数の埋め込み電極（１４）を形成することができる。ウェハには複数の埋め込み電極（１４）を形成するので、ウェハ状態から個々の半導体装置に分割したときに、半導体装置に複数の埋め込み電極（１４）が備えられているようにすることができる。
請求項３に記載の発明では、複数の裏面トレンチ（１３）には、第１の金属で形成された埋め込み電極（１４ａ）と、第１の金属とは温度膨張係数が異なる第２の金属で形成された埋め込み電極（１４ｂ）とがそれぞれ埋め込まれていることを特徴とする。
これにより、すべての埋め込み電極（１４）が同じように熱膨張しないようにすることができ、支持基板（１０）に対する応力を緩和させやすくすることができる。したがって、支持基板（１０）と埋め込み電極（１４）との温度膨張係数の差によるクラック等の問題を回避することができる。
請求項４に記載の発明のように、裏面トレンチ（１３）は、該裏面トレンチ（１３）の幅が支持基板（１０）の裏面（１２）から半導体層（２０）側に狭まるテーパ状をなしているようにすることができる。
請求項５に記載の発明では、裏面トレンチ（１３）は、該裏面トレンチ（１３）の底部の幅が裏面トレンチ（１３）の開口部よりも広くなっていることを特徴とする。
これにより、支持基板（１０）において電流が埋め込み電極（１４）に流れ込む面積を広くすることができる。したがって、半導体層（２０）から支持基板（１０）に流れる電流を埋め込み電極（１４）に流しやすくすることができ、抵抗低減効果を増大させることができる。
請求項６に記載の発明では、埋め込み電極（１４）内には空洞（１４ｃ）が設けられていることを特徴とする。
これにより、埋め込み電極（１４）が熱膨張したとしても、埋め込み電極（１４）内の空洞（１４ｃ）が応力緩和材として機能するため、支持基板（１０）と埋め込み電極（１４）との温度膨張係数の差によるクラック等の問題を回避することができる。
請求項７に記載の発明では、支持基板（１０）および半導体層（２０）は第１導電型のものであり、裏面トレンチ（１３）の底面から半導体層（２０）側にわたって支持基板（１０）と半導体層（２０）との境界を含むように延設されると共に裏面トレンチ（１３）の底面に露出した第２導電型領域（１５）を備え、埋め込み電極（１４）は、裏面トレンチ（１３）の底面に露出した第２導電型領域（１５）の上に配置されていると共に第２導電型領域（１５）に電気的に接続されていることを特徴とする。
これにより、電流が半導体層（２０）から第２導電型領域（１５）を介して埋め込み電極（１４）に流れる場合と、電流が半導体層（２０）から支持基板（１０）に直接流れる場合とで２種類の半導体特性を持たせることができる。例えば、第２導電型領域（１５）が形成された部位ではＩＧＢＴとして機能し、第２導電型領域（１５）が形成されていない部位ではＤＭＯＳトランジスタとして機能する。したがって、低電圧時にはＤＭＯＳトランジスタとして機能させ、電圧の上昇に伴ってＩＧＢＴとして機能させることができ、使用電圧の全範囲で低損失なデバイスを実現することができる。
請求項８に記載の発明では、裏面トレンチ（１３）は、該裏面トレンチ（１３）の底面が半導体層（２０）に達すると共に該裏面トレンチ（１３）の底面から半導体層（２０）が露出するように支持基板（１０）に形成されており、埋め込み電極（１４）は、裏面トレンチ（１３）の底面に露出した半導体層（２０）の上に配置されていると共に半導体層（２０）に電気的に接続されていることを特徴とする。
これにより、半導体層（２０）から埋め込み電極（１４）に電流を直接流し込むことができるため、さらなる低損失化を図ることができる。
請求項９に記載の発明のように、裏面トレンチ（１３）が支持基板（１０）の裏面（１２）においてストライプ状にレイアウトされるようにすることもできる。
請求項１０に記載の発明のように、裏面トレンチ（１３）が支持基板（１０）の裏面（１２）において格子状にレイアウトされるようにすることもできる。
請求項１１に記載の発明では、裏面トレンチ（１３）は、支持基板（１０）の裏面（１２）において円状にレイアウトされていることを特徴とする。
これによると、裏面トレンチ（１３）は円柱状になる。したがって、支持基板（１０）と埋め込み電極（１４）との温度膨張係数の差によって埋め込み電極（１４）が膨張した場合には、埋め込み電極（１４）は該円柱の径方向に均等に膨張するため、支持基板（１０）に対する応力を分散させやすくすることができる。
請求項１２に記載の発明では、裏面トレンチ（１３）は、支持基板（１０）の裏面（１２）において多角形状にレイアウトされていることを特徴とする。
これによると、請求項１１と同様に、支持基板（１０）に対する応力を分散させやすくすることができる。また、多角形にレイアウトされているため、各埋め込み電極（１４）を近づけやすくすることができ、ひいては各埋め込み電極（１４）の密度を高くすることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるｎ−型、ｎ＋型は本発明の第１導電型に対応し、ｐ型、ｐ＋型は本発明の第２導電型に対応している。
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置としての半導体チップの概略断面図である。本実施形態では、半導体チップとして、トレンチゲート構造を有する縦型パワーＭＯＳＦＥＴについて説明する。
図１に示されるように、半導体装置には例えば厚さが１００μｍのｎ＋型の支持基板１０が備えられている。支持基板１０としては、シリコン基板が用いられる。この支持基板１０の表面１１にはドリフト層としてのｎ−型の半導体層２０が形成されている。そして、この半導体層２０に素子構造が形成されている。
具体的には、ｎ−型の半導体層２０の表層部にチャネル領域が設定されるｐ型ベース領域２１が形成され、ｐ型ベース領域２１の表層部にｎ＋型ソース領域２２が形成されている。これらｎ＋型ソース領域２２およびｐ型ベース領域２１を貫通してｎ−型の領域に達するようにトレンチ２３が形成されている。このトレンチ２３の内壁にＳｉＯ２等のゲート絶縁膜２４とＰｏｌｙＳｉ等のゲート電極２５とが順に形成され、これらトレンチ２３、ゲート絶縁膜２４、ゲート電極２５からなるトレンチゲート構造が構成されている。また、多数のトレンチゲート構造を囲むようにｐ型の外周耐圧部２６が形成されている。
すなわち、半導体層２０のうちトレンチゲート構造や外周耐圧部２６が形成された領域が素子構造としてのＭＯＳＦＥＴ構造部に該当し、半導体層２０のうちＭＯＳＦＥＴ構造部と支持基板１０の表面１１との間の部分が耐圧構造部に該当する。
さらに、図示しないが、半導体層２０の表面２７には図示しない表面電極が形成されている。すなわち、ゲート電極２５上およびｎ＋型ソース領域２２の一部の上にＢＰＳＧ等からなる層間絶縁膜が形成されている。この層間絶縁膜に形成されたコンタクトホールを介して、ｐ型ベース領域２１およびｎ＋型ソース領域２２に電気的に接続された表面電極が形成されている。
一方、支持基板１０のうち半導体層２０が形成された面とは反対側の裏面１２に裏面電極３０が形成されている。これにより、表面電極と裏面電極３０との間の素子構造に電流を流してなる縦型の半導体素子が構成される。なお、表面電極や裏面電極３０は、Ａｌ等が用いられて形成されている。
また、図１に示されるように、支持基板１０において、該支持基板１０の裏面１２から半導体層２０側に裏面トレンチ１３が複数延設されている。本実施形態では、複数の裏面トレンチ１３は、支持基板１０の裏面１２においてストライプ状にレイアウトされている。このような裏面トレンチ１３の幅は例えば５μｍであり、各裏面トレンチ１３の間隔は例えば５μｍになっている。
各裏面トレンチ１３内には、支持基板１０よりも低抵抗である埋め込み電極１４がそれぞれ埋め込まれている。埋め込み電極１４としては、例えばＣｕ、Ａｇ、Ａｕ、Ａｌ、Ｔｉなどの電気抵抗が十分低い金属や、グラファイトカーボンなどが用いられる。
そして、各裏面トレンチ１３内に充填された埋め込み電極１４の上、および支持基板１０の裏面１２の上に裏面電極３０が形成されている。これにより、裏面電極３０は、支持基板１０および埋め込み電極１４に電気的に接続されている。以上が、本実施形態に係る半導体装置の全体構成である。
次に、上記した半導体装置の製造方法について、図２〜図４を参照して説明する。まず、図２（ａ）に示す工程では、支持基板１０の表面１１に半導体層２０を形成する。このため、ｎ＋型の支持基板１０を用意する。支持基板１０としてはウェハ状のものを用意し、この支持基板１０の上にエピタキシャル成長によってｎ−型の半導体層２０を成膜する。なお、図２および図３では、１つの半導体チップの断面図を示してある。
次いで、図２（ｂ）に示す工程では、素子構造を形成する。具体的には、ｐ型ベース領域２１、ｎ＋型ソース領域２２、外周耐圧部２６となる場所にイオン注入および熱拡散を行い、これらを形成する。この後、マスク材となるシリコン酸化膜をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜をパターニングすることで、シリコン酸化膜に開口部を形成する。続いて、パターニングされたシリコン酸化膜をマスクとして用いた異方性ドライエッチングにより、ｎ＋型ソース領域２２およびｐ型ベース領域２１を貫通してｎ−型の領域に達するトレンチ２３を形成する。
次に、Ｈ２ＯまたはＯ２雰囲気中での熱酸化により、トレンチ２３内にゲート絶縁膜２４を形成する。そして、例えばＬＰＣＶＤ法により、ゲート電極２５を形成するためのＰｏｌｙＳｉを成膜したのち、ＰｏｌｙＳｉをパターニングしてゲート電極２５を形成する。続いて、ＣＶＤ法による層間絶縁膜の形成、フォトリソグラフィおよび異方性エッチングによる層間絶縁膜へのコンタクトホールの形成、スパッタ法による表面電極の形成を行う。
図２（ｃ）に示す工程では、支持基板１０に裏面トレンチ１３を形成する。このため、半導体層２０の表面２７側をグラインドテープ等で固定し、支持基板１０の裏面１２を裏面研削して厚さを小さくする。このとき、ウェハのハンドリングの容易さを失わない１００μｍ程度の厚さにまで支持基板１０の裏面１２を削る。
この後、支持基板１０の裏面１２の上にマスク材となるシリコン酸化膜４０をＣＶＤ法によって堆積し、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜４０をストライプ状にパターニングする。
このとき、ウェハ状の支持基板１０がダイシングカットされて個々の半導体チップに分割されたときに、１つの半導体装置に複数の裏面トレンチ１３が備えられるようにシリコン酸化膜４０をパターニングする。
これによると、１個の半導体チップの形成予定場所を狙って位置合わせを行って裏面トレンチ１３を形成する必要がなくなる。すなわち、素子構造やスクライブライン等に対してシリコン酸化膜４０のエッチングパターンのアライメントをとる必要はなく、裏面トレンチ１３の形成が容易である。
そして、パターニングされたシリコン酸化膜４０をマスクとして、支持基板１０の裏面１２側をＲＩＥ等によってエッチングする。この場合、裏面トレンチ１３の底部が半導体層２０に達しないようにその深さを制御する。このようにして、ウェハ状の支持基板１０に多数の裏面トレンチ１３を形成する。裏面トレンチ１３の形成方法については、ＲＩＥエッチングの他、トレンチエッチャーを用いた方法でも良い。この後、支持基板１０の裏面１２上のシリコン酸化膜４０を除去する。
次に、図３（ａ）に示す工程では、裏面トレンチ１３内に埋め込み材４１を埋め込む。例えば、蒸着の方法やスパッタの方法により埋め込み材４１を形成する。この埋め込み材４１は、後に埋め込み電極１４となるものである。材質としては、支持基板１０よりも低抵抗である金属やグラファイトなどの材料を用いる。
図３（ｂ）に示す工程では、支持基板１０の裏面１２の上に形成された埋め込み材４１を除去する。これによる支持基板１０の裏面１２の平面図を図４（ａ）に示す。この図に示されるように、支持基板１０の裏面１２にはストライプ状の埋め込み電極１４がレイアウトされている。
なお、図４（ａ）に示された埋め込み電極１４のレイアウトは、模式的に示したものであり、実際には描かれている数よりもさらに多い数の埋め込み電極１４が形成されている。また、支持基板１０の裏面１２から露出した埋め込み電極１４を斜線で描いてある。図４（ｂ）についても同様である。
そして、めっきの方法などにより、埋め込み電極１４の上、および支持基板１０の裏面１２に裏面電極３０を形成する。この場合、ウェハ全面に裏面電極３０を形成することとなる。この後、図４（ｂ）に示された破線に沿って個々にダイシングカットすることにより、半導体チップが完成する。なお、図４（ｂ）では裏面電極３０を省略してある。
上述のように、複数の裏面トレンチ１３は、ウェハが１つの半導体チップに分割されたときに、１つの半導体チップに複数備えられるように形成されている。したがって、図４（ｂ）に示されるようにダイシングカットすれば、必ず１つの半導体チップに複数の裏面トレンチ１３が含まれる。こうして、図１に示される半導体チップが完成する。
上記のようにして製造された半導体チップにおいては、半導体層２０の表面２７側から支持基板１０の裏面１２側に電流が流れることとなる。そして、電流が半導体層２０と支持基板１０との境界を通過すると、該電流は支持基板１０よりも抵抗が低い埋め込み電極１４に流れ込む。したがって、支持基板１０の厚さが例えば１００μｍ以上の場合のように厚いとされるレベルであっても、電流は埋め込み電極１４側に流れやすくなるため、オン抵抗は低くなる。例えば、支持基板１０に埋め込み電極１４を形成しない場合に対して、３０％程度の損失削減が可能となる。
以上説明したように、本実施形態では、支持基板１０の裏面１２側に裏面トレンチ１３が形成され、この裏面トレンチ１３内に埋め込み電極１４が充填されていることが特徴となっている。
これにより、半導体層２０から支持基板１０に流れ込んだ電流を、支持基板１０よりも抵抗が低い埋め込み電極１４を介して裏面電極３０に流れるようにすることができる。すなわち、支持基板１０の薄膜化を行わなくても、支持基板１０全体を薄膜化したときと同等の効果を得ることができる。したがって、実質的に支持基板１０の抵抗成分を低減することができ、半導体素子の低損失化を図ることができる。
上記のように、支持基板１０の厚さを確保できるので、ウェハ状態の支持基板１０をしならせることができ、反りを防止することができる。さらに、支持基板１０の機械的な強度を確保できるので、ハンドリングの容易さが失われないようにすることもできる。そして、支持基板１０の基板強度も確保することができるので、ひいては半導体チップのチップ強度を確保することもできる。
さらに、埋め込み電極１４は支持基板１０内に設けられると共に、裏面電極３０に熱的および電気的に接続されていることから、放熱部材としても機能させることもできる。
また、支持基板１０と埋め込み電極１４とは温度膨張係数が異なるため、該係数の差によって支持基板１０に応力が生じる。しかしながら、支持基板１０には複数の埋め込み電極１４が形成されて分散されているため、埋め込み電極１４の熱膨張を支持基板１０で緩和しやすくすることができる。
そして、ウェハ状態の支持基板１０を半導体チップに分割したときに１つのチップに複数の埋め込み電極１４が含まれるように各裏面トレンチ１３を形成すれば良いため、ウェハの裏面アライメントを不要にできる。
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図５は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、支持基板１０に設けられた各裏面トレンチ１３には、材質が異なる埋め込み電極１４ａ、１４ｂがそれぞれ埋め込まれている。
具体的には、第１の金属で形成された埋め込み電極１４ａと、第１の金属とは温度膨張係数が異なる第２の金属で形成された埋め込み電極１４ｂとがそれぞれ交互に各裏面トレンチ１３内に埋め込まれている。
この場合、シリコンで構成される支持基板１０に対して温度膨張係数の差が高い金属と低い金属とを組み合わせる。具体的には、第１の金属として温度膨張係数の高いＡｌが採用される。Ａｌの温度膨張係数は２４×１０−６／℃である。また、第２の金属として温度膨張係数が低いＭｏが採用される。Ｍｏの温度膨張係数は５×１０−６／℃である。シリコンの温度膨張係数は２．５×１０−６／℃である。
これによると、すべての埋め込み電極１４が同じように熱膨張しないため、支持基板１０に対する応力を緩和させやすくすることが可能となる。したがって、支持基板１０と埋め込み電極１４との温度膨張係数の差によるクラック等の問題を回避することができる。
（第３実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図６は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、各裏面トレンチ１３は、該裏面トレンチ１３の幅が支持基板１０の裏面１２から半導体層２０側に狭まるテーパ状をなしている。裏面トレンチ１３の開口部と底部との幅の比は、例えば２：１になっている。
これによると、裏面トレンチ１３の開口部側が広いため、裏面トレンチ１３の底部側に埋め込み材４１を流し込みやすくすることができる。
（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図７は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、裏面トレンチ１３において、裏面トレンチ１３の底部の幅が開口部よりも広くなっている。そして、各裏面トレンチ１３内に埋め込み電極１４が充填されている。各裏面トレンチ１３の底部は互いに離間している。
このような形状の裏面トレンチ１３は、図２（ｃ）に示す工程で支持基板１０に異方性エッチングを行った後、ＳｉＮなどのバリア膜を側壁に堆積させ、その後、裏面トレンチ１３の底部に等方性エッチングを行うことにより形成することができる。
これによると、支持基板１０において電流が埋め込み電極１４に流れ込む面積が広くなる。このため、半導体層２０から支持基板１０に流れ込んだ電流が埋め込み電極１４に流れやすくなるので、抵抗低減効果を増大させることができる。
（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図８は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、埋め込み電極１４内には空洞１４ｃが設けられている。
これによると、埋め込み電極１４が熱膨張したときに、埋め込み電極１４が空洞１４ｃを縮めるように空洞１４ｃに応力を加える。すなわち、該空洞１４ｃが埋め込み電極１４の応力緩和材として機能する。このため、支持基板１０と埋め込み電極１４との温度膨張係数の差によるクラック等を回避することができる。
このような空洞１４ｃは、図３（ａ）に示す工程において、裏面トレンチ１３に埋め込み材４１を埋め込む際に意図的に発生させることで形成できる。すなわち、埋め込み材４１の埋め込み時の温度低温化による流動性抑制などにより形成することができる。
（第６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図９（ａ）は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、裏面トレンチ１３の底面から半導体層２０側にわたって支持基板１０と半導体層２０との境界を含むようにｐ＋型領域１５が延設されている。このｐ＋型領域１５は裏面トレンチ１３の底面に露出している。
そして、埋め込み電極１４が裏面トレンチ１３に埋め込まれることで、裏面トレンチ１３の底面に露出したｐ＋型領域１５の上に配置されると共にｐ＋型領域１５に電気的に接続されている。
上記の構造は、図２（ｃ）に示す工程において、裏面トレンチ１３形成後に裏面トレンチ１３の底面にイオン注入および熱拡散を行うことにより形成することができる。
これによると、半導体層２０から支持基板１０に流れる電流は、ｐ＋型領域１５を介して埋め込み電極１４に流れる経路と、半導体層２０から支持基板１０に直接流れる経路とのいずれかとなる。このため、半導体チップは２つの半導体特性を持つこととなる。
具体的には、半導体層２０と支持基板１０との境界において、ｐ＋型領域１５が形成された部位ではＩＧＢＴとして機能し、第２導電ｐ＋型領域１５が形成されていない部位ではＤＭＯＳトランジスタとして機能する。図９（ｂ）のＯＮ特性に示されるように、ＩＧＢＴの場合では高電圧側で応答性が良く、ＤＭＯＳトランジスタの場合では低電圧側での応答性が良い。
そして、図９（ａ）に示されるように、本実施形態に係る半導体チップはｐ＋型領域１５が設けられたことによってＩＧＢＴとＤＭＯＳトランジスタとを備えた構成となる。したがって、図９（ｂ）において実線の特性で示されるように、低電圧時にはＤＭＯＳトランジスタとして機能し、電圧の上昇に伴って高電圧時にはＩＧＢＴとして機能する。このため、使用電圧の全範囲で低損失なデバイスを実現することができる。
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ｐ＋型領域１５が特許請求の範囲の第２導電型領域に対応する。
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１０は、本実施形態に係る半導体チップの概略断面図である。この図に示されるように、裏面トレンチ１３は、底面が半導体層２０に達すると共に底面から半導体層２０が露出するように支持基板１０に形成されている。これにより、支持基板１０の表面１１から埋め込み電極１４が露出する。その結果、埋め込み電極１４は半導体層２０の上に配置されることになり、半導体層２０と電気的に接続されることとなる。
これによると、電流は、支持基板１０を介することなく、半導体層２０から埋め込み電極１４に直接流れ込む。このため、さらなる低損失化を図ることができる。
（第８実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１１は、本実施形態に係るウェハ状の支持基板１０の裏面１２の平面図であり、図４（ａ）に対応した図である。なお、埋め込み電極１４を斜線で描いてある。
図２（ｃ）に示す工程において、裏面トレンチ１３を形成する際に、該裏面トレンチ１３を格子状にレイアウトすることも可能である。これにより、図３（ｂ）の工程を終えると、図１１に示される格子状の埋め込み電極１４が支持基板１０の裏面１２から露出することとなる。この場合も、素子構造と裏面トレンチ１３とのアライメントは不要である。
（第９実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１２は、本実施形態に係るウェハ状の支持基板１０の裏面１２の平面図であり、図４（ａ）に対応した図である。なお、埋め込み電極１４を斜線で描いてある。
図１２に示されるように、裏面トレンチ１３は支持基板１０の裏面１２において円状にレイアウトされており、支持基板１０の裏面１２から円形の埋め込み電極１４が露出している。この場合、裏面トレンチ１３は円柱状になり、埋め込み電極１４も円柱状となる。したがって、埋め込み電極１４が膨張したとしても、埋め込み電極１４が該円柱の径方向に均等に膨張することにより、支持基板１０に対する応力が分散される。したがって、応力緩和に適した構造を得ることができる。
（第１０実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図１３は、本実施形態に係るウェハ状の支持基板１０の裏面１２の平面図であり、図４（ａ）に対応した図である。なお、埋め込み電極１４を斜線で描いてある。
図１３に示されるように、裏面トレンチ１３は、支持基板１０の裏面１２において多角形状にレイアウトされている。本実施形態では、裏面トレンチ１３は六角形にレイアウトされている。このように、裏面トレンチ１３のレイアウトが多角形状になっていることで、各埋め込み電極１４を近づけて配置でき、各埋め込み電極１４の密度を高くすることができる。したがって、電流が埋め込み電極１４に流れやすくなり、低損失化を図ることができる。なお、第９実施形態と同様に、埋め込み電極１４が柱状をなしているため、応力緩和にも適している。もちろん、六角形に限らず、他の形状であっても良い。
（他の実施形態）
上記各実施形態では、トレンチゲート構造のパワーＭＯＳＦＥＴについて説明したが、ゲート構造についてはプレーナゲート構造であっても良い。
第２実施形態では、埋め込み電極１４の材質として２つの金属を用いたが、これは一例を示したものであり、３つ以上の材質の金属を用いても良い。
裏面のエッチング間隔および溝幅は、必要とされるウェハ厚み、強度と抵抗低減分とのトレードオフにより適宜調整が可能である。
また、上記各実施形態では、支持基板１０に複数の裏面トレンチ１３が設けられ、それぞれの裏面トレンチ１３に埋め込み電極１４が埋め込まれた構造が示されたが、裏面トレンチ１３は支持基板１０に１つだけ設けられていてもよい。この構造を図１４に示す。図１４では、裏面トレンチ１３の幅を広くし、支持基板１０よりも埋め込み電極１４の体積を大きくした構造を示している。このように、１つの半導体チップに１つの埋め込み電極１４を設けることもできる。これは一例を示したものであり、図１４に示された裏面トレンチ１３の幅が例えば図１に示された裏面トレンチ１３の幅であっても良い。
上記各実施形態では、それぞれ個別の半導体チップの構造について説明したが、各実施形態を組み合わせた構造を実現しても良い。
本発明の第１実施形態に係る半導体装置としての半導体チップの概略断面図である。 図１に示される半導体チップの製造工程を示した図である。 図２に続く製造工程を示した図である。 支持基板の裏面の平面図である。 本発明の第２実施形態に係る半導体チップの概略断面図である。 本発明の第３実施形態に係る半導体チップの概略断面図である。 本発明の第４実施形態に係る半導体チップの概略断面図である。 本発明の第５実施形態に係る半導体チップの概略断面図である。 （ａ）は、本発明の第６実施形態に係る半導体チップの概略断面図であり、（ｂ）は（ａ）に示される半導体チップのＯＮ特性を示した図である。 本発明の第７実施形態に係る半導体チップの概略断面図である。 本発明の第８実施形態に係るウェハ状の支持基板の裏面の平面図である。 本発明の第９実施形態に係るウェハ状の支持基板の裏面の平面図である。 本発明の第１０実施形態に係るウェハ状の支持基板の裏面の平面図である。 他の実施形態に係る半導体チップの概略断面図である。
符号の説明
１０ 支持基板
１１ 支持基板の表面
１２ 支持基板の裏面
１３ 裏面トレンチ
１４、１４ａ、１４ｂ 埋め込み電極
１４ｃ 空洞
１５ ｐ＋型領域
２０ 半導体層
２７ 半導体層の表面
３０ 裏面電極

Claims (12)

  1. 支持基板（１０）の表面（１１）に半導体層（２０）が形成され、前記半導体層（２０）に素子構造が形成されており、前記半導体層（２０）の表面（２７）に表面電極が形成されると共に、前記支持基板（１０）のうち前記半導体層（２０）が形成された面とは反対側の裏面（１２）に裏面電極（３０）が形成されており、前記表面電極と前記裏面電極（３０）との間の前記素子構造に電流を流してなる縦型の半導体素子を備えた半導体装置であって、
    前記支持基板（１０）において、該支持基板（１０）の裏面（１２）から前記半導体層（２０）側に延設された裏面トレンチ（１３）と、
    前記裏面トレンチ（１３）内に埋め込まれていると共に、前記支持基板（１０）よりも低抵抗である埋め込み電極（１４）とを備え、
    前記裏面電極（３０）は、前記支持基板（１０）の裏面（１２）に形成されていることで、前記支持基板（１０）および前記埋め込み電極（１４）に電気的に接続されていることを特徴とする半導体装置。
  2. 前記裏面トレンチ（１３）は前記支持基板（１０）に複数形成されており、前記複数の裏面トレンチ（１３）それぞれに前記埋め込み電極（１４）が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の裏面トレンチ（１３）には、第１の金属で形成された埋め込み電極（１４ａ）と、前記第１の金属とは温度膨張係数が異なる第２の金属で形成された埋め込み電極（１４ｂ）とがそれぞれ埋め込まれていることを特徴とする請求項２に記載の半導体装置。
  4. 前記裏面トレンチ（１３）は、該裏面トレンチ（１３）の幅が前記支持基板（１０）の裏面（１２）から前記半導体層（２０）側に狭まるテーパ状をなしていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記裏面トレンチ（１３）は、該裏面トレンチ（１３）の底部の幅が前記裏面トレンチ（１３）の開口部よりも広くなっていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  6. 前記埋め込み電極（１４）内には空洞（１４ｃ）が設けられていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  7. 前記支持基板（１０）および前記半導体層（２０）は第１導電型のものであり、
    前記裏面トレンチ（１３）の底面から前記半導体層（２０）側にわたって前記支持基板（１０）と前記半導体層（２０）との境界を含むように延設されると共に前記裏面トレンチ（１３）の底面に露出した第２導電型領域（１５）を備え、
    前記埋め込み電極（１４）は、前記裏面トレンチ（１３）の底面に露出した前記第２導電型領域（１５）の上に配置されていると共に前記第２導電型領域（１５）に電気的に接続されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
  8. 前記裏面トレンチ（１３）は、該裏面トレンチ（１３）の底面が前記半導体層（２０）に達すると共に該裏面トレンチ（１３）の底面から前記半導体層（２０）が露出するように前記支持基板（１０）に形成されており、
    前記埋め込み電極（１４）は、前記裏面トレンチ（１３）の底面に露出した前記半導体層（２０）の上に配置されていると共に前記半導体層（２０）に電気的に接続されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
  9. 前記裏面トレンチ（１３）は、前記支持基板（１０）の裏面（１２）においてストライプ状にレイアウトされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 前記裏面トレンチ（１３）は、前記支持基板（１０）の裏面（１２）において格子状にレイアウトされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
  11. 前記裏面トレンチ（１３）は、前記支持基板（１０）の裏面（１２）において円状にレイアウトされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
  12. 前記裏面トレンチ（１３）は、前記支持基板（１０）の裏面（１２）において多角形状にレイアウトされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
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