JP6415946B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失且つ高温動作可能な半導体デバイスを実現することができる。
一方、ＳｉＣを用いたダイオード等のバイポーラデバイスでは、炭素空孔等の欠陥に起因して、少数キャリアのライフタイムが短くなる。少数キャリアのライフタイムが短くなると、デバイスのターンオフ時の逆回復電流の減少率が大きくなり、ノイズが増大するという問題が生ずる。この問題は、特に、空乏層端に近い電極近傍の少数キャリアライフタイムが短い場合に顕著になる。
ターンオフ時のノイズを低減するために、逆回復電流の減少率を低減して、ソフトリカバリ特性を実現することが望まれる。
Ｌ．Ｓｔｏｒａｓｔａ ｅｔ ａｌ．"Ｒｅｄｕｃｔｉｏｎ ｏｆ ｔｒａｐｓ ａｎｄ ｉｍｐｒｏｖｅｍｅｎｔ ｏｆ ｃａｒｒｉｅｒ ｌｉｆｅｔｉｍｅ ｉｎ ４Ｈ−ＳｉＣ ｅｐｉｌａｙｅｒｓ ｂｙ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ"、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９０、０６２１１６（２００７）． Ｔ．Ｈｉｙｏｓｈｉ ｅｔ ａｌ．"Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｄｅｅｐ Ｌｅｖｅｌｓ ａｎｄ Ｉｍｐｒｏｖｅｍｅｎｔ ｏｆ Ｃａｒｒｉｅｒ Ｌｉｆｅｔｉｍｅ ｉｎ ｎ−Ｔｙｐｅ ４Ｈ−ＳｉＣ ｂｙ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ"、Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ２、０４１１０１（２００９）．
本発明が解決しようとする課題は、逆回復電流の減少率が低減した半導体装置の製造方法及び半導体装置を提供することにある。
実施形態の半導体装置の製造方法は、ＳｉＣ基板上にｎ型のＳｉＣ層を形成し、前記ＳｉＣ層の一方の側にｐ型不純物領域を形成し、前記ＳｉＣ基板の少なくとも一部を除去して前記ＳｉＣ層の他方の側を露出させ、露出した前記ＳｉＣ層に炭素（Ｃ）のイオン注入を行い、前記ＳｉＣ層の他方の側に前記ＳｉＣ層よりもｎ型不純物濃度の高いｎ型不純物領域を形成し、熱処理を行い、前記ｐ型不純物領域上に第１の電極を形成し、前記ｎ型不純物領域の表面に第２の電極を形成する。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態のＳｉＣ半導体の結晶構造を示す図。 第１の実施形態の半導体装置の炭素空孔の濃度プロファイルを示す図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第４の実施形態の半導体装置を示す模式断面図。 第４の実施形態の半導体装置の炭素空孔の濃度プロファイルを示す図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第２の電極側に炭素空孔濃度が最小となる領域を有するｎ型のＳｉＣ層と、第１の電極とＳｉＣ層との間に設けられるｐ型不純物領域と、を備える。
図１は、本実施形態の半導体装置であるＰＩＮダイオードの構成を示す模式断面図である。
このＰＩＮダイオード１００は、アノード電極（第１の電極）１２、カソード電極（第２の電極）１４、ｎ-型のドリフト層（ｎ型のＳｉＣ層）１６、低炭素空孔濃度領域１６ａ、ｐ型のアノード領域（ｐ型不純物領域）１８、ｎ型のカソード領域（ｎ型不純物領域）２０を備える。
図２は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面（Ｓｉ面）と称し｛０００１｝面と表記する。シリコン面にはＳｉ（シリコン）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面（Ｃ面）と称し｛０００−１｝面と表記する。カーボン面にはＣ（炭素）が配列している
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるa面、すなわち｛１１−２０｝面である。ｍ面及びa面には、Ｓｉ（シリコン）及びＣ（炭素）の双方が配列している。
ｎ-型のドリフト層１６は、アノード電極１２とカソード電極１４との間に設けられる。ドリフト層１６は、例えば、図示しないＳｉＣ基板上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト層１６の、ｎ型不純物の不純物濃度は、例えば、５×１０１４以上５×１０１５ｃｍ−３以下である。ｎ型不純物は、例えばＮ（窒素）である。ドリフト層１６の膜厚は、例えば、５０μｍ以上１５０μｍ以下である。
ドリフト層１６の表面は、例えば、シリコン面に対し０度以上８度以下傾斜した面である。シリコン面に対し０度以上８度以下傾斜した面は、特性上、シリコン面とほぼ同等とみなすことができる。
ドリフト層１６は、カソード電極１４側に、低炭素空孔濃度領域１６ａを備える。低炭素空孔濃度領域１６ａは、ドリフト層１６中で炭素空孔濃度が最小となる領域である。
ｐ型のアノード領域１８は、アノード電極１２とドリフト層１６の間に設けられる。アノード領域１８は、ドリフト層１６の表面に設けられる。
アノード領域１８のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。アノード領域１８に含有されるｐ型不純物は、例えば、Ａｌ（アルミニウム）である。ｐ型不純物は、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）であっても構わない。
アノード領域１８の深さは、例えば０．３μｍ程度である。アノード領域１８の表面も、例えば、シリコン面に対し０度以上８度以下傾斜した面である。
アノード電極１２は、例えば金属である。アノード電極１２を形成する金属は、例えば、ＴｉＮ（窒化チタン）である。ＴｉＮ上に、例えば、Ａｌ（アルミニウム）等の他の金属が積層されていても構わない。また、金属以外にも、例えば、ｎ型不純物を含有する多結晶シリコン等の導電性材料を適用することも可能である。
アノード領域１８とアノード電極１２は、電気的に接続される。
ｎ型のカソード領域２０は、ドリフト層１６とカソード電極１４との間に設けられる。カソード領域２０は、カソード電極１４のコンタクト抵抗を低減する機能を備える。
カソード領域２０のｎ型不純物濃度は、ドリフト層１６のｎ型不純物濃度よりも高い。カソード領域２０の、ｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ｎ型不純物は、例えばＰ（リン）である。ｎ型不純物は、例えばＮ（窒素）であっても構わない。カソード領域２０の厚さは、例えば、０．１μｍ以上１μｍ以下である。
カソード領域２０のカソード電極１４側の表面は、カーボン面に対し０度以上８度以下傾斜した面である。カーボン面に対し０度以上８度以下傾斜した面は、特性上、カーボン面とほぼ同等とみなすことができる。
カソード電極１４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。また、Ｎｉとカソード領域２０が反応してシリサイドを形成しても構わない。
カソード領域２０とカソード電極１４は、電気的に接続される。
図３は、本実施形態の半導体装置の炭素空孔の濃度プロファイルを示す図である。ｐ型のアノード領域（ｐ型不純物領域）１８とｎ型のカソード領域（ｎ型不純物領域）２０とを含む断面の、炭素空孔の濃度プロファイルを示す。炭素空孔の濃度は、ＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定することが可能である。具体的には、例えば、ＤＬＴＳにより測定されるＺ１／２の濃度を炭素空孔の濃度とみなす。
図３に示すように、ｎ-型のドリフト層（ｎ型のＳｉＣ層）１６のカソード電極１４側に、炭素空孔濃度が最小となる領域である低炭素空孔濃度領域１６ａが設けられる。炭素空孔濃度は、例えば、カソード領域２０とｎ-型のドリフト層１６との界面で最小になる。低炭素空孔濃度領域１６ａでは、ＤＬＴＳにより測定されるＺ１／２準位密度が、１×１０１１ｃｍ−３以下であることが望ましい。ここで、ドリフト層１６のカソード電極１４側とは、少なくとも、ドリフト層１６の膜厚方向の中心部よりカソード領域２０側であることを意味する。
本実施形態では、低炭素空孔濃度領域１６ａでは、ドリフト層１６の他の領域と比較して、格子間炭素濃度が高い。したがって、ＰＩＮダイオード１００は、ｎ-型のドリフト層（ｎ型のＳｉＣ層）１６のカソード電極１４側に、格子間炭素濃度が最大となる領域を備える。
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、ＳｉＣ基板上にｎ型のＳｉＣ層を形成し、ＳｉＣ層の一方の側にｐ型不純物領域を形成し、ＳｉＣ基板の少なくとも一部を除去してＳｉＣ層の他方の側を露出させ、露出したＳｉＣ層に炭素（Ｃ）のイオン注入を行い、熱処理を行い、ｐ型不純物領域上に第１の電極を形成し、露出したＳｉＣ層に第２の電極を形成する。本実施形態の半導体装置の製造方法は、図１に示した半導体装置の製造方法の一例である。
図４−図１０は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、ｎ＋型のＳｉＣ基板１０を準備する。ＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣである。ＳｉＣ基板１０は、例えば、昇華法で形成された基板である。ＳｉＣ基板１０の厚さは、例えば、３００μｍ以上５００μｍ以下である。
ＳｉＣ基板１０の一方の面は、例えば、シリコン面である。また、ＳｉＣ基板１０の他方の面は、例えば、カーボン面である。
次に、ＳｉＣ基板１０のシリコン面上に、エピタキシャル成長法により、ｎ-型のドリフト層１６を形成する（図４）。
次に、ドリフト層１６のＳｉＣ基板１０と反対側（一方の側）に、ｐ型のアノード領域（ｐ型不純物領域）１８を形成する。アノード領域１８は、公知のイオン注入法により、ｐ型不純物をドリフト層１６へイオン注入することにより形成する（図５）。
ｐ型不純物は、例えば、Ａｌ（アルミニウム）である。イオン注入のドーズ量は、例えば、１×１０１５ｃｍ−２以上１×１０１７ｃｍ−２以下である。アノード領域１８を高濃度にする観点から、１×１０１６ｃｍ−２以上であることが望ましい。
次に、ＳｉＣ基板１０の少なくとも一部を除去して、ドリフト層１６の他方の側を露出させる（図６）。ここでは、ＳｉＣ基板１０をすべて除去する場合を例示するが、例えば、除去後のドリフト層１６の強度を確保するために、ＳｉＣ基板１０の周囲のみを残したり、ＳｉＣ基板１０を格子状に残したりしても構わない。
ＳｉＣ基板１０の除去は、例えば、研磨又は研削により行われる。ＳｉＣ基板１０の除去は、例えば、ドライエッチングやウェットエッチングによることも可能である。
次に、ドリフト層１６のアノード領域１８とは反対側（他方の側）に、炭素（Ｃ）のイオン注入を行う。炭素（Ｃ）のイオン注入により、ドリフト層１６に炭素の高濃度領域１６ｃが形成される（図７）。炭素の高濃度領域１６ｃでは格子間炭素濃度が高くなる。
次に、ドリフト層１６のアノード領域１８とは反対側に、ドリフト層１６よりもｎ型不純物濃度の高いｎ型のカソード領域２０を形成する。カソード領域２０は、公知のイオン注入法により、ｎ型不純物をドリフト層１６へイオン注入することにより形成する（図８）。なお、不純物のイオン注入は、炭素（Ｃ）のイオン注入の前に行われても構わない。
ｎ型不純物は、例えば、Ｐ（リン）である。ｎ型不純物は、例えばＮ（窒素）であっても構わない。イオン注入のドーズ量は、例えば、１×１０１５ｃｍ−２以上１×１０１７ｃｍ−２以下である。カソード領域２０を高濃度にする観点から、１×１０１６ｃｍ−２以上であることが望ましい。
次に、ｎ型不純物をイオン注入した後に、ｐ型不純物、ｎ型不純物を活性化する活性化アニール（熱処理）を行う。活性化アニールの際に、炭素の高濃度領域１６ｃのイオン注入されたＣ（炭素）が、炭素空孔に入り、ドリフト層１６のカソード電極１４側に、低炭素空孔濃度領域１６ａが形成される（図９）。
活性化アニールは、炭素空孔を低減する観点から１４５０℃以上であることが望ましく、１５５０℃以上であることがより望ましい。活性化アニールは、例えば、不活性ガス雰囲気中で行う。また、活性化アニールの温度が高すぎると、炭素空孔の平衡濃度が上昇するため、活性化アニールは１７００℃以下の温度で行うことが望ましく、１６２０℃未満であることがより望ましい。
活性化アニールは、例えば、３０分以上２時間以下の時間で行われる。
その後、公知のプロセスにより、アノード領域１８上にアノード電極１２を形成する。また、カソード領域２０の表面にカソード電極１４を形成する（図１０）。以上の製造方法により、図１に示す本実施形態のＰＩＮダイオード１００が製造される。
なお、ｐ型のアノード領域（ｐ型不純物領域）１８の形成を、炭素の高濃度領域１６ｃ又はカソード領域２０の形成の後に行うことも可能である。
以下、本実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
ＰＩＮダイオード１００のようなバイポーラデバイスでは、炭素空孔等の欠陥に起因して、少数キャリアのライフタイムが短くなる。少数キャリアのライフタイムが短くなると、ＰＩＮダイオード１００のターンオフ時の逆回復電流の減少率（ｄｉｒ／ｄｔ）が大きくなり、ノイズが増大するという問題が生ずる。この問題は、特に、空乏層端に近いカソード電極１４近傍の少数キャリアライフタイムが短い場合に顕著になる。
本実施形態のＰＩＮダイオード１００では、ドリフト層１６のカソード電極１４側に、低炭素空孔濃度領域１６ａを設ける。少数キャリアのキラーとなる炭素空孔が少ないことにより、ＰＩＮダイオード１００のターンオフ時に、ドリフト層１６のカソード電極１４側の少数キャリアライフタイムが長くなる。したがって、逆回復電流の減少率（ｄｉｒ／ｄｔ）が小さくなり、いわゆる、ソフトリカバリ特性が実現される。よって、ダイオードのターンオフ時のノイズやリンギングの発生を抑制することが可能となる。
また、本実施形態のＰＩＮダイオード１００では、低炭素空孔濃度領域１６ａでの少数キャリアライフタイムが長くなる。したがって、ＰＩＮダイオード１００のオン時の伝導度変調効果が大きくなる。したがって、オン電流が増大し、低オン電圧のＰＩＮダイオード１００が実現される。
特に、低炭素空孔濃度領域１６ａの少数キャリアのキャリアライフタイムが５μｓｅｃ以上であることが望ましく、１０μｓｅｃ以上であることがより望ましい。また、低炭素空孔濃度領域１６ａでは、ＤＬＴＳにより測定されるＺ１／２準位密度が、１×１０１１ｃｍ−３以下であることが望ましい。
一般に、ＳｉＣ基板１０は、昇華法等により２０００℃以上の高い温度で製造される。ＳｉＣ中の炭素空孔濃度は、ＳｉＣの製造温度が高いほど高くなる。したがって、一般に、ＳｉＣ基板１０は高い炭素空孔濃度を備える。
本実施形態のＰＩＮダイオード１００の製造方法では、ドリフト層１６のエピタキシャル成長時に用いた、ＳｉＣ基板１０を除去する。したがって、ＰＩＮダイオード１００の製造中の熱処理によりＳｉＣ基板１０中の炭素空孔がドリフト層１６側に拡散することを抑制できる。よって、ドリフト層１６のカソード電極１４側の炭素空孔濃度を容易に低減することが可能となる。
さらに、本実施形態のＰＩＮダイオード１００の製造方法では、ＳｉＣ基板１０を除去した後に、ドリフト層１６にＣ（炭素）をイオン注入する。注入された炭素は格子間炭素となり、続く熱処理で炭素空孔を埋める。炭素空孔が埋まることにより、ドリフト層１６のカソード電極１４側の炭素空孔濃度をさらに低減することが可能となる。
また、本実施形態のＰＩＮダイオード１００の製造方法では、カソード領域２０側からＣ（炭素）を導入するため、例えば、アノード領域１８側からＣ（炭素）を導入する場合に比べ、容易にドリフト層１６のカソード領域２０側の炭素空孔濃度を低減することが可能となる。したがって、ＰＩＮダイオード１００の製造時間の時間短縮による製造コストの低減が実現できる。
なお、本実施形態の製造方法では、ｐ型不純物及びｎ型不純物の活性化と、炭素空孔を埋めるための熱処理を同時に行う場合を例に説明したが、ｐ型不純物又はｎ型不純物の活性化のための第１の熱処理を行った後に、炭素空孔を埋めるための第２の熱処理を行っても構わない。この場合、ｐ型不純物又はｎ型不純物を十分活性化し、且つ、炭素空孔濃度を十分低減する観点から、第１の熱処理の温度より、第２の熱処理の温度を低温にすることが望ましい。
以上の作用により、本実施形態のＰＩＮダイオード１００では、逆回復電流の減少率が低減されソフトリカバリ特性を実現する。また、キャリアのライフタイムが長くなりオン抵抗が低減する。
また、本実施形態の製造方法によれば、ソフトリカバリ特性を備え、オン抵抗の低いＰＩＮダイオード１００が低コストで実現できる。
（第２の実施形態）
本実施形態の半導体装置の製造方法は、ＳｉＣ基板上にｎ型のＳｉＣ層を形成し、ＳｉＣ層の一方の側にｐ型不純物領域を形成し、ＳｉＣ基板の少なくとも一部を除去してＳｉＣ層の他方の側を露出させ、露出したＳｉＣ層に熱酸化膜を形成し、熱酸化膜を剥離し、ｐ型不純物領域上に第１の電極を形成し、露出したＳｉＣ層に第２の電極を形成する。
本実施形態の半導体装置の製造方法は、図１に示した第１の実施形態の半導体装置の製造方法の別の一例である。低炭素空孔濃度領域１６ａをイオン注入ではなくＳｉＣの酸化により形成する点で、第１の実施形態の製造方法と異なっている。第１の実施形態と重複する内容については記述を省略する。
図１１−図１４は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。ＳｉＣ基板１０の除去までは、第１の実施形態の製造方法と同様である（図１１）。
次に、ｎ型のドリフト層（ｎ型のＳｉＣ層）１０のアノード領域（ｐ型不純物領域）１８とは反対側（他方の側）に熱酸化膜２２を形成する（図１２）。熱酸化膜２２を形成する際に、発生した格子間炭素が炭素空孔を埋めることで、ドリフト層１０のアノード領域１８とは反対側に低炭素空孔濃度領域１６ａが形成される。
熱酸化膜２２を形成する熱酸化は、例えば、酸化性雰囲気中で８００℃以上１５００℃以下の温度で行われる。炭素空孔の濃度を十分低減する観点から、９００℃以上１３５０℃以下であることが望ましい。１１５０℃以上１３００℃以下であることが更に望ましい。
次に、熱酸化膜２２を剥離する（図１３）。熱酸化膜２２は、例えば、フッ酸系のウェットエッチングにより剥離される。
次に、ドリフト層１６のアノード領域１８とは反対側（他方の側）に、ドリフト層１６よりもｎ型不純物濃度の高いｎ型のカソード領域２０を形成する。カソード領域２０は、公知のイオン注入法により、ｎ型不純物をドリフト層１６へイオン注入することにより形成する（図１４）。
ｎ型不純物は、例えば、Ｐ（リン）である。ｎ型不純物は、例えばＮ（窒素）であっても構わない。イオン注入のドーズ量は、例えば、１×１０１５ｃｍ−２以上１×１０１７ｃｍ−２以下である。カソード領域２０を高濃度にする観点から、１×１０１６ｃｍ−２以上であることが望ましい。
次に、ｎ型不純物をイオン注入した後に、ｐ型不純物、ｎ型不純物を活性化する活性化アニール（熱処理）を行う。
活性化アニールは、例えば、不活性ガス雰囲気中で行う。また、活性化アニールの温度が高すぎると、炭素空孔の平衡濃度が上昇するため、活性化アニールは１７００℃以下の温度で行うことが望ましく、１６２０℃未満であることがより望ましい。
その後、公知のプロセスにより、アノード領域１８上にアノード電極１２を形成する。また、カソード領域２０の表面にカソード電極１４を形成し、図１に示す本実施形態のＰＩＮダイオード１００が製造される。
本実施形態の製造方法によれば、ソフトリカバリ特性を備え、オン抵抗の低いＰＩＮダイオード１００が実現できる。
なお、ｐ型のアノード領域（ｐ型不純物領域）１８の形成を、熱酸化膜２２の形成の後に行うことも可能である。
本実施形態では、ドリフト層１６のカーボン面側に熱酸化膜２２を形成する。カーボン面はシリコン面に比べて、酸化速度が１０倍程度速い。したがって、シリコン面と同等の膜厚の酸化膜を、シリコン面と比較して、短い時間、又は、低い温度で形成することが可能である。よって、低炭素空孔濃度領域１６ａを容易に形成することが可能となる。したがって、ＰＩＮダイオード１００の製造時間の時間短縮による製造コストの低減が実現できる。
なお、カソード領域２０形成のためのｎ型不純物のイオン注入を、熱酸化膜２２の剥離後に行う場合を例に説明したが、ｎ型不純物のイオン注入を、熱酸化膜２２の形成前に行うことも可能である。ｎ型不純物のイオン注入後に、熱酸化膜２２の形成を行うことにより、熱酸化膜２２とＳｉＣとの界面にｎ型不純物がパイルアップし、薄く且つ高濃度のカソード領域２０を形成することが可能となる。
ｎ型不純物のイオン注入を、熱酸化膜２２の形成前に行う場合、薄く且つ高濃度のカソード領域２０を形成する観点から、ｎ型不純物のイオン注入のプロジェクテッドレンジ（Ｒｐ）よりも深い領域まで熱酸化して、熱酸化膜２２を形成することが望ましい。
また、アノード領域１８形成のためのｐ型不純物のイオン注入を、熱酸化膜２２の形成前に行う場合を例に説明したが、ｐ型不純物のイオン注入を、熱酸化膜２２の形成後に行うことも可能である。
なお、本実施形態では、ドリフト層１６のアノード領域（ｐ型不純物領域）１８とは反対側にのみ熱酸化膜２２を形成する場合を例示したが、同時にアノード領域１８側に熱酸化膜が形成されても構わない。シリコン面となるアノード領域１８側に熱酸化膜が形成されることで、アノード領域１８側のドリフト層１６の炭素空孔濃度が低減し、更にオン抵抗を低減することが可能となる。
（第３の実施形態）
本実施形態の半導体装置の製造方法は、熱処理の後に、ＳｉＣ層のｐ型不純物領域とは反対側に熱酸化膜を形成すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置の製造方法は、図１に示した第１の実施形態の半導体装置の製造方法の別の一例である。低炭素空孔濃度領域１６ａをイオン注入とＳｉＣの酸化の両方により形成する。
図１５−図１７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。ドリフト層（ｎ型のＳｉＣ層）１６のアノード領域（ｐ型不純物領域）１８とは反対側（他方の側）に、Ｃ（炭素）のイオン注入を行った後、ｎ型不純物をドリフト層１６へイオン注入し、活性化アニール（熱処理）を行うまでは第１の実施形態と同様である。イオン注入された炭素により、低炭素空孔濃度領域１６ａが形成される（図１５）。
次に、ｎ型のドリフト層１０のアノード領域１８とは反対側に熱酸化膜２２を形成する（図１６）。熱酸化膜２２を形成する際に、発生した格子間炭素が炭素空孔を埋めることで、低炭素空孔濃度領域１６ａの炭素空孔濃度が更に低下する。
また、熱酸化膜２２とＳｉＣとの界面にｎ型不純物がパイルアップし、薄く且つ高濃度のカソード領域２０を形成することが可能となる。
次に、熱酸化膜２２を剥離する（図１７）。熱酸化膜２２は、例えば、フッ酸系のウェットエッチングにより剥離される。
その後、公知のプロセスにより、アノード領域１８上にアノード電極１２を形成する。また、カソード領域２０の表面にカソード電極１４を形成し、図１に示す本実施形態のＰＩＮダイオード１００が製造される。
本実施形態の製造方法によれば、ソフトリカバリ特性を備え、オン抵抗の低いＰＩＮダイオード１００が実現できる。特に、低炭素空孔濃度領域１６ａをイオン注入とＳｉＣの酸化の両方により形成することで、第１及び第２の実施形態と比較して、更にソフトリカバリ特性が向上し、オン抵抗の低いＰＩＮダイオード１００が実現できる。
（第４の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の電極側から第２の電極側に向けて炭素空孔濃度が増大、減少、増大、減少するプロファイルを有するｎ型のＳｉＣ層と、第１の電極とＳｉＣ層との間に設けられるｐ型不純物領域と、を備える。
図１８は、本実施形態の半導体装置であるＰＩＮダイオードの構成を示す模式断面図である。
このＰＩＮダイオード２００は、アノード電極（第１の電極）１２、カソード電極（第２の電極）１４、ｎ-型のドリフト層（ｎ型のＳｉＣ層）１６、第１の低炭素空孔濃度領域（第１の領域）１６ｄ、第２の低炭素空孔濃度領域（第２の領域）１６ｅ、第３の低炭素空孔濃度領域（第３の領域）１６ｆ、ｐ型のアノード領域（ｐ型不純物領域）１８、ｎ型のカソード領域（ｎ型不純物領域）２０を備える。
ｎ-型のドリフト層１６は、アノード電極１２とカソード電極１４との間に設けられる。ドリフト層１６は、例えば、図示しないＳｉＣ基板上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト層１６の、ｎ型不純物の不純物濃度は、例えば、５×１０１４以上５×１０１５ｃｍ−３以下である。ｎ型不純物は、例えばＮ（窒素）である。ドリフト層１６の膜厚は、例えば、５０μｍ以上１５０μｍ以下である。
ドリフト層１６の表面は、例えば、シリコン面に対し０度以上８度以下傾斜した面である。シリコン面に対し０度以上８度以下傾斜した面は、特性上、シリコン面とほぼ同等とみなすことができる。
ドリフト層１６は、中央部に低炭素空孔濃度領域１６ｄを備える。また、ドリフト層１６は、アノード電極１２側に、低炭素空孔濃度領域１６ｅを備える。また、ドリフト層１６は、カソード電極１４側に、低炭素空孔濃度領域１６ｆを備える。
ｐ型のアノード領域１８は、アノード電極１２とドリフト層１６の間に設けられる。アノード領域１８は、ドリフト層１６の表面に設けられる。
アノード領域１８のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。アノード領域１８に含有されるｐ型不純物は、例えば、Ａｌ（アルミニウム）である。ｐ型不純物は、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）であっても構わない。
アノード領域１８の深さは、例えば０．３μｍ程度である。アノード領域１８の表面も、例えば、シリコン面に対し０度以上８度以下傾斜した面である。
アノード電極１２は、例えば金属である。アノード電極１２を形成する金属は、例えば、ＴｉＮ（窒化チタン）である。ＴｉＮ上に、例えば、Ａｌ（アルミニウム）等の他の金属が積層されていても構わない。また、金属以外にも、例えば、ｎ型不純物を含有する多結晶シリコン等の導電性材料を適用することも可能である。
アノード領域１８とアノード電極１２は、電気的に接続される。
ｎ型のカソード領域２０は、ドリフト層１６とカソード電極１４との間に設けられる。カソード領域２０は、カソード電極１４のコンタクト抵抗を低減する機能を備える。
カソード領域２０のｎ型不純物濃度は、ドリフト層１６のｎ型不純物濃度よりも高い。カソード領域２０の、ｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ｎ型不純物は、例えばＰ（リン）である。ｎ型不純物は、例えばＮ（窒素）であっても構わない。カソード領域２０の厚さは、例えば、０．１μｍ以上１μｍ以下である。
カソード電極１４側の表面は、カーボン面に対し０度以上８度以下傾斜した面である。カーボン面に対し０度以上８度以下傾斜した面は、特性上、カーボン面とほぼ同等とみなすことができる。
カソード電極１４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。また、Ｎｉとカソード領域２０が反応してシリサイドを形成しても構わない。
カソード領域２０とカソード電極１４は、電気的に接続される。
図１９は、本実施形態の半導体装置の炭素空孔の濃度プロファイルを示す図である。ｐ型のアノード領域（ｐ型不純物領域）１８とｎ型のカソード領域（ｎ型不純物領域）２０とを含む断面の、炭素空孔の濃度プロファイルを示す。炭素空孔の濃度は、ＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定することが可能である。具体的には、例えば、ＤＬＴＳにより測定されるＺ１／２の濃度を炭素空孔の濃度とみなす。
図１９に示すように、ｎ-型のドリフト層（ｎ型のＳｉＣ層）１６は、アノード電極（第１の電極）１２側からカソード電極（第２の電極）１４側に向けて炭素空孔濃度が増大、減少、増大、減少するプロファイルを備える。
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、図１に示した半導体装置の製造方法の一例である。
図２０−図２５は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、ｎ＋型のＳｉＣ基板１０を準備する。ＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣである。ＳｉＣ基板１０は、例えば、昇華法で形成された基板である。ＳｉＣ基板１０の厚さは、例えば、３００μｍ以上５００μｍ以下である。
ＳｉＣ基板１０の一方の面は、例えば、シリコン面である。また、ＳｉＣ基板１０の他方の面は、例えば、カーボン面である。
次に、ＳｉＣ基板１０のシリコン面上に、エピタキシャル成長法により、ｎ-型のドリフト層１６を形成する（図２０）。
次に、ドリフト層１６のシリコン面側に、炭素（Ｃ）のイオン注入を行う（図２１）。炭素（Ｃ）のイオン注入により、ドリフト層１６に炭素の高濃度領域１６ｇが形成される。
次に、上記方法により製造した２枚の基板のドリフト層１６同士を貼りあわせる（図２２）。ここでは、２枚の基板のシリコン面同士が貼りあわされる。
次に、貼りあわされた基板の両面を研磨し、ＳｉＣ基板１０の少なくとも一部を除去して、ドリフト層１６を露出させる。ここでは、ＳｉＣ基板１０をすべて除去する場合を例示するが、例えば、除去後の強度を確保するために、ＳｉＣ基板１０の周囲のみ残したり、ＳｉＣ基板１０を格子状に残したりしても構わない。
次に、露出したドリフト層１６の両面に、炭素（Ｃ）のイオン注入を行う（図２３）。炭素（Ｃ）のイオン注入により、ドリフト層１６に炭素の高濃度領域１６ｈ、１６ｉが形成される。
次に、ドリフト層１６の一方の表面に、ｐ型のアノード領域（ｐ型不純物領域）１８を形成する。アノード領域１８は、公知のイオン注入法により、ｐ型不純物をドリフト層１６へイオン注入することにより形成する（図２４）。
ｐ型不純物は、例えば、Ａｌ（アルミニウム）である。イオン注入のドーズ量は、例えば、１×１０１５ｃｍ−２以上１×１０１７ｃｍ−２以下である。アノード領域１８を高濃度にする観点から、１×１０１６ｃｍ−２以上であることが望ましい。
次に、ドリフト層１６のアノード領域１８とは反対側に、ドリフト層１６よりもｎ型不純物濃度の高いｎ型のカソード領域２０を形成する。カソード領域２０は、公知のイオン注入法により、ｎ型不純物をドリフト層１６へイオン注入することにより形成する（図２５）。
ｎ型不純物は、例えば、Ｐ（リン）である。ｎ型不純物は、例えばＮ（窒素）であっても構わない。イオン注入のドーズ量は、例えば、１×１０１５ｃｍ−２以上１×１０１７ｃｍ−２以下である。カソード領域２０を高濃度にする観点から、１×１０１６ｃｍ−２以上であることが望ましい。
次に、ｎ型不純物をイオン注入した後に、ｐ型不純物、ｎ型不純物を活性化する活性化アニール（熱処理）を行う。活性化アニールの際に、イオン注入されたＣ（炭素）が、炭素空孔に入り、ドリフト層１６に、第１の低炭素空孔濃度領域（第１の領域）１６ｄ、第２の低炭素空孔濃度領域（第２の領域）１６ｅ、第３の低炭素空孔濃度領域（第３の領域）１６ｆが形成される。
活性化アニールは、炭素空孔を低減する観点から１４５０℃以上であることが望ましく、１５５０℃以上であることがより望ましい。活性化アニールは、例えば、不活性ガス雰囲気中で行う。また、活性化アニールの温度が高すぎると、炭素空孔の平衡濃度が上昇するため、活性化アニールは１７００℃以下の温度で行うことが望ましく、１６２０℃未満であることがより望ましい。
活性化アニールは、例えば、３０分以上２時間以下の時間で行われる。
その後、公知のプロセスにより、アノード領域１８上にアノード電極１２を形成する。また、カソード領域２０の表面にカソード電極１４を形成し、図１に示す本実施形態のＰＩＮダイオード２００が製造される。
本実施形態の半導体装置及び半導体装置の製造方法によれば、第１の実施形態同様、逆回復電流の減少率を低減されソフトリカバリ特性を実現する。また、キャリアのライフタイムが長くなりオン抵抗が低減する。また、ドリフト層１６の中央部に第１の低炭素空孔濃度領域（第１の領域）１６ｄ、アノード電極１２側に第２の低炭素空孔濃度領域（第２の領域）１６ｅが形成されることで、さらにオン抵抗が低減される。
本実施形態の製造方法によれば、ドリフト層１６が厚く高耐圧で低オン抵抗のＰＩＮダイオード２００を容易に製造することが可能である。
なお、本実施形態では、シリコン面同士が貼りあわされる形態を例に説明したが、例えば、カーボン面同士、シリコン面とカーボン面とを貼りあわせる構成でも構わない。特に、シリコン面とカーボン面とを貼りあわせる場合、接合部の結晶性が良好になるという利点がある。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。また、実施形態はＳｉ面上、Ｃ面上に電極を形成する場合を例に説明したが、ａ面、ｍ面あるいはそれらの中間的な面上にコンタクト電極を形成する場合にも、本発明は適用することが可能である。
また、実施形態ではＰＩＮダイオードを例に説明したが、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等、その他のバイポーラデバイスにも本発明を適用することは可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ基板
１２ アノード電極（第１の電極）
１４ カソード電極（第２の電極）
１６ ドリフト層（ＳｉＣ層）
１６ａ 低炭素空孔濃度領域
１８ アノード領域（ｐ型不純物領域）
２０ カソード領域（ｎ型不純物領域）
２２ 熱酸化膜
１００ ＰＩＮダイオード（半導体装置）

Claims (27)

  1. ＳｉＣ基板上にｎ型のＳｉＣ層を形成し、
    前記ＳｉＣ層の一方の側にｐ型不純物領域を形成し、
    前記ＳｉＣ基板の少なくとも一部を除去して前記ＳｉＣ層の他方の側を露出させ、
    露出した前記ＳｉＣ層に炭素（Ｃ）のイオン注入を行い、
    前記ＳｉＣ層の他方の側に前記ＳｉＣ層よりもｎ型不純物濃度の高いｎ型不純物領域を形成し、
    熱処理を行い、
    前記ｐ型不純物領域上に第１の電極を形成し、
    前記ｎ型不純物領域の表面に第２の電極を形成する半導体装置の製造方法。
  2. 前記ＳｉＣ基板はｎ型であり、前記ＳｉＣ層のｎ型不純物濃度は前記ＳｉＣ基板よりも低い請求項１記載の半導体装置の製造方法。
  3. 前記熱処理の温度は１４５０℃以上である請求項１又は請求項２記載の半導体装置の製造方法。
  4. 前記熱処理の後に、前記ＳｉＣ層の他方の側に熱酸化膜を形成する請求項１乃至請求項３いずれか一項記載の半導体装置の製造方法。
  5. 前記ｐ型不純物領域は、ｐ型不純物のイオン注入により形成される請求項１乃至請求項４いずれか一項記載の半導体装置の製造方法。
  6. 前記熱酸化膜の形成温度は１１５０℃以上である請求項４記載の半導体装置の製造方法。
  7. 前記熱処理を行うことにより前記ＳｉＣ層内の前記第２の電極側に低炭素空孔濃度領域を形成する請求項１乃至請求項６いずれか一項記載の半導体装置の製造方法。
  8. 前記低炭素空孔濃度領域におけるＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ １／２ 準位密度は１×１０ １１ ｃｍ −３ 以下である請求項７記載の半導体装置の製造方法。
  9. 前記低炭素空孔濃度領域の少数キャリアのキャリアライフタイムが５μｓｅｃ以上である請求項７又は請求項８記載の半導体装置の製造方法。
  10. ＳｉＣ基板上にｎ型のＳｉＣ層を形成し、
    前記ＳｉＣ層の一方の側にｐ型不純物領域を形成し、
    前記ＳｉＣ基板の少なくとも一部を除去して前記ＳｉＣ層の他方の側を露出させ、
    露出した前記ＳｉＣ層に熱酸化膜を形成し、
    前記熱酸化膜を剥離し、
    前記ＳｉＣ層の他方の側に前記ＳｉＣ層よりもｎ型不純物濃度の高いｎ型不純物領域を形成し、
    前記ｐ型不純物領域上に第１の電極を形成し、
    前記ｎ型不純物領域の表面に第２の電極を形成する半導体装置の製造方法。
  11. 前記ＳｉＣ基板はｎ型であり、前記ＳｉＣ層のｎ型不純物濃度は前記ＳｉＣ基板よりも低い請求項１０記載の半導体装置の製造方法。
  12. 前記ｐ型不純物領域は、ｐ型不純物のイオン注入により形成される請求項１０又は請求項１１記載の半導体装置の製造方法。
  13. 前記熱酸化膜の形成温度は１１５０℃以上である請求項１０乃至請求項１２いずれか一項記載の半導体装置の製造方法。
  14. 前記熱酸化膜を形成することにより前記ＳｉＣ層内の前記第２の電極側に低炭素空孔濃度領域を形成する請求項１０乃至請求項１３いずれか一項記載の半導体装置の製造方法。
  15. 前記低炭素空孔濃度領域におけるＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ １／２ 準位密度は１×１０ １１ ｃｍ −３ 以下である請求項１４記載の半導体装置の製造方法。
  16. 前記低炭素空孔濃度領域の少数キャリアのキャリアライフタイムが５μｓｅｃ以上である請求項１４又は請求項１５記載の半導体装置の製造方法。
  17. ＳｉＣ基板上にｎ型のＳｉＣ層を形成し、
    前記ＳｉＣ層の一方の側にｐ型不純物領域を形成し、
    第１の熱処理を行い、
    前記ＳｉＣ基板の少なくとも一部を除去して前記ＳｉＣ層の他方の側を露出させ、
    露出した前記ＳｉＣ層に炭素（Ｃ）のイオン注入を行い、
    前記ＳｉＣ層の他方の側に前記ＳｉＣ層よりもｎ型不純物濃度の高いｎ型不純物領域を形成し、
    前記第１の熱処理の温度よりも低い温度で第２の熱処理を行うことにより低炭素空孔濃度領域を形成し、
    前記ｐ型不純物領域上に第１の電極を形成し、
    前記ｎ型不純物領域の表面に第２の電極を形成する半導体装置の製造方法であって、
    前記低炭素空孔濃度領域は前記ＳｉＣ層内の前記第２の電極側に形成され、前記低炭素空孔濃度領域におけるＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ １／２ 準位密度は１×１０ １１ ｃｍ −３ 以下である、
    半導体装置の製造方法。
  18. 前記ＳｉＣ基板はｎ型であり、前記ＳｉＣ層のｎ型不純物濃度は前記ＳｉＣ基板よりも低い請求項１７記載の半導体装置の製造方法。
  19. 前記第２の熱処理の温度は１４５０℃以上である請求項１７又は請求項１８記載の半導体装置の製造方法。
  20. 前記第２の熱処理を行った後で前記第２の電極を形成する前に、前記ＳｉＣ層の他方の側に熱酸化膜を形成する請求項１７乃至請求項１９いずれか一項記載の半導体装置の製造方法。
  21. 前記ｐ型不純物領域は、ｐ型不純物のイオン注入により形成される請求項１７乃至請求項２０いずれか一項記載の半導体装置の製造方法。
  22. 前記低炭素空孔濃度領域の少数キャリアのキャリアライフタイムが５μｓｅｃ以上である請求項１７乃至請求項２１いずれか一項記載の半導体装置の製造方法。
  23. 前記熱酸化膜の形成温度は１１５０℃以上である請求項２０記載の半導体装置の製造方法。
  24. 前記第２の熱処理の温度は露出した前記ＳｉＣ層に炭素（Ｃ）の前記イオン注入を行う時の温度より高い請求項１９乃至請求項２３いずれか一項記載の半導体装置の製造方法。
  25. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第２の電極側に炭素空孔濃度が最小となる領域を有するｎ型のＳｉＣ層と、
    前記第１の電極と前記ＳｉＣ層との間に設けられるｐ型不純物領域と、
    前記ＳｉＣ層と前記第２の電極との間に設けられ、前記ＳｉＣ層よりもｎ型不純物濃度の高い、エピタキシャル成長法により形成されたｎ型不純物領域と、
    を備える半導体装置。
  26. 前記炭素空孔濃度が最小となる領域の少数キャリアのキャリアライフタイムが５μｓｅｃ以上である請求項２５記載の半導体装置。
  27. 前記炭素空孔濃度が最小となる領域のＤＬＴＳにより測定されるＺ１／２準位密度が、１×１０１１ｃｍ−３以下である請求項２５又は請求項２６記載の半導体装置。
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