JP6911453B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6911453B2
JP6911453B2 JP2017063954A JP2017063954A JP6911453B2 JP 6911453 B2 JP6911453 B2 JP 6911453B2 JP 2017063954 A JP2017063954 A JP 2017063954A JP 2017063954 A JP2017063954 A JP 2017063954A JP 6911453 B2 JP6911453 B2 JP 6911453B2
Authority
JP
Japan
Prior art keywords
semiconductor region
semiconductor
region
conductive type
high resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017063954A
Other languages
English (en)
Other versions
JP2018166196A (ja
Inventor
慎一郎 松永
慎一郎 松永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017063954A priority Critical patent/JP6911453B2/ja
Priority to US15/921,276 priority patent/US10510543B2/en
Publication of JP2018166196A publication Critical patent/JP2018166196A/ja
Application granted granted Critical
Publication of JP6911453B2 publication Critical patent/JP6911453B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26526—Recoil-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Bipolar Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置およびその製造方法に関する。
ワイドバンドギャップ半導体、例えばＳｉＣのバイポーラデバイスもしくはユニポーラデバイスであっても少数キャリアが動作時に発生するようなバイポーラ動作をさせる場合には、ワイドバンドギャップゆえにホール・電子再結合時には高いエネルギーが発生する。このような再結合が基底面転位ＢＰＤ（Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）の近傍で起こり、高いエネルギーが与えられることによって欠陥や転位が積層欠陥となって拡張する現象がみられ、それによるオン抵抗の増大などの劣化現象が観測されている。
従来、基板とエピタキシャル層界面に存在する基底面転位ＢＰＤを電気特性に影響の少ない貫通刃状転位ＴＥＤ（Ｔｈｒｅａｄｉｎｇ Ｅｄｇｅ Ｄｉｓｌｏｃａｔｉｏｎ）等に非常に高い割合（例えば９９％等）で変換する変換層構造によって劣化を防いできた（例えば、下記特許文献１参照。）。
また、高耐圧ユニポーラ素子においては耐圧維持層となる低ドーパント領域のドリフト層内にドーパント濃度よりも低いＺ1/2センター（炭素空孔欠陥準位）を導入することで、ユニポーラ動作には比較的影響を与えずに、バイポーラ動作時の少数キャリアを殺すことで基板に到達する少数キャリアを減らし、基板中にあるＢＰＤへ再結合による高エネルギーを与えない手法も提案されている（例えば、下記特許文献２参照。）。
特開２００９−０８８２２３号公報 特開２０１５−０５３４２７号公報
しかしながら、バイポーラ動作時の電流密度が高い場合などでは、バッファ層／変換層界面あるいは基板中にあるＢＰＤへ再結合などによる高エネルギーが与えられることで欠陥の拡張が起こりうる。そのためオン抵抗特性が悪化するという問題を完全に防ぐことができないという問題がある。
また、ドリフト層内に不純物濃度以下程度の多量の欠陥準位が導入されると、ユニポーラ動作時の導通抵抗はそれほど悪化しないが、ドリフト層内の少数キャリアが減少することで、バイポーラ素子動作時の導通抵抗はユニポーラ動作時と同程度まで上昇してしまい、バイポーラ素子の低導通損失の性能を活かすことができなくなる。ユニポーラ素子（例えばＭＯＳトランジスタ）で使用する場合も、特定の動作状況下では内蔵ＰＮダイオードが動作する場合があり（例えばインダクタンスを負荷として同期整流方式で使用されたＭＯＳのデットタイム時など）、その場合の導通損失が大きくなる。
この発明は、上述した従来技術による問題点を解消するため、バイポーラ動作時の導通損失の悪化を防ぎながら、欠陥拡張によるオン抵抗特性の悪化を防ぐことができることを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板上に形成された第１導電型で低不純物濃度の第１高抵抗半導体領域と、前記半導体基板と対向する面に設けられた第２導電型の第２半導体領域と、前記第１高抵抗半導体領域と前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進層として備え、前記第３半導体領域と前記第１高抵抗半導体領域全領域にわたって炭素欠損による欠陥準位が導入され、かつ、前記第３半導体領域よりも表面側の領域のみ炭素空孔欠陥が減少しており、前記第３半導体領域内に再結合サイトとして欠陥準位が１×１０12／ｃｍ3以上の高濃度で導入されていることを特徴とする。
また、前記第３半導体領域内に前記再結合サイトとして、炭素欠乏欠陥準位であるＺ1/2準位を用いることを特徴とする。
この発明にかかる半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型で低不純物濃度の第１高抵抗半導体領域を形成する工程と、前記半導体基板と対向する面に第２導電型の第２半導体領域を形成する工程と、前記第１高抵抗半導体領域と前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進層として形成する工程と、前記第３半導体領域と前記第１高抵抗半導体領域全領域にわたって炭素欠損による欠陥準位を導入する工程と、炭素注入後の長時間アニールもしくはカーボンキャップした後の長時間酸化により、前記第３半導体領域よりも表面側の領域のみ炭素空孔欠陥を減少させる工程と、を含み、前記第３半導体領域内に再結合サイトとして欠陥準位を１×１０12／ｃｍ3以上の高濃度で導入したことを特徴とする。
また、前記第３半導体領域に電子線照射もしくはプロトンを照射し所定の欠陥準位を導入することを特徴とする。
上記構成によれば、バッファ層の高不純物濃度によるポテンシャルバリアによってドリフト層内の少数キャリア密度を高く保つことができるためバイポーラ動作時における導通抵抗が下げられる。通常、高耐圧デバイスのドリフト層は厚くキャリア密度は低いため、ドリフト層内の少数キャリア密度が下がるとバイポーラ動作時の導通抵抗は増加する。本発明ではドリフト層内には欠陥準位を導入しないため抵抗増加は起きない。
ドリフト層と比較するとバッファ層は高不純物濃度で多数キャリアが多いことで低抵抗であり、かつ厚さが薄いため（例えば１μｍから１０μｍ程度）、バッファ層内の少数キャリアが減少してもバイポーラ動作時の抵抗増加は小さい。そのため欠陥準位によってホール−電子の再結合を促進し少数キャリアを減少させても、バイポーラ動作時の低抵抗を保つことができる。
バッファ層内では高不純物濃度によるオージェ再結合により電子−ホール再結合が促進される。更にバッファ層に導入された深い欠陥準位を介して再結合が促進されるため、バッファ層内において少数キャリアがほぼ消滅し、バッファ層／変換層界面あるいは基板中での再結合が微量になることで、これらの付近に存在するＢＰＤへ高エネルギーを与えない。これにより、ＢＰＤの拡張を抑えて動作時の特性劣化を防ぐことができる。
本発明にかかる半導体装置およびその製造方法によれば、バイポーラ動作時の導通損失の悪化を防ぎながら、欠陥拡張によるオン抵抗特性の悪化を防ぐことができるという効果を奏する。
図１は、実施の形態にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態および従来の半導体装置での半導体基板界面での基板到達ホール密度および順方向動作電圧を示す図表である。 図３は、従来の半導体装置の要部の構造を示す断面図である。 図４は、従来の半導体装置の要部の構造を示す断面図である。 図５は、従来の半導体装置の要部の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。半導体装置として、半導体基板にＳｉＣを用いたＳｉＣ ＰｉＮダイオードの例を示す。以下の説明では、第１導電型がｎ型であり、第２導電型がｐ型である例を用いて説明する。
高濃度のｎ+型ＳｉＣ基板１（例えば、濃度例１×１０19／ｃｍ3）上にＢＰＤ→ＴＥＤ変換の変換層９と、変換層９上に再結合を促進させるｎ型のバッファ層６をそれぞれエピタキシャル成長などで形成する。
バッファ層６は、例えば、濃度例１×１０18／ｃｍ3以上、厚さ１μｍ以上で形成する。そして、このバッファ層６を形成する際、炭素空孔欠陥準位を導入するようにＣ／Ｓｉ比を調整することで、バッファ層６は、欠陥準位が導入されたバッファ層として形成される。導入される欠陥準位密度は、例えば、１×１０12／ｃｍ3以上程度である。バッファ層６自体は再結合促進層として機能するが、上記所定の高濃度の欠陥準位密度の導入により、再結合を促進させる再結合サイトとして機能する。
このバッファ層６上には、耐圧保持層となるｎ-型ＳｉＣ（例えば、濃度例１×１０14／ｃｍ3程度以上）のドリフト層（高抵抗半導体領域）２をエピタキシャル成長などで形成する。ドリフト層２の濃度と厚さは耐圧クラスによって変わるが、例えば、１２００Ｖ耐圧の素子であれば１×１０15／ｃｍ3以上程度の濃度で１０μｍ程度以上の厚さとなり、２０ｋＶ耐圧素子では４×１０14／ｃｍ3以下程度の濃度で１５０μｍ程度以上の厚さとなる。
次に、ドリフト層２上にｐ型不純物エピタキシャル層もしくはイオンインプランテーションによる高濃度のｐ型層（第２半導体領域）３を形成して、ＰｉＮダイオードを作成する。ｐ型層３の濃度は、ドリフト層２の濃度よりも充分に高い１×１０16／ｃｍ3以上で、ｐ型層３の厚さは０．１〜数μｍ程度で良い。ｐ型層３の濃度がドリフト層２の不純物濃度より十分高い濃度でない場合、ｐ型層３の厚さが薄いと上部電極へのパンチスルーにより耐圧が低下するので注意が必要である。
その後、エピタキシャル成長により形成したｐ型層３であれば、周辺部に低濃度のｐ型領域を形成するためｐ型層３の外周部を一部エッチングなどで高濃度のｐ型領域を取り除くなどしてからｐ型層３の横方向への電界強度を緩和させる周辺耐圧構造を形成する。その後、表面電極７および裏面電極８をそれぞれ形成する。
上記のＰＩＮダイオードの構造では、耐圧を保持する低不純物濃度のエピタキシャル層（ドリフト層２）に対して、はるかに高い不純物濃度（例えば１×１０18／ｃｍ3程度以上）を持つ高濃度不純物層（バッファ層６）を設けている。
このバッファ層６の高不純物濃度によるポテンシャルバリアによってドリフト層２内の少数キャリア密度を高く保つことができるため、バイポーラ動作時における導通抵抗を下げることができる。通常、高耐圧デバイスのドリフト層２は厚くキャリア密度は低いため、ドリフト層２内の少数キャリア密度が下がるとバイポーラ動作時の導通抵抗は増加する。ここで、実施の形態では、ドリフト層２内には欠陥準位を導入しないため抵抗増加は起きない。
ドリフト層２と比較してバッファ層６は、高不純物濃度でキャリアが多いことで低抵抗であり、かつ厚さが薄いため（例えば１μｍ〜１０μｍ程度）、バッファ層６内のキャリアが減少してもバイポーラ動作時の抵抗増加は小さい。そのため欠陥準位によってホール−電子の再結合を促進しキャリアを減少させても、バイポーラ動作時の低抵抗を保つことができる。
バッファ層６内では、高不純物濃度によるオージェ再結合により電子−ホール再結合が促進される。さらに、バッファ層６に導入された深い欠陥準位を介して再結合が促進されるため、バッファ層６内において少数キャリアがほぼ消滅し、バッファ層６／変換層９界面あるいはｎ+型ＳｉＣ基板１中での再結合が微量になることで界面付近に存在するＢＰＤへ高エネルギーを与えない。これにより、ＢＰＤの拡張を抑えて動作時の特性劣化を防ぐことができる。
（実施の形態２）
実施の形態２のＰＩＮダイオードは、実施の形態１で説明したバッファ層６を含むほぼ同様の構造を有する。実施の形態２では、高濃度のｎ+型ＳｉＣ基板１（例えば、濃度例１×１０19／ｃｍ3）上に、ｎ型のバッファ層６およびドリフト層２等をエピタキシャル成長中、バッファ層およびドリフト層２の全領域にわたって炭素欠損による欠陥準位を導入するようにＣ／Ｓｉ比を調整する。
この後、電極（表面電極７および裏面電極８）を形成する前に、炭素注入後の長時間アニールもしくはカーボンキャップした後の長時間酸化によって、バッファ層６よりも表面側の領域のみ炭素空孔欠陥を減少させる。その他は、実施の形態１と同じプロセスおよび構造である。
（実施の形態３）
実施の形態３のＰＩＮダイオードは、実施の形態１で説明したバッファ層６を含むほぼ同様の構造を有する。実施の形態３では、高濃度のｎ+型ＳｉＣ基板１（例えば、濃度例１×１０19／ｃｍ3）上に、ＢＰＤ→ＴＥＤ変換の変換層９をエピタキシャル成長などで形成する。そして、変換層９上に再結合を促進させるｎ型のバッファ層６をエピタキシャル成長などで形成する（例えば、濃度例１×１０18／ｃｍ3以上、厚さ１μｍ以上）。
バッファ層６を形成した後、このバッファ層６に欠陥準位を導入するように電子線照射もしくはプロトンを照射する。導入される欠陥準位密度は 例えば、１×１０12／ｃｍ3以上程度である。その他は実施の形態１と同じプロセスおよび構造である。
上記各実施の形態によれば、高電流密度での動作でも欠陥拡張によるオン抵抗増大などの特性劣化を防ぐことができる。また、半導体素子全体に欠陥準位を導入する場合に比べ、バイポーラ動作時導通抵抗を低くできる。また、半導体素子全体に欠陥準位を導入する場合に比べ、ユニポーラ動作時導通抵抗を低くできる。さらには、欠陥準位を導入することで高電流密度でも半導体基板まで到達する少数キャリアを抑えることができるので、高濃度バッファの厚み等を薄くできるため、デバイスの作製コストを下げることができる、という効果を奏する。
図２は、実施の形態および従来の半導体装置での半導体基板界面での基板到達ホール密度および順方向動作電圧を示す図表である。また、図３〜図５は、それぞれ従来の半導体装置の要部の構造を示す断面図である。図３は、バッファ層を有さず、変換層９のみを有する構造、図４は、ドリフト層５の全領域に１×１０13／ｃｍ3の欠陥準位を導入したｎ-型ドリフト層５を持つ構造、図５は、変換層９およびバッファ層４を有する構造である。
図２には、シミュレーションによって推定された同一電流密度（１００Ａ／ｃｍ2）で動作する下記４種類のダイオード（１）〜（４）のｎ+型ＳｉＣ基板１／ドリフト層２近傍に到達した少数キャリア（この場合にはホール）密度値と動作電圧を示す。
（１）１３ｋＶ耐圧の高不純物濃度バッファ層の無いＰＩＮダイオード（従来構造、図３）
（２）ドリフト層の全領域に１×１０13／ｃｍ3の欠陥準位を導入した欠陥準位が導入されたｎ-型ドリフト層５を持つＰＩＮダイオード（従来構造、図４）
（３）５μｍ厚の高不純物濃度のｎ型バッファ層４（５×１０18／ｃｍ3）を持つＰＩＮ型ダイオード（従来構造、図５）
（４）１×１０13／ｃｍ3の欠陥準位をバッファ層にのみ導入した同じ高不純物濃度のバッファ層６を持つＰＩＮダイオード（実施の形態１、図１）
図２に示すように、実施の形態の構造を用いることで、ｎ+型ＳｉＣ基板１／ドリフト層２近傍での少数キャリア（この場合にはホール）密度は、（１）、（３）の各従来構造の１／１００以下程度にまで低減しながら、動作電圧の増加は０．３Ｖ以下程度に抑えることが可能になった。また、（２）の全領域に欠陥準位を導入した従来構造では、少数キャリアはほぼ存在しない状態に抑えられるが、ほぼユニポーラ動作となり動作電圧は２７Ｖと導通損失が非常に大きくなる。
上記実施の形態では、ｎ型のＳｉＣ基板上に形成したＰＩＮダイオードを例に説明したが、極性の異なる同様のデバイス（例えばｐ型基板上のＮＩＰダイオード）にも同様に適用できる。また、ＭＯＳのようなユニポーラデバイスにおける内蔵ＰＮダイオードにも同様に適用できる。また、ＩＧＢＴ、サイリスタなどにも適用できる。さらには、他のワイドバンドギャップ（ＧａＮや酸化ガリウムなど）の基板を用いる半導体装置などにも適用できる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定できる。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧を有するバイポーラ型半導体装置に有用である。
１ 半導体基板（ｎ+型ＳｉＣ基板）
２ ｎ-型のドリフト層
３ ｐ型層
４ ｎ型バッファ層
５ 欠陥準位が導入されたｎ-型のドリフト層
６ 欠陥準位が導入されたｎ型のバッファ層
７ 表面電極
８ 裏面電極
９ 変換層

Claims (4)

  1. 第１導電型の半導体基板上に形成された第１導電型で低不純物濃度の第１高抵抗半導体領域と、
    前記半導体基板と対向する面に設けられた第２導電型の第２半導体領域と、
    前記第１高抵抗半導体領域と前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進層として備え、
    前記第３半導体領域と前記第１高抵抗半導体領域全領域にわたって炭素欠損による欠陥準位が導入され、かつ、前記第３半導体領域よりも表面側の領域のみ炭素空孔欠陥が減少しており、前記第３半導体領域内に再結合サイトとして欠陥準位が１×１０12／ｃｍ3以上の高濃度で導入されていることを特徴とする半導体装置。
  2. 前記第３半導体領域内に前記再結合サイトとして、炭素欠乏欠陥準位であるＺ1/2準位を用いることを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体基板上に第１導電型で低不純物濃度の第１高抵抗半導体領域を形成する工程と、
    前記半導体基板と対向する面に第２導電型の第２半導体領域を形成する工程と、
    前記第１高抵抗半導体領域と前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進層として形成する工程と、
    前記第３半導体領域と前記第１高抵抗半導体領域全領域にわたって炭素欠損による欠陥準位を導入する工程と、
    炭素注入後の長時間アニールもしくはカーボンキャップした後の長時間酸化により、前記第３半導体領域よりも表面側の領域のみ炭素空孔欠陥を減少させる工程と、を含み、
    前記第３半導体領域内に再結合サイトとして欠陥準位を１×１０12／ｃｍ3以上の高濃度で導入したことを特徴とする半導体装置の製造方法。
  4. 前記第３半導体領域に電子線照射もしくはプロトンを照射し所定の欠陥準位を導入することを特徴とする請求項３に記載の半導体装置の製造方法。
JP2017063954A 2017-03-28 2017-03-28 半導体装置およびその製造方法 Active JP6911453B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017063954A JP6911453B2 (ja) 2017-03-28 2017-03-28 半導体装置およびその製造方法
US15/921,276 US10510543B2 (en) 2017-03-28 2018-03-14 Semiconductor device and method of manufacturing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017063954A JP6911453B2 (ja) 2017-03-28 2017-03-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2018166196A JP2018166196A (ja) 2018-10-25
JP6911453B2 true JP6911453B2 (ja) 2021-07-28

Family

ID=63671739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017063954A Active JP6911453B2 (ja) 2017-03-28 2017-03-28 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US10510543B2 (ja)
JP (1) JP6911453B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023882B2 (ja) * 2019-02-04 2022-02-22 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置
JP7443669B2 (ja) * 2019-03-27 2024-03-06 富士電機株式会社 炭化珪素エピタキシャル基板、炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN114424343A (zh) 2019-09-27 2022-04-29 学校法人关西学院 SiC衬底、SiC衬底的制造方法、SiC半导体装置以及SiC半导体装置的制造方法
CN114792688A (zh) * 2021-01-26 2022-07-26 上峰科技股份有限公司 电子系统、与宽带隙半导体器件集成的可编程电阻存储器及其操作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054369A (en) * 1997-06-30 2000-04-25 Intersil Corporation Lifetime control for semiconductor devices
JP3643100B2 (ja) * 2002-10-04 2005-04-27 松下電器産業株式会社 半導体装置
JP2009088223A (ja) 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
JP2011109018A (ja) * 2009-11-20 2011-06-02 Kansai Electric Power Co Inc:The バイポーラ半導体素子
JP5759393B2 (ja) * 2012-01-12 2015-08-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9590047B2 (en) * 2012-04-04 2017-03-07 Fairchild Semiconductor Corporation SiC bipolar junction transistor with reduced carrier lifetime in collector and a defect termination layer
US20140374882A1 (en) * 2013-06-21 2014-12-25 Infineon Technologies Austria Ag Semiconductor Device with Recombination Centers and Method of Manufacturing
JP6183080B2 (ja) * 2013-09-09 2017-08-23 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6271356B2 (ja) * 2014-07-07 2018-01-31 株式会社東芝 半導体装置の製造方法
DE112015000610T5 (de) * 2014-09-04 2016-11-17 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP2016100455A (ja) * 2014-11-21 2016-05-30 三菱電機株式会社 半導体装置及びその製造方法
JP6415946B2 (ja) * 2014-11-26 2018-10-31 株式会社東芝 半導体装置の製造方法及び半導体装置
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JP6690198B2 (ja) * 2015-11-16 2020-04-28 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6584966B2 (ja) * 2016-01-12 2019-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機
JP6820738B2 (ja) * 2016-12-27 2021-01-27 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2018166196A (ja) 2018-10-25
US10510543B2 (en) 2019-12-17
US20180286683A1 (en) 2018-10-04

Similar Documents

Publication Publication Date Title
JP5328930B2 (ja) 電流シフト領域を有する半導体デバイスおよび関連方法
JP5101985B2 (ja) ジャンクションバリアショットキーダイオード
JP6911453B2 (ja) 半導体装置およびその製造方法
EP3451388A1 (en) Trench mos-type schottky diode
WO2017073749A1 (ja) エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置
JP5172916B2 (ja) 半導体整流装置
US20140346527A1 (en) Method of fabricating a gallium nitride p-i-n diode using implantation
JP6111572B2 (ja) 半導体装置および半導体装置の製造方法
JP6740986B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2019537274A (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
JP2006332127A (ja) 電力用半導体装置
US9887263B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
US9349797B2 (en) SiC devices with high blocking voltage terminated by a negative bevel
JPWO2011024214A1 (ja) 高速回復ダイオード
US8592903B2 (en) Bipolar semiconductor device and manufacturing method
JP2019067982A (ja) 炭化珪素半導体装置
US20230411536A1 (en) Schottky rectifier with surge-current ruggedness
JP7119521B2 (ja) 炭化珪素半導体装置及びその製造方法
CN111146294A (zh) 肖特基二极管及其制备方法
US8648447B2 (en) Semiconductor rectifier device
US11004986B2 (en) Semiconductor device including adjacent semiconductor layers
JP2009054659A (ja) 窒化ガリウム半導体装置の製造方法
US10832911B2 (en) Semiconductor device
JP2018029104A (ja) 半導体装置およびその製造方法
JP2017098318A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20180607

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210608

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210621

R150 Certificate of patent or registration of utility model

Ref document number: 6911453

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150