CN111146294A - 肖特基二极管及其制备方法 - Google Patents

肖特基二极管及其制备方法 Download PDF

Info

Publication number
CN111146294A
CN111146294A CN201911231383.2A CN201911231383A CN111146294A CN 111146294 A CN111146294 A CN 111146294A CN 201911231383 A CN201911231383 A CN 201911231383A CN 111146294 A CN111146294 A CN 111146294A
Authority
CN
China
Prior art keywords
region
thermal oxidation
type gallium
gallium oxide
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911231383.2A
Other languages
English (en)
Other versions
CN111146294B (zh
Inventor
王元刚
吕元杰
冯志红
刘红宇
梁士雄
宋旭波
周幸叶
谭鑫
郭红雨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 13 Research Institute
Original Assignee
CETC 13 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 13 Research Institute filed Critical CETC 13 Research Institute
Priority to CN201911231383.2A priority Critical patent/CN111146294B/zh
Publication of CN111146294A publication Critical patent/CN111146294A/zh
Application granted granted Critical
Publication of CN111146294B publication Critical patent/CN111146294B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • H01L29/66143Schottky diodes
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及半导体领域,特别涉及一种肖特基二极管及其制备方法。该肖特基二极管包括:衬底;n型氧化镓层,形成在所述衬底上,其中,所述n型氧化镓层中包括:至少一个第一热氧化区和两个第二热氧化区;阳极金属层,形成在所述n型氧化镓层上;第一热氧化区位于阳极金属层下方,第二热氧化区部分位于阳极金属层下方;阴极金属层,形成在衬底的背面;其中,至少一个第一热氧化区设有凹槽结构。上述肖特基二极管相对于现有的肖特基二极管阳极结处电场更优,耐高压特性和导通特性更好。

Description

肖特基二极管及其制备方法
技术领域
本发明涉及半导体领域,特别涉及一种肖特基二极管及其制备方法。
背景技术
目前应用最广泛的半导体硅材料,具有很多优点,包括其单质/氧化物界面容易获得,掺杂和扩散工艺较为成熟以及地球储量大、原料成本较低等,但是由于硅本身的电子和空穴迁移速度的限制,其在大功率半导体器件的应用受到局限;而作为第三代半导体代表的氮化镓材料,因其具有较宽的禁带宽度,较高的热导率,因此具有击穿电压高、工作承受的温度高以及抗辐射能力强等优点,是比较理想的大功率半导体材料,然而其制备工艺复杂,制备成本较高,难以实现量产。
而氧化镓带隙非常大,为4.8~4.9eV,绝缘击穿电场也大,为7~8MV/cm,因此使用氧化镓的肖特基势垒二极管作为功率器件用的开关元件非常有希望,理论上具有更高的击穿电压和更低导通电阻等优势。但是由于氧化镓受主能级较深,存在空穴自束缚效应,受镜像力的影响致势垒降低,且P型注入难度极大。现有工艺条件下,利用氧化镓材料制作的肖特基二极管的击穿电压和导通特性还远低于氧化镓材料的理论预期值。
发明内容
有鉴于此,本发明实施例提供了一种肖特基二极管及其制备方法,以提高现有的肖特基二极管的击穿电压和导通特性。
本发明实施例的第一方面提供了一种肖特基二极管,包括:
衬底;
n型氧化镓层,形成在所述衬底上,其中,所述n型氧化镓层中包括:至少一个第一热氧化区和两个第二热氧化区;
阳极金属层,形成在所述n型氧化镓层上,其中,所述阳极金属层在所述n型氧化镓层上的投影对应的区域为第一区域,所述阳极金属层在所述n型氧化镓层上的投影对应的区域以外的区域为第二区域,所述第一热氧化区位于第一区域,且与所述阳极金属层接触;每个第二热氧化区的第一部分位于第一区域,每个第二热氧化区的第二部分位于第二区域,且每个第二热氧化区的第一部分与所述阳极金属层接触;
阴极金属层,形成在衬底的背面;
其中,至少一个第一热氧化区设有凹槽结构。
可选的,每个第二热氧化区均设有凹槽结构,且所述阳极金属的边缘位于所述第二热氧化区内的凹槽结构的槽底。
可选的,所述n型氧化镓层中还包括:第三热氧化区,位于所述第二区域,且所述第三热氧化区的上表面为所述n型氧化镓层的上表面。
可选的,至少一个第三热氧化区设有凹槽结构。
可选的,所述衬底为n型氧化镓衬底,且掺杂浓度大于所述n型氧化镓层的掺杂浓度;所述n型氧化镓层为非均匀掺杂,所述n型氧化镓层为从上至下浓度增加的多层结构。
本发明实施例的第二方面提供了一种肖特基二极管的制备方法,包括:
在衬底上外延n型氧化镓层;
在所述n型氧化镓层上制备第一掩膜层;其中,所述第一掩膜层的窗口为待制备的凹槽结构所对应的区域;
对器件正面进行刻蚀,形成凹槽结构;
将第一掩膜层中,待制备的第一热氧化区对应的掩膜和第二热氧化区对应的掩膜去除,形成第二掩膜层;
对器件正面进行高温退火处理,形成所述第一热氧化区和第二热氧化区,其中,所述第一热氧化区的数量为至少一个,所述第二热氧化区的数量为两个;
去除所述第二掩膜层;
制备正面的阳极金属层和背面的阴极金属层;
其中,所述阳极金属层在所述n型氧化镓层上的投影对应的区域为第一区域,所述阳极金属层在所述n型氧化镓层上的投影对应的区域以外的区域为第二区域,所述第一热氧化区位于第一区域;每个第二热氧化区的第一部分位于第一区域,每个第二热氧化区的第二部分位于第二区域;
其中,至少一个待制备的凹槽结构位于一个待制备的第一热氧化区。
可选的,当至少一个待制备的凹槽结构位于待制备的第二热氧化区时,每个第二热氧化区均设有一个凹槽结构,且所述阳极金属的边缘位于所述第二热氧化区内的凹槽结构的槽底。
可选的,在形成第二掩膜层时,该方法还包括:将待制备的第三热氧化区对应的掩膜去除;其中,第三热氧化区位于所述第二区域。
可选的,至少一个待制备的凹槽结构位于待制备的第三热氧化区。
可选的,在对器件正面进行高温退火处理后,该方法还包括:对所述第一热氧化区、第二热氧化区和第三热氧化区中的至少一个进行高温退火再处理。
本发明实施例提供的肖特基二极管,n型氧化镓层形成在衬底上,且所述n型氧化镓层中包括至少一个第一热氧化区和两个第二热氧化区,且热氧化区均位于n型氧化镓层的上表面;阳极金属层形成在所述n型氧化镓层上,且阳极金属层边缘分别位于两个第二热氧化区内,且阳极金属层下方包括至少一个第一热氧化区,从而降低了阳极的反向漏电,提高了击穿特性和导通特性。通过在至少一个第一热氧化区中设置凹槽结构,增加了阳极金属与n型氧化镓层的接触面积,从而进一步降低导通电阻;且凹槽型的热氧化区更有利于改善边缘电场,进一步提高击穿特性。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的肖特基二极管的剖面结构示意图;
图2是本发明实施例提供的每个第二热氧化区均设有凹槽结构的肖特基二极管剖面结构示意图;
图3是本发明实施例提供的存在第一热氧化区不设立凹槽结构的肖特基二极管的剖面结构示意图;
图4是本发明实施例提供的包括第三热氧化区的肖特基二极管的剖面结构示意图;
图5是本发明实施例提供的第三热氧化区设有凹槽结构的肖特基二极管的剖面结构示意图;
图6是本发明实施例提供的肖特基二极管的制备方法流程示意图;
图7是本发明实施例提供的在衬底上外延n型氧化镓层后的剖面结构示意图;
图8是本发明实施例提供的在n型氧化镓层上制备第一掩膜层后的剖面结构示意图;
图9是本发明实施例提供的对器件正面进行刻蚀,形成凹槽结构后的剖面结构示意图;
图10是本发明实施例提供的形成第二掩膜层后的剖面结构示意图;
图11是本发明实施例提供的对器件正面进行高温退火处理后的剖面结构示意图;
图12是本发明实施例提供的去除第二掩膜层后的剖面结构示意图;
图13是本发明实施例提供的制备正面的阳极金属层后和背面阴极金属后的剖面结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,以下对照附图并结合实施例,对本发明做进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
图1是本发明实施例的提供的肖特基二极管的剖面结构示意图,参示图1,该肖特基二极管可以包括:
衬底101;
n型氧化镓层102,形成在所述衬底101上,其中,所述n型氧化镓层102中包括:至少一个第一热氧化区1051和两个第二热氧化区1052;
阳极金属层106,形成在所述n型氧化镓层102上,其中,所述阳极金属层106在所述n型氧化镓层102上的投影对应的区域为第一区域,所述阳极金属层106在所述n型氧化镓层102上的投影对应的区域以外的区域为第二区域,所述第一热氧化区1051位于第一区域,且与所述阳极金属层106接触;每个第二热氧化区1052的第一部分位于第一区域,每个第二热氧化区1052的第二部分位于第二区域,且每个第二热氧化区1052的第一部分与所述阳极金属层106接触;
阴极金属层107,形成在衬底101的背面;
其中,至少一个第一热氧化区1051设有凹槽结构。
本发明实施例中,n型氧化镓层102形成在衬底101上,且所述n型氧化镓层102中包括两个第一热氧化区1051和两个第二热氧化区1052,且热氧化区均位于n型氧化镓层102的上表面;阳极金属层106形成在所述n型氧化镓层102上,且阳极金属层106的边缘分别位于两个第二热氧化区1052内,且阳极金属层下方包括了两个第一热氧化区1051,从而降低了阳极的反向漏电,提高了击穿特性和导通特性。通过在两个第一热氧化区1051中设置凹槽结构,增加了阳极金属106与n型氧化镓层102的接触面积,从而进一步降低导通电阻;且凹槽型的热氧化区更有利于改善边缘电场,进一步提高击穿特性。
一些实施例中,每个第二热氧化区均设有凹槽结构,且所述阳极金属的边缘位于所述第二热氧化区内的凹槽结构的槽底。
本发明实施例中,参示图2,每个第二热氧化区2052均设有凹槽结构,且阳极金属106的边缘位于第二热氧化区2052的凹槽结构的槽底。通过上述设置,增加阳极金属106与n型氧化镓层102的接触面积,降低导通电阻,并且设有凹槽结构的热氧化区更有利于降低边缘电场,降低阳极反向漏电,提高击穿特性。
一些实施例中,一些第一热氧化区也可以不设立凹槽结构。如图3示出的,一个第一热氧化区3051没有设立凹槽结构,而另外一个第一热氧化区1051设立了凹槽结构。其余情况虽并未示出,然而在第一热氧化区中,凹槽结构的数量大于或等于一,且小于或等于所述第一热氧化区的数量时,均在本发明的保护范围之内。
一些实施例中,所述n型氧化镓层中还包括:第三热氧化区,位于所述第二区域,且所述第三热氧化区的上表面为所述n型氧化镓层的上表面。
本发明实施例中,参示图4,所述n型氧化镓层102中还包括第三热氧化区1053,图4示出的是包括两个第三热氧化区的剖面结构示意图,实际情况中,第三热氧化区的数量可以是一个也可以是多个,可以位于同一侧也可以位于不同侧,可以根据实际情况进行设置。在第二区域设置第三热氧化区可以在n型氧化镓层102引入更多浓度变化,从而进一步提高击穿特性。
一些实施例中,至少一个第三热氧化区设有凹槽结构。
本发明实施例中,参示图5,两个第三热氧化区5053均设置有凹槽结构。实际情况中,第三热氧化区也可以不设立凹槽结构,虽并未示出,然而在第三热氧化区中,凹槽结构的数量大于或等于零且小于或等于所述第一热氧化区的数量均在本发明的保护范围之内。在第二区域设置第三热氧化区可以在n型氧化镓层102引入更多浓度变化,同时设有凹槽结构的热氧化区更有利于降低边缘电场,降低阳极反向漏电,提高击穿特性。
一些实施例中,所述衬底为n型氧化镓衬底,且掺杂浓度大于所述n型氧化镓层的掺杂浓度;所述n型氧化镓层为非均匀掺杂,所述n型氧化镓层为从上至下浓度增加的多层结构。上述设置更有利提高器件的耐高压水平。
图6是本发明实施例提供的肖特基二极管的制备方法流程示意图,参示图6,该肖特基二极管的制备方法可以包括:
步骤S601,在衬底上外延n型氧化镓层。
本发明实施例中,参示图7,衬底701可以为n型重掺杂的氧化镓衬底。n型氧化镓层702可以通过掺杂Si或Sn实现,所述n型氧化镓层702的厚度根据实际需求进行设定。
步骤S602,在所述n型氧化镓层上制备第一掩膜层;其中,所述第一掩膜层的窗口为待制备的凹槽结构所对应的区域。
本发明实施例中,参示图8,为了在后续步骤中在特定的区域形成凹槽结构,可以先在待制备的凹槽结构以外所对应的区域制备第一掩膜层704,即使第一掩膜层704的窗口为待制备的凹槽结构所对应的区域。
步骤S603,对器件正面进行刻蚀,形成凹槽结构。
本发明实施例中,参示图9,对器件正面进行光刻和刻蚀,在第一掩膜层704的窗口形成凹槽结构705。
步骤S604,将第一掩膜层中,将待制备的第一热氧化区对应的掩膜和第二热氧化区对应的掩膜去除,形成第二掩膜层。
本发明实施例中,参示图10,将待制备的第一热氧化区对应的掩膜和第二热氧化区对应的掩膜去除,形成第二掩膜层706。图10中的虚线部分为待制备的第一热氧化区和待制备的第二热氧化区的示意部分。需要说明的是,制备的第一掩膜层的窗口和第二掩膜层706的窗口有可能部分是重合的,也可能是完全重合的。其中,重合部分的窗口对应的区域为在制备完成后,形成有具有凹槽结构的热氧化区。而新去除的部分对应的区域为在制备完成后,形成有不具有凹槽结构的热氧化区。图8、图9和图10中的第一掩膜层和第二掩膜层仅仅是为了方便理解,示出了其中的一种情况,并不构成限定。
步骤S605,对器件正面进行高温退火处理,形成所述第一热氧化区和第二热氧化区,其中,所述第一热氧化区的数量为至少一个,所述第二热氧化区的数量为两个。
本发明实施例中,参示图11,对器件正面进行高温退火处理,由于第二掩膜层706的遮挡,存在第二掩膜层706的区域对应的n型氧化镓层中不会形成热氧化处理区,而在第一掩膜层的对应区域以外的n型氧化镓层中形成热氧化处理区,包括至少第一热氧化区和两个第二热氧化区,如图11所示的两个第一热氧化区7071和两个第二热氧化区7072。
步骤S606,去除所述第二掩膜层。
本发明实施例中,参示图12,去除第二掩膜层形成如图12所示的器件结构。第一热氧化区7071和第二热氧化区7072的分类根据其和待制备的金属阳极的相对位置进行分类,所述第一热氧化区7071位于待制备的阳极金属层的正下方对应的区域内,且数量至少为一个,所述第二热氧化区7072部分位于待制备的阳极金属层的正下方对应的区域内,且数量固定为两个。与此相应的,当要制备不同数量的所述第一热氧化区7071时,所述第二掩膜层的窗口也对应改变。
步骤S607,制备正面的阳极金属层和背面的阴极金属层;其中,所述阳极金属层在所述n型氧化镓层上的投影对应的区域为第一区域,所述阳极金属层在所述n型氧化镓层上的投影对应的区域以外的区域为第二区域,所述第一热氧化区位于第一区域;每个第二热氧化区的第一部分位于第一区域,每个第二热氧化区的第二部分位于第二区域;其中,至少一个待制备的凹槽结构位于一个待制备的第一热氧化区。
本发明实施例中,参示图13,去除第一掩膜层后在器件正面制备阳极金属层708,使阳极金属层708的左右边缘分别位于两个第二热氧化区7072所对应的区域内,即所述阳极金属层708在所述n型氧化镓层上的投影对应的区域为第一区域,所述阳极金属层708在所述n型氧化镓层702上的投影对应的区域以外的区域为第二区域,在制备所述阳极金属层708时,使所述第一热氧化区7071位于第一区域,每个第二热氧化区7072的第一部分位于第一区域,每个第二热氧化区7072的第二部分位于第二区域。经过高温退火处理的热氧化处理区相比较未进行高温退火处理对应区域的n型氧化镓层存在离子浓度差异,在特定的位置形成热氧化处理区,并且控制阳极金属层708和所述热氧化处理区的相对位置,可以使阳极金属层708下方及边缘区电场降低,降低阳极反向漏电,改善击穿和导通特性,其中在第一热氧化区7071中设置凹槽结构,可以增加阳极金属层708与外延层接触面积,降低导通电阻,同时更有利于降低表明电场,降低阳极反向漏电,提高击穿特性。制备背面的阴极金属层709后,最终形成的器件如图13所示。图13仅仅是为了方便说明,是示意性的,不构成限定,实际上第一热氧化区7071中不必全部设有凹槽,至少一个第一热氧化区7071中包含凹槽结构即可。实际操作中,制备阴极金属层709可以在上述步骤中的任意一步。
本发明实施例在制备肖特基二极管时,在n型氧化镓层上制备第一掩膜层,对器件进行刻蚀,用于在n型氧化镓层中的特定位置形成凹槽结构;去除部分掩膜形成第二掩膜层后,进行高温退火处理,用于形成至少一个第一热氧化区和两个第二热氧化区。去除第二掩膜层后在器件正面制备阳极金属层,在器件背面制备阴极金属;其中,使阳极金属层的左右边缘分别位于所述第二热氧化区所对应的区域内,所述第一热氧化区位于所述阳极金属层的下方,且至少一个待制备的凹槽结构位于一个待制备的第一热氧化区,从而降低阳极金属下方及边缘区电场,从而降低阳极反向漏电,提高击穿特性和导通特性。
一些实施例中,当至少一个待制备的凹槽结构位于待制备的第二热氧化区时,每个第二热氧化区均设有一个凹槽结构,且所述阳极金属的边缘位于所述第二热氧化区内的凹槽结构的槽底。
本发明实施例中,在进行步骤S602,形成第一掩膜层时,第一掩膜层的窗口对应的区域还包括两个待制备的第二热氧化区,后续步骤与上文所述类似,在此不再赘述,最终可以形成如图2所示的第二热氧化区均设有凹槽结构,且阳极金属的边缘位于所述第二热氧化区内的凹槽结构的槽底的器件结构。在第二热氧化区设置凹槽结构,可以增加阳极金属与n型氧化镓层的接触面积,降低导通电阻,并且设有凹槽结构的热氧化区更有利于降低边缘电场,降低阳极反向漏电,提高击穿特性。
一些实施例中,在形成第二掩膜层时,还包括:将待制备的第三热氧化区对应的掩膜去除;其中,第三热氧化区位于所述第二区域。
本发明实施例中,在进行步骤S604时,将待制备的位于第二区域的第三热氧化区对应的掩膜去除,形成第二掩膜层,后续步骤与上文所述类似,在此不再赘述,最终可以形成如图4所示的器件结构。
一些实施例中,至少一个待制备的凹槽结构位于待制备的第三热氧化区。
在本发明实施例中,在进行步骤S602,形成第一掩膜层时,第一掩膜层的窗口对应的区域还包括至少一个第三热氧化区,后续步骤与上文所述类似,在此不再赘述,最终可以形成如图5所示的器件结构。
一些实施例中,在对器件正面进行高温退火处理后,还包括:对所述第一热氧化区、第二热氧化区和第三热氧化区中的至少一个进行高温退火再处理。
本发明实施例中,高温退火再处理是为了形成多个浓度不同和/或多个深度不同的所述第一热氧化区、所述第二热氧化区和所述第三热氧化区热氧化处理区,以提高器件的击穿特性和导通特性。在所述对器件正面进行高温退火处理,形成热氧化处理区之后,还可以再进行多次高温退火再处理,其中,在每次进行高温再处理时,可以改变设备的处理功率和处理时间,进行多种功率和多种时间的高温退火处理。经过多次高温再处理可以形成更多个浓度和/或深度不同的热氧化处理区,从而进一步提高器件的击穿特性和导通特性。
以上所述实施例仅用以说明本申请的技术方案,而非对其限制;尽管参照前述实施例对本申请进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围,均应包含在本申请的保护范围之内。

Claims (10)

1.一种肖特基二极管,其特征在于,包括:
衬底;
n型氧化镓层,形成在所述衬底上,其中,所述n型氧化镓层中包括:至少一个第一热氧化区和两个第二热氧化区;
阳极金属层,形成在所述n型氧化镓层上,其中,所述阳极金属层在所述n型氧化镓层上的投影对应的区域为第一区域,所述阳极金属层在所述n型氧化镓层上的投影对应的区域以外的区域为第二区域,所述第一热氧化区位于第一区域,且与所述阳极金属层接触;每个第二热氧化区的第一部分位于第一区域,每个第二热氧化区的第二部分位于第二区域,且每个第二热氧化区的第一部分与所述阳极金属层接触;
阴极金属层,形成在衬底的背面;
其中,至少一个第一热氧化区设有凹槽结构。
2.如权利要求1所述的肖特基二极管,其特征在于,每个第二热氧化区均设有凹槽结构,且所述阳极金属的边缘位于所述第二热氧化区内的凹槽结构的槽底。
3.如权利要求1所述的肖特基二极管,其特征在于,所述n型氧化镓层中还包括:第三热氧化区,位于所述第二区域,且所述第三热氧化区的上表面为所述n型氧化镓层的上表面。
4.如权利要求3所述的肖特基二极管,其特征在于,至少一个第三热氧化区设有凹槽结构。
5.如权利要求1所述的肖特基二极管,其特征在于,所述衬底为n型氧化镓衬底,且掺杂浓度大于所述n型氧化镓层的掺杂浓度;
所述n型氧化镓层为非均匀掺杂,所述n型氧化镓层为从上至下浓度增加的多层结构。
6.一种肖特基二极管的制备方法,其特征在于,包括:
在衬底上外延n型氧化镓层;
在所述n型氧化镓层上制备第一掩膜层;其中,所述第一掩膜层的窗口为待制备的凹槽结构所对应的区域;
对器件正面进行刻蚀,形成凹槽结构;
将第一掩膜层中,待制备的第一热氧化区对应的掩膜和第二热氧化区对应的掩膜去除,形成第二掩膜层;
对器件正面进行高温退火处理,形成所述第一热氧化区和第二热氧化区,其中,所述第一热氧化区的数量为至少一个,所述第二热氧化区的数量为两个;
去除所述第二掩膜层;
制备正面的阳极金属层和背面的阴极金属层;
其中,所述阳极金属层在所述n型氧化镓层上的投影对应的区域为第一区域,所述阳极金属层在所述n型氧化镓层上的投影对应的区域以外的区域为第二区域,所述第一热氧化区位于第一区域;每个第二热氧化区的第一部分位于第一区域,每个第二热氧化区的第二部分位于第二区域;
其中,至少一个待制备的凹槽结构位于一个待制备的第一热氧化区。
7.如权利要求6所述的肖特基二极管的制备方法,其特征在于,当至少一个待制备的凹槽结构位于待制备的第二热氧化区时,每个第二热氧化区均设有一个凹槽结构,且所述阳极金属的边缘位于所述第二热氧化区内的凹槽结构的槽底。
8.如权利要求6所述的肖特基二极管的制备方法,其特征在于,在形成第二掩膜层时,还包括:
将待制备的第三热氧化区对应的掩膜去除;其中,第三热氧化区位于所述第二区域。
9.如权利要8所述的肖特基二极管的制备方法,其特征在于,至少一个待制备的凹槽结构位于待制备的第三热氧化区。
10.如权利要求8所述的肖特基二极管的制备方法,其特征在于,在对器件正面进行高温退火处理后,还包括:
对所述第一热氧化区、第二热氧化区和第三热氧化区中的至少一个进行高温退火再处理。
CN201911231383.2A 2019-12-05 2019-12-05 肖特基二极管及其制备方法 Active CN111146294B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911231383.2A CN111146294B (zh) 2019-12-05 2019-12-05 肖特基二极管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911231383.2A CN111146294B (zh) 2019-12-05 2019-12-05 肖特基二极管及其制备方法

Publications (2)

Publication Number Publication Date
CN111146294A true CN111146294A (zh) 2020-05-12
CN111146294B CN111146294B (zh) 2023-11-07

Family

ID=70517569

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911231383.2A Active CN111146294B (zh) 2019-12-05 2019-12-05 肖特基二极管及其制备方法

Country Status (1)

Country Link
CN (1) CN111146294B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113066871A (zh) * 2021-03-25 2021-07-02 电子科技大学 具有变k介质槽复合终端的氧化镓结势垒肖特基二极管
CN113964183A (zh) * 2021-09-13 2022-01-21 西安电子科技大学 一种氟等离子体注入终端氧化镓功率二极管及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989001235A1 (en) * 1987-08-03 1989-02-09 Ford Microelectronics, Inc. High effective barrier height transistor and method of making same
US6825073B1 (en) * 2003-09-17 2004-11-30 Chip Integration Tech Co., Ltd. Schottky diode with high field breakdown and low reverse leakage current
JP2006210479A (ja) * 2005-01-26 2006-08-10 Matsushita Electric Ind Co Ltd ショットキーバリアダイオードおよびその製造方法
CN103594524A (zh) * 2013-11-25 2014-02-19 杭州士兰集成电路有限公司 肖特基二极管及其制作方法
KR20160043968A (ko) * 2013-08-19 2016-04-22 이데미쓰 고산 가부시키가이샤 산화물 반도체 기판 및 쇼트키 배리어 다이오드
US20180182620A1 (en) * 2016-12-28 2018-06-28 QROMIS, Inc. Method and system for vertical power devices
WO2018183374A1 (en) * 2017-03-29 2018-10-04 QROMIS, Inc. Vertical gallium nitride schottky diode
CN110265486A (zh) * 2019-06-20 2019-09-20 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
CN110504329A (zh) * 2019-07-24 2019-11-26 中山大学 一种低导通电阻高耐压金刚石功率二极管的制备方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989001235A1 (en) * 1987-08-03 1989-02-09 Ford Microelectronics, Inc. High effective barrier height transistor and method of making same
US6825073B1 (en) * 2003-09-17 2004-11-30 Chip Integration Tech Co., Ltd. Schottky diode with high field breakdown and low reverse leakage current
JP2006210479A (ja) * 2005-01-26 2006-08-10 Matsushita Electric Ind Co Ltd ショットキーバリアダイオードおよびその製造方法
KR20160043968A (ko) * 2013-08-19 2016-04-22 이데미쓰 고산 가부시키가이샤 산화물 반도체 기판 및 쇼트키 배리어 다이오드
CN103594524A (zh) * 2013-11-25 2014-02-19 杭州士兰集成电路有限公司 肖特基二极管及其制作方法
US20180182620A1 (en) * 2016-12-28 2018-06-28 QROMIS, Inc. Method and system for vertical power devices
WO2018183374A1 (en) * 2017-03-29 2018-10-04 QROMIS, Inc. Vertical gallium nitride schottky diode
CN110265486A (zh) * 2019-06-20 2019-09-20 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
CN110504329A (zh) * 2019-07-24 2019-11-26 中山大学 一种低导通电阻高耐压金刚石功率二极管的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113066871A (zh) * 2021-03-25 2021-07-02 电子科技大学 具有变k介质槽复合终端的氧化镓结势垒肖特基二极管
CN113964183A (zh) * 2021-09-13 2022-01-21 西安电子科技大学 一种氟等离子体注入终端氧化镓功率二极管及其制备方法

Also Published As

Publication number Publication date
CN111146294B (zh) 2023-11-07

Similar Documents

Publication Publication Date Title
US11837629B2 (en) Power semiconductor devices having gate trenches and buried edge terminations and related methods
KR101638754B1 (ko) 반도체 장치
JP6880669B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US8513763B2 (en) Silicon carbide semiconductor device
JP6844163B2 (ja) 炭化珪素半導体装置
CN111149213B (zh) 碳化硅半导体装置及其制造方法
KR101745437B1 (ko) 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스
JP2019003969A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11869940B2 (en) Feeder design with high current capability
DE102016112490B4 (de) Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
CN113035931B (zh) 沟槽式金属氧化物半导体场效应管器件及其制造方法
CN111146294B (zh) 肖特基二极管及其制备方法
CN114628499A (zh) 一种带有沟槽的碳化硅二极管及其制备方法
CN111129163A (zh) 肖特基二极管及其制备方法
CN111081758B (zh) 降低导通电阻的SiC MPS结构及制备方法
US20230307529A1 (en) Support shield structures for trenched semiconductor devices
JP4048856B2 (ja) 半導体装置の製造方法
JP6930113B2 (ja) 半導体装置および半導体装置の製造方法
KR102463180B1 (ko) 반도체 소자 및 그 제조 방법
JP6109098B2 (ja) 絶縁ゲート型半導体装置
CN116741811B (zh) 一种超结mosfet器件及其加工方法
KR20190071333A (ko) 반도체 소자 및 그 제조 방법
CN107706230B (zh) 一种功率槽栅mos型器件及制备方法
CN117378049A (zh) 半导体装置
JP2021150405A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant