CN117378049A - 半导体装置 - Google Patents

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Abstract

本发明提供半导体装置，n+型源区(4)、低浓度区(5)以及p++型接触区(6)分别选择性地设置于半导体基板(30)的正面的表面区，并与源极电极接触。n+型源区(4)和低浓度区(5)在沟槽(7)的侧壁与栅极绝缘膜(8)接触，并在深度方向(Z)上与p型基区的沟道部分邻接。p++型接触区(6)与沟槽(7)分开地配置。由成为p型基区的外延层(33)的表面区中的未形成n+型源区(4)和p++型接触区(6)而残留的部分构成n‑型或p‑型的低浓度区(5)。低浓度区(5)沿沟槽(7)的侧壁周期性地配置在p++型接触区(6)与沟槽(7)之间。通过设为这样的结构，能够在不增加工序数量的情况下增大短路耐量。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，在MOSFET(Metal Oxide Semiconductor Field Effect Transistor：具备由金属-氧化膜-半导体这三层结构构成的绝缘栅的MOS型场效应晶体管)中，为了抑制短路电流，以使饱和电流值变小的方式进行最优设计。短路电流是在负载短路时、桥臂短路时流通的漏极-源极间电流，成为超过额定电流的大电流。饱和电流值是指依赖于栅极-源极间电压而确定的漏极-源极间电流的饱和值。
通常，通过在p型基区的形成有沟道(n型的反型层)的部分配置p型杂质浓度比p型基区的p型杂质浓度低的p-型低浓度区而使沟道易于夹断，从而缩短直到漏极-源极间电流被切断为止的时间，将饱和电流值设定得较小。另外，利用在导通状态时在漏极-源极间流通的漂移电流的电流路径上与沟道邻接地形成的n型的JFET(Junction FET：结型场效应管)区的形状和/或杂质浓度梯度，将饱和电流值设定得较小。
利用JFET区的形状是指，以使JFET区的宽度(漂移电流的电流路径的一部分路径的宽度)变窄的方式适当设定确定JFET区的宽度的p+型区的配置。利用JFET区的杂质浓度梯度是指将JFET区的n型杂质浓度设定得比沟道的p型杂质浓度低。通过对JFET区进行最优设计，从而在对漏极电极施加了相对于源极电极为正的电压(正向电压)时，使JFET区易于耗尽化，因此饱和电流值变小。
关于以往的MOSFET的结构，以将碳化硅(SiC)用作半导体材料的沟槽栅结构的纵向型MOSFET为例进行说明。图6是示出以往的半导体装置的结构的立体图。在图6中放大示出图7的n+型源区104与p++型接触区106之间的边界附近。图7是示出从半导体基板的正面侧观察以往的半导体装置而得的布局的俯视图。在图7中示出n+型源区104和p++型接触区106的布局。
图6、7所示的以往的半导体装置110是在由碳化硅构成的半导体基板130的正面侧具备沟槽栅结构的纵向型MOSFET。半导体基板130包括成为n-型漂移区102和p型基区103的各外延层，并将成为p型基区103的p型外延层侧的主面设为正面。沟槽栅结构由p型基区103、n+型源区104、p++型接触区106、沟槽107、栅极绝缘膜108以及栅极电极109构成。
沟槽107被配置成沿与半导体基板130的正面平行的第一方向X(图7的纵向)延伸的条纹状。n+型源区104和p++型接触区106分别选择性地设置在半导体基板130的正面与p型基区103之间。n+型源区104与沟槽107的侧壁的栅极绝缘膜108接触。p++型接触区106在与沟槽107分开的位置与n+型源区104接触地设置。
在彼此相邻的沟槽107之间，p++型接触区106沿第一方向X分布，n+型源区104呈包围p++型接触区106的周围的梯子状的平面形状。n+型源区104和p++型接触区106被配置为沿第一方向X交替地反复邻接。n+型源区104具有与沟槽107的侧壁的栅极绝缘膜108接触并沿第一方向X以直线状延伸的部分、以及被夹在沿第一方向X彼此相邻的p++型接触区106之间的部分。
因此，沟槽栅结构成为以下结构：遍及沟槽107的侧壁的整个区域，n+型源区104、p型基区103以及n型电流扩散区123与栅极绝缘膜108接触并沿第一方向X延伸。n+型源区104和p++型接触区106分别是通过离子注入而选择性地形成于半导体基板130的正面的表面区的扩散区。p+型区121、122配置在比沟槽107的底面更靠n+型漏区(未图示)侧的深的位置。符号111是层间绝缘膜。
作为以往的沟槽栅结构的纵向型MOSFET，提出了由与源极电极接触的n+型源区、n+型源区与p型基区之间的n型源区构成源区的装置(例如，参照下述专利文献1)。在下述专利文献1中，通过以大范围进入源区中的杂质浓度相对低的n型源区的方式发生耗尽化，使漂移电流难以流通，从而减小负载短路时的饱和电流值，提高短路耐量。
另外，作为以往的沟槽栅结构的另一纵向型MOSFET，提出了在n+型源区与沟槽之间、以及p+型接触区与沟槽之间配置p型基区的一部分，并在这些区域与形成于p型基区的剩余部分的沟道之间配置n型分流电阻区的装置(例如，参照下述专利文献2)。在下述专利文献2中，在流通超过额定电流的漂移电流的异常时，通过使导通电阻比额定电流时的导通电阻高出n型分流电阻区的电阻值的量，从而提高短路耐量。
另外，作为以往的沟槽栅结构的另一纵向型MOSFET，提出了在n型源区利用磷(P)的离子注入形成在深度方向上仅与沟道对置的部分，并利用砷(As)的离子注入形成剩余的部分的装置(例如，参照下述专利文献3)。在下述专利文献3中，通过利用射程比砷的射程大且到达深的位置的磷，使n型源区在沿深度方向与沟道对置的部分相对地变深，从而缩短沟道长度，提高元件特性。
另外，作为以往的平面栅结构的纵向型MOSFET，提出了在p型基区与n-型漂移区之间，具备比p型基区更远离JFET区且杂质浓度比n-型漂移区的杂质浓度更低的n-型低浓度区的装置(例如，参照下述专利文献4)。在下述专利文献4中，通过在短路时利用n-型低浓度区使扩展到n-型漂移区的耗尽层变形，防止漂移电流的电流路径上的局部的电场集中，抑制局部的发热，从而提高短路耐量。
另外，作为以往的沟槽栅结构的另一纵向型MOSFET，提出了使n型源区在沟槽侧相对地降低杂质浓度，并在与沟槽分开的部分相对地提高杂质浓度的装置(例如，参照下述专利文献5)。在下述专利文献5中，在源区的杂质浓度相对降低了的部分将栅极绝缘膜的泄漏电流密度抑制得较低，在杂质浓度相对提高了的部分形成与源极电极的良好的接触(电接触部)。
另外，作为以往的平面栅结构的另一纵向型MOSFET，提出了如下装置：使在半导体基板的正面的表面区作为n+型源区与JFET区之间的沟道而发挥功能的部分的p型杂质浓度比p型基区的p型杂质浓度低，并且使其n型杂质相对于p型杂质的比率比p型基区的n型杂质相对于p型杂质的比率大(例如，参照下述专利文献6)。在下述专利文献6中，利用作为n+型源区与JFET区之间的沟道而发挥功能的部分调整栅极阈值电压，提高电子的迁移率。
现有技术文献
专利文献
专利文献1：日本特开2020-141130号公报
专利文献2：日本特开2020-077800号公报
专利文献3：日本专利第6880669号公报
专利文献4：日本特开2020-047782号公报
专利文献5：日本特开2012-191056号公报
专利文献6：日本特开2015-032674号公报
发明内容
技术问题
然而，在以往的半导体装置110(参照图6、7)中，在将饱和电流值设定得较小的情况下，由于是沟槽栅结构所以产生以下问题。如上所述，在通过在p型基区的形成有沟道的部分配置p-型低浓度区从而将饱和电流值设定得较小的情况下，需要追加用于在p型基区103的形成有沟道的部分103a形成p-型低浓度区(未图示)的外延生长工序、离子注入工序。因此，工序数量变多，导致成本增大。
如上所述，在利用JFET区(彼此相邻的p+型区121、122之间的部分)的形状、杂质浓度梯度将饱和电流值设定得较小的情况下，导通电阻急剧地增加，会牺牲电特性。另外，在比沟槽107的底面更靠n+型漏区(未图示)侧的深的部分，以得到预定的饱和电流值的方式以特殊的形状形成p+型区121、122，因此工序变得复杂，或者需要准备能够以高加速能量进行离子注入的高价的离子注入装置，导致成本增大。
本发明的目的在于，为了消除由上述以往技术所引起的课题，提供一种能够在不增加工序数量的情况下提高短路耐量的半导体装置。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有以下特征。在半导体基板的内部设置有第一导电型的第一半导体区。在所述半导体基板的第一主面与所述第一半导体区之间设置有第二导电型的第二半导体区。沟槽沿深度方向从所述半导体基板的第一主面起贯穿所述第二半导体区，在所述第一半导体区的内部终止。在所述沟槽的内部隔着栅极绝缘膜设置有栅极电极。在所述半导体基板的第一主面与所述第二半导体区之间选择性地设置有第一导电型的第三半导体区。所述第三半导体区与所述沟槽的侧壁的所述栅极绝缘膜接触。在所述半导体基板的第一主面与所述第二半导体区之间选择性地设置有第四半导体区。
所述第四半导体区与所述沟槽的侧壁的所述栅极绝缘膜接触。在所述半导体基板的第一主面与所述第二半导体区之间，以与所述沟槽分开的方式选择性地设置有第二导电型的第五半导体区。所述第五半导体区的杂质浓度比所述第二半导体区的杂质浓度高。第一电极与所述第三半导体区、所述第四半导体区以及所述第五半导体区接触。第二电极与所述半导体基板的第二主面接触。所述第四半导体区是第一导电型杂质浓度比所述第三半导体区的所述第一导电型杂质浓度低的第一导电型区，或者是第二导电型杂质浓度比所述第二半导体区的沿着所述沟槽的侧壁的部分的所述第二导电型杂质浓度低的第二导电型区。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第四半导体区在与所述半导体基板的第一主面平行的方向上沿着所述沟槽的侧壁周期性地配置。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第四半导体区配置在所述第五半导体区与所述沟槽之间。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第四半导体区的杂质浓度在1×1014/cm3以上且1×1018/cm3以下的范围内。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第四半导体区为所述第一导电型区，并具有第一导电型杂质浓度分布，在所述第一导电型杂质浓度分布中，在所述半导体基板的第一主面杂质浓度最高，且杂质浓度随着朝向所述半导体基板的第二主面侧而降低。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第四半导体区为所述第二导电型区，并具有第二导电型杂质浓度分布，在所述第二导电型杂质浓度分布中，在所述半导体基板的第一主面杂质浓度最低，且杂质浓度随着朝向所述半导体基板的第二主面侧而升高。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第四半导体区在与所述半导体基板的第一主面平行的方向上以1.0μm以上且4.0μm以下的范围内的长度与所述沟槽的侧壁的所述栅极绝缘膜接触。
另外，本发明的半导体装置的特征在于，在上述发明中，所述沟槽被配置成沿与所述半导体基板的第一主面平行的第一方向延伸的条纹状。所述第三半导体区和所述第四半导体区沿所述第一方向交替地反复配置。所述第三半导体区和所述第五半导体区沿所述第一方向交替地反复配置。
另外，本发明的半导体装置的特征在于，在上述发明中，所述第四半导体区的所述第一方向上的宽度为所述第五半导体区的所述第一方向上的宽度以下。
另外，本发明的半导体装置的特征在于，在上述发明中，所述半导体装置使用了由碳化硅构成的所述半导体基板。
根据上述发明，能够通过第四半导体区使沟道的夹断电压降低，因此能够缩短直到在负载短路时、桥臂短路时流通的短路电流被切断为止的时间，能够减小饱和电流值。另外，根据上述发明，通过适当地改变用于分别形成第三半导体区和第五半导体区的离子注入用掩模图案，从而能够利用以往的半导体装置(参照图6、7)的制造方法来形成第四半导体区。
技术效果
根据本发明的半导体装置，起到能够在不增加工序数量的情况下提高短路耐量这样的效果。
附图说明
图1是示出实施方式的半导体装置的结构的截面图。
图2是示出实施方式的半导体装置的结构的截面图。
图3是示出实施方式的半导体装置的结构的立体图。
图4是示出从半导体基板的正面侧观察实施方式的半导体装置而得的布局的俯视图。
图5是示出对实施例的每单位面积的导通电阻与饱和电流值之间的关系进行模拟而得的结果的特性图。
图6是示出以往的半导体装置的结构的立体图。
图7是示出从半导体基板的正面侧观察以往的半导体装置而得的布局的俯视图。
符号说明
1：n+型漏区
2：n-型漂移区
3：p型基区
3a：p型基区的沟道部分
4：n+型源区
5：n-型或p-型的低浓度区
6：p++型接触区
7：沟槽
8：栅极绝缘膜
9：栅极电极
10：半导体装置
11：层间绝缘膜
12：源极电极
13：漏极电极
21、22：p+型区
23：n型电流扩散区
30：半导体基板
31：n+型起始基板
32：n-型外延层
33：n-型、p-型或p型的外延层
w1：低浓度区的第一方向上的宽度
w2：p++型接触区的第一方向上的宽度
X：与半导体基板的正面平行的第一方向
Y：与半导体基板的正面平行且与第一方向正交的第二方向
Z：深度方向
具体实施方式
以下，参照附图，对本发明的半导体装置的优选的实施方式进行详细说明。在本说明书和附图中，前缀有n或p的层或区域分别是指电子或者空穴为多数载流子。另外，标记于n或p的+和-分别是指掺杂浓度比未标记+和-的层或区域的掺杂浓度高和低。应予说明，在以下的实施方式的说明和附图中，对相同的结构标注相同的符号，并省略重复的说明。
(实施方式)
对实施方式的半导体装置的结构进行说明。图1、2是示出实施方式的半导体装置的结构的截面图。图3是示出实施方式的半导体装置的结构的立体图。图4是示出从半导体基板的正面侧观察实施方式的半导体装置而得的布局的俯视图。在图1、2中分别示出图4的剖切线A-A’和剖切线B-B’处的截面结构。在图3中放大示出图4的n+型源区4与低浓度区5与p++型接触区6之间的边界附近。在图4中示出n+型源区4、低浓度区5(阴影部分)以及p++型接触区6的布局。
图1～图4所示的实施方式的半导体装置10是在将碳化硅(SiC)用作半导体材料的半导体基板(半导体芯片)30的正面侧具备沟槽栅结构的纵向型MOSFET。半导体基板30是在将SiC用作半导体材料的n+型起始基板31的正面上依次层叠成为n-型漂移区(第一半导体区)2和p型基区(第二半导体区)3的各外延层32、33而成的外延基板。半导体基板30将成为p型基区3的外延层33侧的主面设为正面(第一主面)，将n+型起始基板31侧的主面设为背面(第二主面)。
n+型起始基板31为n+型漏区1。n-型漂移区2与n+型起始基板31邻接。p型基区3设置在半导体基板30的正面与n-型漂移区2之间。沟槽栅结构由p型基区3、n+型源区(第三半导体区)4、低浓度区(第四半导体区)5、p++型接触区(第五半导体区)6、沟槽7、栅极绝缘膜8以及栅极电极9构成。也可以在p型基区3与n-型漂移区2之间，在比沟槽7的底面更靠n+型漏区1侧的深的位置，分别选择性地设置有n型电流扩散区23以及p+型区21、22。
n型电流扩散区23和p+型区21、22是通过离子注入而形成于n-型外延层32的内部的扩散区。n-型外延层32的除n型电流扩散区23和p+型区21、22以外的部分为n-型漂移区2。n型电流扩散区23是使载流子的扩展电阻降低的所谓的电流扩散层(CSL：Current SpreadingLayer)。n型电流扩散区23在彼此相邻的沟槽7之间，沿深度方向Z与p型基区3和n-型漂移区2接触。
n型电流扩散区23沿与半导体基板30的正面平行的方向到达沟槽7而与栅极绝缘膜8接触。n型电流扩散区23的彼此相邻的p+型区21、22之间的部分为JFET区。在不设置n型电流扩散区23的情况下，n-型漂移区2代替n型电流扩散区23从n+型漏区1侧到达p型基区3，并且沿与半导体基板30的正面平行的方向到达沟槽7而与栅极绝缘膜8接触。n-型漂移区2的彼此相邻的p+型区21、22之间的部分成为JFET区。
p+型区21、22被固定为后述的源极电极(第一电极)12的电位，并具有在MOSFET(半导体装置10)关断时使该p+型区21、22耗尽化(或者使n型电流扩散区23耗尽化，或者使这两者耗尽化)而使施加于沟槽7的底面的栅极绝缘膜8的电场缓和的功能。p+型区21、22分别沿着沟槽7而沿后述的第一方向X以直线状延伸。p+型区21与p型基区3分开地设置，并在深度方向Z上与沟槽7的底面对置。p+型区21可以在沟槽7的底面与栅极绝缘膜8接触，也可以与沟槽7的底面分开。
p+型区21可以在深度方向Z上与沟槽7的底面角部(Corner)也对置。沟槽7的底面角部是沟槽7的侧壁与底面之间的边界。p+型区22以与沟槽7和p+型区21分离的方式设置在彼此相邻的沟槽7之间。p+型区22在n+型源区4侧的面与p型基区3接触，并经由p型基区3与源极电极12电连接。p+型区22在深度方向Z上与p++型接触区6对置。p+型区22的宽度(第二方向Y上的宽度)为p++型接触区6的宽度(第二方向Y上的宽度)以上左右。
沟槽7沿深度方向Z从半导体基板30的正面起贯穿外延层33而到达n型电流扩散区23(在未设置n型电流扩散区23的情况下为n-型漂移区2)，并在n型电流扩散区23的内部或p+型区21的内部终止。沟槽7被配置成沿与半导体基板30的正面平行的第一方向X(图4的纵向)延伸的条纹状。在彼此相邻的沟槽7之间，在半导体基板30的正面与p型基区3之间分别选择性地设置有n+型源区4、低浓度区5以及p++型接触区6。
外延层33的除n+型源区4、低浓度区5以及p++型接触区6以外的部分为p型基区3。外延层33是n-型外延层，或者是p型杂质浓度比p型基区3的p型杂质浓度低的p-型外延层。p型基区3、n+型源区4以及p++型接触区6是通过离子注入而形成于外延层33的内部的扩散区。低浓度区5是外延层33的表面区(半导体基板30的正面的表面区)中的、均未形成n+型源区4和p++型接触区6而残留的部分。
具体而言，外延层33是与n-型漂移区2的杂质浓度相同程度的n型杂质浓度的n-型外延层，或者是例如1×1015/cm3以上且1×1016/cm3以下左右的p型杂质浓度的p-型外延层。在为n-型的外延层33的情况下，能够在包围有源区的周围的边缘终端区(未图示)，在外延层33的表面区通过离子注入而形成构成耐压结构的p型区。在为p-型的外延层33的情况下，能够缩短用于形成p型基区3的离子注入时间、减少用于形成p型基区3的离子注入的剂量。
应予说明，在为p-型的外延层33的情况下，将边缘终端区中的p-型的外延层33去除而使下层的n-型外延层32露出，并在n-型外延层32的露出面通过离子注入而形成构成耐压结构的p型区即可。有源区是配置有MOSFET的单位单元(元件的构成单位)并流通主电流(漂移电流)的区域。有源区配置于例如半导体基板30的大致中央。在图1、2中，仅图示MOSFET的一个单位单元，但在半导体基板30的有源区邻接地配置有相同结构的多个单位单元。
边缘终端区是有源区与芯片端部(半导体基板30的端部)之间的区域，并包围有源区的周围，缓和半导体基板30的正面侧的电场而保持耐压。耐压是指在pn结引起雪崩击穿，即使增加漏极-源极间电流，漏极-源极间电压也不会进一步增加的极限的电压。在边缘终端区配置有例如结终端(JTE：Junction Termination Extension，结终端扩展)结构、场限环(FLR：Field Limiting Ring)结构等通常的耐压结构。
p型基区3通过从外延层33的表面(半导体基板30的正面)进行铝(Al)等p型杂质的离子注入而形成。通过该离子注入，从而调整在MOSFET导通时形成于p型基区3的沿着沟槽7的部分(以下，称为沟道部分)3a的沟道(n型的反型层)的电阻值。p型基区3成为如下杂质浓度分布：在深度方向Z的中心成为杂质浓度的峰浓度(最大浓度)，且杂质浓度随着从该峰浓度的深度位置分别朝向半导体基板30的正面侧和背面侧而降低。p型基区3的沟道部分3a以与沟槽7的长度方向(第一方向X)上的长度大致相同的长度，沿着沟槽7的侧壁而沿第一方向X以直线状延伸。
也可以形成与p型基区3的杂质浓度大致相同的杂质浓度的p型的外延层33，仅在p型基区3的沟道部分3a进行用于调整沟道电阻值的离子注入。在该情况下，p型基区3成为如下杂质浓度分布：仅在沟道部分3a，在深度方向Z的中心成为杂质浓度的峰浓度，且杂质浓度随着从该峰浓度的深度位置分别朝向半导体基板30的正面侧和背面侧而降低，在不进行离子注入而保持p型的外延层33的状态而剩余的部分，成为沿深度方向Z均匀的杂质浓度分布。大致相同的杂质浓度以及大致相同的长度分别是指在包含由工艺偏差所引起的允许误差的范围内为相同的杂质浓度以及相同的长度。
n+型源区4、低浓度区5以及p++型接触区6在半导体基板30的正面露出。在半导体基板30的正面露出是指在半导体基板30的正面与后述的源极电极12接触的情况。n+型源区4和低浓度区5在沟槽7的侧壁与栅极绝缘膜8接触，并在深度方向Z上与p型基区3的沟道部分3a邻接。n+型源区4和低浓度区5被配置为沿第一方向X交替地反复邻接。p++型接触区6以与n+型源区4接触的方式设置在与沟槽7分开的位置。n+型源区4和p++型接触区6被配置为沿第一方向X交替地反复邻接。
低浓度区5可以仅配置在沟槽7与p++型接触区6之间。即，低浓度区5与p++型接触区6可以在与半导体基板30的正面平行且与第一方向X正交的第二方向Y上彼此相邻。这是因为，在低浓度区5与p++型接触区6沿第二方向Y彼此不相邻的情况下，沿第一方向X彼此相邻的低浓度区5之间的n+型源区4和沿第一方向X彼此相邻的p++型接触区6之间的n+型源区4断开而成为复杂的图案，n+型源区4的形成有可能变得困难。
即，通过以沿第二方向Y彼此相邻的方式配置低浓度区5和p++型接触区6，从而在彼此相邻的沟槽7之间，p++型接触区6沿第一方向X分布，并低浓度区5配置在沟槽7与p++型接触区6之间且沿第一方向X分布。沿第一方向X彼此相邻的低浓度区5之间的n+型源区4与沿第一方向X彼此相邻的p++型接触区6之间的n+型源区4在第二方向Y上连结，呈较大表面积的大致矩形的平面形状。低浓度区5与p++型接触区6可以接触。
低浓度区5的第一方向X上的宽度w1为p++型接触区6的第一方向X上的宽度w2以下。因此，n+型源区4呈在第一方向X上与低浓度区5和p++型接触区6接触，并且在第二方向Y上与沟槽7的侧壁的栅极绝缘膜8接触的大致矩形状的平面形状。或者，n+型源区4呈具有直线部分以及被夹在沿第一方向X彼此相邻的p++型接触区6之间的部分的大致H字状的平面形状，该直线部分与沟槽7的侧壁的栅极绝缘膜8接触并沿第一方向X延伸，且该直线部分的第一方向X上的端部在沟槽7与p++型接触区6之间终止。
具体而言，低浓度区5的第一方向X上的宽度w1优选为例如1.0μm以上且4.0μm以下左右的范围内。低浓度区5的第一方向X上的宽度w1相当于低浓度区5在第一方向X上与沟槽7的侧壁的栅极绝缘膜8接触的长度。因此，在低浓度区5的第一方向X上的宽度w1小于上述下限值的情况下，有可能得不到设置低浓度区5所带来的效果，因此不优选。在低浓度区5的第一方向X上的宽度w1超过上述上限值的情况下，在MOSFET导通时漂移电流的电流路径成为高电阻，导通电阻变高，因此不优选。
在低浓度区5，通过用于形成p型基区3(或者用于调整沟道电阻值)的p型杂质的离子注入而导入p型杂质。从外延层33的表面(半导体基板30的正面)，以杂质浓度在p型基区3的沟道部分3a的深度方向Z的中心的深度位置(射程)成为最大(峰浓度)的条件进行该离子注入。因此，低浓度区5具有如下杂质浓度分布：杂质浓度在预定的深度位置成为最大(峰浓度)，且杂质浓度随着从成为该峰浓度的深度位置沿深度方向Z远离而降低。
具体而言，在外延层33为n-型的情况下，低浓度区5是n型杂质浓度比n+型源区4的n型杂质浓度低的n-型区(第一导电型区)。n-型的低浓度区5具有在半导体基板30的正面附近杂质浓度最高且杂质浓度随着朝向半导体基板30的背面侧(n+型漏区1侧)而降低的n型杂质浓度分布(第一导电型杂质浓度分布)。n-型的低浓度区5的n型杂质浓度通过在形成p型基区3时向低浓度区5导入p型杂质从而比n-型的外延层33的外延生长时的n型杂质浓度稍低。n-型的低浓度区5的n型杂质浓度被设定在例如1×1014/cm3以上且1×1018/cm3以下左右的范围内。
在外延层33为p-型或p型的情况下，低浓度区5是p型杂质浓度比p型基区3的沟道部分3a的p型杂质浓度低的p-型区(第二导电型区)。p-型的低浓度区5具有在半导体基板30的正面附近杂质浓度最低且杂质浓度随着朝向半导体基板30的背面侧而升高的p型杂质浓度分布(第二导电型杂质浓度分布)。p-型的低浓度区5的p型杂质浓度通过在形成p型基区3时向低浓度区5导入p型杂质从而比p-型的外延层33的外延生长时的p型杂质浓度稍高。p-型的低浓度区5的p型杂质浓度被设定在例如1×1014/cm3以上且1×1018/cm3以下左右的范围内。
通过相对地提高n-型的低浓度区5的表面区(半导体基板30的正面侧的部分)的n型杂质浓度，从而在MOSFET导通时使低浓度区5的表面区成为低电阻。另外，通过相对地降低p-型的低浓度区5的表面区的p型杂质浓度，从而在MOSFET导通时使低浓度区5的表面区反转为n型而成为低电阻。由此，即使设置n-型和p-型中的任一种低浓度区5，在MOSFET导通时漂移电流从n+型源区4向低浓度区5的低电阻的表面区流入，由于漂移电流从半导体基板30的正面向源极电极12流入的面积变大，因此能够降低导通电阻。
在沟槽7的内部，沿着沟槽7的内壁设置有栅极绝缘膜8，在栅极绝缘膜8上设置有栅极电极9。栅极绝缘膜8在沟槽7的内壁与n+型源区4、低浓度区5、p型基区3以及n型电流扩散区23(在未设置n型电流扩散区23的情况下为n-型漂移区2)接触。沟槽栅结构成为如下结构：在沟槽7的侧壁，n+型源区4、p型基区3以及n型电流扩散区23接触于栅极绝缘膜8的部分与低浓度区5、p型基区3以及n型电流扩散区23接触于栅极绝缘膜8的部分沿第一方向X交替地反复且周期性地邻接配置。
层间绝缘膜11设置于半导体基板30的整个正面，并覆盖栅极电极9。在层间绝缘膜11的接触孔露出有n+型源区4、低浓度区5以及p++型接触区6。源极电极12在层间绝缘膜11的接触孔与n+型源区4、低浓度区5以及p++型接触区6接触，并与n+型源区4和p++型接触区6欧姆接触。在半导体基板30的整个背面(n+型起始基板31的背面)设置有漏极(第二电极)电极13。漏极电极13与n+型漏区1(n+型起始基板31)接触，并与n+型漏区1电连接。
对实施方式的半导体装置10的动作进行说明。如果在对漏极电极13施加了相对于源极电极12为正的电压(正向电压)的状态下，向栅极电极9施加栅极阈值电压以上的栅极-源极间电压，则在p型基区3的沿着沟槽7的侧壁的部分(沟道部分3a)形成有沟道(n型的反型层)。由此，漂移电流从漏极电极13通过n+型漏区1、n-型漂移区2、n型电流扩散区23、沟道以及n+型源区4朝向源极电极12流通，MOSFET(半导体装置10)成为导通状态。
在MOSFET导通时，虽然在n+型源区4和低浓度区5这两者的正下方(n+型漏区1侧)形成有沟道，但漂移电流仅从沟道流入n+型源区4，不从沟道流入低浓度区5。因此，在低浓度区5的正下方流入到沟道的漂移电流沿着沟道与低浓度区5之间的界面在与半导体基板30的正面平行的方向上朝向n+型源区4流通。因此，与漂移电流在沟道内从低浓度区5的正下方朝向n+型源区4流通的距离相对应地，漂移电流的电流路径变长而成为高电阻。
通过利用低浓度区5使漂移电流的电流路径成为高电阻，从而与未设置低浓度区5的以往结构(参照图6、7)相比，使沟道以低的漏极-源极间电压夹断。即，能够利用低浓度区5降低沟道的夹断电压。由此，能够缩短直到在负载短路时、桥臂短路时流通的漏极-源极间电流(短路电流)被切断为止的时间，能够减小饱和电流值，因此能够提高短路耐量。饱和电流值是指依赖于栅极-源极间电压而确定的漏极-源极间电流的饱和值。
通过设置低浓度区5，从而与未设置低浓度区5的以往结构相比，与源极电极12的欧姆接触面积减小了与源极电极12与低浓度区5的接触面积相对应的量，虽然每单位面积的导通电阻变高，但是减小饱和电流值的效果变大。由此，能够改善导通电阻的降低与饱和电流值的降低之间的权衡关系(参照后述的图5)。另外，通过将低浓度区5的杂质浓度较低地设定在上述范围内，从而不会产生由于设置低浓度区5而产生的导通电阻的增加所引起的对MOSFET的电特性的不良影响。
另外，通过在设为n-型的低浓度区5相对地提高表面区(半导体基板30的正面侧的部分)的n型杂质浓度，或者在设为p-型的低浓度区5相对地降低表面区的p型杂质浓度，从而在MOSFET导通时使低浓度区5在表面区成为相对低的电阻。由此，漂移电流从n+型源区4向低浓度区5的电阻相对低的表面区流入，从半导体基板30向源极电极12流入的漂移电流的电流路径的面积在半导体基板30与源极电极12的接合面变大，因此能够降低导通电阻。
另一方面，在对源极-漏极间施加了正向电压的状态下，在对栅极电极9施加了小于栅极阈值电压的栅极-源极间电压时，由于p+型区21、22以及p型基区3与n型电流扩散区23以及n-型漂移区2的pn结(主结)被反向偏置，所以不流通漂移电流，MOSFET保持关断状态。另外，通过使耗尽层从该pn结起扩展到p+型区21、22或n型电流扩散区23、或者这两者，从而使施加于沟槽7的底面的栅极绝缘膜8的电场缓和。
接下来，对实施方式的半导体装置10的制造方法进行说明。首先，准备将碳化硅用作半导体材料的n+型起始基板(n+型起始晶片)31。接下来，在n+型起始基板31的正面外延生长(堆积)出成为n-型漂移区2的n-型外延层32。接下来，通过光刻和p型杂质的离子注入，在n-型外延层32的表面区，以沿第二方向Y彼此分离且交替反复配置的方式，分别选择性地形成p+型区21以及p+型区22的下部(n+型漏区1侧的部分)。
通过光刻和n型杂质的离子注入，在n-型外延层32的表面区，在彼此相邻的p+型区21与p+型区22之间形成n型电流扩散区23的下部。p+型区21、p+型区22的下部以及n型电流扩散区23的下部的形成顺序能够适当地改变。n-型外延层32的比p+型区21、22以及n型电流扩散区23更靠n+型起始基板31侧的部分成为n-型漂移区2。接下来，进一步进行外延生长而将n-型外延层32增厚至预定厚度。
接下来，通过光刻和p型杂质的离子注入，在n-型外延层32的增加了厚度的部分，以在深度方向Z上与p+型区22的下部对置地连结的方式，选择性地形成p+型区22的上部(n+型源区4侧的部分)。通过光刻和n型杂质的离子注入，在n-型外延层32的增加了厚度的部分，以在深度方向Z上与n型电流扩散区23的下部对置地连结的方式形成n型电流扩散区23的上部。p+型区22的上部和n型电流扩散区23的上部的形成顺序能够适当地改变。
接下来，在n-型外延层32上外延生长(堆积)出成为p型基区3的n-型或p-型的外延层33。通过到此为止的工序，制作(制造)出在n+型起始基板31的正面上依次层叠有外延层32、33而得的半导体基板(半导体晶片)30。接下来，在外延层33，以作为p型基区3而残留的部分的深度方向Z的中心的深度位置成为杂质浓度的峰浓度的方式以离子方式注入铝等p型杂质，从而形成p型基区3，并且调整沟道部分3a的沟道电阻值。
接下来，在外延层33的表面区，通过光刻和n型杂质的离子注入而选择性地形成n+型源区4，并通过光刻和p型杂质的离子注入而选择性地形成p++型接触区6。使外延层33的表面区的设为低浓度区5的部分不形成n+型源区4和p++型接触区6而以外延层33的导电型(n-型或p-型)的状态残留。外延层33的比n+型源区4、低浓度区5以及p++型接触区6更靠n-型外延层32侧的部分成为p型基区3。
通过光刻和p型杂质的离子注入，在边缘终端区中n-型的外延层33的表面区、或者在边缘终端区中去除p-型的外延层33而露出的n-型外延层32的表面区，选择性地形成构成耐压结构的p型区。n+型源区4、p++型接触区6以及构成耐压结构的p型区的形成顺序能够适当地改变。接下来，进行用于使离子注入的所有杂质活化的热处理。用于该杂质活化的热处理也可以针对每次离子注入而进行。
接下来，通过光刻和蚀刻，形成沿深度方向Z从半导体基板30的正面(外延层33的表面)起贯穿n+型源区4、低浓度区5以及p型基区3而到达n型电流扩散区23，并在n型电流扩散区23的内部终止的沟槽7。接下来，利用通常的方法，形成栅极绝缘膜8、栅极电极9、层间绝缘膜11、源极电极12以及漏极电极13。此后，通过对半导体晶片(半导体基板30)进行切割(切断)而单片化为各个芯片状，从而完成图1～4所示的MOSFET(半导体装置10)。
如上所述，根据实施方式，在半导体基板的正面的表面区，设置杂质浓度比n+型源区的杂质浓度低的n-型的低浓度区，或者设置p型杂质浓度比p型基区的沟道部分的p型杂质浓度低的p-型的低浓度区来代替n+型源区的一部分区域。利用该低浓度区，能够降低沟道的夹断电压。由此，能够缩短直到在负载短路时、桥臂短路时流通的漏极-源极间电流(短路电流)被切断为止的时间，能够减小饱和电流值，因此能够提高短路耐量。
另外，根据实施方式，通过使n-型或p-型的外延层的表面区的设为低浓度区的部分不形成n+型源区和p++型接触区而以该外延层的导电型(n-型或p-型)的状态残留，从而能够形成n-型或p-型的低浓度区。因此，通过适当改变用于分别形成n+型源区和p++型接触区的离子注入用掩模图案，从而能够利用以往的半导体装置(参照图6、7)的制造方法形成低浓度区。因此，能够在不增加工序数量的情况下提高短路耐量。
另外，根据实施方式，通过在半导体基板的正面的表面区设置低浓度区来代替n+型源区的一部分区域，从而使与源极电极的欧姆接触面积减小了与源极电极和低浓度区的接触面积相对应的量，虽然每单位面积的导通电阻变高，但是减小饱和电流值的效果变大。由此，能够改善导通电阻的降低与饱和电流值的降低之间的权衡关系。另外，通过将低浓度区的杂质浓度较低地设定在上述范围内，从而不会产生由于设置低浓度区而产生的导通电阻的增加所引起的对MOSFET的电特性的不良影响。
另外，根据实施方式，在设为n-型的低浓度区，相对地提高表面区(半导体基板的正面侧的部分)的n型杂质浓度，或者在设为p-型的低浓度区，相对地降低表面区的p型杂质浓度。由此，在MOSFET导通时，低浓度区在表面区成为相对低的电阻，漂移电流从n+型源区向低浓度区的电阻相对低的表面区流入。由此，从半导体基板向源极电极流入的漂移电流的电流路径的面积在半导体基板与源极电极的接合面变大，因此能够降低导通电阻。
另外，根据实施方式，能够通过适当改变用于分别形成n+型源区和p++型接触区的离子注入用掩模图案来形成低浓度区，从而能够通过设计二维(第一方向和第二方向)的条件来形成低浓度区。由此，不需要将p型基区的沟道部分的厚度、成为p型基区的外延层的厚度、沟道部分的离子注入条件等三维(第一方向、第二方向以及深度方向)的多个条件组合来研究设计条件。因此，能够以低成本制造短路耐量高的半导体装置。
(实施例)
对上述实施方式的半导体装置10(参照图1～4：以下，设为实施例)的导通电阻与饱和电流值之间的关系进行了验证。图5是示出对实施例的每单位面积的导通电阻与饱和电流值之间的关系进行模拟而得的结果的特性图。
图5的横轴是每单位面积的导通电阻[mΩ·cm2]，纵轴是饱和电流Isat的饱和值(饱和电流值)[A]。
分别针对实施例与以往例(图6、7所示的以往的半导体装置110)，将模拟针对每单位面积的导通电阻的饱和电流值而得的结果示于图5。以往例与实施例的不同之处在于，不设置低浓度区5。实施例和以往例均通过改变p型基区3、103的沟道部分3a、103a的杂质浓度来改变沟道电阻值，从而改变每单位面积的导通电阻。
根据图5所示的结果，确认到与每单位面积的导通电阻相同的以往例相比，在实施例中能够减小饱和电流值。即，与以往例相比，实施例能够改善导通电阻的降低与饱和电流值的降低之间的权衡关系。应予说明，在实施例和以往例中，在省略图示的导通电阻范围内，均存在随着导通电阻的增加而饱和电流值以预定的比率变小的比例关系。
以上，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内能够进行各种改变。例如，在将硅(Si)用作半导体材料的半导体装置中也能够应用本发明。另外，本发明将第一导电型设为n型，将第二导电型设为p型进行了说明，但将第一导电型设为p型，将第二导电型设为n型，使导电型反转也同样成立。
工业上的可利用性
如上所述，本发明的半导体装置对于在电力转换装置、各种工业用机械等的电源装置等中使用的功率半导体装置是有用的，特别适用于将碳化硅用作半导体材料的MOSFET。

Claims (10)

1.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体区，其设置于半导体基板的内部；
第二导电型的第二半导体区，其设置在所述半导体基板的第一主面与所述第一半导体区之间；
沟槽，其沿深度方向从所述半导体基板的第一主面起贯穿所述第二半导体区，在所述第一半导体区的内部终止；
栅极电极，其隔着栅极绝缘膜设置于所述沟槽的内部；
第一导电型的第三半导体区，其选择性地设置在所述半导体基板的第一主面与所述第二半导体区之间，并与所述沟槽的侧壁的所述栅极绝缘膜接触；
第四半导体区，其选择性地设置在所述半导体基板的第一主面与所述第二半导体区之间，并与所述沟槽的侧壁的所述栅极绝缘膜接触；
第二导电型的第五半导体区，其以与所述沟槽分开的方式选择性地设置在所述半导体基板的第一主面与所述第二半导体区之间，且所述第五半导体区的杂质浓度比所述第二半导体区的杂质浓度高；
第一电极，其与所述第三半导体区、所述第四半导体区以及所述第五半导体区接触；以及
第二电极，其与所述半导体基板的第二主面接触，
所述第四半导体区是第一导电型杂质浓度比所述第三半导体区的所述第一导电型杂质浓度低的第一导电型区，或者是第二导电型杂质浓度比所述第二半导体区的沿着所述沟槽的侧壁的部分的所述第二导电型杂质浓度低的第二导电型区。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第四半导体区在与所述半导体基板的第一主面平行的方向上沿着所述沟槽的侧壁周期性地配置。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第四半导体区配置在所述第五半导体区与所述沟槽之间。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第四半导体区的杂质浓度在1×1014/cm3以上且1×1018/cm3以下的范围内。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第四半导体区为所述第一导电型区，并具有第一导电型杂质浓度分布，在所述第一导电型杂质浓度分布中，在所述半导体基板的第一主面杂质浓度最高，且杂质浓度随着朝向所述半导体基板的第二主面侧而降低。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第四半导体区为所述第二导电型区，并具有第二导电型杂质浓度分布，在所述第二导电型杂质浓度分布中，在所述半导体基板的第一主面杂质浓度最低，且杂质浓度随着朝向所述半导体基板的第二主面侧而升高。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第四半导体区在与所述半导体基板的第一主面平行的方向上以1.0μm以上且4.0μm以下的范围内的长度与所述沟槽的侧壁的所述栅极绝缘膜接触。
8.根据权利要求1所述的半导体装置，其特征在于，
所述沟槽被配置成沿与所述半导体基板的第一主面平行的第一方向延伸的条纹状，
所述第三半导体区和所述第四半导体区沿所述第一方向交替地反复配置，
所述第三半导体区和所述第五半导体区沿所述第一方向交替地反复配置。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第四半导体区的所述第一方向上的宽度为所述第五半导体区的所述第一方向上的宽度以下。
10.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置使用了由碳化硅构成的所述半导体基板。
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