WO2024038681A1 - 炭化珪素半導体装置 - Google Patents

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WO2024038681A1
WO2024038681A1 PCT/JP2023/023686 JP2023023686W WO2024038681A1 WO 2024038681 A1 WO2024038681 A1 WO 2024038681A1 JP 2023023686 W JP2023023686 W JP 2023023686W WO 2024038681 A1 WO2024038681 A1 WO 2024038681A1
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trench
region
type
gate
semiconductor region
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PCT/JP2023/023686
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English (en)
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Inventor
啓樹 奥村
Original Assignee
富士電機株式会社
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a silicon carbide semiconductor device.
  • trench gate type SiC-MOSFET Metal Oxide Semiconductor Field Effect Transistor: MOS type field effect transistor with an insulated gate consisting of a three-layer structure of metal-oxide film-semiconductor
  • SiC silicon carbide
  • a double trench is formed by providing a gate trench in which a gate electrode is buried and a source trench in which a source electrode is buried.
  • FIG. 9 is a cross-sectional view showing the structure of a conventional silicon carbide semiconductor device.
  • a conventional silicon carbide semiconductor device 110 shown in FIG. 9 is a trench gate type SiC with a source trench structure including a source trench 111 on the front surface (main surface on the epitaxial layer 132 side) of a semiconductor substrate 130 made of silicon carbide.
  • -It is a MOSFET.
  • Semiconductor substrate 130 is formed by epitaxially growing an n - type epitaxial layer 132 that will become n - type drift region 102 on n + type starting substrate 131 made of silicon carbide.
  • the n + type starting substrate 131 is the n + type drain region 101 .
  • a portion of the epitaxial layer 132 excluding the diffusion region (p type base region 103, n + type source region 105 and p + + type contact region 106) formed by ion implantation into the epitaxial layer 132 is an n - type drift region. It is 102.
  • a trench gate structure is composed of a p-type base region 103, an n + -type source region 105, a p ++- type contact region 106, a gate trench 107, a gate insulating film 108, and a gate electrode 109 on the front surface side of the semiconductor substrate 130. Ru.
  • One gate trench 107 and one source trench 111 are alternately and repeatedly provided in the first direction X parallel to the front surface of the semiconductor substrate 130 .
  • a unit cell (a functional unit of an element) has one gate trench 107 and half of source trenches 111 on both sides of the gate trench 107.
  • the gate trench 107 penetrates the n + type source region 105 and the p type base region 103 from the front surface of the semiconductor substrate 130 in the depth direction Z and terminates inside the n ⁇ type drift region 102 .
  • a gate electrode 109 is provided inside the gate trench 107 with a gate insulating film 108 interposed therebetween.
  • the source trench 111 penetrates the n + type source region 105 from the front surface of the semiconductor substrate 130 in the depth direction Z.
  • the depth of source trench 111 is greater than or equal to the depth of gate trench 107.
  • One unit cell is formed by a portion between the centers of adjacent source trenches 111 in the first direction X.
  • a source electrode 113 is embedded inside the source trench 111 .
  • a p-type base region 103 extends along the inner wall of the source trench 111 between the source trench 111 and the n - type drift region 102 .
  • a portion 104 of the p-type base region 103 along the bottom surface of the source trench 111 forms an n - type layer at a position deeper on the n + type drain region 101 side than the bottom surface of the gate trench 107.
  • a pn junction with drift region 102 is formed.
  • the electric field applied to the gate insulating film 108 at the bottom of the gate trench 107 can be relaxed by the deep p-type base 104 at the bottom of the source trench 111. Therefore, no p-type region is arranged at a position facing the bottom surface of gate trench 107.
  • the JFET section refers to the region of the n - type drift region 102 adjacent to the channel (n-type inversion layer) formed along the gate trench 107 of the p-type base region 103 when the SiC-MOSFET is turned on. This is the part that becomes the current path for the main current (drift current) flowing through the channel.
  • Source trench 111 is exposed through contact hole 112a of interlayer insulating film 112.
  • the source electrode 113 is embedded in the source trench 111 through the contact hole 112a of the interlayer insulating film 112, and is connected to the p-type base region 103, the n + -type source region 105, and the p ++- type contact region 106 on the inner wall of the source trench 111. come into contact with
  • the drain electrode 114 is provided on the entire back surface of the semiconductor substrate 130 (the main surface on the n + type starting substrate 131 side) and is electrically connected to the n + type drain region 101 .
  • Patent Document 1 As a trench-gate SiC-MOSFET with a conventional source trench structure, punch-through can be prevented by providing a source insulating film between the source electrode buried in the source trench and the p-type base region at the bottom of the source trench.
  • a device that suppresses this has been proposed (for example, see Patent Document 1 below).
  • Patent Document 1 listed below the bottom of the gate trench and the p - type base region at the bottom of the source trench are surrounded by an n-type region provided in the entire area between the p-type base region and the n - type drift region. ing.
  • Patent Document 2 As a trench gate type SiC-MOSFET with a conventional single-trench structure that includes only a gate trench, a device has been proposed in which p + -type regions are placed opposite the bottom of the gate trench and between adjacent gate trenches.
  • Patent Document 2 listed below an n-type region is provided only directly under the p + type region (on the n + type drain region side) between adjacent gate trenches, and the avalanche breakdown point is set directly under the p + type region. , suppresses the occurrence of avalanche breakdown at the bottom of the gate trench.
  • Patent Document 3 In a conventional trench-gate Si (silicon) MOSFET with a source trench structure, by providing an n-type region directly under the p + -type region at the bottom of the source trench, the bottom of the source trench, which is shallower than the gate trench, is A device in which the avalanche yield point is directly below has been proposed (for example, see Patent Document 3 below).
  • Patent Document 3 listed below by providing a p-type region between the p + type region and the n-type region at the bottom of the source trench and reducing the cell pitch, it is possible to reduce the cell pitch in the low breakdown voltage class of 100 V or less where channel resistance is dominant. Achieves low on-resistance.
  • gate trench 107 and source trench 111 are connected in order to relieve the electric field near the bottom of gate trench 107 by p-type base deep portion 104 at the bottom of source trench 111. need to be placed close together. Therefore, by not arranging the p-type region at a position facing the bottom of the gate trench 107, the JFET resistance can be made relatively low, but compared to the case where the p-type base deep portion 104 is not arranged at the bottom of the source trench 111. The JFET resistance increases.
  • a silicon carbide semiconductor device has the following features.
  • a first semiconductor region of a first conductivity type is provided inside a semiconductor substrate made of silicon carbide.
  • a second semiconductor region of a second conductivity type is provided between the first main surface of the semiconductor substrate and the first semiconductor region.
  • a third semiconductor region of the first conductivity type is selectively provided between the first main surface of the semiconductor substrate and the second semiconductor region.
  • the first trench penetrates the third semiconductor region and the second semiconductor region in the depth direction to reach the first semiconductor region.
  • a gate electrode is provided inside the first trench with a gate insulating film interposed therebetween.
  • the second trench is provided apart from the first trench, penetrates the third semiconductor region in the depth direction to reach a depth equal to or greater than the depth of the first trench, and surrounds the second semiconductor region. being surrounded.
  • a fourth semiconductor region of the first conductivity type is provided opposite to a portion of the second semiconductor region along the bottom surface of the second trench in the depth direction. The fourth semiconductor region has a higher impurity concentration than the first semiconductor region.
  • a first electrode is provided on the first main surface of the semiconductor substrate, embedded in the second trench, and in contact with the second semiconductor region and the third semiconductor region at an inner wall of the second trench.
  • a second electrode is provided on the second main surface of the semiconductor substrate.
  • the silicon carbide semiconductor device according to the present invention is provided with a first conductivity type having a higher impurity concentration than the first semiconductor region, which is provided facing the bottom surface of the first trench in the depth direction.
  • the method further includes a fifth semiconductor region.
  • the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the impurity concentration of the fifth semiconductor region is equal to or lower than the impurity concentration of the fourth semiconductor region.
  • the fourth semiconductor region is provided over the entire area between the second semiconductor region and the first semiconductor region, and the fourth semiconductor region is provided in the silicon carbide semiconductor device in the depth direction. It is characterized in that it faces a portion of the second semiconductor region along the bottom surface of the second trench, and also faces the bottom surface of the first trench in the depth direction.
  • the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the fourth semiconductor region is in contact with the gate insulating film at the bottom of the first trench.
  • the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the fourth semiconductor region is provided apart from the bottom surface of the first trench.
  • the thickness of the fourth semiconductor region is uniform from a portion facing the bottom surface of the second trench to a portion facing the bottom surface of the first trench. It is characterized by being similar.
  • the fourth semiconductor region is in contact with a portion of the second semiconductor region along the bottom surface of the second trench.
  • the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the bottom surface of the first trench is surrounded by the first semiconductor region.
  • the second trenches are arranged at a predetermined pitch in a first direction parallel to the first main surface of the semiconductor substrate.
  • a plurality of the first trenches are arranged at a predetermined pitch in the first direction between the second trenches adjacent to each other.
  • the silicon carbide semiconductor device is characterized in that the second trenches are adjacent to each other with a plurality of first trenches in between, and the second trenches are adjacent to each other without sandwiching the first trenches. and between the two trenches alternately and repeatedly in a first direction parallel to the first main surface of the semiconductor substrate.
  • the electric field can be concentrated near the bottom surface of the second trench during off-state, avalanche breakdown can be intentionally caused near the bottom surface of the second trench.
  • the breakdown voltage can be lowered, so that the electric field strength near the bottom of the first trench can be lowered. Therefore, by widening the interval between the first and second trenches adjacent to each other and widening the width of the JFET section in the first direction, the JFET resistance can be reduced.
  • the silicon carbide semiconductor device is a trench gate type silicon carbide semiconductor device including a source trench, and has the effect of reducing on-resistance.
  • FIG. 1 is a plan view showing a layout of a silicon carbide semiconductor device according to an embodiment, viewed from the front side of a semiconductor substrate.
  • FIG. 2 is a cross-sectional view showing the cross-sectional structure taken along section line A-A' in FIG.
  • FIG. 3 is a cross-sectional view showing the cross-sectional structure taken along section line B-B' in FIG.
  • FIG. 4 is a cross-sectional view showing the cross-sectional structure taken along section line C-C' in FIG.
  • FIG. 5 is a cross-sectional view showing the cross-sectional structure taken along section line DD' in FIG.
  • FIG. 6 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to a second embodiment.
  • FIG. 1 is a plan view showing a layout of a silicon carbide semiconductor device according to an embodiment, viewed from the front side of a semiconductor substrate.
  • FIG. 2 is a cross-sectional view showing the cross-sectional structure taken along section line
  • FIG. 7 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 8 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to the fourth embodiment.
  • FIG. 9 is a cross-sectional view showing the structure of a conventional silicon carbide semiconductor device.
  • n or p a layer or region prefixed with n or p means that electrons or holes are the majority carriers, respectively.
  • + and - appended to n and p mean that the impurity concentration is higher or lower than that of a layer or region to which n or p is not appended, respectively.
  • FIG. 1 is a plan view showing a layout of a silicon carbide semiconductor device according to a first embodiment, viewed from the front surface side of a semiconductor substrate.
  • 2 to 5 are cross-sectional views showing the cross-sectional structure along the cutting line AA', the cutting line BB', the cutting line DD', and the cutting line CC' in FIG. 1, respectively.
  • FIG. 2 shows one unit cell (functional unit of an element) of the active region 51.
  • FIG. 3 and 4 show the structure of the intermediate region 52.
  • FIG. 5 shows the structure directly below the gate pad 15 (n + type drain region 1 side).
  • Silicon carbide semiconductor device 10 according to the embodiment shown in FIG. This is a trench gate type SiC-MOSFET having a source trench structure, which is a double trench by providing a trench (first trench) 7 and a source trench (second trench) 11 in which a source electrode 13 is embedded.
  • Active region 51 is a region in which a main current (drift current) flows in a direction perpendicular to the front surface of semiconductor substrate 30 when silicon carbide semiconductor device 10 is turned on.
  • a main current drift current
  • a plurality of unit cells of SiC-MOSFET having the same structure are arranged adjacent to each other.
  • the active region 51 has, for example, a substantially rectangular planar shape, and is provided substantially at the center of the semiconductor substrate 30 (chip center).
  • a source electrode 13 first electrode: not shown in FIG. 1, see FIGS. 2 and 3
  • a gate pad 15 are provided on the front surface of the semiconductor substrate 30.
  • the source electrode 13 covers almost the entire front surface of the semiconductor substrate 30 in the active region 51 .
  • the source electrode 13 has, for example, a substantially rectangular planar shape with a portion recessed inward (toward the center of the chip).
  • the source electrode 13 also serves as a source pad (electrode pad).
  • the gate pad 15 has, for example, a substantially rectangular planar shape (not shown).
  • the gate pad 15 is provided, for example, in a partially depressed recess of the source electrode 13 near the boundary between the active region 51 and the intermediate region 52, and is arranged so that three sides thereof face the source electrode 13.
  • the edge termination region 53 is a region between the active region 51 and the end of the semiconductor substrate 30 (chip end), and surrounds the active region 51 in a substantially rectangular shape with the intermediate region 52 interposed therebetween. In FIG. 1, the boundary between the active region 51 and the intermediate region 52 and the boundary between the intermediate region 52 and the edge termination region 53 are shown by broken lines.
  • the edge termination region 53 has a function of alleviating the electric field on the front surface side of the semiconductor substrate 30 and maintaining a breakdown voltage.
  • the breakdown voltage is the maximum voltage at which the silicon carbide semiconductor device 10 (SiC-MOSFET) does not malfunction or break down at the operating voltage.
  • the edge termination region 53 includes a plurality of concentric structures surrounding the active region 51, such as a field limiting ring (FLR), a junction termination extension (JTE) structure, or a guard ring.
  • FLR field limiting ring
  • JTE junction termination extension
  • a general breakdown voltage structure composed of a p-type region is arranged.
  • the innermost p-type region of the plurality of p-type regions constituting the JTE structure is formed by arranging p-type regions with lower impurity concentrations as they move away from the inside (towards the chip end ).
  • a mold area 49 is shown.
  • a gate is formed on the front surface of the semiconductor substrate 30 via an insulating layer (a field oxide film 45 to be described later and an interlayer insulating film 12 to be described later).
  • a runner 48 is provided.
  • the intermediate region 52 is a transition region in which a structure for electrically connecting the trench gate structure of the active region 51 and the breakdown voltage structure of the edge termination region 53 is arranged.
  • the gate runner 48 surrounds the active region 51 in a substantially rectangular shape. Gate runner 48 is connected to gate pad 15.
  • Semiconductor substrate 30 is formed by epitaxially growing an n - type epitaxial layer 32 that will become n - type drift region (first semiconductor region) 2 on the front surface of n + type starting substrate 31 made of silicon carbide.
  • the semiconductor substrate 30 has a first main surface on the epitaxial layer 32 side as a front surface, and a second main surface on the n + type starting substrate 31 side as a back surface.
  • the n + type starting substrate 31 is the n + type drain region 1 .
  • a p type base region (second semiconductor region) 3 an n + type source region (third semiconductor region) 5, a p + + type contact region 6, and an n type current diffusion region (fourth semiconductor region)
  • the portion excluding 16 is the n - type drift region 2.
  • a trench gate structure is composed of a p-type base region 3, an n + -type source region 5, a p ++- type contact region 6, a gate trench 7, a gate insulating film 8, and a gate electrode 9 on the front surface side of the semiconductor substrate 30.
  • Ru. P type base region 3, n + type source region 5, p + + type contact region 6, and n type current diffusion region 16 are diffusion regions formed inside epitaxial layer 32 by ion implantation.
  • P type base region 3 is provided between the front surface of semiconductor substrate 30 and n - type drift region 2 over the entire active region.
  • n + -type source region 5 is provided in contact with the p-type base region 3 between the front surface of the semiconductor substrate 30 and the p-type base region 3 over substantially the entire region 51 a directly under the source electrode 13 .
  • N + type source region 5, p type base region 3, and n - type drift region 2 are in contact with gate insulating film 8 at the side wall of gate trench 7.
  • the n + -type source region 5 is in ohmic contact with the source electrode 13 on the front surface of the semiconductor substrate 30 and the side wall of the source trench 11 .
  • N + type source region 5 is not provided between gate trench 7 and insulating trenches 21 and 41, which will be described later.
  • the p ++ type contact region 6 is provided between the bottom surface of the source trench 11 and the p-type base deep portion 4, which will be described later, and in contact with the p-type base deep portion 4.
  • the p ++ type contact region 6 is in ohmic contact with the source electrode 13 at the bottom of the source trench 11 .
  • P ++ type contact region 6 is not provided between the front surface of semiconductor substrate 30 and p type base region 3 . By not providing p ++ type contact region 6 between the front surface of semiconductor substrate 30 and p type base region 3, it becomes easy to form a trench gate structure even if the cell pitch is narrow.
  • the p ++ type contact region 6 is provided over the entire bottom surface of the source trench 11, but it is sufficient that it can form an ohmic contact portion with the source electrode 13 on the bottom surface of the source trench 11. It may be partially provided on the bottom surface of 11.
  • the p ++ type contact region 6 only needs to be provided at a depth that does not touch the n ⁇ type drift region 2 , and penetrates the p type base deep portion 4 in the depth direction Z to the inside of the n type current diffusion region 16 . It may end with .
  • the p ++ type contact region 6 may not be provided.
  • the gate trenches 7 and the source trenches 11 are alternately and repeatedly arranged apart from each other in the first direction X parallel to the front surface of the semiconductor substrate 30.
  • One unit cell is constituted by a portion between the centers in the first direction X of source trenches 11 that are adjacent to each other with the gate trench 7 in between.
  • Two or more gate trenches 7 may be arranged adjacent to each other in the first direction X in one unit cell.
  • source trenches 11 are arranged at a predetermined pitch in the first direction X
  • two or more gate trenches 7 are arranged at a predetermined pitch in the first direction X between adjacent source trenches 11.
  • two or more source trenches 11 may be arranged adjacent to each other in the first direction X in one unit cell, with the number being less than or equal to the number of gate trenches 7 included in one unit cell.
  • the source trenches 11 adjacent to each other with one or more gate trenches 7 in between and the source trenches 11 adjacent to each other without sandwiching the gate trench 7 are alternately and repeatedly arranged in the first direction X. be done.
  • the area between source trenches 11 that are adjacent to each other without sandwiching gate trench 7 is an invalid region that does not function as a MOSFET.
  • the larger the number of gate trenches 7 per unit cell the smaller the electric field relaxation effect near the bottom of the gate trench 7 by the p-type base deep portion 4, which will be described later, on the bottom of the source trench 11. Therefore, the number of gate trenches 7 per unit cell is preferably about three at most.
  • the width w1 of the gate trench 7 in the first direction X may be narrower than the width w2 of the source trench 11 in the first direction X. In this case, if the depth d2 of the source trench 11 is deeper than the depth d1 of the gate trench 7, the source trench 11 can be formed at the same time as the gate trench 7, thereby simplifying the manufacturing process.
  • the width w1 of the gate trench 7 in the first direction X and the width w2 of the source trench 11 in the first direction X may be substantially the same. "Substantially the same width” means that the widths are the same within a range including tolerances due to variations in the manufacturing process.
  • Gate trench 7 penetrates n + -type source region 5 and p-type base region 3 from the front surface of semiconductor substrate 30 in depth direction Z, and terminates inside n - -type drift region 2 .
  • Only the n ⁇ type drift region 2 is arranged between the bottom surface of the gate trench 7 and the n + type drain region 1 , and the bottom surface of the gate trench 7 is surrounded by the n ⁇ type drift region 2 . Therefore, compared to the case where a p-type region for electric field relaxation is arranged at a position facing the bottom of the gate trench 7 in the depth direction Z, the width of the JFET section in the first direction X becomes wider, and the JFET resistance increases. significantly reduced.
  • the JFET portion is a portion of the n - type drift region 2 between adjacent gate trenches 7 and a p-type base deep portion 4 to be described later, and is adjacent to the channel and serves as a current path for a drift current.
  • a gate insulating film 8 is provided along the inner wall (side wall and bottom surface) of the gate trench 7 .
  • a gate electrode 9 made of, for example, polysilicon (poly-Si) is provided on the gate insulating film 8 inside the gate trench 7 .
  • the gate trench 7 and the source trench 11 extend linearly in a second direction Y that is parallel to the front surface of the semiconductor substrate 30 and perpendicular to the first direction X (that is, in a stripe pattern throughout the active region 51). ing.
  • gate trenches 7 and source trenches 11 may be alternately and repeatedly arranged in the first direction X, and gate trenches 7 and source trenches 11 may be alternately and repeatedly arranged in the second direction Y.
  • the gate trenches 7 and the source trenches 11 have a substantially rectangular planar shape and are scattered in the form of islands (that is, in a matrix throughout the active region 51). Therefore, a plurality of unit cells are arranged adjacent to each other in the first direction X, and a plurality of unit cells are arranged adjacent to each other in the second direction Y.
  • the source trench 11 extends from the front surface of the semiconductor substrate 30 through the n + type source region 5 in the depth direction Z, and is located at approximately the same depth as the bottom surface of the gate trench 7 or from the bottom surface of the gate trench 7. It also reaches a deep position on the n + type drain region 1 side.
  • the term "substantially the same depth” means that the depths are the same within a range including tolerances due to manufacturing process variations (for example, within ⁇ 10%, preferably within ⁇ 5%).
  • the deeper the depth d2 of the source trench 11 is, the deeper the p-type base deep portion 4 (described later) on the bottom of the source trench 11 is formed on the n + -type drain region 1 side.
  • the depth d2 of the source trench 11 is preferably deeper than the depth d1 of the gate trench 7.
  • SiC has a maximum electric field strength that is at least one order of magnitude higher than that of silicon (Si), making it useful for high voltage classes of 1200 V or higher, for example, and the electric field applied to the gate insulating film 8 increases compared to Si-MOFET. be.
  • the interval (mesa width) w12 between the adjacent gate trenches 7 and source trenches 11 (mesa portion) is set appropriately wide. By doing so, the gate characteristics are not adversely affected. Further, since the depth d2 of the source trench 11 is deeper than the depth d1 of the gate trench 7, the source electrode 13 buried in the source trench 11 is deeper than the gate electrode 9 buried in the gate trench 7, as will be described later. Even if it is located on the n + type drain region 1 side, the gate characteristics are not adversely affected.
  • a source electrode 13 is embedded inside the source trench 11 .
  • p-type base region 3 extends along the inner wall of source trench 11.
  • a source contact (electrical contact portion) between the source electrode 13 and the p-type base region 3 and the p ++- type contact region 6 is formed along the inner wall (side wall and bottom surface) of the source trench 11 .
  • a portion 4 of the p-type base region 3 along the bottom surface of the source trench 11 (hereinafter referred to as p-type base deep portion) surrounds the entire bottom surface of the source trench 11 .
  • a p-type base deep portion 4 at the bottom of the source trench 11 forms a pn junction with an n - type current diffusion region 16, which will be described later, at a position deeper on the n + type drain region 1 side than the bottom of the gate trench 7.
  • the electric field applied to the gate insulating film 8 on the bottom surface of the gate insulating film 8 is relaxed.
  • the impurity concentration in the p-type region may vary and crystal defects may occur in the semiconductor substrate 30.
  • the p-type impurity is repeatedly ion-implanted to form the p-type region, resulting in an increase in the number of steps.
  • p-type impurity ions are also implanted into the inner wall of the source trench 11 to form the p-type base region 3.
  • a p-type base region 3 is formed in the surface region of the front surface of the semiconductor substrate 30 in the active region 51 and the intermediate region 52 and the entire surface region of the inner wall of the source trench 11. The part along the bottom surface becomes the p-type base deep part 4. Therefore, there is no need for ion implantation with high acceleration energy or for epitaxially growing the epitaxial layer 32 in multiple stages.
  • the thickness t2 of the p-type base deep portion 4 is the thickness of the p-type base region 3 (p It may be thicker than the thickness t1 of the part of the mold base region 3 (between the front surface of the semiconductor substrate 30 and the n - type drift region 2).
  • p-type impurity ions may be further ion-implanted into the bottom surface of the source trench 11 when forming the p-type base region 3. good.
  • the thickness t2 of the p-type base deep portion 4 of the p-type base region 3 can be reduced. It can be relatively thick.
  • the lower surface of the p-type base deep portion 4 (the surface on the n + type drain region 1 side) is in contact with the n - type drift region 2 in the depth direction Z.
  • An n-type current diffusion region 16 is provided opposite to.
  • the n-type current diffusion region 16 is in contact with the entire lower surface of the p-type deep base portion 4 and surrounds the entire lower surface of the p-type base deep portion 4 .
  • the n-type current spreading region 16 is a so-called current spreading layer (CSL) that reduces carrier spreading resistance.
  • the n-type current diffusion region 16 has a function of making it easier to cause avalanche breakdown near the bottom surface of the source trench 11 when the SiC-MOSFET is turned off, thereby lowering the breakdown voltage (drain-source breakdown voltage).
  • the n-type current diffusion region 16 only needs to be able to easily cause avalanche breakdown near the bottom surface of the source trench 11 when the SiC-MOSFET is turned off. It may be provided apart from the base deep portion 4.
  • the n-type current diffusion region 16 preferably faces the entire bottom surface of the p-type base deep portion 4 in the depth direction Z, but even if it faces only a part of the bottom surface of the p-type base deep portion 4, the above-mentioned function is achieved. has.
  • the n-type current diffusion region 16 is formed, for example, by ion-implanting n-type impurities into the bottom surface of the source trench 11 after the formation of the source trench 11 and before the formation of the p-type deep base portion 4 .
  • N-type current diffusion region 16 may be formed using a mask for forming source trench 11.
  • the n-type current diffusion region 16 may be formed using a mask used when ion-implanting p-type impurities into the bottom surface of the source trench 11.
  • the n-type current diffusion region 16 is formed at a position deeper than the p-type base deep portion 4 on the n + type drain region 1 side by ion implantation with higher acceleration energy than the ion implantation for forming the p-type base deep portion 4. Therefore, it is relatively easy to diffuse in a direction parallel to the front surface of the semiconductor substrate 30.
  • the n-type current diffusion region 16 can be formed over the entire lower surface of the p-type base deep portion 4, and the n-type
  • the width of the current diffusion region 16 can be made approximately the same as the width of the p-type base deep portion 4.
  • the n-type current diffusion region 16 is not provided in the region 51b directly under the gate pad 15, the intermediate region 52, and the edge termination region 53.
  • the SiC-MOSFET when the SiC-MOSFET is turned off, it is possible to intentionally cause avalanche breakdown only in the region 51a directly under the source electrode 13, directly under the source trench 11, and in the region 51b directly under the gate pad 15, the intermediate region 52, and Avalanche breakdown does not occur in edge termination region 53. Therefore, the breakdown voltage of intermediate region 52 and edge termination region 53 can be made higher than that of active region 51, and silicon carbide semiconductor device 10 ( The breakdown voltage of the entire semiconductor substrate 30) can be determined.
  • a trench 21 (hereinafter referred to as an insulating trench) in which a buried insulating layer 22 is buried is provided in a region 51b directly below the gate pad 15.
  • the p-type base region 3 extends from the active region 51 along the inner wall of the insulating trench 21 and surrounds the entire bottom surface of the insulating trench 21 .
  • the lower surface of a portion 23 of the p-type base region 3 along the bottom surface of the insulating trench 21 (hereinafter referred to as the p-type base deep portion) is in contact with the n ⁇ type drift region 2 and is surrounded by the n ⁇ type drift region 2 .
  • the insulating trench 21 extends in the second direction Y in a stripe shape, for example.
  • the width w3 of the insulation trench 21 in the first direction X and the interval w13 between adjacent insulation trenches 21 can be set as appropriate.
  • the p-type base region 3 directly under the gate pad 15 has a function of suppressing the potential of the region 51b directly under the gate pad 15 from rising due to a steep rise in the voltage applied to the drain electrode 14.
  • the p-type base deep portion 23 at the bottom of the insulating trench 21 is formed at a deep position on the n + -type drain region 1 side.
  • the thickness t3 of the p-type base deep portion 23 is approximately the same as the thickness t2 of the p-type base deep portion 4 at the bottom of the source trench 11, for example.
  • the p-type base deep portion 23 is formed at approximately the same depth position as the p-type base deep portion 4 on the bottom surface of the source trench 11. Can be done.
  • the lower surface of the p-type base region 3 is n + It may be substantially flat at a deep position on the type drain region 1 side.
  • the region 51b directly under the gate pad 15 is a region that has a substantially rectangular planar shape with substantially the same dimensions as the gate pad 15 or slightly larger than the gate pad 15, and faces the entire surface of the gate pad 15. be.
  • a p ++ type contact region 24 is provided between the bottom surface of the insulating trench 21 and the p type base deep portion 23 in contact with the p type base deep portion 23, similar to the p ++ type contact region 6 on the bottom surface of the source trench 11. It may be.
  • Interlayer insulating film 12 is provided over the entire front surface of semiconductor substrate 30 and covers gate electrode 9 .
  • a plurality of contact holes 12a to 12c penetrating the interlayer insulating film 12 in the depth direction Z are provided.
  • Source trench 11 and n + type source region 5 are exposed in contact hole 12a.
  • P-type base region 3 between adjacent gate trench 7 and insulating trenches 21 and 41 is exposed in contact hole 12b.
  • a gate polysilicon wiring layer 46, which will be described later, in the intermediate region 52 is exposed in the contact hole 12c.
  • the source electrode 13 is embedded in the source trench 11 through the contact hole 12a of the interlayer insulating film 12, and is connected to the p-type base region 3, the n + -type source region 5, and the p ++- type contact region 6 on the inner wall of the source trench 11. come into contact with
  • a gate pad 15 is provided on the interlayer insulating film 12 in the active region 51 .
  • the source electrode 13 and the gate pad 15 are metal electrode layers provided on the same level and electrically insulated from each other by the interlayer insulating film 12.
  • Gate pad 15 faces insulating trench 21 , buried insulating layer 22 , and deep p-type base 23 via interlayer insulating film 12 . All gate electrodes 9 are electrically connected to the gate pad 15 via a gate runner 48 .
  • the drain electrode (second electrode) 14 is provided on the entire back surface of the semiconductor substrate 30 (the back surface of the n + type starting substrate 31). The drain electrode 14 is in ohmic contact with the back surface of the semiconductor substrate 30 and is electrically connected to the n + type drain region 1 (n + type starting substrate 31).
  • a gate trench 7 extending from the active region 51 and an insulating trench 41 filled with a buried insulating layer 42 are provided.
  • the p-type base region 3 extends from the active region 51 along the inner wall of the insulating trench 41 and surrounds the entire bottom surface of the insulating trench 41 .
  • the lower surface of a portion 43 of the p-type base region 3 along the bottom surface of the insulating trench 41 (hereinafter referred to as the p-type base deep portion) is in contact with the n ⁇ type drift region 2 and is surrounded by the n ⁇ type drift region 2 . There is.
  • the insulation trenches 41 extend in the second direction Y in a stripe shape, for example.
  • the width w4 of the insulating trench 41 in the first direction X and the interval w14 between the gate trench 7 and the insulating trench 41 that are adjacent to each other can be set as appropriate.
  • the width w4 of the insulating trench 41 in the first direction X is approximately the same as the width w2 of the source trench 11 in the first direction X.
  • the insulating trench 41 is provided facing the source trench 11 in the second direction Y on a pair of opposite sides parallel to the first direction They are scattered across the gate trenches 7 in the direction X (FIG. 4).
  • the insulating trench 41 extends in a straight line (or stripe shape) in the second direction Y over the entire area of the pair of opposite sides in the intermediate region 52 in a pair of opposite sides parallel to the second direction Y (see FIG. 5). In a pair of opposite sides parallel to the second direction Y of the intermediate region 52, the entire area of the insulation trench 41 faces a pair of opposite sides parallel to the second direction Y of the gate runner 48 in the depth direction Z.
  • the p-type base deep portion 43 at the bottom of the insulating trench 41 is formed at a deep position on the n + -type drain region 1 side.
  • the thickness t4 of the p-type base deep portion 43 is approximately the same as the thickness t2 of the p-type base deep portion 4 at the bottom of the source trench 11, for example.
  • the p-type base deep portion 43 is formed at substantially the same depth position as the p-type base deep portion 4 on the bottom surface of the source trench 11. Can be done.
  • a p ++ type contact region 44 is provided between the bottom surface of the insulating trench 41 and the p type base deep portion 43 in contact with the p type base deep portion 43, similar to the p ++ type contact region 6 on the bottom surface of the source trench 11. It may be.
  • the p-type base region 3 of the intermediate region 52 surrounds the active region 51 in a substantially rectangular shape along the boundary between the active region 51 and the intermediate region 52.
  • the p-type base region 3 of the intermediate region 52 has a function of making the electric field uniform within the plane of the front surface of the semiconductor substrate 30 in the intermediate region 52.
  • a field oxide film 45 is provided between the front surface of semiconductor substrate 30 and interlayer insulating film 12 in intermediate region 52 and edge termination region 53 .
  • Field oxide film 45 may extend between the front surface of semiconductor substrate 30 and interlayer insulating film 12 in active region 51 so as to face the entire surface of gate pad 15 .
  • a gate polysilicon wiring layer 46 is provided between field oxide film 45 and interlayer insulating film 12 in intermediate region 52 .
  • the buried insulating layers 22 and 42 may be formed simultaneously with the field oxide film 45.
  • a gate electrode 9 is connected to the gate polysilicon wiring layer 46 at the end of the gate trench 7 in the longitudinal direction (second direction Y).
  • a gate metal wiring layer 47 is provided on the gate polysilicon wiring layer 46 via the contact hole 12c of the interlayer insulating film 12.
  • Gate metal wiring layer 47 is connected to gate pad 15 .
  • Gate polysilicon wiring layer 46 and gate metal wiring layer 47 surround active region 51 and form gate runner 48 .
  • Gate runner 48 faces p-type base region 3, p-type base deep portion 43, insulating trench 41, and buried insulating layer 42 via an insulating layer (field oxide film 45 and interlayer insulating film 12).
  • silicon carbide semiconductor device 10 SiC-MOSFET
  • a positive voltage with respect to the source electrode 13 is applied to the drain electrode 14 (forward bias between the drain and source), and the p ++ type contact region 6, the p type base region 3, the n type current diffusion region 16, and the n ⁇
  • the pn junction (main junction) between type drift region 2 and n + type drain region 1 is reverse biased. In this state, if the voltage applied to the gate electrode 9 is less than the gate threshold voltage, the SiC-MOSFET maintains the off state.
  • the source trench 11 can be The electric field applied to the gate insulating film 8 at the bottom of the gate trench 7 can be relaxed by the p-type base deep portion 4 at the bottom.
  • the n-type current diffusion region 16 is provided in the depth direction Z facing the p-type base deep portion 4 at the bottom of the source trench 11, an electric field is generated near the bottom of the source trench 11 when the SiC-MOSFET is turned off. can be concentrated. As a result, avalanche breakdown can be intentionally caused near the bottom of the source trench 11 when the SiC-MOSFET is turned off, and the breakdown voltage can be lowered, thereby reducing the electric field intensity near the bottom of the gate trench 7. be able to.
  • the side wall of the gate trench 7 in the p-type base region 3 A channel (n-type inversion layer) is formed along the line.
  • the n + -type drain region 1 passes through the n - -type drift region 2, the JFET section (the part between the gate trench 7 and the p-type deep base 4 that are adjacent to each other), and the channel to the n + -type source region 5.
  • a drift current (main current) flows in the direction, and the SiC-MOSFET is turned on.
  • the n-type current diffusion region 16 is provided facing the p-type base deep portion 4 at the bottom of the source trench 11 in the depth direction Z, the n-type impurity concentration near the bottom of the p-type base deep portion 4 increases. ing. Therefore, the depletion layer is difficult to spread from the reverse biased main junction (pn junction) into the n - type drift region 2 .
  • the SiC-MOSFET is in the on state, the path of the drift current flowing to the n - type drift region 2 can be suppressed from being narrowed by the depletion layer extending from the main junction, and the JFET resistance can be suppressed from increasing. can do.
  • the source trench 11 An electric field relaxation effect near the bottom surface of the gate trench 7 can be obtained by the p-type base deep portion 4 at the bottom surface of the gate trench 7 . Therefore, the JFET resistance can be reduced by widening the interval w12 between the gate trench 7 and the source trench 11 that are adjacent to each other and widening the width of the JFET section in the first direction X.
  • the n-type current diffusion region is provided facing the deep p-type base at the bottom of the source trench in the depth direction, thereby turning off the SiC-MOSFET.
  • avalanche breakdown can be intentionally caused near the bottom of the source trench.
  • the breakdown voltage can be lowered, and the electric field strength near the bottom of the gate trench can be reduced.
  • the JFET resistance can be reduced, and the on-resistance can be reduced.
  • the width of the JFET section becomes wider, and the JFET resistance is significantly increased. Reduced.
  • the deep p-type base at the bottom of the source trench can be applied to the gate insulating film at the bottom of the gate trench. This electric field can be relaxed.
  • the electric field strength near the bottom of the gate trench can be reduced as described above, so that the gate trench It has a high electric field relaxation effect near the bottom surface and can improve reliability.
  • the n-type impurity concentration near the bottom of the deep p-type base can be increased. Is high. Therefore, the depletion layer is difficult to spread from the pn junction between the reverse biased deep p-type base and the n-type current diffusion region and the n - type drift region into the n - type drift region.
  • the SiC-MOSFET when the SiC-MOSFET is in the on state, the path of drift current flowing into the n - type drift region is narrowed by the depletion layer extending from the pn junction between the deep part of the p type base, the n type current diffusion region, and the n - type drift region. Therefore, it is possible to prevent the JFET resistance from increasing.
  • FIG. 6 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to a second embodiment.
  • the layout of silicon carbide semiconductor device 60 according to the second embodiment when viewed from the front side of semiconductor substrate 30 is the same as that of embodiment 1 (see FIG. 1).
  • FIG. 6 corresponds to a cross-sectional structure taken along section line AA' in FIG.
  • Silicon carbide semiconductor device 60 according to Embodiment 2 differs from silicon carbide semiconductor device 10 according to Embodiment 1 (see FIGS.
  • n-type current diffusion region (fifth semiconductor region) 61 is also provided in contact with the n - type drift region 2 at a position facing the bottom surface of the gate trench 7 in the depth direction Z.
  • the n-type current diffusion region 61 has a function of increasing the n-type impurity concentration near the JFET portion and lowering the JFET resistance.
  • the n-type current diffusion region 61 may face the entire bottom surface of the gate trench 7, or may face only a part of the bottom surface of the gate trench 7.
  • the n-type current diffusion region 61 may be in contact with the gate insulating film 8 at the bottom surface of the gate trench 7, or may be provided apart from the bottom surface of the gate trench 7.
  • N-type current diffusion region 61 is not provided in region 51b directly under gate pad 15 and intermediate region 52.
  • the thickness t21 of the n-type current diffusion region 61 may be approximately the same as the thickness t11 of the n-type current diffusion region 16. "Substantially the same thickness” means that the thicknesses are the same within a range including tolerances due to manufacturing process variations, for example, within ⁇ 5%.
  • the impurity concentration of the n-type current diffusion region 61 is lower than the impurity concentration of the n-type current diffusion region 16 directly below the source trench.
  • the n-type current diffusion region 61 is formed, for example, by ion-implanting n-type impurities into the bottom surface of the gate trench 7 after the gate trench 7 is formed.
  • the same effects as the first embodiment can be obtained. Further, according to the second embodiment, by providing an n-type current diffusion region facing the bottom surface of the gate trench in the depth direction, the on-resistance can be further reduced.
  • FIG. 7 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to a third embodiment.
  • the layout of silicon carbide semiconductor device 70 according to Embodiment 3 viewed from the front surface side of semiconductor substrate 30 is the same as that of Embodiment 1 (see FIG. 1).
  • FIG. 7 corresponds to a cross-sectional structure taken along section line AA' in FIG.
  • Silicon carbide semiconductor device 70 according to Embodiment 3 differs from silicon carbide semiconductor device 10 according to Embodiment 1 (see FIGS.
  • n - type current diffusion region (fourth semiconductor region) 71 is provided in the entire area between the n - type drift region 2 and in contact with these regions.
  • the n-type current diffusion region 71 has a function of increasing the n-type impurity concentration near the JFET portion and lowering the JFET resistance.
  • the n-type current diffusion region 71 is provided between the p-type base region 3 and the n ⁇ -type drift region 2 from directly under the source trench 11 to directly under the gate trench 7 .
  • the n-type current diffusion region 71 is in contact with the entire p-type base region 3 (including the p-type base deep portion 4) and surrounds the p-type base region 3, and is in contact with the gate insulating film 8 over the entire bottom surface of the gate trench 7. to surround the bottom surface of gate trench 7.
  • N-type current diffusion region 71 is in contact with gate insulating film 8 at the bottom of gate trench 7 .
  • the lower surface of the n-type current diffusion region 71 is, for example, a flat surface parallel to the front surface of the semiconductor substrate 30.
  • the n-type current diffusion region 71 is not provided in the region 51b directly under the gate pad 15, the intermediate region 52, and the edge termination region 53.
  • the thickness t31 of the n-type current diffusion region 71 directly below the source trench 11 may be approximately the same as the thickness t11 of the n-type current diffusion region 16 of the first embodiment (see FIG. 2).
  • N-type current diffusion region 71 is formed, for example, by ion-implanting n-type impurity into epitaxial layer 32 before forming gate trench 7 and source trench 11.
  • the same effects as the first and second embodiments can be obtained. Further, according to the third embodiment, the same effect as the second embodiment can be obtained by providing an n-type current diffusion region in the entire area between the p-type base region and the n - type drift region.
  • FIG. 8 is a cross-sectional view showing the structure of a silicon carbide semiconductor device according to the fourth embodiment.
  • the layout of silicon carbide semiconductor device 80 according to Embodiment 4 viewed from the front surface side of semiconductor substrate 30 is the same as that of Embodiment 1 (see FIG. 1).
  • FIG. 8 corresponds to a cross-sectional structure taken along section line AA' in FIG.
  • a silicon carbide semiconductor device 80 according to the fourth embodiment differs from the silicon carbide semiconductor device 10 according to the first embodiment (see FIGS.
  • the silicon carbide semiconductor device 80 according to the fourth embodiment has substantially the same thickness from directly under the source trench 11 to directly under the gate trench 7. This is the point where the n-type current diffusion region (fourth semiconductor region) 81 extends at t41.
  • the n-type current diffusion region 81 has a function of increasing the n-type impurity concentration near the JFET portion and lowering the JFET resistance.
  • the n-type current diffusion region 81 extends between the p-type base region 3 and the n - type drift region 2 in the region 51 a directly below the source electrode 13 and extends from the region immediately below the source trench 11 to the region immediately below the gate trench 7 . It is provided.
  • the n-type current diffusion region 81 faces the entire p-type base region 3 (including the p-type base deep portion 4) in the depth direction Z, and also faces the entire bottom surface of the gate trench 7 in the depth direction Z.
  • the n-type current diffusion region 81 may be in contact with the p-type base region 3 (that is, the p-type base deep portion 4) directly under the source trench 11, or may be arranged away from the p-type base region 3 in the depth direction Z. It's okay.
  • the n-type current diffusion region 81 is arranged apart from the p-type base region 3 in the depth direction Z between the gate trench 7 and the p-type base deep portion 4 which are adjacent to each other.
  • the n-type current diffusion region 81 is arranged apart from the bottom surface of the gate trench 7 in the depth direction Z.
  • Between the n-type current diffusion region 81 and the gate trench 7 is the n ⁇ -type drift region 2 .
  • the bottom surface of gate trench 7 is surrounded by n - type drift region 2 as in the first embodiment.
  • the thickness t41 of the n-type current diffusion region 81 is uniform, and both the upper surface (the surface on the n + type source region side) and the lower surface of the n-type current diffusion region 81 are flat surfaces parallel to the front surface of the semiconductor substrate 30. It is.
  • the thickness t41 of the n-type current diffusion region 81 may be substantially the same as the thickness t11 (see FIG. 2) of the n-type current diffusion region 16 of the first embodiment.
  • N-type current diffusion region 81 is formed, for example, by ion-implanting n-type impurities into epitaxial layer 32 before forming gate trench 7 and source trench 11.
  • the same effects as those of the first to third embodiments can be obtained. Further, according to the fourth embodiment, since the bottom surface of gate trench 7 is surrounded by n - type drift region 2, the electric field intensity near the bottom surface of gate trench 7 can be reduced.
  • the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit of the present invention. Furthermore, in each of the embodiments, the first conductivity type is n type and the second conductivity type is p type, but the present invention can be similarly applied even if the first conductivity type is p type and the second conductivity type is n type. It works.
  • the silicon carbide semiconductor device according to the present invention is useful for power semiconductor devices used in power converters and power supplies of various industrial machines, etc. - Suitable for MOSFET.

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Abstract

半導体基板（３０）のおもて面側に、ゲート電極（９）を埋め込んだゲートトレンチ（７）と、ソース電極（１３）を埋め込んだソーストレンチ（１１）と、を有するソーストレンチ構造が設けられている。ソーストレンチ（１１）とｎ-型ドリフト領域（２）との間に、ソーストレンチ（１１）の内壁に沿ってｐ型ベース領域（３）が延在しており、ソーストレンチ（１１）の底面はｐ型ベース領域（３）に囲まれている。深さ方向（Ｚ）に、ｐ型ベース領域（３）の、ソーストレンチ（１１）の底面に沿ったｐ型ベース深部（４）の下面に対向して、ｎ型電流拡散領域（１６）が設けられている。ｎ型電流拡散領域（１６）は、ＳｉＣ－ＭＯＳＦＥＴのオフ時にソーストレンチ（１１）の底面近傍でアバランシェ降伏を起こしやすくして、ブレークダウン電圧を低くする機能を有する。これによって、オン抵抗を低減させることができる。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関する。
　従来、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）として、ゲート電極を埋め込んだゲートトレンチと、ソース電極を埋め込んだソーストレンチと、を設けてダブルトレンチとしたソーストレンチ構造が公知である。
　従来の炭化珪素半導体装置の構造について説明する。図９は、従来の炭化珪素半導体装置の構造を示す断面図である。図９に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板１３０のおもて面（エピタキシャル層１３２側の主面）側にソーストレンチ１１１を備えたソーストレンチ構造のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴである。半導体基板１３０は、炭化珪素からなるｎ+型出発基板１３１上にｎ-型ドリフト領域１０２となるｎ-型のエピタキシャル層１３２をエピタキシャル成長させてなる。
　ｎ+型出発基板１３１は、ｎ+型ドレイン領域１０１である。エピタキシャル層１３２のうち、エピタキシャル層１３２へのイオン注入により形成される拡散領域（ｐ型ベース領域１０３、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６）を除く部分がｎ-型ドリフト領域１０２である。半導体基板１３０のおもて面側のｐ型ベース領域１０３、ｎ+型ソース領域１０５、ｐ++型コンタクト領域１０６、ゲートトレンチ１０７、ゲート絶縁膜１０８およびゲート電極１０９でトレンチゲート構造が構成される。
　ゲートトレンチ１０７とソーストレンチ１１１とが半導体基板１３０のおもて面に平行な第１方向Ｘに１つずつ交互に繰り返し設けられる。単位セル（素子の機能単位）はゲートトレンチ１０７を１つに対して、ゲートトレンチ１０７の両側にソーストレンチ１１１の半分ずつを有する。ゲートトレンチ１０７は、深さ方向Ｚに半導体基板１３０のおもて面からｎ+型ソース領域１０５およびｐ型ベース領域１０３を貫通してｎ-型ドリフト領域１０２の内部で終端する。ゲートトレンチ１０７の内部には、ゲート絶縁膜１０８を介してゲート電極１０９が設けられている。
　ソーストレンチ１１１は、深さ方向Ｚに半導体基板１３０のおもて面からｎ+型ソース領域１０５を貫通する。ソーストレンチ１１１の深さは、ゲートトレンチ１０７の深さ以上である。互いに隣り合うソーストレンチ１１１の第１方向Ｘの中心間の部分で１つの単位セルが構成される。ソーストレンチ１１１の内部には、ソース電極１１３が埋め込まれている。ソーストレンチ１１１とｎ-型ドリフト領域１０２との間には、ソーストレンチ１１１の内壁に沿ってｐ型ベース領域１０３が延在している。
　ｐ型ベース領域１０３の、ソーストレンチ１１１の底面に沿った部分（以下、ｐ型ベース深部とする）１０４によって、ゲートトレンチ１０７の底面よりもｎ+型ドレイン領域１０１側に深い位置にｎ-型ドリフト領域１０２とのｐｎ接合が形成される。ソーストレンチ構造では、このソーストレンチ１１１の底面のｐ型ベース深部１０４によって、ゲートトレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和可能である。このため、ゲートトレンチ１０７の底面に対向する位置にｐ型領域は配置されていない。
　ゲートトレンチ１０７の底面に対向する位置にｐ型領域を配置しないことで、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　ＦＥＴ）部の幅が広くなり、ＪＦＥＴ抵抗が大幅に低減されるため、オン抵抗が低減される。ＪＦＥＴ部とは、ｎ-型ドリフト領域１０２のうち、ＳｉＣ－ＭＯＳＦＥＴのオン時にｐ型ベース領域１０３のゲートトレンチ１０７に沿った部分に形成されるチャネル（ｎ型の反転層）に隣接して当該チャネルを通って流れる主電流（ドリフト電流）の電流経路となる部分である。
　ソーストレンチ１１１は、層間絶縁膜１１２のコンタクトホール１１２ａに露出されている。ソース電極１１３は、層間絶縁膜１１２のコンタクトホール１１２ａを介してソーストレンチ１１１に埋め込まれ、ソーストレンチ１１１の内壁においてｐ型ベース領域１０３、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６に接する。ドレイン電極１１４は、半導体基板１３０の裏面（ｎ+型出発基板１３１側の主面）の全面に設けられて、ｎ+型ドレイン領域１０１に電気的に接続されている。
　従来のソーストレンチ構造のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴとして、ソーストレンチに埋め込まれたソース電極と、ソーストレンチの底面のｐ型ベース領域と、の間にソース絶縁膜を設けることで、パンチスルーの発生を抑制した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｐ型ベース領域とｎ-型ドリフト領域との間の全域に設けられたｎ型領域によって、ゲートトレンチの底面と、ソーストレンチの底面のｐ型ベース領域と、が囲まれている。
　ゲートトレンチのみを備えた従来のシングルトレンチ構造のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴとして、ゲートトレンチの底面に対向する位置と、互いに隣り合うゲートトレンチ間と、にｐ+型領域を配置した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、互いに隣り合うゲートトレンチ間のｐ+型領域の直下（ｎ+型ドレイン領域側）にのみｎ型領域を設けて当該ｐ+型領域の直下をアバランシェ降伏点とすることで、ゲートトレンチの底面でのアバランシェ降伏の発生を抑制している。
　従来のソーストレンチ構造のトレンチゲート型Ｓｉ（シリコン）－ＭＯＳＦＥＴとして、ソーストレンチの底面のｐ+型領域の直下にｎ型領域を設けることで、ゲートトレンチよりも深さの浅いソーストレンチの底面の直下をアバランシェ降伏点とした装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ソーストレンチの底面のｐ+型領域とｎ型領域との間にｐ型領域を設けてセルピッチを縮小することで、チャネル抵抗が支配的となる１００Ｖ以下の低耐圧クラスでの低オン抵抗化を実現している。
特開２０１９－１６１２００号公報 特許第６６１７６５７号公報 特開２００５－０５７０４９号公報
　しかしながら、従来の炭化珪素半導体装置１１０（図９参照）では、ソーストレンチ１１１の底面のｐ型ベース深部１０４によってゲートトレンチ１０７の底面近傍の電界を緩和するために、ゲートトレンチ１０７とソーストレンチ１１１とを近づけて配置する必要がある。このため、ゲートトレンチ１０７の底面に対向する位置にｐ型領域を配置しないことでＪＦＥＴ抵抗を比較的低くすることができるが、ソーストレンチ１１１の底面にｐ型ベース深部１０４を配置しない場合と比べてＪＦＥＴ抵抗が増加する。
　この発明は、上述した従来技術による課題を解消するため、ソーストレンチを備えたトレンチゲート型の炭化珪素半導体装置であって、オン抵抗を低減させることができる炭化珪素半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。第１トレンチは、深さ方向に前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。
　第２トレンチは、前記第１トレンチと離れて設けられ、深さ方向に前記第３半導体領域を貫通して前記第１トレンチの深さ以上の深さに達し、前記第２半導体領域に周囲を囲まれている。深さ方向に、前記第２半導体領域の、前記第２トレンチの底面に沿った部分に対向して、第１導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第１半導体領域よりも不純物濃度が高い。第１電極は、前記半導体基板の第１主面に設けられ、前記第２トレンチに埋め込まれて、前記第２トレンチの内壁で前記第２半導体領域および前記第３半導体領域に接する。第２電極は、前記半導体基板の第２主面に設けられている。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、深さ方向に前記第１トレンチの底面に対向して設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第５半導体領域を更に備えることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第５半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度以下であることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、前記第２半導体領域と前記第１半導体領域との間の全域にわたって設けられ、深さ方向に、前記第２半導体領域の、前記第２トレンチの底面に沿った部分に対向するとともに、深さ方向に前記第１トレンチの底面に対向することを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、前記第１トレンチの底面で前記ゲート絶縁膜に接することを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、前記第１トレンチの底面から離れて設けられていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域の厚さは、前記第２トレンチの底面に対向する部分から前記第１トレンチの底面に対向する部分にわたって一様であることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、前記第２半導体領域の、前記第２トレンチの底面に沿った部分に接することを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１トレンチの底面は、前記第１半導体領域に囲まれていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２トレンチは、前記半導体基板の第１主面に平行な第１方向に所定ピッチで配置されている。互いに隣り合う前記第２トレンチの間に、前記第１方向に所定ピッチで複数の前記第１トレンチが配置されていることを特徴とする。
　また、この発明にかかる炭化珪素半導体装置は、上述した発明において、複数の前記第１トレンチを挟んで互いに隣り合う前記第２トレンチの間と、前記第１トレンチを挟まずに互いに隣り合う前記第２トレンチの間と、を前記半導体基板の第１主面に平行な第１方向に交互に繰り返し有することを特徴とする。
　上述した発明によれば、オフ時に第２トレンチの底面近傍に電界を集中させることができるため、第２トレンチの底面近傍で意図的にアバランシェ降伏を起こすことができる。これによって、ブレークダウン電圧を低くすることができるため、第１トレンチの底面近傍の電界強度を小さくすることができる。したがって、互いに隣り合う第１，２トレンチ間の間隔を広くして、ＪＦＥＴ部の第１方向の幅を広くすることで、ＪＦＥＴ抵抗を低減させることができる。
　本発明にかかる炭化珪素半導体装置によれば、ソーストレンチを備えたトレンチゲート型の炭化珪素半導体装置であって、オン抵抗を低減させることができるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 図３は、図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。 図４は、図１の切断線Ｃ－Ｃ’における断面構造を示す断面図である。 図５は、図１の切断線Ｄ－Ｄ’における断面構造を示す断面図である。 図６は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 図７は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 図８は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。 図９は、従来の炭化珪素半導体装置の構造を示す断面図である。
　以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２～５は、それぞれ図１の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’、切断線Ｄ－Ｄ’および切断線Ｃ－Ｃ’における断面構造を示す断面図である。図２には、活性領域５１の１つの単位セル（素子の機能単位）を示す。図３，４には、中間領域５２の構造を示す。図５には、ゲートパッド１５の直下（ｎ+型ドレイン領域１側）の構造を示す。
　図１～５は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１に示す実施の形態にかかる炭化珪素半導体装置１０は、活性領域５１において、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）３０のおもて面側に、ゲート電極９を埋め込んだゲートトレンチ（第１トレンチ）７と、ソース電極１３を埋め込んだソーストレンチ（第２トレンチ）１１と、を設けてダブルトレンチとしたソーストレンチ構造のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴである。
　活性領域５１は、炭化珪素半導体装置１０のオン時に半導体基板３０のおもて面に垂直な方向に主電流（ドリフト電流）が流れる領域である。活性領域５１には、ＳｉＣ－ＭＯＳＦＥＴの同一構造の複数の単位セルが隣接して配置される。活性領域５１は、例えば略矩形状の平面形状を有し、半導体基板３０の略中央（チップ中央）に設けられている。活性領域５１において、半導体基板３０のおもて面上には、ソース電極１３（第１電極：図１には不図示、図２，３参照）およびゲートパッド１５が設けられている。
　ソース電極１３は、活性領域５１において半導体基板３０のおもて面のほぼ全面を覆う。ソース電極１３は、例えば一部を内側（チップ中央側）に凹ませた略矩形状の平面形状を有する。ソース電極１３は、ソースパッド（電極パッド）を兼ねる。ゲートパッド１５は、例えば、略矩形状の平面形状を有する（不図示）。ゲートパッド１５は、例えば、活性領域５１と中間領域５２との境界近傍においてソース電極１３の一部凹んだ凹部内に設けられ、ソース電極１３に３辺が対向するように配置される。
　エッジ終端領域５３は、活性領域５１と半導体基板３０の端部（チップ端部）との間の領域であり、中間領域５２を介して活性領域５１の周囲を略矩形状に囲む。図１には、活性領域５１と中間領域５２との境界と、中間領域５２とエッジ終端領域５３との境界と、を破線で示す。エッジ終端領域５３は、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）が使用電圧で誤動作や破壊を起こさない最大の電圧である。
　エッジ終端領域５３には、例えば、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）や接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造またはガードリング等の、活性領域５１の周囲を同心状に囲む複数のｐ型領域で構成される一般的な耐圧構造が配置される。例えば、図３には、内側から外側（チップ端部側）へ離れるにしたがって不純物濃度の低いｐ型領域を配置してなるＪＴＥ構造を構成する複数のｐ型領域のうちの最も内側のｐ-型領域４９を示す。
　活性領域５１とエッジ終端領域５３との間の中間領域５２において、半導体基板３０のおもて面上には、絶縁層（後述するフィールド酸化膜４５および後述する層間絶縁膜１２）を介してゲートランナー４８が設けられている。中間領域５２は、活性領域５１のトレンチゲート構造と、エッジ終端領域５３の耐圧構造と、を電気的に接続するための構造が配置された遷移領域である。ゲートランナー４８は、活性領域５１の周囲を略矩形状に囲む。ゲートランナー４８は、ゲートパッド１５に連結されている。
　半導体基板３０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ-型ドリフト領域（第１半導体領域）２となるｎ-型のエピタキシャル層３２をエピタキシャル成長させてなる。半導体基板３０は、エピタキシャル層３２側の第１主面をおもて面とし、ｎ+型出発基板３１側の第２主面を裏面とする。ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。エピタキシャル層３２のうち、ｐ型ベース領域（第２半導体領域）３、ｎ+型ソース領域（第３半導体領域）５、ｐ++型コンタクト領域６およびｎ型電流拡散領域（第４半導体領域）１６を除く部分がｎ-型ドリフト領域２である。
　半導体基板３０のおもて面側のｐ型ベース領域３、ｎ+型ソース領域５、ｐ++型コンタクト領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９でトレンチゲート構造が構成される。ｐ型ベース領域３、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｎ型電流拡散領域１６は、エピタキシャル層３２の内部にイオン注入により形成された拡散領域である。ｐ型ベース領域３は、活性領域の全域にわたって半導体基板３０のおもて面とｎ-型ドリフト領域２との間に設けられている。
　ｎ+型ソース領域５は、ソース電極１３の直下の領域５１ａの略全域にわたって半導体基板３０のおもて面とｐ型ベース領域３との間に、ｐ型ベース領域３に接して設けられている。ｎ+型ソース領域５、ｐ型ベース領域３およびｎ-型ドリフト領域２は、ゲートトレンチ７の側壁でゲート絶縁膜８に接する。ｎ+型ソース領域５は、半導体基板３０のおもて面およびソーストレンチ１１の側壁でソース電極１３にオーミック接触している。ｎ+型ソース領域５は、ゲートトレンチ７と後述する絶縁トレンチ２１，４１との間には設けられていない。
　ｐ++型コンタクト領域６は、ソーストレンチ１１の底面と後述するｐ型ベース深部４との間に、ｐ型ベース深部４に接して設けられている。ｐ++型コンタクト領域６は、ソーストレンチ１１の底面でソース電極１３にオーミック接触している。ｐ++型コンタクト領域６は、半導体基板３０のおもて面とｐ型ベース領域３との間には設けられていない。ｐ++型コンタクト領域６を半導体基板３０のおもて面とｐ型ベース領域３との間に設けないことで、セルピッチが狭くてもトレンチゲート構造の形成が容易となる。
　ｐ++型コンタクト領域６は、ソーストレンチ１１の底面の全域にわたって設けられていることが好ましいが、ソーストレンチ１１の底面にソース電極１３とのオーミック接触部を形成することができればよく、ソーストレンチ１１の底面に部分的に設けられてもよい。ｐ++型コンタクト領域６は、ｎ-型ドリフト領域２に接しない深さで設けられていればよく、深さ方向Ｚにｐ型ベース深部４を貫通してｎ型電流拡散領域１６の内部で終端していてもよい。ｐ++型コンタクト領域６は設けられなくてもよい。
　ゲートトレンチ７とソーストレンチ１１とは、半導体基板３０のおもて面に平行な第１方向Ｘに互いに離れて交互に繰り返し配置される。ゲートトレンチ７を挟んで互いに隣り合うソーストレンチ１１の第１方向Ｘの中心間の部分で１つの単位セルが構成される。１つの単位セルに第１方向Ｘに互いに隣り合って２つ以上のゲートトレンチ７が配置されてもよい。この場合、第１方向Ｘにソーストレンチ１１が所定ピッチで配置され、互いに隣り合うソーストレンチ１１の間に、第１方向Ｘに所定ピッチで２つ以上のゲートトレンチ７が配置される。
　また、１つの単位セルに含まれるゲートトレンチ７の個数以下の個数で、１つの単位セルに第１方向Ｘに互いに隣り合って２つ以上のソーストレンチ１１が配置されてもよい。この場合、１つ以上のゲートトレンチ７を挟んで互いに隣り合うソーストレンチ１１の間と、ゲートトレンチ７を挟まずに互いに隣り合うソーストレンチ１１の間と、が第１方向Ｘに交互に繰り返し配置される。ゲートトレンチ７を挟まずに互いに隣り合うソーストレンチ１１の間は、ＭＯＳＦＥＴとして機能しない無効領域である。
　１単位セル当たりのゲートトレンチ７の個数が多いほど、１単位セル当たりに、炭化珪素半導体装置１０のオン時にｐ型ベース領域３でゲートトレンチ７に沿って形成されるチャネル（ｎ型の反転層）の個数が増えるため、オン抵抗が低減される。一方、１単位セル当たりのゲートトレンチ７の個数が多いほど、ソーストレンチ１１の底面の後述するｐ型ベース深部４によるゲートトレンチ７の底面近傍の電界緩和効果が小さくなる。このため、１単位セル当たりのゲートトレンチ７の個数は最大で３個程度であることがよい。
　ゲートトレンチ７の第１方向Ｘの幅ｗ１は、ソーストレンチ１１の第１方向Ｘの幅ｗ２よりも狭くてもよい。この場合、ソーストレンチ１１の深さｄ２がゲートトレンチ７の深さｄ１よりも深い構成であると、ソーストレンチ１１をゲートトレンチ７と同時に形成して製造プロセスを簡略化することができる。ゲートトレンチ７の第１方向Ｘの幅ｗ１と、ソーストレンチ１１の第１方向Ｘの幅ｗ２と、は略同じであってもよい。略同じ幅とは、製造プロセスのばらつきによる許容誤差を含む範囲で同じ幅であることを意味する。
　ゲートトレンチ７は、深さ方向Ｚに半導体基板３０のおもて面からｎ+型ソース領域５およびｐ型ベース領域３を貫通して、ｎ-型ドリフト領域２の内部で終端する。ゲートトレンチ７の底面とｎ+型ドレイン領域１との間にはｎ-型ドリフト領域２のみが配置され、ゲートトレンチ７の底面はｎ-型ドリフト領域２に囲まれている。このため、深さ方向Ｚにゲートトレンチ７の底面に対向する位置に電界緩和のためのｐ型領域を配置した場合と比べて、ＪＦＥＴ部の第１方向Ｘの幅が広くなり、ＪＦＥＴ抵抗が大幅に低減される。
　ＪＦＥＴ部とは、ｎ-型ドリフト領域２のうち、互いに隣り合うゲートトレンチ７と後述するｐ型ベース深部４との間の部分であり、チャネルに隣接してドリフト電流の電流経路となる。ゲートトレンチ７の内壁（側壁および底面）に沿ってゲート絶縁膜８が設けられている。ゲートトレンチ７の内部においてゲート絶縁膜８上に、例えばポリシリコン（ｐｏｌｙ－Ｓｉ）からなるゲート電極９が設けられている。ゲートトレンチ７およびソーストレンチ１１は、半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに直線状（すなわち活性領域５１の全域にストライプ状）に延在している。
　図示省略するが、第１方向Ｘにゲートトレンチ７とソーストレンチ１１とが交互に繰り返し配置されるとともに、第２方向Ｙにゲートトレンチ７とソーストレンチ１１とが交互に繰り返し配置されてもよい。この場合、ゲートトレンチ７およびソーストレンチ１１は、略矩形状の平面形状で島状（すなわち活性領域５１の全域にマトリクス状）に点在する。このため、第１方向Ｘに隣接して複数の単位セルが配置されるとともに、第２方向Ｙに隣接して複数の単位セルが配置される。
　ソーストレンチ１１は、深さ方向Ｚに半導体基板３０のおもて面からｎ+型ソース領域５を貫通して、ゲートトレンチ７の底面と略同じ深さ位置か、またはゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に達する。略同じ深さとは、製造プロセスのばらつきによる許容誤差（例えば±１０％以内、好ましくは±５％以内）を含む範囲で同じ深さであることを意味する。ソーストレンチ１１の深さｄ２を深くするほど、ソーストレンチ１１の底面の後述するｐ型ベース深部４がｎ+型ドレイン領域１側に深い位置に形成される。
　ソーストレンチ１１の深さｄ２は、ゲートトレンチ７の深さｄ１よりも深いことがよい。ＳｉＣは、シリコン（Ｓｉ）よりも最大電界強度が１桁以上大きいことで、例えば１２００Ｖ以上の高耐圧クラスに有用であり、Ｓｉ－ＭＯＦＥＴと比べてゲート絶縁膜８にかかる電界が増大するからである。ソーストレンチ１１の深さｄ２をゲートトレンチ７の深さｄ１よりも深くすることで、ソーストレンチ１１の底面に電界集中しやすくなり、ゲートトレンチ７の底面のゲート絶縁膜８にかかる電界が緩和される。
　ソーストレンチ１１の深さｄ２をゲートトレンチ７の深さｄ１よりも深くしても、互いに隣り合うゲートトレンチ７とソーストレンチ１１との間（メサ部）の間隔（メサ幅）ｗ１２を適宜広く設定することで、ゲート特性に悪影響は及ばない。また、ソーストレンチ１１の深さｄ２がゲートトレンチ７の深さｄ１よりも深いことで、ソーストレンチ１１に後述するように埋め込まれたソース電極１３がゲートトレンチ７に埋め込まれたゲート電極９よりもｎ+型ドレイン領域１側に位置しても、ゲート特性に悪影響は及ばない。
　ソーストレンチ１１の内部には、ソース電極１３が埋め込まれている。ソーストレンチ１１とｎ-型ドリフト領域２との間に、ソーストレンチ１１の内壁に沿ってｐ型ベース領域３が延在する。ソーストレンチ１１の内壁（側壁および底面）に沿って、ソース電極１３とｐ型ベース領域３およびｐ++型コンタクト領域６とのソースコンタクト（電気的接触部）が形成される。ｐ型ベース領域３の、ソーストレンチ１１の底面に沿った部分（以下、ｐ型ベース深部とする）４は、ソーストレンチ１１の底面の全域を囲む。
　ソーストレンチ１１の底面のｐ型ベース深部４によって、ゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に後述するｎ型電流拡散領域１６とのｐｎ接合が形成され、ゲートトレンチ７の底面のゲート絶縁膜８にかかる電界が緩和される。ソーストレンチ１１の底面にｐ型ベース領域３を形成するためのｐ型不純物のイオン注入を行うことで、ゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に不純物濃度のばらつきなくｐ型ベース深部４を形成することができる。
　例えば、互いに隣り合うゲートトレンチ７間にソーストレンチ１１を設けずにｎ+型ドレイン領域１側に深い位置に達するｐ型領域を形成する場合、半導体基板３０のおもて面から高加速エネルギーでのｐ型不純物のイオン注入によって、当該ｐ型領域の不純物濃度がばらついたり、半導体基板３０内に結晶欠陥が生じたりする。または、エピタキシャル層３２を多段にエピタキシャル成長させるごとに繰り返しｐ型不純物をイオン注入して当該ｐ型領域を形成することで、工程数が増加するという問題がある。
　一方、本実施の形態においては、ｐ型ベース領域３を形成するためのｐ型不純物のイオン注入をソーストレンチ１１の内壁にも行う。活性領域５１および中間領域５２における半導体基板３０のおもて面の表面領域およびソーストレンチ１１の内壁の全面の表面領域にｐ型ベース領域３が形成され、ｐ型ベース領域３のソーストレンチ１１の底面に沿った部分がｐ型ベース深部４となる。このため、高加速エネルギーでのイオン注入やエピタキシャル層３２を多段にエピタキシャル成長させる工程を必要としない。
　また、ソーストレンチ１１の底面のｐ型ベース深部４がｎ+型ドレイン領域１側に深い位置に配置されるほど、当該ｐ型ベース深部４によるゲートトレンチ７の底面近傍の電界緩和効果が高くなる。また、ソーストレンチ１１の底面のｐ型ベース深部４がｎ+型ドレイン領域１側に深い位置に配置されるほど、負荷短絡時やアーム短絡時にＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のドレイン・ソース間に定格電流を超える大電流（短絡電流）が流れたときにｐ型ベース深部４が抵抗成分となるため、短絡耐量が向上する。
　ｐ型ベース深部４の厚さ（ｐ型ベース領域３の、ソーストレンチ１１の底面とｎ-型ドリフト領域２との間の部分の厚さ）ｔ２は、メサ部のｐ型ベース領域３（ｐ型ベース領域３の、半導体基板３０のおもて面とｎ-型ドリフト領域２との間の部分）の厚さｔ１よりも厚くてもよい。ｐ型ベース領域３のうち、ｐ型ベース深部４の厚さｔ２を相対的に厚くするには、ｐ型ベース領域３の形成時に、ソーストレンチ１１の底面に更にｐ型不純物をイオン注入すればよい。例えば、ソーストレンチ１１の底面にｐ++型コンタクト領域６を形成するためのｐ型不純物のイオン注入を行うことによっても、ｐ型ベース領域３のうち、ｐ型ベース深部４の厚さｔ２を相対的に厚くすることができる。
　ｐ型ベース深部４とｎ-型ドリフト領域２との間にのみ、ｎ-型ドリフト領域２に接し、深さ方向Ｚにｐ型ベース深部４の下面（ｎ+型ドレイン領域１側の面）に対向して、ｎ型電流拡散領域１６が設けられている。ｎ型電流拡散領域１６は、ｐ型ベース深部４の下面の全域に接して、ｐ型ベース深部４の下面の全域を囲む。ｎ型電流拡散領域１６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ　Ｓｐｒｅａｄｉｎｇ　Ｌａｙｅｒ）である。また、ｎ型電流拡散領域１６は、ＳｉＣ－ＭＯＳＦＥＴのオフ時にソーストレンチ１１の底面近傍でアバランシェ降伏を起こしやすくして、ブレークダウン電圧（ドレイン・ソース間降伏電圧）を低くする機能を有する。
　ｎ型電流拡散領域１６は、ＳｉＣ－ＭＯＳＦＥＴのオフ時にソーストレンチ１１の底面近傍でアバランシェ降伏を起こしやすくすることができればよく、深さ方向Ｚにｐ型ベース深部４に対向する位置に、ｐ型ベース深部４から離れて設けられてもよい。ｎ型電流拡散領域１６は、深さ方向Ｚにｐ型ベース深部４の底面の全域に対向することが好ましいが、ｐ型ベース深部４の下面の一部に対向するのみであっても上記機能を有する。ｎ型電流拡散領域１６は、例えば、ソーストレンチ１１の形成後、ｐ型ベース深部４の形成前に、ソーストレンチ１１の底面へのｎ型不純物のイオン注入によって形成される。ｎ型電流拡散領域１６は、ソーストレンチ１１を形成するためのマスクを用いて形成されてもよい。
　例えばｐ型ベース深部４の厚さｔ２を厚くするためにソーストレンチ１１の底面にｐ型不純物をイオン注入する際のマスクを用いてｎ型電流拡散領域１６が形成されてもよい。ｎ型電流拡散領域１６は、ｐ型ベース深部４を形成するためのイオン注入よりも高加速エネルギーのイオン注入でｐ型ベース深部４よりもｎ+型ドレイン領域１側に深い位置に形成されるため、半導体基板３０のおもて面に平行な方向に比較的拡散しやすい。このため、ｐ型ベース深部４とｎ型電流拡散領域１６とをセルフアラインで形成することで、ｐ型ベース深部４の下面の全域にわたってｎ型電流拡散領域１６を形成することができ、ｎ型電流拡散領域１６の幅をｐ型ベース深部４の幅と略同じにすることができる。
　ｎ型電流拡散領域１６は、ゲートパッド１５の直下の領域５１ｂ、中間領域５２およびエッジ終端領域５３には設けられていない。これによって、ＳｉＣ－ＭＯＳＦＥＴのオフ時にソース電極１３の直下の領域５１ａのうちのソーストレンチ１１の直下でのみ意図的にアバランシェ降伏させることができ、ゲートパッド１５の直下の領域５１ｂ、中間領域５２およびエッジ終端領域５３ではアバランシェ降伏が起きない、このため、中間領域５２およびエッジ終端領域５３の耐圧を活性領域５１の耐圧よりも高くすることができ、活性領域５１の耐圧で炭化珪素半導体装置１０（半導体基板３０）全体の耐圧を決めることができる。
　活性領域５１においてゲートパッド１５の直下の領域５１ｂには、埋込絶縁層２２を埋め込んだトレンチ（以下、絶縁トレンチとする）２１が設けられている。絶縁トレンチ２１とｎ-型ドリフト領域２との間には、活性領域５１から絶縁トレンチ２１の内壁に沿ってｐ型ベース領域３が延在し、絶縁トレンチ２１の底面の全域を囲む。ｐ型ベース領域３の、絶縁トレンチ２１の底面に沿った部分（以下、ｐ型ベース深部とする）２３の下面は、ｎ-型ドリフト領域２に接し、ｎ-型ドリフト領域２に囲まれている。絶縁トレンチ２１は、例えば、第２方向Ｙにストライプ状に延在する。絶縁トレンチ２１の第１方向Ｘの幅ｗ３や、互いに隣り合う絶縁トレンチ２１間の間隔ｗ１３は適宜設定可能である。
　ゲートパッド１５の直下のｐ型ベース領域３は、ドレイン電極１４にかかる電圧の急峻な上昇によってゲートパッド１５の直下の領域５１ｂの電位が持ち上がることを抑制する機能を有する。ゲートパッド１５の直下の領域５１ｂに絶縁トレンチ２１を配置することで、絶縁トレンチ２１の底面のｐ型ベース深部２３がｎ+型ドレイン領域１側に深い位置に形成される。ｐ型ベース深部２３の厚さｔ３は、例えばソーストレンチ１１の底面のｐ型ベース深部４の厚さｔ２と略同じである。絶縁トレンチ２１の深さｄ３をソーストレンチ１１の深さｄ２と略同じにすることで、ｐ型ベース深部２３をソーストレンチ１１の底面のｐ型ベース深部４と略同じ深さ位置に形成することができる。
　互いに隣り合う絶縁トレンチ２１の底面のｐ型ベース深部２３同士が連結されることで、ゲートパッド１５の直下の領域５１ｂの全域においてｐ型ベース領域３の下面が絶縁トレンチ２１の底面よりもｎ+型ドレイン領域１側に深い位置で略平坦になっていてもよい。ゲートパッド１５の直下の領域５１ｂとは、ゲートパッド１５と略同じ寸法か、またはゲートパッド１５よりも若干大きい寸法の略矩形状の平面形状を有し、ゲートパッド１５の全面に対向する領域である。絶縁トレンチ２１の底面とｐ型ベース深部２３との間に、ソーストレンチ１１の底面のｐ++型コンタクト領域６と同様に、ｐ型ベース深部２３に接してｐ++型コンタクト領域２４が設けられていてもよい。
　層間絶縁膜１２は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。深さ方向Ｚに層間絶縁膜１２を貫通する複数のコンタクトホール１２ａ～１２ｃが設けられている。コンタクトホール１２ａには、ソーストレンチ１１およびｎ+型ソース領域５が露出されている。コンタクトホール１２ｂには、互いに隣り合うゲートトレンチ７と絶縁トレンチ２１，４１との間のｐ型ベース領域３が露出されている。コンタクトホール１２ｃには、中間領域５２の後述するゲートポリシリコン配線層４６が露出されている。ソース電極１３は、層間絶縁膜１２のコンタクトホール１２ａを介してソーストレンチ１１に埋め込まれ、ソーストレンチ１１の内壁においてｐ型ベース領域３、ｎ+型ソース領域５およびｐ++型コンタクト領域６に接する。
　活性領域５１における層間絶縁膜１２上に、ゲートパッド１５が設けられている。ソース電極１３およびゲートパッド１５は、同一階層に設けられ、層間絶縁膜１２によって互いに電気的に絶縁された金属電極層である。ゲートパッド１５は、層間絶縁膜１２を介して絶縁トレンチ２１、埋込絶縁層２２およびｐ型ベース深部２３に対向する。ゲートパッド１５には、ゲートランナー４８を介してすべてのゲート電極９が電気的に接続されている。ドレイン電極（第２電極）１４は、半導体基板３０の裏面（ｎ+型出発基板３１の裏面）の全面に設けられている。ドレイン電極１４は、半導体基板３０の裏面にオーミック接触して、ｎ+型ドレイン領域１（ｎ+型出発基板３１）に電気的に接続されている。
　中間領域５２には、活性領域５１から延在するゲートトレンチ７と、埋込絶縁層４２を埋め込んだ絶縁トレンチ４１と、が設けられている。絶縁トレンチ４１とｎ-型ドリフト領域２との間には、活性領域５１から絶縁トレンチ４１の内壁に沿ってｐ型ベース領域３が延在し、絶縁トレンチ４１の底面の全域を囲む。ｐ型ベース領域３の、絶縁トレンチ４１の底面に沿った部分（以下、ｐ型ベース深部とする）４３の下面は、ｎ-型ドリフト領域２に接し、ｎ-型ドリフト領域２に囲まれている。絶縁トレンチ４１は、例えば、第２方向Ｙにストライプ状に延在する。絶縁トレンチ４１の第１方向Ｘの幅ｗ４や、互いに隣り合うゲートトレンチ７と絶縁トレンチ４１との間の間隔ｗ１４は適宜設定可能である。
　例えば、絶縁トレンチ４１の第１方向Ｘの幅ｗ４は、ソーストレンチ１１の第１方向Ｘの幅ｗ２と略同じである。絶縁トレンチ４１は、略矩形状に活性領域５１の周囲を囲む中間領域５２の第１方向Ｘに平行な１組の対辺において、第２方向Ｙにソーストレンチ１１に対向して設けられ、第１方向Ｘにゲートトレンチ７を挟んで点在する（図４）。一方、絶縁トレンチ４１は、中間領域５２の第２方向Ｙに平行な１組の対辺において、当該１組の対辺の全域にわたって第２方向Ｙに直線状（もしくはストライプ状）に延在する（図５）。中間領域５２の第２方向Ｙに平行な１組の対辺において、絶縁トレンチ４１の全域が深さ方向Ｚにゲートランナー４８の第２方向Ｙに平行な１組の対辺に対向する。
　中間領域５２に絶縁トレンチ４１を配置することで、絶縁トレンチ４１の底面のｐ型ベース深部４３がｎ+型ドレイン領域１側に深い位置に形成される。ｐ型ベース深部４３の厚さｔ４は、例えばソーストレンチ１１の底面のｐ型ベース深部４の厚さｔ２と略同じである。絶縁トレンチ４１の深さｄ４をソーストレンチ１１の深さｄ２と略同じにすることで、ｐ型ベース深部４３をソーストレンチ１１の底面のｐ型ベース深部４と略同じ深さ位置に形成することができる。絶縁トレンチ４１の底面とｐ型ベース深部４３との間に、ソーストレンチ１１の底面のｐ++型コンタクト領域６と同様に、ｐ型ベース深部４３に接してｐ++型コンタクト領域４４が設けられていてもよい。
　中間領域５２のｐ型ベース領域３は、活性領域５１と中間領域５２との境界に沿って、活性領域５１の周囲を略矩形状に囲む。中間領域５２のｐ型ベース領域３は、中間領域５２における半導体基板３０のおもて面の面内での電界を均一にする機能を有する。中間領域５２およびエッジ終端領域５３において半導体基板３０のおもて面と層間絶縁膜１２との間に、フィールド酸化膜４５が設けられている。フィールド酸化膜４５は、ゲートパッド１５の全面に対向するように、活性領域５１における半導体基板３０のおもて面と層間絶縁膜１２との間に延在してもよい。中間領域５２においてフィールド酸化膜４５と層間絶縁膜１２との間に、ゲートポリシリコン配線層４６が設けられている。埋込絶縁層２２，４２は、フィールド酸化膜４５と同時形成されても良い。
　ゲートポリシリコン配線層４６には、ゲートトレンチ７の長手方向（第２方向Ｙ）の端部においてゲート電極９が連結されている。ゲートポリシリコン配線層４６の上には、層間絶縁膜１２のコンタクトホール１２ｃを介してゲート金属配線層４７が設けられている。ゲート金属配線層４７は、ゲートパッド１５に連結されている。ゲートポリシリコン配線層４６およびゲート金属配線層４７は、活性領域５１の周囲を囲んでゲートランナー４８を構成する。ゲートランナー４８は、絶縁層（フィールド酸化膜４５および層間絶縁膜１２）を介してｐ型ベース領域３、ｐ型ベース深部４３、絶縁トレンチ４１および埋込絶縁層４２に対向する。
　実施の形態１にかかる炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）の動作について説明する。ソース電極１３に対して正の電圧がドレイン電極１４に印加（ドレイン・ソース間が順バイアス）され、ｐ++型コンタクト領域６およびｐ型ベース領域３と、ｎ型電流拡散領域１６、ｎ-型ドリフト領域２およびｎ+型ドレイン領域１と、のｐｎ接合（主接合）が逆バイアスされる。この状態で、ゲート電極９への印加電圧がゲート閾値電圧未満であると、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。
　上述したように主接合が逆バイアスされていることで、ｐ型ベース深部４（もしくはｎ型電流拡散領域１６、またはその両方）が空乏化される。このため、互いに隣り合うゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２を適宜設定することで、ゲートトレンチ７の底面に電界緩和のためのｐ型領域を設けなくても、ソーストレンチ１１の底面のｐ型ベース深部４によってゲートトレンチ７の底面のゲート絶縁膜８にかかる電界を緩和させることができる。
　また、深さ方向Ｚにソーストレンチ１１の底面のｐ型ベース深部４に対向してｎ型電流拡散領域１６が設けられていることで、ＳｉＣ－ＭＯＳＦＥＴのオフ時にソーストレンチ１１の底面近傍に電界を集中させることができる。これによって、ＳｉＣ－ＭＯＳＦＥＴのオフ時にソーストレンチ１１の底面近傍で意図的にアバランシェ降伏を起こすことができ、ブレークダウン電圧を低くすることができるため、ゲートトレンチ７の底面近傍の電界強度を小さくすることができる。
　一方、ソース電極１３に対して正の電圧がドレイン電極１４に印加された状態でゲート電極９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域３の、ゲートトレンチ７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１からｎ-型ドリフト領域２、ＪＦＥＴ部（互いに隣り合うゲートトレンチ７とｐ型ベース深部４との間の部分）およびチャネルを通ってｎ+型ソース領域５へ向かうドリフト電流（主電流）が流れ、ＳｉＣ－ＭＯＳＦＥＴがオンする。
　深さ方向Ｚにソーストレンチ１１の底面のｐ型ベース深部４に対向してｎ型電流拡散領域１６が設けられていることで、ｐ型ベース深部４の底面近傍のｎ型不純物濃度が高くなっている。このため、逆バイアスされた主接合（ｐｎ接合）からｎ-型ドリフト領域２内へ空乏層が広がりにくい。これによって、ＳｉＣ－ＭＯＳＦＥＴがオン状態のときにｎ-型ドリフト領域２に流れるドリフト電流の経路が主接合から伸びる空乏層によって狭められることを抑制することができ、ＪＦＥＴ抵抗が高くなることを抑制することができる。
　また、上述したようにゲートトレンチ７の底面近傍の電界強度を小さくすることができた分だけ、互いに隣り合うゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２を広くしても、ソーストレンチ１１の底面のｐ型ベース深部４によるゲートトレンチ７の底面近傍の電界緩和効果が得られる。このため、互いに隣り合うゲートトレンチ７とソーストレンチ１１との間の間隔ｗ１２を広くして、ＪＦＥＴ部の第１方向Ｘの幅を広くすることで、ＪＦＥＴ抵抗を低減させることができる。
　以上、説明したように、実施の形態１によれば、深さ方向にソーストレンチの底面のｐ型ベース深部に対向してｎ型電流拡散領域が設けられていることで、ＳｉＣ－ＭＯＳＦＥＴのオフ時にソーストレンチの底面近傍で意図的にアバランシェ降伏を起こすことができる。これによって、ブレークダウン電圧を低くすることができ、ゲートトレンチの底面近傍の電界強度を小さくすることができるため、互いに隣り合うゲートトレンチとソーストレンチとの間の間隔を広くしてＪＦＥＴ部の第１方向Ｘの幅を広くすることで、ＪＦＥＴ抵抗を低減させることができ、オン抵抗を低減させることができる。
　また、実施の形態１によれば、深さ方向にゲートトレンチの底面に対向する位置に電界緩和のためのｐ型領域を配置しないことで、ＪＦＥＴ部の幅が広くなり、ＪＦＥＴ抵抗が大幅に低減される。また、深さ方向にゲートトレンチの底面に対向する位置に電界緩和のためのｐ型領域を配置しなくても、ソーストレンチの底面のｐ型ベース深部によって、ゲートトレンチの底面のゲート絶縁膜にかかる電界を緩和させることができる。また、実施の形態１によれば、上述したようにゲートトレンチの底面近傍の電界強度を小さくすることができるため、ｎ型電流拡散領域を備えない従来構造（図９参照）と比べてゲートトレンチの底面近傍の電界緩和効果が高く、信頼性を向上させることができる。
　また、実施の形態１によれば、深さ方向にソーストレンチの底面のｐ型ベース深部に対向してｎ型電流拡散領域を設けることで、当該ｐ型ベース深部の底面近傍のｎ型不純物濃度が高くなっている。このため、逆バイアスされたｐ型ベース深部とｎ型電流拡散領域およびｎ-型ドリフト領域とのｐｎ接合からｎ-型ドリフト領域内へ空乏層が広がりにくい。これによって、ＳｉＣ－ＭＯＳＦＥＴがオン状態のときにｎ-型ドリフト領域に流れるドリフト電流の経路がｐ型ベース深部とｎ型電流拡散領域およびｎ-型ドリフト領域とのｐｎ接合から伸びる空乏層によって狭められることを抑制することができ、ＪＦＥＴ抵抗が高くなることを抑制することができる。
（実施の形態２）
　実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図６は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置６０を半導体基板３０のおもて面側から見たレイアウトは実施の形態１（図１参照）と同様である。図６は、図１の切断線Ａ－Ａ’における断面構造に相当する。実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置１０（図１～５参照）と異なる点は、ソーストレンチの直下のｎ型電流拡散領域１６に加えて、深さ方向Ｚにゲートトレンチ７の底面に対向する位置にも、ｎ-型ドリフト領域２に接してｎ型電流拡散領域（第５半導体領域）６１を設けた点である。
　ｎ型電流拡散領域６１は、ＪＦＥＴ部近傍のｎ型不純物濃度を高くして、ＪＦＥＴ抵抗を低くする機能を有する。ｎ型電流拡散領域６１は、ゲートトレンチ７の底面の全域に対向してもよいし、ゲートトレンチ７の底面の一部のみに対向してもよい。ｎ型電流拡散領域６１は、ゲートトレンチ７の底面でゲート絶縁膜８に接してもよいし、ゲートトレンチ７の底面から離れて設けられてもよい。ｎ型電流拡散領域６１は、ゲートパッド１５の直下の領域５１ｂおよび中間領域５２には設けられていない。
　ｎ型電流拡散領域６１の厚さｔ２１は、ｎ型電流拡散領域１６の厚さｔ１１と略同じであってもよい。略同じ厚さとは、製造プロセスのばらつきによる許容誤差、例えば±５％以内を含む範囲で同じ厚さであることを意味する。ｎ型電流拡散領域６１の不純物濃度は、ソーストレンチの直下のｎ型電流拡散領域１６の不純物濃度以下である。ｎ型電流拡散領域６１は、例えば、ゲートトレンチ７の形成後、ゲートトレンチ７の底面へのｎ型不純物のイオン注入により形成される。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、深さ方向にゲートトレンチの底面に対向してｎ型電流拡散領域を設けることで、オン抵抗を更に低減させることができる。
（実施の形態３）
　実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図７は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置７０を半導体基板３０のおもて面側から見たレイアウトは実施の形態１（図１参照）と同様である。図７は、図１の切断線Ａ－Ａ’における断面構造に相当する。実施の形態３にかかる炭化珪素半導体装置７０が実施の形態１にかかる炭化珪素半導体装置１０（図１～５参照）と異なる点は、ソーストレンチ１１の直下だけでなく、ｐ型ベース領域３とｎ-型ドリフト領域２との間の全域に、これらの領域に接してｎ型電流拡散領域（第４半導体領域）７１を設けた点である。
　ｎ型電流拡散領域７１は、ＪＦＥＴ部近傍のｎ型不純物濃度を高くして、ＪＦＥＴ抵抗を低くする機能を有する。ｎ型電流拡散領域７１は、ｐ型ベース領域３とｎ-型ドリフト領域２との間において、ソーストレンチ１１の直下からゲートトレンチ７の直下にわたって設けられている。ｎ型電流拡散領域７１は、ｐ型ベース領域３（ｐ型ベース深部４を含む）の全域に接してｐ型ベース領域３を囲むとともに、ゲートトレンチ７の底面の全域においてゲート絶縁膜８に接してゲートトレンチ７の底面を囲む。ｎ型電流拡散領域７１は、ゲートトレンチ７の底面でゲート絶縁膜８に接する。ｎ型電流拡散領域７１の下面は、例えば半導体基板３０のおもて面に平行な平坦面である。
　ｎ型電流拡散領域７１は、ゲートパッド１５の直下の領域５１ｂ、中間領域５２およびエッジ終端領域５３には設けられていない。ｎ型電流拡散領域７１は、ソーストレンチ１１の直下の部分の厚さｔ３１を実施の形態１のｎ型電流拡散領域１６の厚さｔ１１（図２参照）と略同じにしてもよい。ｎ型電流拡散領域７１のうち、互いに隣り合うゲートトレンチ７とｐ型ベース深部４との間の部分がＪＦＥＴ部となる。ｎ型電流拡散領域７１は、例えば、ゲートトレンチ７およびソーストレンチ１１の形成前に、エピタキシャル層３２へのｎ型不純物のイオン注入により形成される。
　以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ｐ型ベース領域とｎ-型ドリフト領域との間の全域にｎ型電流拡散領域を設けることで、実施の形態２と同様の効果を得ることができる。
（実施の形態４）
　実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図８は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態４にかかる炭化珪素半導体装置８０を半導体基板３０のおもて面側から見たレイアウトは実施の形態１（図１参照）と同様である。図８は、図１の切断線Ａ－Ａ’における断面構造に相当する。実施の形態４にかかる炭化珪素半導体装置８０が実施の形態１にかかる炭化珪素半導体装置１０（図１～５参照）と異なる点は、ソーストレンチ１１の直下からゲートトレンチ７の直下にわたって略同じ厚さｔ４１でｎ型電流拡散領域（第４半導体領域）８１が延在している点である。
　ｎ型電流拡散領域８１は、ＪＦＥＴ部近傍のｎ型不純物濃度を高くして、ＪＦＥＴ抵抗を低くする機能を有する。ｎ型電流拡散領域８１は、ソース電極１３の直下の領域５１ａにおいてｐ型ベース領域３とｎ-型ドリフト領域２との間に、ソーストレンチ１１の直下の部分からゲートトレンチ７の直下の部分にわたって設けられている。ｎ型電流拡散領域８１は、深さ方向Ｚにｐ型ベース領域３（ｐ型ベース深部４を含む）の全域に対向するとともに、深さ方向Ｚにゲートトレンチ７の底面の全域に対向する。
　ｎ型電流拡散領域８１は、ソーストレンチ１１の直下において、ｐ型ベース領域３（すなわちｐ型ベース深部４）に接してもよいし、深さ方向Ｚにｐ型ベース領域３から離れて配置されてもよい。ｎ型電流拡散領域８１は、互いに隣り合うゲートトレンチ７とｐ型ベース深部４との間において、深さ方向Ｚにｐ型ベース領域３から離れて配置されている。ｎ型電流拡散領域８１は、深さ方向Ｚにゲートトレンチ７の底面から離れて配置されている。ｎ型電流拡散領域８１とゲートトレンチ７との間はｎ-型ドリフト領域２である。ゲートトレンチ７の底面は、実施の形態１と同様にｎ-型ドリフト領域２に囲まれている。
　ｎ型電流拡散領域８１の厚さｔ４１は一様であり、ｎ型電流拡散領域８１の上面（ｎ+型ソース領域側の面）および下面ともに半導体基板３０のおもて面に平行な平坦面である。ｎ型電流拡散領域８１の厚さｔ４１は、実施の形態１のｎ型電流拡散領域１６の厚さｔ１１（図２参照）と略同じであってもよい。ｎ型電流拡散領域８１は、例えば、ゲートトレンチ７およびソーストレンチ１１の形成前に、エピタキシャル層３２へのｎ型不純物のイオン注入により形成される。
　以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。また、実施の形態４によれば、ゲートトレンチ７の底面がｎ-型ドリフト領域２に囲まれていることで、ゲートトレンチ７の底面付近の電界強度を小さくすることができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に１２００Ｖ以上の高耐圧クラスのＳｉＣ－ＭＯＳＦＥＴに適している。
　１　ｎ+型ドレイン領域
　２　ｎ-型ドリフト領域
　３　ｐ型ベース領域
　４，２３，４３　ｐ型ベース深部
　５　ｎ+型ソース領域
　６，２４，４４　ｐ++型コンタクト領域
　７　ゲートトレンチ
　８　ゲート絶縁膜
　９　ゲート電極
　１０，６０、７０，８０　炭化珪素半導体装置
　１１　ソーストレンチ
　１２　層間絶縁膜
　１２ａ～１２ｃ　層間絶縁膜のコンタクトホール
　１３　ソース電極
　１４　ドレイン電極
　１５　ゲートパッド
　１６，６１，７１，８１　ｎ型電流拡散領域
　２１，４１　絶縁トレンチ
　２２，４２　埋込絶縁層
　３０　半導体基板
　３１　ｎ+型出発基板
　３２　エピタキシャル層
　４５　フィールド酸化膜
　４６　ゲートポリシリコン配線層
　４７　ゲート金属配線層
　４８　ゲートランナー
　４９　ｐ-型領域
　５１，５１ａ、５１ｂ　活性領域
　５２　中間領域
　５３　エッジ終端領域
　Ｘ　半導体基板のおもて面に平行な第１方向
　Ｙ　半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
　Ｚ　深さ方向
　ｄ１　ゲートトレンチの深さ
　ｄ２　ソーストレンチの深さ
　ｄ３，ｄ４　絶縁トレンチの深さ
　ｔ１　メサ部のｐ型ベース領域の厚さ
　ｔ２～ｔ４　ｐ型ベース深部の厚さ
　ｔ１１，ｔ２１，ｔ３１，ｔ４１　ｎ型電流拡散領域の厚さ
　ｗ１　ゲートトレンチの第１方向の幅
　ｗ２　ソーストレンチの第１方向の幅
　ｗ３，ｗ４　絶縁トレンチの第１方向の幅
　ｗ１２　互いに隣り合うゲートトレンチとソーストレンチとの間の間隔
　ｗ１３，ｗ１４　互いに隣り合う絶縁トレンチ間の間隔

Claims (11)

  1. 　炭化珪素からなる半導体基板と、
    　前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    　前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    　前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
    　深さ方向に前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する第１トレンチと、
    　前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    　前記第１トレンチと離れて設けられ、深さ方向に前記第３半導体領域を貫通して前記第１トレンチの深さ以上の深さに達し、前記第２半導体領域に周囲を囲まれた第２トレンチと、
    　深さ方向に、前記第２半導体領域の、前記第２トレンチの底面に沿った部分に対向して設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域と、
    　前記半導体基板の第１主面に設けられ、前記第２トレンチに埋め込まれて、前記第２トレンチの内壁で前記第２半導体領域および前記第３半導体領域に接する第１電極と、
    　前記半導体基板の第２主面に設けられた第２電極と、
    　を備えることを特徴とする炭化珪素半導体装置。
  2. 　深さ方向に前記第１トレンチの底面に対向して設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第５半導体領域を更に備えることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記第５半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度以下であることを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 　前記第４半導体領域は、前記第２半導体領域と前記第１半導体領域との間の全域にわたって設けられ、深さ方向に、前記第２半導体領域の、前記第２トレンチの底面に沿った部分に対向するとともに、深さ方向に前記第１トレンチの底面に対向することを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 　前記第４半導体領域は、前記第１トレンチの底面で前記ゲート絶縁膜に接することを特徴とする請求項４に記載の炭化珪素半導体装置。
  6. 　前記第４半導体領域は、前記第１トレンチの底面から離れて設けられていることを特徴とする請求項４に記載の炭化珪素半導体装置。
  7. 　前記第４半導体領域の厚さは、前記第２トレンチの底面に対向する部分から前記第１トレンチの底面に対向する部分にわたって一様であることを特徴とする請求項６に記載の炭化珪素半導体装置。
  8. 　前記第４半導体領域は、前記第２半導体領域の、前記第２トレンチの底面に沿った部分に接することを特徴とする請求項１～７のいずれか一つに記載の炭化珪素半導体装置。
  9. 　前記第１トレンチの底面は、前記第１半導体領域に囲まれていることを特徴とする請求項１、２、６のいずれか一つに記載の炭化珪素半導体装置。
  10. 　前記第２トレンチは、前記半導体基板の第１主面に平行な第１方向に所定ピッチで配置され、
    　互いに隣り合う前記第２トレンチの間に、前記第１方向に所定ピッチで複数の前記第１トレンチが配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  11. 　複数の前記第１トレンチを挟んで互いに隣り合う前記第２トレンチの間と、前記第１トレンチを挟まずに互いに隣り合う前記第２トレンチの間と、を前記半導体基板の第１主面に平行な第１方向に交互に繰り返し有することを特徴とする請求項１に記載の炭化珪素半導体装置。
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