JP2018029104A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】オン抵抗特性を向上させることができること。【解決手段】半導体装置は、耐圧を保持する低不純物濃度のｎ-型ＳｉＣのドリフト層２に対して、はるかに高い不純物濃度を持つ高濃度不純物のバッファ層４を設ける。これにより、ドリフト層２／バッファ層４界面付近での電子−ホール再結合を促進させて、バッファ層４／半導体基板１界面にあるＢＰＤへ高エネルギーを与えないようにする。少数キャリアを注入するｐ型層３の不純物濃度をバッファ層４の不純物濃度よりも低い濃度とすることでドリフト層２に注入される少数キャリアを少なくする。この構造とすることで、従来構造と同じ電流密度でもバッファ層４／半導体基板１界面近傍における再結合量を減らすことができ、動作時の特性劣化を防ぐことができる。【選択図】図１

Description

この発明は、半導体装置およびその製造方法に関する。

ワイドバンドギャップ半導体、例えばＳｉＣのバイポーラデバイスもしくはユニポーラデバイスであっても少数キャリアが動作時に発生するようなバイポーラ動作をさせる場合には、ワイドバンドギャップゆえにホール・電子再結合時には高いエネルギーが発生する。このような再結合が基底面転位ＢＰＤ（Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）の近傍で起こり、高いエネルギーが与えられることによって欠陥や転位が積層欠陥となって拡張する現象がみられ、それによるオン抵抗の増大などの劣化現象が観測されている。

従来、基板とエピ層界面に存在する基底面転位ＢＰＤを電気特性に影響の少ない貫通刃状転位ＴＥＤ（Ｔｈｒｅａｄｉｎｇ Ｅｄｇｅ Ｄｉｓｌｏｃａｔｉｏｎ）等に非常に高い割合（例えば９９％等）で変換する変換層構造によって劣化を防いできた（例えば、下記特許文献１，２参照。）。

特開２００９−０８８２２３号公報 特開２００９−２９５７２８号公報

しかしながら、動作時の電流密度が高い場合などでは、バッファ層／変換層界面あるいは基板中にあるＢＰＤへの再結合などによる高エネルギーが与えられることで欠陥の拡張が起こりうる。そのためオン抵抗特性が悪化するという問題を完全に防ぐことができないという問題がある。

この発明は、上述した従来技術による問題点を解消するため、オン抵抗特性を向上できることを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられる第１導電型で低不純物濃度の第１高抵抗半導体領域と、前記半導体基板と対向する面に設けられた第２導電型の第２半導体領域と、前記第１高抵抗半導体領域と、前記半導体基板との間に設けられ、基底面転位ＢＰＤを貫通刃状転位ＴＥＤに変換する変換領域と、前記第１高抵抗半導体と、前記半導体基板との間に設けられ、前記第１高抵抗半導体よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進領域として備える、ことを特徴とする。

また、上記発明において、前記第２半導体領域の不純物濃度を前記第３半導体領域の不純物濃度に対して低い濃度であることを特徴とする。

また、上記発明において、前記第２半導体領域のおもて面側に、第２導電型の高不純物濃度の第４半導体領域を有し、当該第４半導体領域は、前記半導体基板に垂直な面から見て前記第２半導体領域よりも小さい面積で設けたことを特徴とする。

また、この発明の半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型で低不純物濃度の第１高抵抗半導体領域を形成する工程と、前記半導体基板と対向する面に第２導電型の第２半導体領域を形成する工程と、前記第１高抵抗半導体領域と、前記半導体基板との間に、基底面転位ＢＰＤを貫通刃状転位ＴＥＤに変換する変換領域を形成する工程と、前記第１高抵抗半導体領域と、前記半導体基板との間に、前記第１高抵抗半導体よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進領域として形成する工程と、を含むことを特徴とする。

また、上記発明において、前記第２半導体領域の不純物濃度を前記第３半導体領域の不純物濃度に対して低い濃度で形成したことを特徴とする。

また、上記発明において、前記第２半導体領域のおもて面側に、第２導電型の高不純物濃度の第４半導体領域を形成する工程を含み、前記第４半導体領域は、前記半導体基板に垂直な面から見て前記第２半導体領域よりも小さい面積で形成することを特徴とする。

上記構成によれば、耐圧を保持する低不純物濃度の第１導電型の第１高抵抗半導体領域（ドリフト領域）に対して、はるかに高い不純物濃度を持つ第１導電型の第３半導体領域をバッファ領域として設けることで、特にドリフト領域／バッファ領域界面付近での電子−ホール再結合を促進させて、バッファ領域／変換領域界面あるいは半導体基板中にあるＢＰＤへ高エネルギーを与えないようにできる。これにより、ＢＰＤの拡張を抑えて動作時の特性劣化を防ぐことができるようになる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗特性を向上できるという効果を有する。

図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。 図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。 図４は、従来の半導体装置の要部の構造を示す断面図である。 図５は、従来の半導体装置と実施の形態１，２にかかる半導体装置のそれぞれの半導体基板界面での少数キャリア量を示す図表である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。半導体装置として、半導体基板にＳｉＣを用いたＳｉＣ ＰｉＮダイオードの例を示す。以下の説明では、第１導電型がｎ型であり、第２導電型がｐ型である例を用いて説明する。

実施の形態の半導体装置を製造工程順に説明すると、はじめに、第１導電型で高濃度のｎ⁺型ＳｉＣ基板（半導体基板）１を用意する。ｎ⁺型ＳｉＣ基板１の不純物濃度は、例えば、１×１０¹⁹／ｃｍ³である。

この後、ｎ⁺型ＳｉＣ基板１の上にＢＰＤ→ＴＥＤ変換領域（変換層）９をエピタキシャル成長などにより形成する。

そして、実施の形態１では、変換層９の上に、再結合を促進させるｎ型のバッファ層（第１導電型の第３半導体領域）４をエピタキシャル成長などで形成する。バッファ層４は、例えば不純物濃度が１×１０¹⁸／ｃｍ³以上、厚さ１μｍ以上を有して形成する。バッファ層４は、後述するドリフト領域（ドリフト層）２に対して、はるかに高い不純物濃度を有するように設ける。

バッファ領域（バッファ層）４の上には、耐圧保持層となるｎ^-型ＳｉＣのドリフト層（第１高抵抗半導体領域）２をエピタキシャル成長などで形成する。不純物濃度は、例えば１×１０¹⁴／ｃｍ³程度以上が好ましい。ドリフト層２の不純物濃度と厚さは耐圧クラスによって変わるが、例えば１２００Ｖ耐圧の素子であれば１×１０¹⁵／ｃｍ³以上程度の濃度で１０μｍ以上程度の厚さとなる。

次に、ｐ型不純物エピタキシャル層もしくはイオンインプランテーションにより、第２導電型で高濃度のｐ型層（第２導電型の第２半導体領域）３を形成して、ＰｉＮダイオードを作成する。ｐ型層３の不純物濃度は、ドリフト層２の濃度よりも充分に高い１×１０¹⁶／ｃｍ³以上で厚さは０．１〜数μｍ程度で良い。ｐ型層３の不純物濃度がドリフト層２の不純物濃度より十分高い濃度ではない場合、ｐ型層３の厚さが薄いと上部電極へのパンチスルーにより耐圧が低下するので注意が必要である。

その後 エピタキシャル形成によりｐ型層３を形成した場合には、周辺部に低濃度のｐ領域を形成するため 外周部を一部エッチングなどで高濃度のｐ領域を取り除くなどしてから横方向への電界強度を緩和させる周辺耐圧構造を形成する。その後、表面電極７および裏面電極８をそれぞれ形成する。

実施の形態１によれば、耐圧を保持する低不純物濃度のｎ^-型のドリフト層２に対して、はるかに高い不純物濃度を持つ高濃度不純物のバッファ層４を設ける。これにより、特にドリフト層２／バッファ層４界面付近での電子‐ホール再結合を促進させて、バッファ層４／変換層９界面、あるいは半導体基板１中にあるＢＰＤへ高エネルギーを与えないようにすることができる。これにより、ＢＰＤの拡張を抑えて動作時の特性劣化を防ぐことができるようになる。

（実施の形態２）
図２は、実施の形態２にかかる半導体装置の構造を示す断面図である。図２においても、半導体装置の例としてＳｉＣ ＰｉＮダイオードについて説明するが、実施の形態２では、上述したｐ型層３を低濃度化した低注入構造とバッファ層を持つＰｉＮダイオードについて説明する。

従来構造のＰｉＮダイオードにおいては、動作時のオン電圧（オン抵抗）を下げるために、また電極とのコンタクト抵抗を下げるために特に表面近傍では１×１０¹⁹／ｃｍ³以上の高不純物濃度を用いることが多い。

これに対して、本発明の実施の形態２では、表面電極７と接する極表面、例えば１００ｎｍ程度）よりも下側（半導体基板１側）にｐ^-型層５を形成する。このｐ^-型層５の濃度は、１×１０¹⁹／ｃｍ³以下とする。すなわち、バッファ層４の不純物濃度と同等以下程度の濃度、例えば１×１０¹⁶／ｃｍ³〜１×１０¹⁸／ｃｍ³程度にまで低減させて形成する。他の構造は実施の形態１と同じである。

実施の形態２によれば、実施の形態１と同様の作用効果を有する。さらに、実施の形態２では、ｐ^-型層５の不純物濃度をバッファ層４の不純物濃度よりも低い濃度とすることで半導体基板１内に注入される少数キャリアを少なくする。この構造とすることで、従来構造と同じ電流密度でもバッファ層４／半導体基板１界面近傍における再結合量を減らすことができ、動作時の特性劣化を防ぐことができるようになる。

（実施の形態３）
図３は、実施の形態３にかかる半導体装置の構造を示す断面図である。図３を用いて半導体装置の例としてＳｉＣ ＰｉＮダイオードについて説明する。実施の形態３では、実施の形態２同様に、低濃度化したｐ^-型層５の一部に高不純物濃度のｐ⁺領域を持つ低注入構造とバッファ層を形成したＰｉＮダイオードである。

図３に示すように、表面電極７と接するｐ^-型層５のおもて面側の一部には、高濃度、例えば１×１０²⁰／ｃｍ³程度以上のｐ⁺層（第２導電型の高不純物濃度の第４半導体領域）６を形成する。ｐ⁺層６は、ｐ^-型層５の高さ（深さ）以下の高さを有して設ける。

そして、このｐ⁺層６は、例えば、面積比でｐ^-型層５の５０％以下を有して形成する。すなわち、半導体基板１に垂直な面からみてｐ⁺層６をｐ^-型層５よりも小さい面積となるように、ｐ⁺層６はｐ^-型層５の面積以下の割合で設ける。

ｐ⁺層６以外のｐ^-型層５は、バッファ層４の不純物濃度と同等以下程度の濃度（例えば１×１０¹⁸／ｃｍ³〜１×１０¹⁶／ｃｍ³程度にまで低減する。他の構造は実施の形態２と同じである。

実施の形態３によれば、ｐ^-型層５の中に、ｐ^-型層５より高不純物濃度のｐ⁺層６を設け、半導体基板１に垂直な面からみてｐ⁺層６をｐ^-型層５の全体よりも半分以下の小さい面積で設ける。これにより、高不純物濃度領域を持ちながら、半導体基板１内に注入される少数キャリアを少なくでき、従来構造と同じ電流密度でもバッファ層４／半導体基板１界面近傍における再結合量を減らすことができ、動作時の特性劣化を防ぐことができるようになる。

つぎに、上述した各実施の形態と従来技術とを対比する。図４は、従来の半導体装置の要部の構造を示す断面図である。この図４には、従来技術のＰｉＮダイオード構造を示し、実施の形態１と同様の構成には同一の符号を付している。図４に示すように、従来技術のＰｉＮダイオードでは、少なくとも各実施の形態で説明したバッファ層４を有していない。

図５は、従来の半導体装置と実施の形態１，２にかかる半導体装置のそれぞれの半導体基板界面での少数キャリア量を示す図表である。これら従来構造のＰｉＮダイオードと、実施の形態１および実施形態２のＰｉＮダイオードの半導体基板１／エピタキシャル層近傍での少数キャリア（この場合にはホール）密度値をそれぞれ示す。

本発明の半導体構造を用いることにより、基板／エピタキシャル層近傍での少数キャリア（この場合にはホール）密度は４×１０¹⁵〜４×１０¹⁶／ｃｍ³であり、従来技術は２×１０¹⁷／ｃｍ³である。このように、実施の形態では、従来技術の１／５〜１／５０程度にまでホール密度を低減することが可能になった。

以上説明した各実施の形態によれば、耐圧を保持する低不純物濃度のドリフト層に対して、はるかに高い不純物濃度を持つバッファ層を設けた構成としている。これにより、ドリフト層／バッファ層界面付近での電子−ホール再結合を促進させて、バッファ層／変換層界面あるいは基板中にあるＢＰＤへ高エネルギーを与えないようにすることができ、動作時におけるオン抵抗増大などの特性劣化を防ぐことができる。また、従来構造と同じ電流密度動作時においてもオン抵抗増大などの特性劣化を防ぐことができるようになる。

さらに、上記の低注入構造によって同一電流密度における少数キャリアを抑えることができるので、高濃度バッファの厚み等を薄くできることでユニポーラ動作時の特性悪化を最小限に抑えることができるようになる。さらに、低注入構造によって同一電流密度における少数キャリアを抑えることができるので、高濃度バッファの厚み等を薄くできることで、デバイス作製コストを抑えることができるようになる。

上述した実施の形態の適用例では、ｎ型の半導体基板上のＰｉＮダイオードについて説明したが、極性の異なる同様のデバイス、例えば、ｐ型基板上のＮｉＰダイオードについても同様に適用できる。また、ＭＯＳのようなユニポーラデバイスにおける内蔵ＰＮダイオードにも同様に適用できる。このほか、ＩＧＢＴ、サイリスタなどにも適用できる。また他のワイドバンドギャップ（ＧａＮや酸化ガリウム）などにも適用できる。

以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、高耐圧を有するバイポーラ型半導体装置に有用である。

１ 半導体基板
２ ｎ^-型ドリフト層
３ ｐ型領域
４ ｎ型バッファ層
５ ｐ^-型領域
６ ｐ⁺型領域
７ 表面電極
８ 裏面電極
９ 変換層

Claims (6)

1. 第１導電型の半導体基板と、
   前記半導体基板上に設けられる第１導電型で低不純物濃度の第１高抵抗半導体領域と、
   前記半導体基板と対向する面に設けられた第２導電型の第２半導体領域と、
   前記第１高抵抗半導体領域と、前記半導体基板との間に設けられ、基底面転位ＢＰＤを貫通刃状転位ＴＥＤに変換する変換領域と、
   前記第１高抵抗半導体領域と前記半導体基板との間に設けられ、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進領域として備える、
   ことを特徴とする半導体装置。
2. 前記第２半導体領域の不純物濃度が前記第３半導体領域の不純物濃度に対して低い濃度であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域のおもて面側に、第２導電型の高不純物濃度の第４半導体領域を有し、当該第４半導体領域は、前記半導体基板に垂直な面から見て前記第２半導体領域よりも小さい面積で設けたことを特徴とする請求項２に記載の半導体装置。
4. 第１導電型の半導体基板上に第１導電型で低不純物濃度の第１高抵抗半導体領域を形成する工程と、
   前記半導体基板と対向する面に第２導電型の第２半導体領域を形成する工程と、
   前記第１高抵抗半導体領域と、前記半導体基板との間に、基底面転位ＢＰＤを貫通刃状転位ＴＥＤに変換する変換層を形成する工程と、
   前記第１高抵抗半導体領域と、前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進領域として形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 前記第２半導体領域の不純物濃度を前記第３半導体領域の不純物濃度に対して低い濃度で形成したことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第２半導体領域のおもて面側に、第２導電型の高不純物濃度の第４半導体領域を形成する工程を含み、
   前記第４半導体領域は、前記半導体基板に垂直な面から見て前記第２半導体領域よりも小さい面積で形成することを特徴とする請求項５に記載の半導体装置の製造方法。

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