KR102507841B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층의 상부에 위치하는 p- 형 영역 및 p+ 형 영역, 상기 p- 형 영역 및 상기 p+ 형 영역 위에 위치하는 제1 전극, 그리고 상기 기판의 제2면에 위치하는 제2 전극을 포함하고, 상기 제1 전극은 상기 p- 형 영역 위에 위치하는 제1 금속층 및 상기 제1 금속층 위에 위치하는 제2 금속층을 포함하고, 상기 제1 금속층은 상기 p- 형 영역과 연속적으로 접촉한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다. 탄화 규소(SiC, 실리콘 카바이드) 전력소자의 경우, 기존의 실리콘(Si) 소자보다 우수한 특성으로 인해 상기에 거론된 특성을 충족시켜줄 수 있는 유일한 소자로 지목되며 현재 활발한 연구와 시장 진입의 초기에 위치한 상태이다.
SiC PiN 다이오드의 경우, 높은 턴-온(turn-on) 전압과 양극성(bipolar) 소자의 특성인 느린 스위칭 속도로 인해 SiC 다이오드 소자로 적합하지 않는 측면이 존재한다.
이에, 현재 양산 중인 대부분의 SiC 다이오드는 SiC 쇼트키 베리어 다이오드(Schottky Barrier Diode, SBD) 구조이며, SBD의 누설전류 특성을 향상시키기 위하여 쇼트키 접합부의 하단에 이온 주입 형태로 p+가 형성된 접합 장벽 쇼트키(Junction Barrier Schottky, JBS) 구조가 제안되고 있다.
본 발명이 해결하고자 하는 과제는 낮은 누설 전류 및 높은 전류 밀도를 가지는 탄화 규소 다이오드에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층의 상부에 위치하는 p- 형 영역 및 p+ 형 영역, 상기 p- 형 영역 및 상기 p+ 형 영역에 위치하는 제1 전극, 그리고 상기 기판의 제2면에 위치하는 제2 전극을 포함하고, 상기 제1 전극은 상기 p- 형 영역 위에 위치하는 제1 금속층 및 상기 제1 금속층 위에 위치하는 제2 금속층을 포함하고, 상기 제1 금속층은 상기 p- 형 영역과 연속적으로 접촉한다.
상기 p+ 형 영역의 이온 도핑 농도는 상기 p- 형 영역의 이온 도핑 농도보다 높을 수 있다.
상기 p- 형 영역 및 상기 p+ 형 영역은 서로 접촉할 수 있다.
상기 p+ 형 영역의 두께는 상기 p- 형 영역의 두께보다 두꺼울 수 있다.
상기 제1 금속층은 쇼트키 금속을 포함하고, 상기 제2 금속층 및 상기 제2 전극은 오믹 금속을 포함할 수 있다.
상기 제1 금속층은 상기 p+ 형 영역 위에 연장되어 위치할 수 있다.
상기 제1 금속층은 상기 p- 형 영역과 접촉하여 그 경계면에서 쇼트키 접합을 형성하고, 상기 p+ 형 영역과 접촉하여 그 경계면에서 오믹 접합을 형성할 수 있다.
상기 제2 금속층은 상기 p+ 형 영역 위에 위치할 수 있다.
상기 제1 금속층은 상기 p- 형 영역과 접촉하여 그 경계면에서 쇼트키 접합을 형성하고, 상기 제2 금속층은 상기 p+ 형 영역과 접촉하여 그 경계면에서 오믹 접합을 형성할 수 있다.
상기 기판은 n+ 형 탄화 규소 기판일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1면에 n- 형층을 형성하는 단계, 상기 n- 형층의 상부에 p- 형 영역 및 p+ 형 영역을 형성하는 단계, 상기 p- 형 영역 및 상기 p+ 형 영역 위에 위치하는 제1 전극을 형성하는 단계, 그리고 상기 기판의 제2면에 제2 전극을 형성하는 단계를 포함하고, 상기 제1 전극은 상기 p- 형 영역 위에 위치하는 제1 금속층 및 상기 제1 금속층 위에 위치하는 제2 금속층을 포함하고, 상기 제1 금속층은 상기 p- 형 영역과 연속적으로 접촉한다.
본 발명의 실시예에 따르면, 반도체 소자는 온 상태에서 전류 밀도가 상승하고, 오프 상태에서 누설 전류가 감소한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2 및 도 3은 도 1에 따른 반도체 소자의 동작을 나타낸 도면이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p- 형 영역(300), p+ 형 영역(400), 제1 전극(500) 및 제2 전극(600)를 포함한다.
본 실시예에 따른 반도체 소자는 다이오드일 수 있다. 이 때, 제1 전극(500)은 애노드(anode)이고, 제2 전극(600)은 캐소드(cathode)일 수 있다.
기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
n- 형층(200)은 기판(100)의 제1면에 위치한다.
p- 형 영역(300) 및 p+ 형 영역(400)은 n- 형층(200)의 상부에 위치한다. p- 형 영역(300) 및 p+ 형 영역(400)은 서로 접촉한다. 여기서, p- 형 영역(300) 및 n- 형층(200)은 서로 접촉하여 그 경계면에서 PN 접합을 형성한다.
p+ 형 영역(400)의 이온 도핑 농도는 p- 형 영역(300)의 이온 도핑 농도보다 높다. 또한, p+ 형 영역(400)의 두께는 p- 형 영역(300)의 두께보다 두껍다. 한편, 이에 한정되지 않고, p+ 형 영역(400)의 두께는 p- 형 영역(300)의 두께와 동일할 수도 있다.
제1 전극(500)는 p- 형 영역(300) 및 p+ 형 영역(400) 위에 위치하고, 제1 금속층(510) 및 제2 금속층(520)을 포함한다. 제1 금속층(510)은 쇼트키(schottky) 금속을 포함할 수 있고, 제2 금속층(520)은 오믹(ohmic) 금속을 포함할 수 있다.
제1 금속층(510)은 p- 형 영역(300) 및 p+ 형 영역(400) 위에 위치하고, 제2 금속층(520)은 제1 금속층(510) 위에 위치한다. 여기서, 제1 금속층(510)은 p- 형 영역(300)과 서로 접촉하여 그 경계면에서 쇼트키 접합을 형성한다. 또한, 제1 금속층(510)은 p+ 형 영역(400)과 접촉하여 그 경계면에서 오믹 접합을 형성한다. 제1 금속층(510)과 p- 형 영역(300)은 연속적으로 접촉한다. 즉, 제1 금속층(510)은 n- 형층(200)과 접촉하지 않는다.
제2 전극(600)은 기판(100)의 제2면에 위치한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 제2 전극(600)은 오믹 금속을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 전압이 인가되지 않은 상태에서 쇼트키 접합(schottky junction) 및 PN 접합(PN junction)에 의해 두 가지의 내부 전계가 존재한다.
온(on) 상태에서는 외부 전계에 의해 쇼트키 접합에 의한 내부 전계가 강화되고, 오프(off) 상태에서는 외부 전계에 의해 PN 접합에 의한 내부 전계가 강화된다.
이러한 반도체 소자의 동작에 대해 도 2, 도 3 및 표 1을 참고하여 상세하게 설명한다.
본 실시예에 따른 반도체 소자의 동작 조건은 아래와 같다.
(1) 오프 상태: VAK < 0V
(2) 턴-온(turn on) 준비 상태: 0V < VAK < Vturn - on
(3) 온 상태: VAK ≥ Vturn - on
여기서, VA는 애노드에 인가되는 전압이고, VK는 캐소드에 인가되는 전압이다. Vturn - on은 반도체 소자의 턴-온 전압이고, VAK는 VA-VK의 값을 의미한다.
도 2 및 도 3은 도 1에 따른 반도체 소자의 동작을 나타낸 도면이다. 도 2는 도 1에 따른 반도체 소자에 전압이 인가되지 않는 상태 및 온 상태의 전계를 나타낸 도면이고, 도 3은 도 1에 따른 반도체 소자에 전압이 인가되지 않은 상태 및 오프 상태의 전계를 나타낸 도면이다.
도 2 및 도 3에서는 도 1의 A부분을 확대하여 각각의 전계를 도시하였다.
도 2를 참고하면, 도 2a는 도 1에 따른 반도체 소자에 전압이 인가되지 않는 상태에서의 전계와 외부 전계를 나타내고, 도 2b는 도 1에 따른 반도체 소자의 온 상태의 전계 방향을 나타낸다.
반도체 소자에 전압이 인가되지 않는 상태에서, 공핍층(D)은 PN 접합 라인(JL)의 아래까지 위치한다.
반도체 소자의 쇼트키 접합에 의한 내부 전계(V1)는 제1 전극(500)에서 PN 접합 라인(JL) 방향으로 형성되며, 제1 전극(500)의 제1 금속층(510) 하부에서 PN 접합 라인(JL)까지 도달한다.
반도체 소자의 PN 접합에 의한 내부 전계(V2)는 PN 접합 라인(JL) 하부에 위치한 공핍층(D)의 끝단에서 PN 접합 라인(JL) 방향으로 형성되며, PN 접합 라인(JL) 하부에 위치한 공핍층(D)의 끝단에서 PN 접합 라인(JL)까지 도달한다.
반도체 소자의 온 상태에서, 공핍층(Don)은 PN 접합 라인(JL)의 아래까지 위치한다. 이 때, 공핍층(Don)의 두께는 반도체 소자에 전압이 인가되지 않는 상태에서의 공핍층(D)의 두께보다 얇다.
반도체 소자의 온 상태에서의 외부 전계(V3)는 제1 전극(500)에서 제2 전극(600) 방향으로 형성된다. 이에 따라, 반도체 소자가 온 상태가 되면, 외부 전계(V3)에 의해 쇼트키 접합에 의한 내부 전계(V1on)가 강화된다.
반도체 소자의 온 상태에서, 쇼트키 접합에 의한 내부 전계(V1on)는 제1 전극(500)의 제1 금속층(510) 하부에서 PN 접합 라인(JL)의 아래까지 도달한다. 이에, PN 접합에 의한 내부 전계(V2on)은 PN 접합 라인(JL) 하부에 위치한 공핍층(Don)의 끝단에서 쇼트키 접합에 의한 내부 전계(V1on)가 형성된 곳까지만 도달하다.
즉, 외부 전계(V3)에 따른 쇼트키 접합에 의한 내부 전계(V1on)의 강화에 의해, 반도체 소자의 온 상태에서의 PN 접합에 의한 내부 전계(V2on)는 반도체 소자에 전압이 인가되지 않는 상태에서의 PN 접합에 의한 내부 전계(V2)보다 작아진다. 이에 따라, 전자 이동을 방해하는 PN 접합에 의한 내부 전계는 약해지며, 전자 이동을 유도하는 쇼트키 접합에 의한 내부 전계는 강화되어 전류의 흐름이 원활해 진다. 따라서, 반도체 소자의 온 상태에서 전류 밀도가 상승하게 된다.
도 3을 참고하면, 도 3a는 도 1에 따른 반도체 소자에 전압이 인가되지 않는 상태에서의 전계와 외부 전계를 나타내고, 도 3b는 도 1에 따른 반도체 소자의 오프 상태의 전계 방향을 나타낸다.
반도체 소자에 전압이 인가되지 않는 상태에서, 공핍층(D), 반도체 소자의 쇼트키 접합에 의한 내부 전계(V1) 및 반도체 소자의 PN 접합에 의한 내부 전계(V2)는 도 2a의 설명과 동일하다.
반도체 소자의 오프 상태에서, 공핍층(Doff)은 PN 접합 라인(JL)의 아래까지 위치한다. 이 때, 공핍층(Doff)의 두께는 반도체 소자에 전압이 인가되지 않는 상태에서의 공핍층(D)의 두께보다 두껍다.
반도체 소자의 온 상태에서의 외부 전계(V4)는 제2 전극(600)에서 제1 전극(500) 방향으로 형성된다. 이에 따라, 반도체 소자가 오프 상태가 되면, 외부 전계(V4)에 의해 PN 접합에 의한 내부 전계(V2off)가 강화된다.
반도체 소자의 오프 상태에서, PN 접합에 의한 내부 전계(V2off)는 PN 접합 라인(JL) 하부에 위치한 공핍층(Don)의 끝단에서 PN 접합 라인(JL)의 상부까지 도달하다. 이에, 쇼트키 접합에 의한 내부 전계(V1off)는 제1 전극(500)의 제1 금속층(510) 하부에서 PN 접합에 의한 내부 전계(V2off)가 형성된 곳까지만 도달한다.
즉, 외부 전계(V4)에 따른 PN 접합에 의한 내부 전계(V2off)의 강화에 의해, 반도체 소자의 오프 상태에서의 쇼트키 접합에 의한 내부 전계(V1off)는 반도체 소자에 전압이 인가되지 않는 상태에서의 쇼트키 접합에 의한 내부 전계 (V1)보다 작아지지만, 전압이 PN 접합과 쇼트키 접합에 분배되어 인가되기 때문에 쇼트키 접합만 존재하는 쇼트키 장벽 다이오드(SBD, Schottky Barrier Diode) 소자에 비해 크게 유지된다. 이에 따라, 반도체 소자의 오프 상태에서 쇼트키 장벽 다이오드 소자에 비해 누설 전류가 감소하게 된다.
그러면 표 1을 참고하여 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 특성을 비교하여 설명한다.
표 1은 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 동작 시뮬레이션 결과를 나타낸 것이다.
비교예 1은 일반적인 쇼트키 장벽 다이오드(SBD, Schottky Barrier Diode) 소자이고, 비교예 2는 일반적인 JBS(Junction Barrier Schottky) 다이오드 소자이다.

비교예 1
비교예 2
실시예

전류밀도 at 1.5V (A/cm2)
273.7
224.3
311.7

항복전압 (V)
1858
1710
2707

누설 전류밀도 at 1200V (mA/cm2)
16.52
9.61
10.04

100A의 소자 면적 (cm2)
0.365
0.446
0.321

100A의 소자 기준 누설전류 (uA)
60.3
42.8
32.2
표 1을 참고하면, 비교예 1의 다이오드 소자 대비 본 실시예에 따른 반도체 소자의 경우, 전류 밀도가 13.8% 증가하고, 누설 전류 밀도가 39.2% 감소함을 알 수 있다. 비교예 2의 다이오드 소자 대비 본 실시예에 따른 반도체 소자의 경우, 전류 밀도가 38.9% 증가함을 알 수 있다.
또한, 본 실시예에 따른 반도체 소자의 경우, 비교예 1의 다이오드 소자에 비해 소자 면적이 12% 감소하고, 비교예 2의 다이오드 소자에 비해 소자 면적이 28% 감소함을 알 수 있다. 이에 따라, 본 실시예에 따른 반도체 소자는 단위 웨이퍼당 반도체 소자의 개수의 증가 및 수율 향상을 통해 반도체 소자의 원가 절감이 가능하다.
또한, 본 실시예에 따른 반도체 소자의 경우, 비교예 1의 다이오드 소자에 비해 동일한 전류를 구현한 소자 면적에서 누설 전류가 46% 감소하고, 비교예 2의 다이오드 소자에 비해 동일한 전류를 구현한 소자 면적에서 누설 전류가 24.7% 감소함을 알 수 있다. 이에 따라, 본 실시예에 따른 반도체 소자는 오프 상태에서 전력 손실이 감소된다.
그러면, 도 4 내지 도 6 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 4를 참고하면, 기판(100)을 준비하고, 기판(100)의 제1면에 n- 형층(200)을 형성한다. 여기서, 기판(100)은 n+ 형 탄화 규소 기판일 수 있고, n- 형층(200)은 에피택셜 성장으로 형성할 수 있다.
도 5를 참고하면, n- 형층(200)의 상부에 p- 형 영역(300)을 형성한다. p- 형 영역(300)은 n- 형층(200)의 일부에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. 또한, 이에 한정되지 않고, p- 형 영역(300)은 n- 형층(200)의 상부에 에피택셜 성장으로 형성할 수도 있다. 여기서, p- 형 영역(300) 및 n- 형층(200)은 서로 접촉하여 그 경계면에서 PN 접합을 형성한다.
도 6을 참고하면, p- 형 영역(300) 옆에 p+ 형 영역(400)을 형성한다. p+ 형 영역(400)은 n- 형층(200)의 상부에 형성되며, p- 형 영역(300)과 접촉한다. p+ 형 영역(400)은 p- 형 영역(300) 및 n- 형층(200)의 일부에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. 여기서, p+ 형 영역(400)의 이온 도핑 농도는 p- 형 영역(300)의 이온 도핑 농도보다 높다. 또한, p+ 형 영역(400)의 두께는 p- 형 영역(300)의 두께보다 두껍다. 한편, 이에 한정되지 않고, p+ 형 영역(400)의 두께는 p- 형 영역(300)의 두께와 동일할 수도 있다.
도 1을 참고하면, p- 형 영역(300) 및 p+ 형 영역(400) 위에 제1 금속층(510) 및 제2 금속층(520)을 차례로 형성하고, n+ 형 탄화 규소 기판(100)의 제2면에 제2 전극(600)을 형성한다. 여기서, 제1 금속층(510) 및 제2 금속층(520)은 제1 전극(500)을 이룰 수 있다. 또한, 제1 금속층(510)은 p- 형 영역(300)과 서로 접촉하여 그 경계면에서 쇼트키 접합을 형성한다. 제1 금속층(510)과 p- 형 영역(300)은 연속적으로 접촉한다. 즉, 제1 금속층(510)은 n- 형층(200)과 접촉하지 않는다.
제1 금속층(510)은 쇼트키 금속을 포함하고, 제2 금속층(520) 및 제2 전극(600)은 오믹 금속을 포함할 수 있다.
도 7을 참고하여 본 발명의 다른 실시예에 따른 반도체 소자에 대해 설명한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 도시한 도면이다.
도 7을 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, 제1 전극(500)의 구조가 다르고, 나머지 구조는 동일하다. 이에, 동일한 구조에 대한 설명은 생략한다.
제1 전극(500)는 p- 형 영역(300) 및 p+ 형 영역(400) 위에 위치하고, 제1 금속층(510) 및 제2 금속층(520)을 포함한다. 제1 금속층(510)은 쇼트키(schottky) 금속을 포함할 수 있고, 제2 금속층(520)은 오믹(ohmic) 금속을 포함할 수 있다.
제1 금속층(510)은 p- 형 영역(300) 위에 위치하고, 제2 금속층(520)은 p+ 형 영역(400) 및 제1 금속층(510) 위에 위치한다. 여기서, 제1 금속층(510)은 p-형 영역(300)과 서로 접촉하여 그 경계면에서 쇼트키 접합을 형성한다. 제1 금속층(510)과 p-형 영역(300)은 연속적으로 접촉한다. 즉, 제1 금속층(510)은 n-형층(200)과 접촉하지 않는다. 제2 금속층(520)은 p+ 형 영역(400)과 서로 접촉하여 그 경계면에서 오믹 접합을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+ 형 탄화 규소 기판 200: n- 형층
300: p- 형 영역 400: p+ 형 영역
500: 제1 전극 510: 제1 금속층
520: 제2 금속층 600: 제2 전극

Claims (20)

  1. 기판의 제1면에 위치하는 n- 형층,
    상기 n- 형층의 상부에 위치하는 p- 형 영역 및 p+ 형 영역,
    상기 p- 형 영역 및 상기 p+ 형 영역 위에 위치하는 제1 전극, 그리고
    상기 기판의 제2면에 위치하는 제2 전극을 포함하고,
    상기 제1 전극은 상기 p- 형 영역 위에 위치하는 제1 금속층 및 상기 제1 금속층 위에 위치하는 제2 금속층을 포함하고,
    상기 제1 금속층은 상기 p+ 형 영역과 상기 p- 형 영역 위에서 상기 p+ 형 영역과 상기 p- 형 영역과 연속적으로 접촉하고,
    상기 제1 금속층은 상기 p- 형 영역과 접촉하여 그 경계면에서 쇼트키 접합을 형성하고, 상기 p+ 형 영역과 접촉하여 그 경계면에서 오믹 접합을 형성하는, 반도체 소자.
  2. 제1항에서,
    상기 p+ 형 영역의 이온 도핑 농도는 상기 p- 형 영역의 이온 도핑 농도보다 높은 반도체 소자.
  3. 제2항에서,
    상기 p- 형 영역 및 상기 p+ 형 영역은 서로 접촉하는 반도체 소자.
  4. 제3항에서,
    상기 p+ 형 영역의 두께는 상기 p- 형 영역의 두께보다 두꺼운 반도체 소자.
  5. 제4항에서,
    상기 제1 금속층은 쇼트키 금속을 포함하고,
    상기 제2 금속층 및 상기 제2 전극은 오믹 금속을 포함하는 반도체 소자.
  6. 제5항에서,
    상기 제1 금속층은 상기 p+ 형 영역 위에 연장되어 위치하는 반도체 소자.

  7. 삭제
  8. 제5항에서,
    상기 제2 금속층은 상기 p+ 형 영역 위에 위치하는 반도체 소자.
  9. 제8항에서,
    상기 제1 금속층은 상기 p- 형 영역과 접촉하여 그 경계면에서 쇼트키 접합을 형성하고,
    상기 제2 금속층은 상기 p+ 형 영역과 접촉하여 그 경계면에서 오믹 접합을 형성하는 반도체 소자.
  10. 제1항에서,
    상기 기판은 n+ 형 탄화 규소 기판인 반도체 소자.
  11. 기판의 제1면에 n- 형층을 형성하는 단계,
    상기 n- 형층의 상부에 p- 형 영역 및 p+ 형 영역을 형성하는 단계,
    상기 p- 형 영역 및 상기 p+ 형 영역 위에 위치하는 제1 전극을 형성하는 단계, 그리고
    상기 기판의 제2면에 제2 전극을 형성하는 단계를 포함하고,
    상기 제1 전극은 상기 p- 형 영역 위에 위치하는 제1 금속층 및 상기 제1 금속층 위에 위치하는 제2 금속층을 포함하고,
    상기 제1 금속층은 상기 p+ 형 영역과 상기 p- 형 영역 위에서 상기 p+ 형 영역과 상기 p- 형 영역과 연속적으로 접촉하고,
    상기 제1 금속층은 상기 p- 형 영역과 접촉하여 그 경계면에서 쇼트키 접합을 형성하고, 상기 p+ 형 영역과 접촉하여 그 경계면에서 오믹 접합을 형성하는, 반도체 소자의 제조 방법.
  12. 제11항에서,
    상기 p+ 형 영역의 이온 도핑 농도는 상기 p- 형 영역의 이온 도핑 농도보다 높은 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 p- 형 영역 및 상기 p+ 형 영역은 서로 접촉하는 반도체 소자의 제조 방법.
  14. 제13항에서,
    상기 p+ 형 영역의 두께는 상기 p- 형 영역의 두께보다 두꺼운 반도체 소자의 제조 방법.
  15. 제14항에서,
    상기 제1 금속층은 쇼트키 금속을 포함하고,
    상기 제2 금속층 및 상기 제2 전극은 오믹 금속을 포함하는 반도체 소자의 제조 방법.
  16. 제15항에서,
    상기 제1 금속층은 상기 p+ 형 영역 위에 연장되어 위치하는 반도체 소자의 제조 방법.
  17. 삭제
  18. 제15항에서,
    상기 제2 금속층은 상기 p+ 형 영역 위에 위치하는 반도체 소자의 제조 방법.
  19. 제18항에서,
    상기 제1 금속층은 상기 p- 형 영역과 접촉하여 그 경계면에서 쇼트키 접합을 형성하고,
    상기 제2 금속층은 상기 p+ 형 영역과 접촉하여 그 경계면에서 오믹 접합을 형성하는 반도체 소자의 제조 방법.
  20. 제11항에서,
    상기 기판은 n+ 형 탄화 규소 기판인 반도체 소자의 제조 방법.
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