JP6690198B2 - 炭化珪素半導体装置の製造方法 - Google Patents

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Description

この発明は、炭化珪素半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）は低オン抵抗、高速特性、高温特性に優れていることから、次世代のパワー半導体材料として、注目を集めている。その背景として、炭化珪素の最大電界強度がシリコン（Ｓｉ）より１桁以上大きく、不純物濃度を高めても耐圧を確保することができ、シリコンよりもオン抵抗を劇的に低減させることができることが挙げられる。また、炭化珪素は、化学的に非常に安定した材料であり、バンドギャップ（禁制帯幅）が３．２６ｅＶと広く、高温でも半導体として極めて安定的に使用することができるという特長を有する。このように、炭化珪素はシリコンの材料限界（いわゆるシリコンリミット）を超えることが理論的に可能であることから、パワー半導体装置用途で大きく期待されている。
炭化珪素を用いた半導体装置（以下、炭化珪素半導体装置とする）として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳ型電界効果トランジスタ）の構造が開示されている（例えば、下記特許文献１（第１，９図）および下記特許文献２（第１図）参照。）。下記特許文献１，２では、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）上に炭化珪素層をエピタキシャル成長させた半導体基体（以下、炭化珪素基体とする）を用いてＭＯＳＦＥＴが構成されている。具体的には、下記特許文献１では、ｎ+型炭化珪素基板上に炭化珪素からなるｎ-型ドリフト層を積層し、下記特許文献２では、ｎ+型炭化珪素基板上に炭化珪素からなるｎ-型ドリフト層およびｐ型ベース層を順に積層している。
従来の炭化珪素半導体装置の構造について、プレーナゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳ型電界効果トランジスタ）を例に説明する。図４Ａは、従来の半導体装置のボディーダイオードの順方向通電時の状態を示す断面図である。図４Ａには、ドレイン電極１１１に対して正の電圧Ｖｓｄをソース電極１０９に印加し、ｐ型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合１１２を順方向にバイアスしてボディーダイオード１１３の順方向通電時で、かつゲート電極１０７を負バイアス（ゲート電圧Ｖｇｓ＜０Ｖ）とした状態を示す。図４Ａに示す従来の炭化珪素半導体装置は、炭化珪素基体（半導体チップ）１１０の例えば（０００１）面、いわゆるＳｉ面（ｎ-型ドリフト層１０２側の面）側に、一般的なＭＯＳゲート構造を備える。
炭化珪素基体１１０は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１のＳｉ面上に、炭化珪素からなるｎ-型ドリフト層１０２を積層した半導体基体である。ＭＯＳゲート構造は、ｐ型ベース領域１０３（１０３ａ，１０３ｂ）、ｎ+型ソース領域１０４、ｐ+型コンタクト領域１０５、ゲート絶縁膜１０６およびゲート電極１０７からなる。ｐ型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合１１２で、寄生ｐｎダイオードであるボディーダイオード１１３が形成されている。ソース電極１０９は、ｎ+型ソース領域１０４およびｐ+型コンタクト領域１０５に接し、ｐ型ベース領域１０３に電気的に接続されている。符号１０８は層間絶縁膜である。ドレイン電極１１１は、炭化珪素基体１１０の（０００−１）面、いわゆるＣ面（ｎ+型炭化珪素基板１０１のＣ面）に設けられている。
このような炭化珪素を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、低オン抵抗で高速スイッチング可能なスイッチングデバイスとしてモータコントロール用インバータや無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）などの電力変換装置に活用されることが期待されている。インバータでは、ブリッジ接続したＳｉＣ−ＭＯＳＦＥＴのオン／オフによりモータなどの誘導負荷に流れる電流（負荷電流）を制御している。このＳｉＣ−ＭＯＳＦＥＴのオフ時に誘導負荷の逆起電力（サージ）で発生した負荷電流によりＳｉＣ−ＭＯＳＦＥＴが破壊されることを防止するために、誘導負荷の逆起電力で発生する負荷電流を転流させるための保護ダイオードが必要になる。
この保護ダイオードには、通常、ＳｉＣ−ＭＯＳＦＥＴに内蔵されたボディーダイオード１１３が用いられるが（ダイオード整流方式）、炭化珪素がシリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）であることに起因して、ボディーダイオード１１３の立ち上がり電圧（順方向電流Ｉｆが流れ始める順方向電圧Ｖｆの電圧値）が高く、電力損失が大きい。このため、ブリッジ接続したＳｉＣ−ＭＯＳＦＥＴを交互にオン／オフさせて整流動作を行う同期整流方式とし、負荷電流の転流時にＳｉＣ−ＭＯＳＦＥＴをオンしてボディーダイオード１１３の順方向電圧Ｖｆを低減する方法も用いられている。また、ボディーダイオード１１３に並列に接続したＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ショットキーバリアダイオード）により負荷電流を転流し、ボディーダイオード１１３の順方向電圧Ｖｆを低減する方法も提案されている。
特開２０１４−１３１００８号公報 特開２０１３−２３２５６２号公報
しかしながら、従来のＳｉＣ−ＭＯＳＦＥＴでは、上述したように同期整流方式を用いたり、ボディーダイオード１１３にＳＢＤを並列に接続したりしたとしても、ボディーダイオード１１３の順方向電流Ｉｆをゼロにすることはできない。一方で、ＳｉＣ−ＭＯＳＦＥＴのノイズマージン（ノイズに対する動作余裕度）を確保するために、ＳｉＣ−ＭＯＳＦＥＴのオフ時にゲート電極１０７を負バイアスにした状態（例えばゲート電圧Ｖｇｓ＝−１０Ｖ）で、ボディーダイオード１１３に順方向電流Ｉｆを流すと、ゲート閾値電圧Ｖｔｈが変動するという問題が生じる。ボディーダイオード１１３の順方向通電時にゲート閾値電圧Ｖｔｈが変動する理由は、次のように推測される。
図４Ｂは、図４Ａ（すなわちボディーダイオード１１３の順方向通電時で、かつゲート電圧Ｖｇｓ＜０Ｖ）の半導体と絶縁膜との界面のバンド構造を示す特性図である。図４Ｂには、ｎ-型ドリフト層１０２およびｐ型ベース領域１０３ｂを構成する４Ｈ−ＳｉＣ（炭化珪素の四層周期六方晶）と、ゲート絶縁膜１０６を構成する二酸化珪素（ＳｉＯ2）と、の界面１１０ａに形成されるエネルギー帯のバンド構造を示す。ボディーダイオード１１３に順方向電流Ｉｆが流れると、ドレイン側からｎ-型ドリフト層１０２に供給された電子１２１と、ソース側からｎ-型ドリフト層１０２に供給されたホール（正孔）１２２と、がｎ-型ドリフト層１０２を構成する炭化珪素のエネルギー帯間（伝導帯−価電子帯間）で再結合する。ワイドバンドギャップ半導体である炭化珪素では、この再結合に伴って、電子１２１およびホール１２２のもつエネルギーの差分（発光エネルギー）ｈνが光子として放出（発光）される。
このとき、ゲート電極１０７を負バイアスにした条件では、ｐ型ベース領域３の表面層にホール１２２の蓄積層１２３が形成される。そして、光子の発光エネルギーｈνが炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0以上である場合（ｈν≧ΔＥV0）、光子の発光エネルギーｈνは蓄積層１２３のホール１２２に与えられる。光子の発光エネルギーｈνを吸収した蓄積層１２３のホール１２２ａは、光励起して炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0を乗り越え、ゲート絶縁膜１０６に注入されるため、ゲート閾値電圧Ｖｔｈが変動するという問題がある（図４Ｂ）。炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0とは、ｎ-型ドリフト層１０２を構成する炭化珪素とゲート絶縁膜１０６を構成する絶縁膜との価電子帯間のエネルギーギャップである。
具体的には、例えば４Ｈ−ＳｉＣ（炭化珪素の四層周期六方晶）では、表面結合エネルギーＥPは８．７８ｅＶであり、バンドギャップＥg0は３．２６ｅＶである。符号ＥC0，ＥV0はそれぞれ伝導帯の下端のエネルギー準位および価電子帯の上端のエネルギー準位である。４Ｈ−ＳｉＣ／二酸化珪素（ＳｉＯ2）界面の伝導帯バンドオフセット（４Ｈ−ＳｉＣとＳｉＯ2との伝導帯間のエネルギーギャップ）ΔＥC0は２．７ｅＶである。４Ｈ−ＳｉＣ／ＳｉＯ2界面の価電子帯バンドオフセットΔＥV0は２．８２ｅＶである。このため、炭化珪素のエネルギーバンド間で電子１２１とホール１２２との再結合による発光が起きると、ゲート閾値電圧Ｖｔｈが変動し、ＳｉＣ−ＭＯＳＦＥＴの長期信頼性を確保することができないという問題が生じる。
この発明は、上述した従来技術による問題点を解消するため、低オン抵抗を実現するとともに、ゲート閾値電圧の変動を抑制することができる炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い炭化珪素からなる第１導電型の半導体層が設けられている。前記半導体層の、前記半導体基板側に対して反対側に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の、前記第２半導体領域と前記半導体層との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側にゲート電極が設けられている。第１電極は、前記第１半導体領域と前記第２半導体領域に接する。第２電極は、前記半導体基板の裏面に設けられている。前記半導体層は再結合中心となる少なくとも１つのエネルギー準位を有する。前記半導体層を構成する炭化珪素の前記再結合中心に基づく見かけ上のバンドギャップは、前記半導体層を構成する炭化珪素と、前記ゲート絶縁膜を構成する絶縁膜と、の価電子帯間のエネルギーギャップよりも狭い。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体層を構成する炭化珪素は、当該半導体層を構成する炭化珪素の価電子帯の上端のエネルギー準位よりも高い位置に前記再結合中心となる第１エネルギー準位を有する。前記第１エネルギー準位は、前記半導体層を構成する炭化珪素の価電子帯の上端の実効的なエネルギー準位であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１エネルギー準位は、前記半導体層に導入されたボロンによる不純物準位であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体層を構成する炭化珪素は、当該半導体層を構成する炭化珪素の伝導帯の下端のエネルギー準位よりも低い位置に前記再結合中心となる第２エネルギー準位を有する。前記第２エネルギー準位は、前記半導体層を構成する炭化珪素の伝導帯の下端の実効的なエネルギー準位であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２エネルギー準位は、前記半導体層に導入された欠陥で形成された欠陥準位であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体層を構成する炭化珪素の前記再結合中心に基づく見かけ上のバンドギャップは、２．８２ｅＶ未満であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域の上に前記ゲート絶縁膜および前記ゲート電極が設けられたプレーナゲート構造を有することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、隣り合う第１半導体領域間に挟まれた部分に設けられた、前記半導体層よりも不純物濃度の高い第３半導体領域をさらに備える。前記第１半導体領域は、前記第１電極側の部分よりも前記第２電極側の部分で、前記第３半導体領域の内部に突出していることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域の不純物濃度は、前記第１電極側の部分よりも前記第２電極側の部分で高いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域および前記第１半導体領域を貫通して前記半導体層に達するトレンチの内部に、前記ゲート絶縁膜を介して前記ゲート電極が設けられたトレンチゲート構造を有することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素からなる第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い炭化珪素からなる第１導電型の半導体層を形成する第１工程を行う。次に、前記半導体層の、前記半導体基板側に対して反対側に、第２導電型の第１半導体領域を選択的に形成する第２工程を行う。次に、前記第１半導体領域の内部に、第１導電型の第２半導体領域を選択的に形成する第３工程を行う。次に、前記第１半導体領域の、前記第２半導体領域と前記半導体層との間の領域に接してゲート絶縁膜を形成する第４工程を行う。次に、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側にゲート電極を形成する第５工程を行う。次に、前記第１半導体領域と前記第２半導体領域に接する第１電極を形成する第６工程を行う。前記半導体基板の裏面に第２電極を形成する第７工程を行う。このとき、前記半導体層に再結合中心となる少なくとも１つのエネルギー準位を形成して、前記半導体層を構成する炭化珪素の前記再結合中心に基づく見かけ上のバンドギャップを、前記半導体層を構成する炭化珪素と、前記ゲート絶縁膜を構成する絶縁膜と、の価電子帯間のエネルギーギャップよりも狭くする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、エピタキシャル成長により前記半導体層を形成する。前記エピタキシャル成長中に前記半導体層にボロンを導入して、当該半導体層を構成する炭化珪素の価電子帯の上端のエネルギー準位よりも高い位置に前記再結合中心となる不純物準位を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第６工程の後、電子線照射により前記半導体層に欠陥を導入して、当該半導体層を構成する炭化珪素の伝導帯の下端のエネルギー準位よりも低い位置に前記再結合中心となる欠陥準位を形成する工程をさらに含むことを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記電子線照射の照射量を１×１０15／ｃｍ2以上１×１０18／ｃｍ2以下とすることを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記半導体層を構成する炭化珪素の前記再結合中心に基づく見かけ上のバンドギャップを２．６１ｅＶとすることを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記電子線照射の後に３００℃以上４００℃以下の熱処理を行うことを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程および前記第５工程で、前記ゲート絶縁膜および前記ゲート電極をプレーナゲート構造に形成することを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程および前記第５工程で、前記第２半導体領域および前記第１半導体領域を貫通して前記半導体層に達するトレンチの内部に、前記ゲート絶縁膜を介して前記ゲート電極を設けたトレンチゲート構造に形成することを特徴とする。
上述した発明によれば、ボディーダイオードの順方向通電時に電子とホールとの再結合による発光エネルギーを、炭化珪素／絶縁膜界面の価電子帯バンドオフセット（半導体層を構成する炭化珪素と、ゲート絶縁膜を構成する絶縁膜と、の価電子帯間のエネルギーギャップ）よりも狭くすることができる。このため、ゲート電極を負バイアスにした状態でボディーダイオードに順方向電流が流れたとしても、ゲート電極に印加する負バイアスの大きさに依らず、半導体層（ゲート電極を負バイアスしたことで形成されるホールの蓄積層）中のホールは炭化珪素／絶縁膜界面の価電子帯バンドオフセットを超えないため、ゲート酸化膜に注入されない。したがって、ゲート電極を負バイアスにした状態でボディーダイオードが順方向に通電したとしても、電子とホールとの再結合に伴うゲート閾値電圧の低下は生じない。これにより、長期使用に伴うゲート閾値電圧の変動を抑制することができる。また、上述した発明によれば、炭化珪素を用いることにより、シリコンを用いた場合よりも大幅にオン抵抗を低減させることができる。
本発明にかかる炭化珪素半導体装置の製造方法によれば、低オン抵抗を実現するとともに、ゲート閾値電圧の変動を抑制して信頼性を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置のボディーダイオードの順方向通電時の状態を示す断面図である。 図１Ａの半導体と絶縁膜との界面のバンド構造を示す特性図である。 実施の形態２にかかる半導体装置のボディーダイオードの順方向通電時の状態を示す断面図である。 実施の形態３にかかる半導体装置のボディーダイオードの順方向通電時の状態を示す断面図である。 従来の半導体装置のボディーダイオードの順方向通電時の状態を示す断面図である。 図４Ａの半導体と絶縁膜との界面のバンド構造を示す特性図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、プレーナゲート型ＭＯＳＦＥＴを例に説明する。図１Ａは、実施の形態１にかかる半導体装置のボディーダイオードの順方向通電時の状態を示す断面図である。図１Ｂは、図１Ａの半導体と絶縁膜との界面のバンド構造を示す特性図である。図１Ａには、ドレイン電極１１に対して正の電圧Ｖｓｄをソース電極９に印加し、ｐ型ベース領域３とドリフト領域（ｎ-型ドリフト層２）との間のｐｎ接合１２を順方向にバイアスしてボディーダイオード１３の順方向通電時で、かつゲート電極７を負バイアス（ゲート電圧Ｖｇｓ＜０Ｖ）とした状態を示す。図１Ｂには、ｎ-型ドリフト層２および第２ｐ型ベース領域３ｂを構成する４Ｈ−ＳｉＣ（炭化珪素の四層周期六方晶）と、ゲート絶縁膜６を構成する二酸化珪素（ＳｉＯ2）と、の界面１０ａに形成されるエネルギー帯のバンド構造を示す。
図１Ａ，１Ｂに示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素基体（半導体チップ）１０のおもて面（ｎ-型ドリフト層２側の面）側にプレーナゲート型のＭＯＳゲート構造を備えたＳｉＣ−ＭＯＳＦＥＴである。炭化珪素基体１０のおもて面を例えば（０００１）面、いわゆるＳｉ面とした場合を例に説明する。炭化珪素基体１０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１のおもて面上に、炭化珪素からなるｎ-型ドリフト層２をエピタキシャル成長させた半導体基体である。ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中には、ｎ-型ドリフト層２にドープされたボロン（Ｂ）などの不純物による不純物準位（深い準位）、または、ｎ-型ドリフト層２に電子線照射により形成された欠陥による欠陥準位（深い準位）、もしくはその両方が形成されている。
これら深い準位（不純物準位、欠陥準位）は、ｎ-型ドリフト層２を構成する炭化珪素の禁制帯の比較的中央部付近に形成され、再結合中心（電子２１およびホール２２の捕獲中心）となる。この再結合中心により、見かけ上、ｎ-型ドリフト層２を構成する炭化珪素のバンドギャップ（以下、見かけ上のバンドギャップとする）Ｅg1は、ｎ-型ドリフト層２を構成する炭化珪素の元々のバンドギャップ（禁制帯幅）Ｅg0よりも狭くなっている（Ｅg1＜Ｅg0）。具体的には、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1が炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0未満となるように（Ｅg1＜ΔＥV0）、ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中に再結合中心が形成されている。炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0とは、ｎ-型ドリフト層２を構成する炭化珪素と、ゲート絶縁膜６を構成する絶縁膜と、の価電子帯間のエネルギーギャップである。
例えば、４Ｈ−ＳｉＣ（炭化珪素の四層周期六方晶）を用いた炭化珪素基体１０のＳｉ面に沿ってチャネル（ｎ型の反転層）が形成されるとする。この場合、炭化珪素（４Ｈ−ＳｉＣ：ｎ-型ドリフト層２）／絶縁膜（ＳｉＯ2：ゲート絶縁膜６）界面１０ａの価電子帯バンドオフセットΔＥV0は、炭化珪素の条件の組み合わせ中で最も狭く、２．８２ｅＶである。このため、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は２．８２ｅＶ未満であることが好ましい（Ｅg1＜２．８２ｅＶ）。炭化珪素の条件とは、炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0を決定する条件であり、ｎ-型ドリフト層２を構成する炭化珪素の結晶構造や、チャネルが形成される結晶面などである。符号ＥPは表面結合エネルギーであり、ΔＥC0は４Ｈ−ＳｉＣ／ＳｉＯ2界面の伝導帯バンドオフセット（４Ｈ−ＳｉＣとＳｉＯ2との伝導帯間のエネルギーギャップ）である。
より具体的には、不純物ドープにより形成した再結合中心（不純物準位）は、ｎ-型ドリフト層２を構成する炭化珪素の価電子帯の上端（最高エネルギー点）の元々のエネルギー準位（真性値）ＥV0よりもΔα1分、高いエネルギー準位に位置する。すなわち、不純物準位は、ｎ-型ドリフト層２を構成する炭化珪素の価電子帯の上端の実効的なエネルギー準位ＥV1となる。この場合、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、ｎ-型ドリフト層２を構成する炭化珪素の価電子帯の上端の実効的なエネルギー準位ＥV1と、ｎ-型ドリフト層２を構成する炭化珪素の伝導帯の下端の元々のエネルギー準位ＥC0と、の間のエネルギー幅である。すなわち、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、ｎ-型ドリフト層２を構成する炭化珪素の元々のバンドギャップＥg0よりもΔα1のエネルギー分、狭くなる（Ｅg1＝Ｅg0−Δα1）。
また、電子線照射により形成した再結合中心（欠陥準位）は、ｎ-型ドリフト層２を構成する炭化珪素の伝導帯の下端（最低エネルギー点）の元々のエネルギー準位（真性値）ＥC0よりもΔα2分、低いエネルギー準位に位置する。すなわち、欠陥準位は、ｎ-型ドリフト層２を構成する炭化珪素の伝導帯の下端の実効的なエネルギー準位ＥC1となる。この場合、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、ｎ-型ドリフト層２を構成する炭化珪素の価電子帯の上端の元々のエネルギー準位ＥV0と、ｎ-型ドリフト層２を構成する炭化珪素の伝導帯の下端の実効的なエネルギー準位ＥC1と、の間のエネルギー幅である。すなわち、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、ｎ-型ドリフト層２を構成する炭化珪素の元々のバンドギャップＥg0よりもΔα2のエネルギー分、狭くなる（Ｅg1＝Ｅg0−Δα2）。
図１Ｂには、ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中に不純物準位および欠陥準位の両方を形成した場合を示す。この場合、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、ｎ-型ドリフト層２を構成する炭化珪素の価電子帯の上端の実効的なエネルギー準位ＥV1と、ｎ-型ドリフト層２を構成する炭化珪素の伝導帯の下端の実効的なエネルギー準位ＥC1と、の間のエネルギー幅である。すなわち、図１Ｂには、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1を、ｎ-型ドリフト層２を構成する炭化珪素の元々のバンドギャップＥg0よりもΔα1＋Δα2のエネルギー分、狭くしたときの状態を示している（Ｅg1＝Ｅg0−（Δα1＋Δα2））。このようにして、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1が調整されている。
ｎ-型ドリフト層２の、基体おもて面側の表面層には、ｐ型ベース領域３が選択的に設けられている。ｐ型ベース領域３の不純物濃度は、ドレイン側の部分（以下、第１ｐ型ベース領域とする）３ａをソース側の部分（以下、第２ｐ型ベース領域とする）３ｂよりも高くしてもよい。ｐ型ベース領域３の内部には、ｎ+型ソース領域４およびｐ+型コンタクト領域５がそれぞれ選択的に設けられている。ｎ-型ドリフト層２の、ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト領域５以外の部分がドリフト領域である。ｎ-型ドリフト層２の、隣り合うｐ型ベース領域３間に挟まれた部分２ａに、ｎ型領域（不図示、以下、ｎ型表面ドリフト領域とする）を設けてＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗を低減させた構成としてもよい。
これらｐ型ベース領域３、ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型表面ドリフト領域（不図示）は例えばイオン注入によりｎ-型ドリフト層２の内部に形成される。このため、これらｎ-型ドリフト層２の内部に形成された領域にも、ｎ-型ドリフト層２と同様に再結合中心（不純物準位、欠陥準位）を形成する不純物や欠陥が導入されるが、再結合中心を形成する不純物や欠陥は少なくともドリフト領域に導入されていればよい。図１Ａには、再結合中心を形成する不純物や欠陥がｎ-型ドリフト層２のうちのドリフト領域にのみ形成されている状態をハッチングで示す（図２，３においても同様）。ｐ型ベース領域３の、ｎ-型ドリフト層２とｎ+型ソース領域４とに挟まれた部分に接して、ｐ型ベース領域３の表面上にゲート絶縁膜６を介してゲート電極７が設けられている。また、ゲート絶縁膜６およびゲート電極７は、ｎ-型ドリフト層２の、隣り合うｐ型ベース領域３間に挟まれた部分２ａ上に延在する。
上記ｐ型ベース領域３、ｎ+型ソース領域４、ｐ+型コンタクト領域５、ゲート絶縁膜６およびゲート電極７でＭＯＳゲート構造が構成される。層間絶縁膜８は、ゲート電極７を覆う。層間絶縁膜８を深さ方向に貫通するコンタクトホールには、ｎ+型ソース領域４およびｐ+型コンタクト領域５が露出されている。ソース電極９は、コンタクトホールを介してｎ+型ソース領域４およびｐ+型コンタクト領域５に接し、ｐ型ベース領域３に電気的に接続されている。また、ソース電極９は、層間絶縁膜８によりゲート電極７と電気的に絶縁されている。ドレイン電極１１は、炭化珪素基体１０の裏面（ドレイン層として機能するｎ+型炭化珪素基板１の裏面）である例えば（０００−１）面、いわゆるＣ面に接する。
特に限定しないが、例えば実施の形態１にかかるＳｉＣ−ＭＯＳＦＥＴが耐圧１２００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。４Ｈ−ＳｉＣからなる炭化珪素基体１０のおもて面は、４度程度のオフ角を有するＳｉ面である。ｎ+型炭化珪素基板１の不純物濃度および厚さは、それぞれ２×１０18／ｃｍ3および３５０μｍである。ｎ-型ドリフト層２の不純物濃度および厚さは、それぞれ１×１０16／ｃｍ3および１０μｍである。第１ｐ型ベース領域３ａの不純物濃度および厚さは、それぞれ１×１０18／ｃｍ3および０．３μｍである。第２ｐ型ベース領域３ｂの不純物濃度および厚さは、それぞれ３×１０16／ｃｍ3および０．３μｍである。チャネル長（チャネルのｎ+型ソース領域４からｎ型表面ドリフト領域までの長さ）Ｌは０．８μｍである。ｎ型表面ドリフト領域の不純物濃度は、１×１０17／ｃｍ3である。ｎ型表面ドリフト領域の厚さおよび幅（チャネル長Ｌと同方向の幅）は、それぞれ０．７μｍおよび１．８μｍである。ｎ+型ソース領域４の不純物濃度および厚さは、それぞれ２×１０19／ｃｍ3および０．３μｍである。ｐ+型コンタクト領域５の不純物濃度および厚さは、それぞれ２×１０19／ｃｍ3および０．３μｍである。ゲート絶縁膜６の厚さは５０ｎｍである。
次に、実施の形態１にかかる半導体装置（ＳｉＣ−ＭＯＳＦＥＴ）の動作について説明する。ソース電極９に対して正の電圧がドレイン電極１１に印加された状態で、ゲート電極７にしきい値電圧以下の電圧が印加されているときには（不図示）、ｐ型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合１２が逆方向にバイアスされた状態となるため、ソース・ドレイン間に電流は流れない。すなわち、ＳｉＣ−ＭＯＳＦＥＴはオフ状態を維持する。一方、ゲート電極７にしきい値電圧以上の電圧が印加されると（不図示）、第２ｐ型ベース領域３ｂの、ゲート電極７直下（ドレイン側）の部分の表面層にｎ型の反転層（チャネル）が形成される。すなわち、チャネルは、炭化珪素基体１０のおもて面（Ｓｉ面）に沿って形成される。それによって、ＳｉＣ−ＭＯＳＦＥＴがオン状態となり、ｎ+型炭化珪素基板１、ｎ-型ドリフト層２、第２ｐ型ベース領域３ｂの表面反転層およびｎ+型ソース領域４の経路で電流が流れる。
また、ＳｉＣ−ＭＯＳＦＥＴを例えば電力変換装置の誘導負荷（モータなど）に流れる電流（負荷電流）制御に活用した場合、ＳｉＣ−ＭＯＳＦＥＴに内蔵されたボディーダイオード１３を保護ダイオードとして用いることができる。ボディーダイオード１３は、ｐ型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合１２で形成される。保護ダイオードは、ＳｉＣ−ＭＯＳＦＥＴのオフ時に誘導負荷の逆起電力（サージ）で発生する負荷電流を転流し、当該負荷電流によるＳｉＣ−ＭＯＳＦＥＴの破壊を防止する機能を有する。保護ダイオードとしてボディーダイオード１３を用いる場合、ドレイン電極１１に対して正の電圧をソース電極９に印加し、ｐ型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合１２を順方向にバイアスしてボディーダイオード１３を順方向に通電し、ボディーダイオード１３に順方向電流Ｉｆを流せばよい（図１Ａ）。
また、ＳｉＣ−ＭＯＳＦＥＴのオフ時にゲート電極７を負バイアス（例えばゲート電圧Ｖｇｓ＝−１０Ｖ）にすることで、ＳｉＣ−ＭＯＳＦＥＴのノイズマージン（ノイズに対する動作余裕度）を確保することができる（図１Ａ）。ゲート電極７を負バイアスにした条件では、ｐ型ベース領域３の表面層にホール２２の蓄積層２３が形成される。本発明においては、ゲート電極７を負バイアスにした状態でボディーダイオード１３に順方向電流Ｉｆ（例えば誘導負荷の逆起電力で発生する負荷電流）が流れても、電子２１とホール２２との再結合に伴うゲート閾値電圧Ｖｔｈ変動は生じない。その理由は、次の通りである。例えば、ブリッジ接続したＳｉＣ−ＭＯＳＦＥＴのオン／オフによりモータなどの誘導負荷に流れる電流（負荷電流）を制御する場合において、ＳｉＣ−ＭＯＳＦＥＴに内蔵されたボディーダイオード１３を、誘導負荷の逆起電力で発生する負荷電流を転流させるための保護ダイオードとして用いるとする。ボディーダイオード１３による負荷電流の転流時、ｐ型ベース領域３とｎ-型ドリフト層２との間のｐｎ接合１２が順方向にバイアスされることで、ドレイン側からｎ-型ドリフト層２に電子２１が供給され、かつソース側からｎ-型ドリフト層２にホール２２が供給される。すなわち、ボディーダイオード１３が順方向に通電し順方向電流Ｉｆ（負荷電流）が流れる。ボディーダイオード１３に順方向電流Ｉｆが流れると、ｎ-型ドリフト層２を構成する炭化珪素のエネルギー帯間（伝導帯−価電子帯間、すなわち禁制帯）で電子２１とホール２２とが再結合する。ワイドバンドギャップ半導体である炭化珪素では、この再結合に伴って、電子２１およびホール２２のもつエネルギーの差分（発光エネルギー）ｈνが光子として放出（発光）される。この光子の発光エネルギーｈνは、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1に相当する（ｈν＝Ｅg1）。上述したように、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0未満に設定されている（Ｅg1＜ΔＥV0）。このため、光子の発光エネルギーｈνは、炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0未満となる（ｈν＜ΔＥV0）。すなわち、光子の発光エネルギーｈνは、蓄積層２３のホール２２が炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0を乗り越えるのに必要なエネルギーに満たない。したがって、ゲート電極７に印加する負バイアスの大きさに依らず、蓄積層２３のホール２２は、炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0を乗り越えないため、ゲート絶縁膜６に注入されない。これによって、ゲート閾値電圧Ｖｔｈの変動を抑制することができる。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。まず、出発基板として、例えば４Ｈ−ＳｉＣからなるｎ+型炭化珪素基板（半導体ウエハ）１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、ｎ-型ドリフト層２をエピタキシャル成長させる。このｎ-型ドリフト層２のエピタキシャル成長時に、ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中に再結合中心を形成する不純物をｎ-型ドリフト層２に導入する。具体的には、ｎ-型ドリフト層２のエピタキシャル成長においては、例えば、原料ガスとしてモノシラン（ＳｉＨ4）ガスおよびジメチルメタン（Ｃ3Ｈ8）ガスを用い、キャリアガスとして水素（Ｈ2）ガスを用いる。かつ、ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中に再結合中心を形成する不純物として例えばボロンを用いる場合、ドーパントガスとして例えばジボラン（Ｂ2Ｈ6）ガスを数ｐｐｍ程度添加する。これら原料ガス、キャリアガスおよびドーパントガスをｎ+型炭化珪素基板１を載置した反応炉（チャンバー）に流して、例えば、減圧雰囲気下において１４５０℃以上１６００℃以下程度の成長温度でｎ-型ドリフト層２をエピタキシャル成長させる。ボロンは、ｎ-型ドリフト層２を構成する炭化珪素の価電子帯の上端の元々のエネルギー準位ＥV0よりも０．４７ｅＶ高い位置に深い準位（不純物準位）を形成する。このため、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、ｎ-型ドリフト層２を構成する炭化珪素の元々のバンドギャップＥg0である３．２６ｅＶよりも０．４７ｅＶ狭い２．７９ｅＶとなる（Ｅg1＝Ｅg0−Δα1＝３．２６ｅＶ−０．４７ｅＶ）。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型ドリフト層２を積層した炭化珪素基体１０が作製される。
次に、フォトリソグラフィおよびイオン注入により、炭化珪素基体１０のおもて面（ｎ-型ドリフト層２側の面）の表面層にｐ型ベース領域３を選択的に形成する。第１ｐ型ベース領域３ａの不純物濃度を第２ｐ型ベース領域３ｂの不純物濃度よりも高くする場合、例えば、まず、ｐ型不純物のイオン注入により、第１ｐ型ベース領域３ａの不純物濃度でｐ型ベース領域３（第１，２ｐ型ベース領域３ａ，３ｂ）全体を形成する。その後、第２ｐ型ベース領域３ｂにｎ型不純物をイオン注入して第２ｐ型ベース領域３ｂのｐ型不純物濃度を低くすればよい。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なるイオン注入条件で繰り返し行い、ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型表面ドリフト領域を所定の形成領域に選択的に形成する。ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型表面ドリフト領域の形成順序は種々変更可能である。ｎ型表面ドリフト領域は、ｐ型ベース領域３の形成前に形成してもよい。次に、一般的な方法により、炭化珪素基体１０のおもて面に、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８、ソース電極９を順に形成する。ここまでの工程により、炭化珪素基体１０のおもて面側の素子構造（ＭＯＳゲート構造およびソース電極９）が形成される。
次に、炭化珪素基体１０のおもて面側から電子線を照射した後、例えば３００℃以上４００℃以下程度の熱処理を行うことで、ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中に再結合中心を形成する欠陥をｎ-型ドリフト層２に導入する。この電子線照射においては、例えば、数百ｋｅＶ程度（例えば２００ｋｅＶ程度）の低加速エネルギーで、１×１０15／ｃｍ2以上１×１０18／ｃｍ2以下程度の照射量の電子線をｎ-型ドリフト層２に照射する。低加速エネルギーでの電子線照射は、炭化珪素の炭素（Ｃ）原子のみを動かし、炭化珪素中にライフタイムキラーとなるＺ1/2センター（炭素空孔に起因する欠陥）を導入する。Ｚ1/2センターは、ｎ-型ドリフト層２を構成する炭化珪素の伝導帯の下端の元々のエネルギー準位ＥC0よりも０．６５ｅＶ低い位置に深い準位（欠陥準位）を形成する。このため、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、ｎ-型ドリフト層２を構成する炭化珪素の元々のバンドギャップＥg0である３．２６ｅＶよりも０．６５Ｖ狭い２．６１ｅＶとなる（Ｅg1＝Ｅg0−Δα2＝３．２６ｅＶ−０．６５ｅＶ）。例えば２００ｋｅＶ程度の加速エネルギーでの電子線照射であれば、電子線は数十μｍ程度のｎ-型ドリフト層２（上述したように耐圧１２００Ｖクラスである場合には１０μｍ程度）を深さ方向に突き抜ける。このため、ｎ-型ドリフト層２全体に（すなわちｎ-型ドリフト層２の内部に形成された各領域にも）均一にＺ1/2センターが導入される。ｎ+型炭化珪素基板１に電子線照射による欠陥が導入されてもよい。
上述した実施の形態１にかかる半導体装置の製造方法においては、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1を、炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0未満にすることができればよい。このため、例えば、ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中に、不純物準位および欠陥準位のいずれか一方のみを形成してもよい。この場合、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、不純物準位の形成工程（ｎ-型ドリフト層２をエピタキシャル成長）および欠陥準位の形成工程（電子線照射）それぞれの説明で例示したいずれか一方の値となる。また、例えば、ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中に不純物準位および欠陥準位の両方を形成して、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上の所定のバンドギャップＥg1を得てもよい。この場合、ｎ-型ドリフト層２を構成する炭化珪素の見かけ上のバンドギャップＥg1は、ｎ-型ドリフト層２を構成する炭化珪素の元々のバンドギャップＥg0である３．２６ｅＶよりも１．１２ｅＶ狭い２．１４ｅＶとなる（Ｅg1＝Ｅg0−Δα1−Δα2＝３．２６ｅＶ−０．４７ｅＶ−０．６５ｅＶ）。その後、炭化珪素基体１０の裏面（ｎ+型炭化珪素基板１）にドレイン電極１１を形成し、半導体ウエハをチップ状に個片化することで、図１Ａに示すｎ+型炭化珪素基板が完成する。
以上、説明したように、実施の形態１によれば、少なくともｎ-型ドリフト層を構成する炭化珪素の禁制帯中に再結合中心となる少なくとも１つの深い準位を形成することで、見かけ上、ｎ-型ドリフト層を構成する炭化珪素のバンドギャップをｎ-型ドリフト層を構成する炭化珪素の元々のバンドギャップよりも狭くすることができる。このため、ｎ-型ドリフト層を構成する炭化珪素の見かけ上のバンドギャップを炭化珪素／絶縁膜界面の価電子帯バンドオフセットよりも狭く設定することができ、ボディーダイオードの順方向通電時に電子とホールとの再結合による発光エネルギーを炭化珪素／絶縁膜界面の価電子帯バンドオフセットよりも狭くすることができる。このため、ゲート電極を負バイアスにした状態でボディーダイオードに順方向電流（例えば誘導負荷の逆起電力で発生する負荷電流）が流れたとしても、ゲート電極に印加する負バイアスの大きさに依らず、ｐ型ベース領域（ゲート電極を負バイアスしたことで形成されるホールの蓄積層）表面側のホールは炭化珪素／絶縁膜界面の価電子帯バンドオフセットを超えないため、ゲート酸化膜に注入されない。したがって、ゲート電極を負バイアスにした状態でボディーダイオードが順方向に通電したとしても、電子とホールとの再結合に伴うゲート閾値電圧の低下は生じない。これにより、長期使用に伴うゲート閾値電圧の変動を抑制することができるため、半導体装置の長期信頼性を高めることができる。また、実施の形態１によれば、ゲート電極に印加する負バイアスの大きさの上限値の制限がなくなり、ゲート電極に印加する負バイアスを大きくすることができるため、スイッチングスピードを上げることができる。これにより、低スイッチング損失化を図ることができる。また、実施の形態１によれば、ゲート電極に印加する負バイアスを大きくすることで、ノイズマージンの確保が容易となるため、ノイズマージンを確保するために用いるコンデンサなどの部品を省くことができる。また、実施の形態１によれば、炭化珪素を用いることにより、シリコンを用いた場合よりも大幅にオン抵抗を低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図２は、実施の形態２にかかる半導体装置のボディーダイオードの順方向通電時の状態を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１ｐ+型ベース領域（ｐ型ベース領域３のドレイン側の部分）３３ａを第２ｐ型ベース領域（ｐ型ベース領域３のソース側の部分）３３ｂよりも、基体おもて面に平行な方向に、ｎ-型ドリフト層２の、隣り合うｐ型ベース領域３間に挟まれた部分２ａ内に突出させた点である。すなわち、ゲート電極７の直下（ドレイン側）において、隣り合う第１ｐ+型ベース領域３３ａ間の幅（チャネル長Ｌと同方向の幅）ｗ１は、隣り合う第２ｐ型ベース領域３３ｂの間の幅ｗ２よりも狭い（ｗ１＜ｗ２）。
第１ｐ+型ベース領域３３ａの不純物濃度は、第２ｐ型ベース領域３３ｂの不純物濃度よりも高い。特に限定しないが、例えば実施の形態２にかかるＳｉＣ−ＭＯＳＦＥＴが耐圧１２００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。第１ｐ+型ベース領域３３ａおよび第２ｐ型ベース領域３３ｂの不純物濃度は、それぞれ、実施の形態１における第１，２ｐ型ベース領域３ａ，３ｂと同様である。第１ｐ+型ベース領域３３ａおよび第２ｐ型ベース領域３３ｂの厚さはともに０．５μｍである。隣り合う第１ｐ+型ベース領域３３ａ間の幅ｗ１は、１．６μｍである。隣り合う第２ｐ型ベース領域３３ｂの間の幅（チャネル長Ｌと同方向の幅）ｗ２は、１．６μｍよりも広い。ｐ型ベース領域３以外の各部の構成は、実施の形態１と同様である。
実施の形態２にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において、異なる幅で第１ｐ+型ベース領域３３ａおよび第２ｐ型ベース領域３３ｂを形成すればよい。例えば、第１ｐ+型ベース領域３３ａおよび第２ｐ型ベース領域３３ｂを形成するにあたって、まず、実施の形態１と同様に、不純物濃度の異なる第１ｐ+型ベース領域３３ａおよび第２ｐ型ベース領域３３ｂを形成する。この段階では、第１ｐ+型ベース領域３３ａおよび第２ｐ型ベース領域３３ｂの幅は同じである。このため、例えば、ｎ型不純物のイオン注入により第２ｐ型ベース領域３３ｂの一部をｎ型に打ち返して、隣り合う第２ｐ型ベース領域３３ｂ間に幅ｗ２のｎ型表面ドリフト領域を形成する。このようにして、第２ｐ型ベース領域３３ｂの幅を調整してもよい。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、隣り合う第２ｐ型ベース領域（ｐ型ベース領域のソース側の部分）の間の幅を相対的に広くすることでＪＦＥＴ抵抗を低減させることができる。また、実施の形態２によれば、隣り合う第１ｐ+型ベース領域（ｐ型ベース領域のドレイン側の部分）間の幅を相対的に狭くすることで、ＳｉＣ−ＭＯＳＦＥＴのオフ時に隣り合う第１ｐ+型ベース領域間で空乏化が促進されるため、炭化珪素基体のおもて面とゲート絶縁膜との境界付近にかかる電界を緩和させることができる。したがって、低オン抵抗化を実現するとともに、ゲート絶縁膜にかかる電界を緩和させることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図３は、実施の形態３にかかる半導体装置のボディーダイオードの順方向通電時の状態を示す断面図である。実施の形態３にかかる半導体装置は、実施の形態１にかかる半導体装置をトレンチゲート型ＭＯＳＦＥＴに適用した構成を備える。すなわち、図３に示す実施の形態３にかかる炭化珪素半導体装置は、炭化珪素基体（半導体チップ）１０のおもて面（Ｓｉ面）側にトレンチゲート型のＭＯＳゲート構造を備えたＳｉＣ−ＭＯＳＦＥＴである。
炭化珪素基体１０は、実施の形態１と同様に、ｎ+型炭化珪素基板１のおもて面上にｎ-型ドリフト層２をエピタキシャル成長させた半導体基体である。ｎ-型ドリフト層２を構成する炭化珪素の禁制帯中に、再結合中心（不純物準位または欠陥準位、もしくはその両方）が形成されている。ｎ-型ドリフト層２の、基体おもて面側の表面層には、ｐ型ベース領域４３が設けられている。ｐ型ベース領域４３の内部には、ｎ+型ソース領域４４およびｐ+型コンタクト領域４５がそれぞれ選択的に設けられている。ｐ型ベース領域４３、ｎ+型ソース領域４４およびｐ+型コンタクト領域４５を構成する炭化珪素の禁制帯中にもｎ-型ドリフト層２と同様に再結合中心が形成されている。ｎ-型ドリフト層２の、ｐ型ベース領域４３、ｎ+型ソース領域４４およびｐ+型コンタクト領域４５以外の部分がドリフト領域である。ｎ+型ソース領域４４およびｐ型ベース領域４３を貫通してドリフト領域に達するトレンチ５１が設けられている。
トレンチ５１の底面５１ａは例えばＳｉ面であり、トレンチ５１の側壁５１ｂは例えば（１−１００）面となっている。ｐ型ベース領域４３の、トレンチ５１の側壁５１ｂに沿った部分、すなわち（１−１００）面に沿ってチャネルが形成される。ボディーダイオード１３は、隣り合うトレンチ５１において、ｐ型ベース領域４３とドリフト領域（ｎ-型ドリフト層２）との間のｐｎ接合１２で形成される。トレンチ５１の内部には、トレンチ５１の内壁（底面５１ａおよび側壁５１ｂ）に沿ってゲート絶縁膜４６が設けられ、ゲート絶縁膜４６の内側にゲート電極４７が設けられている。ソース電極４９は、ｎ+型ソース領域４４およびｐ+型コンタクト領域４５に接し、層間絶縁膜４８によりゲート電極４７と電気的に絶縁されている。ドレイン電極１１は、炭化珪素基体１０の裏面（ｎ+型炭化珪素基板１の裏面（Ｃ面））に接する。
実施の形態３においては、実施の形態１と異なる結晶面にチャネルが形成されるため、炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0は実施の形態１と異なる。例えば、（１１−２０）面に沿ってチャネルが形成される場合、（０００１）面に沿ってチャネルが形成される場合と、（０００−１）面に沿ってチャネルが形成される場合と、の中間の炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0になる。このように、トレンチゲート構造にするなどによりチャネルが形成される結晶面が異なる場合においても、電子２１とホール２２との再結合により生じる光子の発光エネルギーｈνが炭化珪素／絶縁膜界面の価電子帯バンドオフセットΔＥV0未満であれば、実施の形態１と同様の効果が得られる。
実施の形態３にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、プレーナゲート型のＭＯＳゲート構造に代えて、一般的な方法によりトレンチゲート型のＭＯＳゲート構造を形成すればよい。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、イオン注入によりｐ型ベース領域を設けた場合を例に説明しているが、ｎ-型ドリフト層上にエピタキシャル成長により積層したｐ型炭化珪素エピタキシャル層（以下、ｐ型ベース層とする）をｐ型ベース領域としてもよい。この場合、ｎ+型炭化珪素基板上にｎ-型ドリフト層およびｐ型ベース層を順に積層してなる積層体が炭化珪素基体となる。このとき、炭化珪素基体を構成する各層のうち、少なくともｎ-型ドリフト層に再結合中心を形成する不純物や欠陥を導入すればよいが、ｎ-型ドリフト層と同様にｐ型ベース層にも再結合中心を形成する不純物や欠陥を導入してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ-型ドリフト層
２ａ ｎ-型ドリフト層の、隣り合うｐ型ベース領域間に挟まれた部分
３ ｐ型ベース領域
３ａ，３ｂ，３３ａ，３３ｂ，４３ ｐ型ベース領域
４，４４ ｎ+型ソース領域
５，４５ ｐ+型コンタクト領域
６，４６ ゲート絶縁膜
７，４７ ゲート電極
８，４８ 層間絶縁膜
９，４９ ソース電極
１０ 炭化珪素基体
１１ ドレイン電極
１２ ｐ型ベース領域とドリフト領域との間のｐｎ接合
１３ ボディーダイオード
２１ 電子
２２ ホール
２３ ホールの蓄積層
５１ トレンチ
５１ａ トレンチの底面
５１ｂ トレンチの側壁
ＥC0，ＥV0 炭化珪素の元々のエネルギー準位
ＥC1，ＥV1 炭化珪素の実効的なのエネルギー準位
Ｅg0 炭化珪素の元々のバンドギャップ
Ｅg1 炭化珪素の見かけ上のバンドギャップ
Ｉｆ 順方向電流
Ｌ チャネル長
ｈν 光子の発光エネルギー
ｗ１，ｗ２ 隣り合うｐ型ベース領域間の幅
ΔＥV0 炭化珪素／絶縁膜界面の価電子帯バンドオフセット

Claims (8)

  1. 炭化珪素からなる第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い炭化珪素からなる第１導電型の半導体層を形成する第１工程と、
    前記半導体層の、前記半導体基板側に対して反対側に、第２導電型の第１半導体領域を選択的に形成する第２工程と、
    前記第１半導体領域の内部に、第１導電型の第２半導体領域を選択的に形成する第３工程と、
    前記第１半導体領域の、前記第２半導体領域と前記半導体層との間の領域に接してゲート絶縁膜を形成する第４工程と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側にゲート電極を形成する第５工程と、
    前記第１半導体領域と前記第２半導体領域に接する第１電極を形成する第６工程と、
    前記半導体基板の裏面に第２電極を形成する第７工程と、
    を含み、
    前記半導体層に再結合中心となる少なくとも１つのエネルギー準位を形成して、前記半導体層を構成する炭化珪素の前記再結合中心に基づく見かけ上のバンドギャップを、前記半導体層を構成する炭化珪素と、前記ゲート絶縁膜を構成する絶縁膜と、の価電子帯間のエネルギーギャップよりも狭くすることを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記第１工程では、
    エピタキシャル成長により前記半導体層を形成し、
    前記エピタキシャル成長中に前記半導体層にボロンを導入して、当該半導体層を構成する炭化珪素の価電子帯の上端のエネルギー準位よりも高い位置に前記再結合中心となる不純物準位を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第６工程の後、電子線照射により前記半導体層に欠陥を導入して、当該半導体層を構成する炭化珪素の伝導帯の下端のエネルギー準位よりも低い位置に前記再結合中心となる欠陥準位を形成する工程をさらに含むことを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 前記電子線照射の照射量を１×１０15／ｃｍ2以上１×１０18／ｃｍ2以下とすることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記半導体層を構成する炭化珪素の前記再結合中心に基づく見かけ上のバンドギャップを２．６１ｅＶとすることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 前記電子線照射の後に３００℃以上４００℃以下の熱処理を行うことを特徴とする請求項３〜５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  7. 前記第４工程および前記第５工程で、前記ゲート絶縁膜および前記ゲート電極をプレーナゲート構造に形成することを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  8. 前記第４工程および前記第５工程で、前記第２半導体領域および前記第１半導体領域を貫通して前記半導体層に達するトレンチの内部に、前記ゲート絶縁膜を介して前記ゲート電極を設けたトレンチゲート構造に形成することを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) * 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
US10147813B2 (en) * 2016-03-04 2018-12-04 United Silicon Carbide, Inc. Tunneling field effect transistor
JP6911453B2 (ja) * 2017-03-28 2021-07-28 富士電機株式会社 半導体装置およびその製造方法
CN109427886A (zh) * 2017-08-25 2019-03-05 比亚迪股份有限公司 Mosfet及制备方法、电子设备、车辆
US10693002B2 (en) * 2017-09-07 2020-06-23 Fuji Electric Co., Ltd. Semiconductor device
DE102018200676A1 (de) * 2018-01-17 2019-07-18 Robert Bosch Gmbh Leistungselektronisches Bauelement
CN110148629B (zh) * 2019-03-18 2020-11-27 电子科技大学 一种沟槽型碳化硅mosfet器件及其制备方法
US11728422B2 (en) * 2019-11-14 2023-08-15 Stmicroelectronics S.R.L. Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof
IT202000015076A1 (it) 2020-06-23 2021-12-23 St Microelectronics Srl Dispositivo elettronico in 4h-sic con prestazioni di corto circuito migliorate, e relativo metodo di fabbricazione

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006044983A2 (en) * 2004-10-20 2006-04-27 Massachusetts Institute Of Technology Multi-spectral pixel and focal plane array
JP5818099B2 (ja) 2012-04-27 2015-11-18 国立研究開発法人産業技術総合研究所 半導体装置
JP2014131008A (ja) * 2012-11-29 2014-07-10 Fuji Electric Co Ltd ワイドバンドギャップ半導体装置
JP6291981B2 (ja) * 2013-04-08 2018-03-14 富士電機株式会社 半導体装置の製造方法

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