JP5140998B2 - ワイドバンドギャップ半導体装置およびその製造方法 - Google Patents

Description

本発明は、埋込選択成長層を有するワイドバンドギャップ半導体装置およびその製造方法に関する。

ワイドバンドギャップ半導体の一種である炭化珪素（ＳｉＣ）は、ＳｉとＣとが１：１の成分比で結合してなるIII-V族の化合物半導体であって、近年特に注目されている材料である。炭化珪素のようなワイドバンドギャップ半導体は、絶縁破壊電界がシリコンよりも１桁程度高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても高い逆耐圧を維持することができる。そこで、ワイドバンドギャップ半導体を用いると、デバイスの厚さを薄く、ドーピング濃度を高めることができるため、オン抵抗が低く、高耐圧，低損失のパワーデバイスの実現が期待されている。ワイドバンドギャップ半導体には、炭化珪素の他に、ＧａＮ系半導体などの化合物半導体や、ダイヤモンドなどがある。

一方、化合物半導体などを用いたデバイスとして、種々の機能を高める目的で、デバイスの各種要素を基板もしくはエピタキシャル成長層に形成した後、その一部を局所的にエッチングして凹部を形成し、凹部にエピタキシャル成長層（以下、埋込選択成長層という）を形成したものが知られている。埋込選択成長層は、イオン注入法によるドーピングでは、目的とする機能を得るためのドーパント濃度やドーパント濃度分布が得られない場合や、製造コストが過大になる場合などに、しばしば形成されている。

たとえば特許文献１には、III-V族の化合物半導体であるＩｎＰを用いた光半導体素子において、ＩｎＰ基板のメサ型のダブルヘテロ構造を形成した後、その側部をエッチングした後、エピタキシャル成長を行なって、埋込選択成長層である電流阻止層を形成することにより、ｐｎ接合部における順方向のリーク電流の低減を図ることが開示されている。また、特許文献２には、ワイドバンドギャップ半導体であるＧａＮ系半導体を用いた絶縁ゲート型トランジスタにおいて、プラズマエッチングよりソース・ドレイン形成領域をエッチングした後、エピタキシャル成長を行うことにより、イオン注入が困難なＧａＮ層内に、高濃度のドーパントを含む埋込選択成長層であるソース・ドレイン領域を形成することが開示されている。特許文献３には、III-V族の化合物半導体であるＧａＡｓを用いた電界効果トランジスタにおいて、チャネル形成領域をエッチングして凹部を形成した後、凹部に活性領域の一部又はすべてを埋込選択成長層として再成長させることにより、高耐圧特性や安定動作を実現することが開示されている。

特開平５−１３８８２号公報 特開平１１−１６３３３４号公報 特開２００１−２５０９３９号公報

一般に、ワイドバンドギャップ半導体は、原子間結合力が高いために、イオン注入の際、イオン注入エネルギーを変えた多段の注入を行うなど、多大の手間と設備とが必要である。したがって、上記各文献に記載されるような埋込成長層を形成する方法により、製造コストの低減を図ることができる。

ところが、エッチングの際、半導体基板の凹部の底壁や側壁にはダメージ層が形成されている。そして、このダメージ層の存在により、ワイドバンドギャップ半導体の利点である耐圧特性が劣化するという不具合があった。したがって、エッチングの際に生じたダメージ層による半導体装置への悪影響を如何に緩和するかは重要な課題である。なお、ダメージ層は、プラズマを用いたドライエッチングの場合に顕著である。プラズマエッチングは、液体を用いたウェットエッチングや、単なるガスエッチングに比べ、製造コストなどの点で有利であるが、従来は、ダメージ層を除去する手段がないと適用困難とされていた。

本発明の目的は、埋込選択成長層を形成して製造コストの削減を図りつつ、耐圧特性を高く維持しうるワイドバンドギャップ半導体装置およびその製造方法を提供することにある。

本発明のワイドバンドギャップ半導体装置の製造方法は、エッチングにより、第１導電型の下地半導体層の一部に凹部を形成した後、凹部に第１導電型もしくはイントリンシックの第１の埋込選択成長層をエピタキシャル成長させてから、第２導電型の第２の埋込選択成長層をエピタキシャル成長させる方法である。

この方法により、下地半導体層の第１埋込選択成長層との境界領域にエッチングによるダメージ層が形成されても、ダメージ層を除去することなく、エピタキシャル成長工程を進めるので、製造プロセスの簡素化、迅速化による製造コストの削減を図ることができる。そして、この方法により形成されたワイドバンドギャップ半導体装置において、下地半導体層と第１の埋込選択成長層との境界領域にエッチングダメージ層が存在していても、ｐｎ接合部となる第１の埋込選択成長層−第２の埋込選択成長層の境界領域にはエッチングダメージ層がほとんど存在していない。したがって、順方向または逆方向の電界が印加された際に、ｐｎ接合部に生じるリーク電流が抑制され、耐圧機能の高い、パワーデバイスに適したワイドバンドギャップ半導体装置が得られることになる。

マスク部材がワイドバンドギャップ半導体の酸化処理によって酸化されるものであるので、犠牲酸化法によって下地半導体層のエッチングダメージ層を除去することが困難な半導体材料を用いた場合にも本発明の効果を発揮することができる点で、実質的な価値が大きい。

上記ワイドバンドギャップ半導体装置の製造方法において、凹部形成とエピタキシャル成長とを共通のマスク部材を用いて行うことにより、製造プロセスを連続的に行うことができる。

エッチングが反応性イオンエッチングにより行われることにより、特に大きなエッチングダメージが生じるが、その場合にも、エッチングダメージをｐｎ接合部から遠ざけることができるので、迅速に工程を進めつつ、耐圧機能の高いパワーデバイスを形成することができる。

本発明のワイドバンドギャップ半導体装置は、第１導電型の下地半導体層によって側面および底面を囲まれた，第１導電型もしくはイントリンシックの第１の埋込選択成長層と、第１の埋込選択成長層によって側面および底面が囲まれた第２導電型の第２の埋込選択成長層とを備えている。

これにより、ｐｎ接合部となる第１の埋込選択成長層−第２の埋込選択成長層の境界領域にはエッチングによるダメージ層がほとんど存在していない。したがって、順方向または逆方向の電界が印加された際に、ｐｎ接合部に生じるリーク電流が抑制され、耐圧機能の高い、パワーデバイスに適したワイドバンドギャップ半導体装置が得られることになる。

本発明のワイドバンドギャップ半導体装置は、ｐｎダイオード、ｐｉｎダイオード、ショットキーダイオード、および電界効果トランジスタに適用することができる。

本発明のワイドバンドギャップ半導体装置およびその製造方法により、製造コストを低減しつつ、耐圧性の高い、パワーデバイスに適した半導体装置を得ることができる。

（実施の形態１）
図１（ａ）〜（ｆ）は、実施の形態１におけるワイドバンドギャップ半導体装置であるｐｎダイオードＤの製造工程を示す断面図である。本実施の形態のｐｎダイオードＤは高い耐圧機能を有するパワーデバイスである。

図１（ａ）に示す工程で、抵抗率が０．０２Ωｃｍ、厚みが４００μｍで、［ 1 1-2 0 ］方向に約８°オフさせた（ 0 0 0 1 ）面を主面とするｎ型の４Ｈ−ＳｉＣ基板１０を準備する。そして、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、４Ｈ−ＳｉＣ基板１０の上に、濃度約１×１０１６ｃｍ−３のｎ型ドーパントを含み、厚みが約１０μｍのドリフト層１１（下地半導体層）をエピタキシャル成長させる。

次に、図１（ｂ）に示す工程で、厚みが約０．５μｍのＴａＣ膜を形成した後、リソグラフィー工程により、ＴａＣ膜（炭化タンタル膜）をパターニングして、開口部を有するマスク部材Ｍ１を形成する。ＴａＣ膜に変えて、Ｃ膜（カーボン膜）を用いてもよい。

次に、図１（ｃ）に示す工程で、プラズマ発生装置を用いたＲＩＥ（Reactive Ion Etching）（反応性イオンエッチング）により、ドリフト層１１のうちマスク部材Ｍ１の開口部に位置する領域に、深さが約１μｍの凹部Ｒｓを形成する。このとき、凹部Ｒｓの側壁および底壁には、エッチングダメージが形成されている。エッチングダメージは、プラズマプロセスによって、下地半導体層の表面に高エネルギーの粒子が衝突するために生じるものであり、チャージングなどのダメージが生じていると推測されている。

次に、図１（ｄ）に示す工程で、マスク部材Ｍ１を付けた状態で、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、凹部Ｒｓの底面および側面の上に、濃度約１×１０１６ｃｍ−３のｎ型ドーパントを含み、厚みが０．１〜０．２μｍの第１の埋込選択成長層であるパッド膜１２をエピタキシャル成長させる。その際、例えばＨ_２にＳｉＨ_４，Ｃ_３Ｈ_８およびＮ_２を添加したガスを用い、温度１５００°Ｃ〜１６００°Ｃの範囲で選択的エピタキシャル成長を行わせる。

次に、図１（ｅ）に示す工程で、マスク部材Ｍ１を付けた状態で、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、凹部Ｒｓの底面および側面の上に、濃度約５×１０１８ｃｍ−３のｐ型ドーパントを含み、厚みが約０．５μｍの第２の選択成長層であるアノード側領域１３をエピタキシャル成長させる。選択的エピタキシャル成長の条件は、in-situドープのガス種が異なるだけで、パッド膜１２の成長時とほぼ同じである。

次に、図１（ｆ）に示す工程で、ＨＮＯ_３：ＨＦ：Ｈ_２Ｏが１：１：１のエッチャントによるウェットエッチングにより、マスク部材Ｍ１を除去する。その後、必要に応じて、ＣＭＰ（化学的機械的研磨）などにより、基板表面の平坦化を行う。マスク部材Ｍ１の材質がＣのときには、酸素ガスを用いて、アッシングによりマスク部材Ｍ１を除去することができる。なお、パッド膜１２の上端面からもエピタキシャル成長が行われるのを阻止するために、図１（ｅ）に示す工程では、マスク部材Ｍ１を除去して、パッド膜１２の上端面を覆うマスク部材を形成し、これを用いて選択エピタキシャル成長を行わせてもよい。ただし、ＣＭＰにより、パッド膜１２の上端面からの成長部分を除去することが好ましい。

さらに、熱酸化法又はＣＶＤ法により、基板上に、厚み約５００ｎｍのシリコン酸化膜１６を形成し、シリコン酸化膜１６のうちアノード側領域１３の上方に位置する部分を開口した後、たとえばリフトオフ法などを用いて、アノード側領域１３の上に厚み約０．１μｍのＮｉ膜からなるアノード電極１４を形成する。また、蒸着法，スパッタ法などにより、４Ｈ−ＳｉＣ基板１０の裏面上に、厚み約０．１μｍのＮｉ膜からなるカソード電極２０を形成する。その後、アルゴン雰囲気中での熱処理により、アノード電極１４とアノード側領域１３との接触状態、およびカソード電極２０と４Ｈ−ＳｉＣ基板１０との接触状態を、ショットキー接触からオーミック接触へと変化させる。

以上の工程により形成されたｐｎダイオードＤにおいて、第１の埋込選択成長層であるパッド膜１２は、第１導電型のドリフト領域の一部として機能する。そして、ｐｎ接合部は、第２の埋込選択成長層であるアノード側領域１３とパッド膜１２との境界領域である。そして、アノード電極１４とカソード電極２０との間に、順方向の電圧、または逆方の電圧が印加されたときには、ｐｎ接合部であるアノード側領域１３とパッド膜１２との境界領域に最大の電界が生じる。一方、エッチングダメージが存在するドリフト層１１の表面領域には大きな電界が生じない。

したがって、エッチングダメージに起因する再結合電流などによるリーク電流の増大を抑制することができる。すなわち、イオン注入法によりアノード側領域１３を形成する場合には、ドーズ量や加速エネルギーを変えて多段階のイオン注入を行う必要があり、しかも加速エネルギーとしてＭｅＶオーダーの高エネルギーが必要なので、設備や工程に要するコストが多大になる。また、イオン注入の際にもダメージが生じる。それに対し、本実施の形態のごとく、埋込選択成長層であるパッド膜１２およびアノード側領域１３を形成することにより、製造コストの低減を図りつつ、エッチングダメージの影響を排除して、高い耐圧特性を発揮することができる。

図５は、本発明のｐｎダイオード（発明品）と比較用ｐｎダイオード（比較品）との順方向電圧に対するＩ−Ｖ特性を示す図である。本発明のｐｎダイオードは実施形態１の方法により形成されたものであり、比較用ｐｎダイオードは、ＲＩＥエッチングにより形成された凹部に、パッド膜を設けずに、直接アノード側領域の選択的エピタキシャル成長を行なわせたものである。同図に示されるように、本発明のｐｎダイオードでは、比較用ｐｎダイオードにくらべ、順方向の耐圧が大幅に向上する。また、比較用ｐｎダイオードでは、理想係数ｎ値が２程度まで悪化するが、本発明のｐｎダイオードでは、理想係数ｎ値を１．０〜１．１まで改善することができる。

図６は、本発明のｐｎダイオード（発明品）と従来のｐｎダイオード（従来品）との逆方向電圧に対するＩ−Ｖ特性（リーク電流）を示す図である。同図に示されるように、本発明のｐｎダイオードでは、比較用ｐｎダイオードにくらべ、逆方向の耐圧も大幅に向上する。

（実施の形態２）
図２（ａ）〜（ｆ）及び図３（ａ）〜（ｅ）は、実施の形態２におけるワイドバンドギャップ半導体装置であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（電界効果トランジスタ）の製造工程を示す断面図である。図２（ａ）〜（ｆ）及び図３（ａ）〜（ｅ）には、ＭＯＳＦＥＴの２つのトランジスタセルＭのみを表示するものとする。

図２（ａ）に示す工程で、抵抗率が０．０２Ωｃｍ、厚みが４００μｍで、［ 1 1-2 0 ］方向に約８°オフさせた（ 0 0 0 1 ）面を主面とするｎ型の４Ｈ−ＳｉＣ基板３０を準備する。そして、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、４Ｈ−ＳｉＣ基板３０の上に、濃度約５×１０１６ｃｍ−３のｎ型ドーパントを含み、厚みが約１０μｍのドリフト層３１（下地半導体層）をエピタキシャル成長させる。

次に、図２（ｂ）に示す工程で、厚みが約０．５μｍのＴａＣ膜を形成した後、リソグラフィー工程により、ＴａＣ膜（炭化タンタル膜）をパターニングして、開口部を有するマスク部材Ｍ２を形成する。ＴａＣ膜に変えて、Ｃ膜（カーボン膜）を用いてもよい。

次に、図２（ｃ）に示す工程で、プラズマ発生装置を用いたＲＩＥ（Reactive Ion Etching）（反応性イオンエッチング）により、ドリフト層３１のうちマスク部材Ｍ２の開口部に位置する領域に、深さが約１．１μｍ〜１．２μｍの凹部Ｒｓを形成する。このとき、凹部Ｒｓの側壁および底壁には、エッチングダメージが形成されている。プラズマプロセスによって、下地半導体層の表面に高エネルギーの粒子が衝突するために、チャージングなどのダメージが生じていると推測されている。

次に、図２（ｄ）に示す工程で、マスク部材Ｍ２を付けた状態で、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、凹部Ｒｓの底面および側面の上に、濃度約５×１０１５ｃｍ−３のｎ型ドーパントを含み、厚みが０．１〜０．２μｍの第１の埋込選択成長層であるパッド膜３２をエピタキシャル成長させる。その際、例えばＨ_２にＳｉＨ_４，Ｃ_３Ｈ_８およびＮ_２を添加したガスを用い、温度１５００°Ｃ〜１６００°Ｃの範囲で選択的エピタキシャル成長を行わせる。

次に、図２（ｅ）に示す工程で、マスク部材Ｍ２を付けた状態で、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、凹部Ｒｓの底面および側面の上に、濃度約５×１０１７ｃｍ−３のｐ型ドーパントを含み、厚みが約１．０μｍの第２の埋込選択成長層であるｐボディ領域３３をエピタキシャル成長させる。選択的エピタキシャル成長の条件は、in-situドープのガス種が異なるだけで、パッド膜３２の成長時とほぼ同じである。

次に、図２（ｆ）に示す工程で、ＨＮＯ_３：ＨＦ：Ｈ_２Ｏが１：１：１のエッチャントによるウェットエッチングにより、マスク部材Ｍ２を除去する。その後、必要に応じて、ＣＭＰ（化学的機械的研磨）などにより、基板表面の平坦化を行う。なお、マスク部材Ｍ２の材質がＣのときには、酸素ガスを用いて、アッシングによりマスク部材Ｍ２を除去することができる。さらに、注入マスク（図示せず）を用いて、選択的イオン注入により、ｐボディ領域３３の表面部の一部に、濃度１×１０^１９ｃｍ^−３のｎ型ドーパントを含み、厚み（深さ）が約０．３μｍのソース領域３４と、濃度５×１０^１９ｃｍ^−３のｐ型ドーパントを含み、厚み（深さ）が約０．３μｍのｐ^＋コンタクト領域３５とを形成する。

次に、図３（ａ）に示す工程で、熱酸化法又はＣＶＤ法により、基板上に、厚み約５０ｎｍのシリコン酸化膜からなるゲート絶縁膜４０を形成する。

次に、図３（ｂ）に示す工程で、蒸着法，スパッタ法などにより、４Ｈ−ＳｉＣ基板３０の裏面上に、厚み約０．１μｍのＮｉ膜からなるドレイン電極４３を形成する。

次に、図３（ｃ）に示す工程で、ゲート絶縁膜４０のうちソース領域３４の上方に位置する部分を開口した後、たとえばリフトオフ法などを用いて、ゲート絶縁膜４０を開口した領域の上に厚み約０．１μｍのＮｉ膜からなるソース電極４１を形成する。

次に、図３（ｄ）に示す工程で、アルゴン雰囲気中，９７５°Ｃ，２分間の条件で熱処理を行うことにより、ソース電極４１及びドレイン電極４３を構成するＮｉと下地層（（ソース領域３３，ｐ^＋コンタクト領域３５及び４Ｈ−ＳｉＣ基板３０）を構成する炭化珪素との接触状態を、ショットキー接触からオーミック接触へと変化させる。

次に、図３（ｅ）に示す工程で、ゲート絶縁膜４０の上にソース電極４１とは離間した位置に、Ａｌからなるゲート電極４２を形成する。

以上の製造工程により、パワーデバイスとして機能するｎチャネル型のＭＯＳＦＥＴが形成される。図２（ａ）〜（ｆ）及び図３（ａ）〜（ｅ）には２つのトランジスタセルＭしか表示されていないが、多数のトランジスタセルＭが集合して１つの縦型ＭＯＳＦＥＴが構成されている。パッド膜３２は、ドリフト層３１の一部として機能し、ｐｎ接合部は、パッド膜３２とｐボディ領域３３との境界領域に形成されている。この縦型ＭＯＳＦＥＴの各トランジスタセルにおいて、オン時には、ドレイン電極４３から供給される電流が、４Ｈ−ＳｉＣ基板３０からドリフト層３１の最上部まで縦方向に流れた後、ｐボディ領域３３の最上部のチャネル領域を経て、ソース領域３４に達することになる。

本実施の形態のＭＯＳＦＥＴによると、大電界が生じるｐｎ接合部であるｐボディ領域３３とパッド膜３２との界面領域には、エッチングダメージが存在していないので、選択的エピタキシャル成長法によりｐボディ領域３３を形成しても、リーク電流の低減を図ることができる。すなわち、実施の形態１と同様に、製造コストの低減を図りつつ、エッチングダメージの影響を排除して、高い耐圧特性を発揮することができる。

（実施の形態３）
図４は、実施の形態３におけるワイドバンドギャップ半導体装置であるショットキーダイオードの断面図である。本実施の形態においては、製造工程の図示は省略するが、以下の手順でショットキーダイオードが形成される。実施の形態１，２と同様に、４Ｈ−ＳｉＣ基板３０の上に、約５×１０^１５ｃｍ^−３のｎ型ドーパントを含み、厚みが約１０μｍのドリフト層５１を成長させる。そして、実施の形態１，２と同様に、ＴａＣ膜又はＣ膜からなるマスク部材を用いて、ドリフト層５１の一部に深さ０．６μｍ〜０．７μｍの凹部を形成し、凹部の底面および側面上に、濃度約５×１０^１５ｃｍ^−３のｎ型ドーパントを含み、厚みが０．１μｍ〜０．２μｍのパッド膜５２（第１の埋込選択成長層）を選択的にエピタキシャル成長させる。さらに、パッド膜５２の上に、濃度約１×１０^１７ｃｍ^−３のｐ型ドーパントを含み、厚み（深さ）が約０．５μｍのｐガードリング領域５３（第２の埋込選択成長層）を形成する。その後、実施の形態１，２と同様に、厚み約５００ｎｍのシリコン酸化膜５７と、厚み約０．１μｍのＮｉ膜からなる裏面電極６０と、厚み約０．１μｍのＮｉ膜からなるショットキー電極５８とを形成する。

本実施の形態のショットキーダイオードにおいても、大電界が生じるｐｎ界面であるｐガードリング領域５３とパッド膜５２との間には、エッチングダメージがほとんど存在していない。したがって、埋込選択成長層であるパッド膜５２とガードリング領域５３とを設けることにより、実施の形態１，２と同様に、製造コストの低減を図りつつ、エッチングダメージの影響を排除して、高い耐圧特性を発揮することができる。

（他の実施の形態）
本発明のワイドバンドギャップ半導体装置は、実施形態１や実施形態２に挙げたものに限定されるものではなく、発明の効果を発揮するものであれば、各部の構造，寸法，ドーパント濃度などは、いかなるバリエーションも採ることができる。

実施の形態１では、本発明をｐｎダイオードに適用した例について説明したが、本発明は、ｐｉｎダイオードにも適用することができる。その場合には、図１（ｆ）に示す構造において、第１の埋込選択成長層であるパッド膜１２を、ドーパント濃度が１×１０^１３ｃｍ^−３以下であるイントリンシックにすればよい。その場合にも、実施の形態１と同様に、製造コストの削減を図りつつ、高耐圧特性を発揮することができる。

実施の形態２では、本発明の炭化珪素半導体装置をＭＯＳＦＥＴ（ＭＯＳＦＥＴ）に適用した例について説明したが、本発明の炭化珪素半導体装置は、ＵＭＯＳＦＥＴはもちろん、ゲート絶縁膜がシリコン酸化膜とは異なる絶縁膜、たとえば、シリコン窒化膜，シリコン酸窒化膜，その他の各種誘電体膜などである場合、つまり、ＭＩＳＦＥＴ一般に適用することができる。また、ＭＩＳＦＥＴやダイオードだけでなく、ＪＦＥＴ，ＩＧＢＴ，サイリスタなどにも適用することができる。

本発明におけるワイドバンドギャップ半導体基板の１つである炭化珪素基板は、４Ｈ−ＳｉＣ基板に限定されるものではなく、６Ｈ−ＳｉＣ基板等、４Ｈポリタイプとは異なるポリタイプのＳｉＣ基板や、Ｓｉ基板など、ＳｉＣ基板とは異なる材質の基板であってもよい。たとえば、Ｓｉ基板上にヘテロエピタキシャル成長された３Ｃ−ＳｉＣドリフト層を用いた炭化珪素半導体装置においても、本発明を適用することにより、製造コストの削減を図りつつ、高い耐圧特性を発揮することができる。

また、本発明のワイドバンドギャップ半導体には、ＳｉＣだけでなく、ＧａＮ系半導体などの化合物半導体，ダイヤモンドなども含まれる。

本発明のワイドバンドギャップ半導体装置は、パワーデバイスや高周波デバイスとして用いられるＭＩＳＦＥＴ，ｐｎダイオード，ｐｉｎダイオード，ショットキーダイオード，ＪＦＥＴ，ＩＧＢＴ，サイリスタなどに利用することができる。

（ａ）〜（ｆ）は、実施の形態１におけるｐｎダイオードの製造工程を示す断面図である。 （ａ）〜（ｆ）は、実施の形態２におけるＭＯＳＦＥＴの製造工程の前半部を示す断面図である。 （ａ）〜（ｅ）は、実施の形態２におけるＭＯＳＦＥＴの製造工程の後半部を示す断面図である。 （ａ）〜（ｄ）は、実施の形態３におけるショットキーダイオードの断面図である。 実施の形態１のｐｎダイオード（発明品）と比較品との順方向電圧に対するＩ−Ｖ特性を示す図である。 実施の形態１のｐｎダイオード（発明品）と比較品との逆方向電圧に対するＩ−Ｖ特性を示す図である。

符号の説明

１０ ４Ｈ−ＳｉＣ基板
１１ ドリフト層（下地半導体層）
１２ パッド膜（第１の埋込選択成長層）
１３ アノード側領域（第２の埋込選択成長層）
１４ アノード電極
１６ シリコン酸化膜
２０ カソード電極
３０ ４Ｈ−ＳｉＣ基板
３１ ドリフト層（下地半導体層）
３２ パッド膜（第１の埋込選択成長層）
３３ ｐボディ領域（第２の埋込選択成長層）
３４ ソース領域
３５ ｐ＋コンタクト領域
４０ ゲート絶縁膜
４１ ソース電極
４２ ゲート電極
４３ ドレイン電極
５０ ４Ｈ−ＳｉＣ基板
５１ ドリフト層（下地半導体層）
５２ パッド膜（第１の埋込選択成長層）
５３ ｐガードリング領域（第２の埋込選択成長層）
５７ シリコン酸化膜
５８ ショットキー電極
６０ 裏面電極

Claims (8)

1. エッチングにより、ワイドバンドギャップ半導体からなる第１導電型の下地半導体層の一部に凹部を形成する工程（ａ）と、
   前記凹部に第１導電型もしくはイントリンシックの第１の埋込選択成長層をエピタキシャル成長させる工程（ｂ）と、
   前記工程（ｂ）の後で、前記第１の埋込選択成長層の上に第２導電型の第２の埋込選択成長層をエピタキシャル成長させる工程（ｃ）と、
   を含み、前記工程（ａ）および（ｂ）は、マスク部材を用いて行い、且つ該マスク部材は、前記ワイドバンドギャップ半導体を酸化する処理によって酸化されるものである、ワイドバンドギャップ半導体装置の製造方法。
2. 請求項１記載のワイドバンドギャップ半導体装置の製造方法において、
   前記工程（ａ）および（ｂ）は、共通のマスク部材を用いて行われる、ワイドバンドギャップ半導体装置の製造方法。
3. 請求項１又は２記載のワイドバンドギャップ半導体装置の製造方法において、
   前記工程（ａ）は、反応性イオンエッチングにより行われる、ワイドバンドギャップ半導体装置の製造方法。
4. ワイドバンドギャップ半導体からなる第１導電型の下地半導体層と、
   前記下地半導体層によって側面および底面が囲まれた、第１導電型もしくはイントリンシックの第１の埋込選択成長層と、
   前記第１の埋込選択成長層によって側面および底面が囲まれた第２導電型の第２の埋込選択成長層と、を備え、
   前記下地半導体層および第１の埋込選択成長層は、第１導電型のドリフト領域であり、
   前記第２の埋込選択成長層は、第２導電型のアノード側領域であって、
   ｐｎダイオードとして機能する、ワイドバンドギャップ半導体装置。
5. ワイドバンドギャップ半導体からなる第１導電型の下地半導体層と、
   前記下地半導体層によって側面および底面が囲まれた、第１導電型もしくはイントリンシックの第１の埋込選択成長層と、
   前記第１の埋込選択成長層によって側面および底面が囲まれた第２導電型の第２の埋込選択成長層と、を備え、
   前記下地半導体層は、第１導電型のドリフト領域であり、
   前記第１の埋込選択成長層は、イントリンシックのｉ領域であり、
   前記第２の埋込選択成長層は、第２導電型のアノード側領域であって、
   ｐｉｎダイオードとして機能する、ワイドバンドギャップ半導体装置。
6. ワイドバンドギャップ半導体からなる第１導電型の下地半導体層と、
   前記下地半導体層によって側面および底面が囲まれた、第１導電型もしくはイントリンシックの第１の埋込選択成長層と、
   前記第１の埋込選択成長層によって側面および底面が囲まれた第２導電型の第２の埋込選択成長層と、を備え、
   前記下地半導体層および第１の埋込選択成長層は、第１導電型のドリフト領域であり、
   前記第２の埋込選択成長層は、第２導電型のガードリング領域であって、
   ショットキーダイオードとして機能する、ワイドバンドギャップ半導体装置。
7. ワイドバンドギャップ半導体からなる第１導電型の下地半導体層と、
   前記下地半導体層によって側面および底面が囲まれた、第１導電型もしくはイントリンシックの第１の埋込選択成長層と、
   前記第１の埋込選択成長層によって側面および底面が囲まれた第２導電型の第２の埋込選択成長層と、を備え、
   前記下地半導体層および第１の埋込選択成長層は、第１導電型のドリフト領域であり、
   前記第２の埋込選択成長層は、第２導電型のボディ領域であって、
   前記第２の埋込選択成長層によって底面および側面が囲まれた第１導電型のソース領域と、
   前記ソース領域およびボディ領域に跨るゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、をさらに備え、
   電界効果トランジスタとして機能する、ワイドバンドギャップ半導体装置。
8. 請求項４〜７のいずれかに記載のワイドバンドギャップ半導体装置において、
   前記下地半導体層は、炭化珪素からなる、ワイドバンドギャップ半導体装置。

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