KR101543602B1 - 공핍영역을 구비한 소자 제작 공정 - Google Patents

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Abstract

본 발명의 일 측면에 따르면, 기판을 준비하는 준비 단계; 상기 기판 위에 상기 기판이 드러나는 패턴이 형성된 절연벽을 형성하는 절연벽 형성단계; 상기 패턴의 위치에 드러난 상기 기판 위에 고유 반도체를 에피택셜하게 성장시켜서 결함층을 포함하는 에피 층 형성 단계; 상기 결함층의 표면에 제1 타입의 도펀트를 도핑하는 도핑 단계;및 상기 결함층 상부에 제2 타입의 도펀트를 포함한 환경에서 소자층을 형성시켜서 공핍층을 구비하는 소자층 형성 및 도핑 단계를 포함하는 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정을 제공한다.
이상에서 살펴본 본 발명에 의하면, 기판 위에 소자를 성장시키는 초기에 소자와 상반된 타입의 도펀트를 첨가함으로써 공핍영역을 만들고 소자 내의 전자 또는 정공이 기판 쪽으로 이동하는 것을 막는 효과가 있다.

Description

공핍영역을 구비한 소자 제작 공정{Process for Producing Device Having Depletion Region}
본 발명은 누설 전류를 막기 위한 공핍영역을 구비한 소자 제작 공정에 관한 것으로서, 보다 상세하게는 기판과 소자 사이에 도핑층을 구비함으로써, 소자에서 기판에 가까운 부분에 존재하는 결함층에 존재하는 누설 전류가 소자층에 영향을 미치는 것을 막는 공핍영역을 구비한 소자 제작 공정에 관한 것이다.
반도체 산업은 단결정이 손쉽게 제조되면서 급격하게 발전하였다. 그러나 단결정을 쵸크랄스키법(Czochralski Method)으로 응결시키는 것은 대량으로 싸게 생산하는 방법이지만, 다양한 소재의 기능성 반도체들을 쵸크랄스키법으로 제조하는 것은 어려움이 있다.
따라서 쵸크랄스키법과 같은 방법으로 대량으로 양산될 수 있는 실리콘(Si) 기판 위에 고가의 기능성 반도체를 에피택셜 성장(Epitaxial Growth)시키고 반도체의 표면에 소자를 인쇄하여 사용하는 기법이 개발되었다. 이와 같이 특정 원소의 기판에 상이한 원소의 박막을 성장시키는 것을 이종 접합(Heterojunction)이라 한다.
이종 접합시 기판이 되는 원소와 성장되는 박막의 원소는 유사한 격자구조를 갖는 것을 선택한다. 그러나 서로 상이한 원소이므로 격자 간격에는 차이가 생긴다. 따라서 에피택셜 성장 과정에서 격자 간격의 차이로 말미암아 스트레인(Strain)이 발생하고 스트레인으로 인하여 응력이 발생한다. 이 응력으로 인해 이종 접합에서 박막에 결함(defect)이 발생하는 일이 많다.
한국 공개 특허 제 10-2008-0040709호 "반극성 질화물 박막들의 결함 감소를 위한 측방향 성장방법"에서는 측방향으로 과성장을 유도하여 결함을 줄이는 방법이 개시되어 있다.
이렇게 이종결합에서 필연적으로 발생한다고 할 수 있는 결함을 줄이려고 노력하는 이유 중 하나는 결함이 전류의 흐름을 방해하거나 전류가 흐르지 않아야 할 때 누설 전류(Leakage Current)의 경로 역할을 하기 때문이다.
도 1은 결함층이 전류의 흐름을 방해하는 모습을 도시한 단면도 및 밴드갭(Band Gap) 그래프이다.
소자는 일반적으로 n 타입 또는 p 타입 중 어느 하나로 도핑될 수 있으나 캐리어 이동도에 악영향을 줄이기 위해 의도적이지 않은 도핑 상태로 많이 사용된다. n 타입일 경우 자유전자(110)가 많고 p 타입일 경우 정공(120)이 다수를 차지한다. 결함층에는 단결정에서 벗어난 구조(결함)가 많이 존재하므로 단결정 상태에서는 존재하지 않을 밴드갭 내 에너지 준위들도 많이 존재한다. 이들 에너지 준위는 정공(120) 또는 전자들이 쉽게 결합할 수 있기 때문에 결함층까지 확산된 전하는 도전성(Mobility)이 급격히 떨어지게 된다. 또한, 회로에 전계를 인가하여 자유전자(110) 또는 정공(120)을 제거하였을 때, 결함층 내에 결합되어 있던 전하들이 이동하여 누설 전류를 생성하기도 한다.
한편, FinFET(Fin Field Effect Transistor)은 Si 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시켜 FinFET 구조를 형성하는 것이다.
이러한 Ⅲ-Ⅴ화합물 반도체를 이용한 FinFET은 기존의 Si 기판을 이용한 2차원 평면 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해서 전자의 이동도가 뛰어나 최근 반도체 다이오드, 레이저 장치, 광소자 등에 적용하기 위해 널리 연구되고 있는 실정이다.
도 2는 FinFET의 단면도와 사시도이다.
일반적인 FET처럼 드레인과 소스 단자를 양단에 연결하고 게이트를 그 사이에 절연막을 사이에 둔 채 연결되는 것은 동일하다. 그러나 소자층의 양단에 절연벽으로 둘러싸서 캐리어의 불필요한 유동을 막고, 기판에서 직접 성장하는 층(도핑되지 않은 층; 결함층)과 소자층 사이에 와이드 밴드갭층을 두어 캐리어의 이동을 막는 효과를 얻는다. 기판에서 직접 성장하는 층은 도 1에서 설명한 바와 같이 결함이 많으므로 소자층의 동작에 오류를 야기하기 쉽기 때문이다.
다시 말해서, Si 기판 위에 Ⅲ-Ⅴ화합물 반도체를 성장시키는 데 있어서, Si 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자 상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 관통전위(theading dislocation)로 알려진 결정 결함의 문제가 있으므로, 실용성에 방해가 되어 왔다.
이러한 문제점을 해결하기 위해 종래에는 실리콘과 Ⅲ-Ⅴ화합물 반도체 사이에 와이드 밴드갭층을 형성하는 등 많은 접근이 있어 왔다. 그러나 와이드 밴드갭층을 만들 때 충분한 두께로 만들지 않으면 절연 효과가 좋지 않고, 충분한 두께로 만든다면 단가가 높아지고 소형화가 어려워지는 단점이 있다.
이러한 문제를 해결하기 위하여, 결함을 완전히 제거하지 못한다 할지라도 결함층을 소자와 절연하여 소자의 전류 흐름에 영향을 끼치지 못하도록 하는 기술이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 결함이 집중적으로 생성되는 부분에 생긴 누설 전류로부터 소자층이 영향을 받지 않을 수 있도록 공핍영역을 구비한 소자 제작 공정을 제공하고자 하는 것이다.
또한, 결함이 집중적으로 생성되는 부분과 소자층을 절연할 수 있도록 공핍영역을 구비한 소자 제작 공정을 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 기판을 준비하는 준비 단계; 상기 기판 위에 상기 기판이 드러나는 패턴이 형성된 절연벽을 형성하는 절연벽 형성단계; 상기 패턴의 위치에 드러난 상기 기판 위에 고유 반도체를 에피택셜하게 성장시켜서 결함층을 포함하는 에피 층 형성 단계; 상기 결함층의 표면에 제1 타입의 도펀트를 도핑하는 도핑 단계;및 상기 결함층 상부에 제2 타입의 도펀트를 포함한 환경에서 소자층을 형성시켜서 공핍층을 구비하는 소자층 형성 및 도핑 단계를 포함하는 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정을 제공한다.
여기서, 상기 도핑 단계는 상기 제1 타입의 도펀트로서 V족 원소는 공급하면서 III족 원소는 공급하지 아니함으로써 표면의 상기 제1 타입의 도펀트 농도가 높아 확산 현상에 의해 도핑이 될 수 있다.
여기서, 상기 도핑 단계는 기설정된 온도범위 내를 유지하며 수행하고, 상기 기설정된 온도범위는 섭씨 300도 내지 섭씨 700도일 수 있다.
여기서, 상기 도핑 단계는 기설정된 시간 동안 수행하며, 상기 기설정된 시간은 5초 내지 50분일 수 있다.
여기서, 상기 제1 타입의 도펀트 또는 상기 제2 타입의 도펀트는 2족 내지 6족의 원소 자체 또는 이들의 탄소 화합물일 수 있다.
여기서, 상기 도핑 단계는 기설정된 압력을 유지하며 수행하고, 탄소화합물을 이용하는 경우, 상기 기설정된 압력은 1 mbar 내지 900 mbar일 수 있다.
여기서, 상기 결함층과 상기 소자층 사이에 와이드 밴드갭층을 증착하는 와이드 밴드갭층 형성 단계를 더 포함할 수 있다.
여기서, 상기 와이드 밴드갭층이 상기 제2 타입으로 도핑될 수 있다.
여기서, 상기 제1 타입은 p 타입이고 상기 제2 타입은 n 타입이거나 상기 제1 타입은 n 타입이고 상기 제2 타입은 p 타입일 수 있다.
여기서, 상기 소자층 형성 및 도핑 단계 이후에 상기 소자층에 단자를 연결하여 트렌지스터를 완성하는 단자 연결단계를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 기판을 준비하는 준비 단계; 상기 기판 위에 상기 기판이 드러나는 패턴이 형성된 절연벽을 형성하는 절연벽 형성단계; 상기 패턴의 위치에 드러난 상기 기판 위에 제1 타입의 도펀트가 포함된 에피택셜 성장 환경에서 도핑층을 에피택셜 성장(epitaxial growth)시키는 도핑층 성장단계; 상기 도핑층 위에 와이드 밴드갭층을 증착하는 와이드 밴드갭층 형성 단계; 및 상기 와이드 밴드갭층 위에 제2 타입의 도펀트가 포함된 환경에서 소자층을 형성시켜서 공핍영역을 구비하는 소자층 형성단계를 포함하는 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정을 제공한다.
여기서, 상기 기판은 실리콘(Si)일 수 있다.
여기서, 상기 도핑층 및 소자층 중 적어도 하나는 Ge, GaP, InP, InxGa(1-x)As, InxAl(1-x)As, GaAs 및 AlxGayIn(1-x-y)P (단, x, y는 양수이고, x+y는 1이하)중 어느 하나일 수 있다.
여기서, 상기 절연벽은 산화물 또는 유전체일 수 있다.
여기서, 상기 절연벽은 SiO2, SiNx, SiOxNy, AlN, HfOx 및 ZrOx 중 어느 하나의 물질 또는 상기 물질의 혼합물질일 수 있다.
이상에서 살펴본 본 발명에 의하면, 기판 위에 소자를 성장시키는 초기에 소자층과 상반된 타입의 도펀트를 첨가함으로써 공핍영역을 만들고 소자층 내의 전자 또는 정공이 기판 쪽으로 이동하는 것을 막는 효과가 있다.
또한, 기판은 실리콘 기판을 사용함으로써 낮은 단가에 이종접합 소자를 제조하는 효과가 있다.
도 1은 결함층이 전류의 흐름을 방해하는 모습을 도시한 단면도 및 밴드갭(Band Gap) 그래프이다.
도 2는 FinFET의 단면도와 사시도이다.
도 3는 본 발명을 설명하기 위한 고유 반도체(Intrinsic Semiconductor), n 타입 반도체 및 p 타입 반도체의 밴드갭 그래프이다.
도 4는 p-n 접합을 나타낸 밴드갭 그래프와 접합상태를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 공핍영역을 구비한 소자를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 직접 증착을 통한 공핍영역을 구비한 소자 제작공정을 나타낸 순서도이다.
도 7은 도 6에서 설명한 단계마다 제작된 소자를 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 이온주입 또는 확산공정을 통한 소자 제작 방법을 나타낸 순서도이다.
도 9은 본 발명의 일 실시예에 따른 공핍영역을 구비한 소자를 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 공핍영역을 구비한 FinFET의 단면도이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명은 특정 영역에 존재하는 결함들로부터 다른 부분에 전기적인 특성에 영향을 받는 것을 막기 위한 수단을 제공한다. 이를 위해 가장 쉽게 생각할 수 있는 방법은 MOS(Metal-Oxide Semiconductor)처럼 절연층을 삽입하는 것이지만 절연층을 삽입하는 경우 결정구조가 다를 가능성이 커서 에피택셜 성장시키기 어렵다. 따라서 본 발명에서는 축방향으로 일종의 p-n접합을 만들어서 절연층과 유사한 효과를 얻는 방법을 개시한다.
p-n접합은 일반적으로 알려져 있는 기술이고 공핍영역이 생성되는 것 역시 널리 알려진 현상이다. 그러나 공핍영역이 절연효과가 있다는 것 역시 알려져 있었다고 하나 p-n접합의 양단에 전위차가 인가되는 경우가 많아서 공핍영역을 절연체로 사용하는 경우는 거의 없었다. 본 발명의 일 실시예에서는 결함이 대량으로 존재하기 쉬워서 소자에 악영향을 끼치는 결함층의 표면에 p-n접합을 생성하여 공핍영역을 절연층으로 사용하는 구조를 제안한다. 또한, 본 구조를 제작하는 방법을 제시한다.
이를 명확히 설명하기 위하여 본 발명을 이해하기 위한 지식들을 도 2, 3을 참조하여 먼저 소개하고 본 발명에 대하여 도 4를 참조하여 설명한다.
이하 밴드갭 그래프에서 상부의 실선은 컨덕트 밴드, 하부의 실선은 벨런스 밴드, 점선은 페르미 준위, 일점 쇄선은 도펀트의 에너지 준위를 각각 나타낸다.
도 3은 본 발명을 설명하기 위한 고유 반도체(Intrinsic Semiconductor), n 타입 반도체 및 p 타입 반도체의 밴드갭 그래프이다.
(a)는 고유 반도체의 밴드갭 그래프이다. 고유 반도체는 컨덕트 밴드와 벨런스 밴드 사이에 페르미 준위가 존재한다. 컨덕트 밴드와 벨런스 밴드 사이의 에너지 상태는 전자가 존재할 수 없는 금지 영역(Forbidden Band)이다.
(b)는 n 타입 반도체의 밴드갭 그래프이다. n 타입 반도체는 Ⅴ족 원소가 실리콘(Si)과 같은 4족 또는 3-5족 반도체에 추가로 첨가되어 제작된다. n 타입 반도체에는 컨덕트 밴드에 가까운 곳에 도펀트의 에너지 준위가 추가로 생성된다. 도펀트의 에너지 준위에 존재하는 전자는 에너지 간극이 적은 컨덕트 밴드로 쉽게 들뜰(Excite) 수 있으므로 자유전자(110)가 쉽게 생기고 페르미 준위도 컨덕트 밴드에 가깝게 위치한다.
(c)는 p 타입 반도체의 밴드갭 그래프이다. p 타입 반도체는 Ⅲ족 원소가 실리콘(Si)과 같은 4족 또는 3-5족 반도체에 추가로 첨가되어 제작된다. p 타입 반도체에는 벨런스 밴드에 가까운 곳에 도펀트의 에너지 준위가 추가로 생성된다. 벨런스 밴드에 존재하는 전자는 에너지 간극이 적은 도펀트의 에너지 밴드로 쉽게 들뜰(Excite) 수 있으므로 정공(120)이 쉽게 생기고 페르미 준위도 벨런스 밴드에 가깝게 위치한다.
도 4는 p-n 접합을 나타낸 밴드갭 그래프와 접합상태를 나타낸 도면이다.
(a)는 p-n 접합을 나타낸 밴드갭 그래프이다. n 타입 반도체와 p 타입 반도체를 접합시킨 경우 n 타입 반도체에서는 자유전자(110)가 적은 p 타입 반도체 쪽으로 자유전자(110)가 이동하고 p 타입 반도체에서는 n 타입 반도체 쪽으로 정공(120)이 이동한다.
이러한 확산은 각 반도체 사이에서는 화학 잠재력(Chemical Potential)이 같아질 때까지 일어난다. 다시 말해 페르미 준위가 같아질 때까지 일어난다. 따라서 도 (a)에 도시된 바와 같이 n 타입 반도체와 p 타입 반도체 사이에 에너지 준위의 차이가 생기게 된다.
(b)는 n 타입 반도체와 p 타입 반도체에서 이동 가능한 전하들이 각각 상대 타입의 반도체로 확산되는 모습을 나타낸 도면이다. 이러한 확산은 p 타입 반도체에 전자가 이동하여 음으로 대전되고 n 타입 반도체에 정공(120)이 이동하여 양으로 대전될 때까지(실제로는 n 타입 반도체의 전자가 자리를 비우고 p 타입 반도체로 이동하는 단일한 현상) 지속된다.
(c)는 확산이 완료된 상태의 도면이다. n 타입 반도체의 경계부분에는 p 타입 반도체에서 확산된 정공(120)이 차 있고, p 타입 반도체의 경계부분에는 n 타입 반도체에서 확산된 자유전자(110)가 차게 된다. 도면상에는 마치 유동 가능한 전하들이 존재하는 것처럼 보이지만, 각각의 전하는 해당 반도체의 에너지 준위에 고정된 것으로 움직일 수 없으므로 이들 전하를 공간전하(Space Charge)라고 한다. 이렇게 공간전하로 가득차고 움직일 수 있는 전하가 존재하지 않는 영역을 공핍영역(Depletion Region)이라고 한다.
공간전하로 인해 대전되었으므로 접합부위에는 양으로 대전된 곳에서 음으로 대전된 곳으로 전계가 생성된다. (c)에서 보이는 바와 같이 n 타입 반도체에서 p 타입 반도체 쪽으로 전기장이 생성되므로 n 타입 반도체의 자유전자(110)는 좀처럼 p 타입 반도체 쪽으로 이동하지 못하고 정공(120)은 n 타입 반도체 쪽으로 이동하지 못한다. 다시 말해서 절연되는 효과가 있다. 공핍영역은 n 타입 반도체와 p 타입 반도체에 전극이 연결되어 전위차가 주어지기 전에는 절연층으로 작용한다.
도 5는 본 발명의 일 실시예에 따른 공핍영역을 구비한 소자를 나타낸 단면도이다.
공핍영역을 구비한 소자는 기판 위에 기설정된 타입의 도펀트가 포함된 분위기에서 도핑층을 에피택셜 성장시키는 도핑층 성장단계 및 상기 도핑층 위에 상기 기설정된 타입의 반대되는 타입의 도펀트가 포함된 환경에서 소자층을 성장시키는 소자층 형성 및 도핑 단계를 포함하는 공정을 통해 제작된다. 소자층이 도펀트가 포함된 환경에서 성장시키는 것으로 충분할 수 있으나 추가적인 도핑을 통해 공핍영역을 확장시킬 수 있다. 추가적으로 도핑층 및 소자층이 형성할 공간을 특정하며, 결함의 성장을 막아주는 절연벽 성장단계와 도핑층과 소자층 사이를 절연해주는 와이드 밴드갭층 성장단계가 추가될 수 있다.
기판은 실리콘과 같이 저가의 기판일 수 있다. 기판이 실리콘일 경우 도핑층 및 소자층은 실리콘과 동일한 구조로 되어 있는 Ge, GaP, InP, InxGa(1-x)As, InxAl(1-x)As, GaAs 및 AlxGayIn(1-x-y)P (단, x, y는 양수이고, x+y는 1이하)중 어느 하나일 수 있으며, 도핑층과 소자층 자체도 이종 접합될 수 있으므로 각각 다른 소재일 수 있다.
소자는 도전성이 높은 전자를 전하로 이동하는 경우가 많으므로 도핑층과 소자층은 p 타입인 3족 원소일 수 있다.
(a), (b)와 같이 결함층을 포함하여 소자의 일부를 도핑하여 공핍영역을 생성하면, 공핍영역은 공간전하가 생성하는 전계에 의해 자유전자(110)와 정공(120)의 접근을 차단하며 공핍영역 내부에는 움직일 수 있는 전하가 없으므로 절연층으로 작용하게 된다. 따라서 결함층이 소자에 미치는 영향을 효과적으로 차단할 수 있다.
소자층과 도핑층의 두께는 2 내지 500nm일 수 있다. 또한 도핑 농도는 1e17~5e19/cm3 범위를 갖을 수 있다.
도핑층의 도펀트는 II, III, V, VI 족 물질 중 하나 또는 이의 혼합물일 수 있다.
도핑층을 제작하는 방법에는 도펀트가 포함된 환경에서 도핑층을 성장시키고 도펀트를 바꿔서 소자층을 성장시키는 직접 증착을 통한 공핍영역을 구비한 소자 제작공정과 도핑층을 성장시키는 단계를 결함층을 성장시키는 단계와 결함층을 도핑하여 도핑층을 제작하는 단계로 나누어 공정을 진행하는 이온 주입 또는 확산 공정을 통하여 도핑층을 제작하는 소자 제작공정이 있다.
도 6은 본 발명의 일 실시예에 따른 직접 증착을 통한 공핍영역을 구비한 소자 제작공정을 나타낸 순서도이다.
기판을 준비한다(S610). 기판은 기판 상부에 이종 재질로 에피택셜 성장이 쉽게 일어나는 재질이 적합하다. 구체적으로 Ga과 같은 이종 재질이 쉽게 증착되도록 Ga과 동일하거나 유사한 결정구조를 갖는 실리콘 단결정 기판일 수 있다.
기판 위의 기설정된 영역에 절연벽을 형성한다(S620). 절연벽은 기판과 접촉한 부분에 생성된 결함이 성장하는 것을 막아서 결함이 소자층까지 성장하는 것을 막는 역할을 한다. 절연벽은 일정한 간격만큼 이격된 채 평행하게 배치된다. 절연벽은 SiO2, SiNx, SiOxNy, AlN, HfOx 및 ZrOx 중 어느 하나의 물질 또는 상기 물질의 혼합물질일 수 있다. 절연벽은 절연체를 기판 위에 절연체층으로 씌우고 절연벽에 해당하는 부분을 제외한 나머지 부분을 식각하는 방법으로 구현할 수 있다.
절연벽 사이에 있는 기판 위에 도핑층을 성장시킨다(S630). 도핑층은 반도체물질과 도펀트가 함께 존재하는 환경에서 이 혼합물을 절연벽 사이에 해당하는 기판 위에 증착한다. 이때 도펀트는 제1 타입의 도펀트일 수 있다. 반도체 물질은 SiGe, Ge, GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질일 수 있다. 반도체 물질은 유기체 등에 결합된 상태로 기화할 수 있다. 다시 말해서 MOCVD(Metal Organic Chamical Vapor Deposition)를 사용하여 증착할 수 있다. 따라서 도핑된 정도는 에피택셜 성장 시의 환경(Atmosphere)에 따라 결정되며, 도펀트의 비율이 높아서 도핑이 심하게 되어도 도핑된 정도가 깊이와 관계없이 균일할 수 있다. 여기에 도펀트는 도핑층의 도핑 타입에 따라 결정되는데, 소자층의 도핑 타입인 제2 타입과 반대 타입으로 도핑한다. 따라서 소자층이 n 타입이라면, 도핑층은 p 타입으로 제작되며 p 타입 도펀트를 도핑층의 조성 물질과 함께 증착한다. 물론 소자층이 p 타입이라면 도핑층은 n 타입으로 제작되며 n 타입 도펀트를 도핑층의 조성 물질과 함께 증착한다. 일반적으로 움직임이 빠른 전자가 전계에 반응하도록 n 타입으로 소자를 구성하므로 소자층은 n 타입, 도핑층은 p 타입이 바람직하다.
도핑층 위에 와이드 밴드갭층을 성장시킨다(S640). 와이드 밴드갭층은 도핑층 또는 소자층과 유사한 조성이나 그 비율이 상이하여 밴드갭이 넓은 소재로 구성한다. 밴드갭이 넓으므로 그 자체로 절연체적인 특성을 갖는다. 따라서 누설전류 등을 막기 위해 두껍게 구성할 수도 있다. 그러나 본 발명은 누설전류를 막는 절연체로서 공핍영역을 형성하므로 와이드 밴드갭층이 얇게 구성되어도 충분한 절연효과를 얻을 수 있다.
따라서, 와이드 밴드갭층은 도핑층으로부터 결함이 성장하는 것을 막고, 도펀트가 소자층으로 확산하는 것을 막는 역할을 주로 하게 된다. 와이드 밴드갭층은 도핑층과 상이한 조성의 물질로 만드는 것이 바람직하다. 도핑층이 셋 이상의 물질을 혼합하고, 도펀트를 추가하여 만들었다면, 와이드 밴드갭층은 상기한 셋 이상의 물질을 혼합한 비율을 재조정한 물질로 증착하는 것으로도 상이한 조성의 물질을 증착한 것처럼 제작될 수 있다. 와이드 밴드갭층은 도핑되지 않은 고유반도체로 구성하여도 되지만, 소자층과 같은 타입으로 도핑할 수도 있다.
와이드 밴드갭층 위에 소자층을 성장시킨다(S650). 소자층은 도핑층과 유사한 재질일 수 있으며, 소자층의 하부에 도핑층과 p-n접합이 형성되어야 하므로 소자층의 하부를 도핑해야 한다. 따라서 소자층은 증착 초기부터 도펀트가 포함된 환경에서 증착되어야 한다. 따라서 도핑층을 성장시킬 때와 동일하게 제2 타입의 도펀트가 섞인 환경에서 증착하여 깊은 곳에서도 도핑 상태가 약해지지 않도록 제조할 수 있다. 이때 도펀트의 종류는 전술한 바와 같이 도핑층을 성장시킬 때와 반대가 된다. 소자층에는 마스크를 씌워서 회로를 프린팅(도핑)할 수 있다. 여기서 제2 타입의 도펀트는 2족 내지 6족 중 어느 한 족의 원소 또는 이들의 탄소화합물일 수 있다. 또한 소자층 자체의 도핑 상태를 증대시키기 위하여 별도의 도핑공정을 추가할 수 있다.
소자층에 단자를 연결한다(S660). 완성된 소자층에 단자를 연결하여 회로를 완성한다. 소스와 드래인 단자를 소자층의 양단에 연결하고 게이트 단자를 소자층의 상단에 연결하여 트렌지스터를 제작할 수 있다.
도 7은 도 6에서 설명한 단계마다 제작된 소자를 나타낸 단면도이다.
(a)는 절연벽(140)이 제작된 기판(130) 및 절연벽(140)의 단면도이다. 절연벽(140)은 특정 위치에만 절연체 또는 산화막을 성장시킬 수도 있지만, 절연체를 막으로 두텁게 씌우고 절연벽(140)에 해당하는 위치를 제외한 나머지를 모두 제거하는 방법으로도 제작할 수 있다.
이때, 절연벽(140) 사이에 반도체 소자를 제작해야 하기 때문에 절연벽(140)은 서로 간격을 두고 평행하게 제작된다.
(b)는 기판(130) 위에 도핑층(200)을 제작하는 모습을 나타낸 단면도이다. 도핑층(200)을 형성하는 단계에는 도핑층(200)을 구성하는 주된 반도체 물질과 제1 타입의 도펀트가 섞인 상태에서 증착이 일어난다. 도핑층(200)을 형성하는 과정에서 도펀트의 양을 조절하여 도핑되는 정도를 깊이에 따라 제어할 수도 있다. 도펀트가 증착과 함께 삽입되므로 제1 타입의 도펀트를 삽입하는 과정에서 추가적으로 생길 수 있는 결함이 없고, 일반적인 확산 공정과 달리 도핑이 깊이에 관계없이 제어될 수 있다.
(c)는 와이드 밴드갭층(300)을 제작하는 과정을 나타낸 소자의 단면도이다. 도핑층(200) 위에 와이드 밴드갭층(300)을 제작할 수 있다.이때 와이드 밴드갭층(300)은 충분한 와이드 밴드갭층(300)은 두꺼울 필요는 없으나 에피택셜 성장에 방해가 되거나 새로운 결함을 생성해서는 안된다. 따라서 도핑층(200) 및 소자층(400)과 격자구조에 과도한 차이가 있어서는 안된다. 와이드 밴드갭층(300)은 도핑층(200) 및 소자층(400)과 조성의 비율에만 차이가 있는 소재로 형성하는 것이 바람직하다. 또한 소자층(400)에 미치는 영향을 최소화하기 위하여 소자층(400)과 동일한(도핑층(200)과 반대의) 제2 타입으로 도핑하는 것이 바람직하다. 이 경우 p-n 접합은 도핑층(200)과 와이드 밴드갭층(300) 사이에 형성된다.
(d)는 소자층(400)을 형성하는 과정을 나타낸 소자의 단면도이다. 소자층(400)은 상부에 회로를 증착하지만, 하부에는 도핑층(200)과 p-n 결합이 일어나도록 도핑이 되어야 한다. 일반적인 도핑은 상부에 마스크를 씌우고 도펀트를 확산 또는 이온주입(Implantation)하는 방법으로 한다. 그러나 이런 방법의 경우 도핑은 표면에만 일어나므로 본 발명과 같이 하단에 도핑이 필요한 경우 부적합하다. 따라서 소자층(400)을 만들 때 소자층(400)의 주된 구성요소에 제2 타입의 도펀트를 섞은 기체로 환경을 만들고 증착하는 방법으로 증착이 일어나는 초반(하부)부터 도핑이 된 구조를 만들 수 있다. 소자층(400)은 절연벽(140)보다 높게 성장시켜서 절연벽(140) 위, 소자층(400) 옆에 소스 및 드레인 단자를 연결할 수 있다.
여기서 제2 타입의 도펀트는 2족 내지 6족 중 어느 한 족의 원소 또는 이들의 탄소화합물일 수 있다.
도 8은 본 발명의 일 실시예에 따른 이온주입 또는 확산공정을 통한 소자 제작 방법을 나타낸 순서도이다.
본 공정은 도 6에서 설명한 공정과 대부분 유사하다. 단지 도핑층(200)을 제작하는 방법에 차이가 있을 뿐이다. 이를 중심으로 설명한다.
먼저 기판(130)을 준비하고 절연벽(140)을 형성하는 것은 도 6과 동일하다(S610, S620).
이후 결함층(250)을 형성한다(S625). 결함층(250)은 도 5에서 설명한 바와 같이 기판(130)으로부터 직접 성장하여 결함이 많지만 도핑되지 않은 층을 말한다. 도 6에서는 기판(130) 위에 제1 타입의 도펀트를 포함한 반도체 물질을 증착시켜서 도핑층(200)을 직접 제작하였으므로 결함층(250)이 있을 여지가 없었다. 그러나 제1 타입의 도펀트를 증착과정에 섞는다면, 기판(130) 위에 성장시키는 초기에 제1 타입의 도펀트가 불순물로 작용하여 결함이 많아지는 문제가 있다. 따라서 제1 타입의 도펀트가 없는 고유 반도체(Intrinsic Semiconductor)를 결함층(250)으로서 성장시키고 이 반도체층에 제1 타입의 도펀트를 확산 또는 이온주입하여 도핑층을 제작할 수 있다. 따라서 결함층(250)은 결함의 상당부분이 절연벽(140)에 막힐 때까지 충분히 성장시킨다. 이때 결함층(250)은 결함이 포함된 층이므로, 결함이 충분히 적어질 때까지 추가적으로 성장시킨 에피 층을 성장시킬 수 있다.
결함층(250)을 도핑한다(S635). 본 발명은 전술한 바와 같이 결함층(250) 상부에 p-n 접합을 만들어서 이 접합부위에 생기는 공핍영역이 결함으로 인한 영향을 소자층(400)과 격리시키는 구조 및 방법에 관한 것이다. 따라서 격리를 위한 도핑층이 결함층(250) 상단에 형성되기만 하면 될 뿐 결함층(250) 전체가 특정한 타입으로 도핑될 필요는 없다. 결함층(250)이 제작된 이후에 결함층(250)의 상단에 도펀트를 공급하고 열처리하거나 이온주입와 같은 방법으로 결함층(250)의 상부에 도핑층을 형성할 수 있다. 도펀트의 종류는 소자층(400)과 반대여야 한다. 다시 말해서 소자층(400)이 n 타입으로 구성된다면 결함층(250)을 도핑하는 종류는 p 타입이어야 하고 소자층(400)을 p 타입으로 구성하는 경우 결함층(250)은 n 타입으로 도핑되어야 한다. 그래야 p-n 접합이 형성되기 때문이다. 이때 도핑하는 방법은 도펀트와 n 타입으로서 V족 원소는 공급하면서 p 타입으로서 III족 원소는 공급하지 아니함으로써 표면의 도펀트 농도가 높아 확산 현상에 의해 도핑이 되는 방법일 수 있다. 이때 가열을 통해 확산을 촉진할 수 있다.
도핑층의 두께는 열처리 또는 이온주입 시간 및 농도에 따라 결정된다. 공핍영역이 깊게 형성되기 위해서는 상당한 깊이까지 도핑층이 형성되는 것이 바람직하다. 도핑층의 농도가 높다면, 와이드 밴드갭층(300)과 소자층(400)에 생기는 공핍영역이 넓어지는 효과가 있다.
와이드 밴드갭층(300)을 형성, 소자층(400) 형성 및 단자를 연결하는 단계에 대한 설명은 도 6과 같다(S640, S650, S660).
도 9는 본 발명의 일 실시예에 따른 공핍영역을 구비한 소자를 나타낸 단면도이다.
(a)는 절연벽(140)이 제작된 기판(130) 및 절연벽(140)의 단면도로서 도 7의 설명과 같다.
(b)는 기판(130) 위에 결함층(250)을 제작하는 과정을 나타낸 소자의 단면도이다. 결함층(250)은 결함층(250)을 구성하는 주된 반도체 소재만을 증착하여 제작한다. 도 7에서와 달리 제1 타입의 도펀트가 첨가되지 않은 상태에서 결함층(250)이 제작되므로 불순물(도펀트)로 인한 추가적인 결함을 막을 수 있다.
(c)는 도핑하는 단계를 나타낸 소자의 단면도이다. 결함층(250) 상부에 도펀트를 확산 또는 이온주입 공정을 통해 삽입하여, 결함층(250) 상부를 도핑층으로 만든다. 제1 타입의 도펀트를 특정 면을 통해 삽입하는 공정을 통해 도핑하므로 결함층(250)의 상부만이 도핑층이 되며 농도 역시 상부가 특히 높은 형태의 도핑층이 형성된다. 도펀트의 종류는 도 8에서 설명한 바와 같이 소자층(400)의 도핑 종류와 반대이어야 한다.
도핑시 온도범위는 섭씨 300도에서 섭씨 700도 이내일 수 있다. 온도가 높을수록 빠르고 깊이 도핑된다. 온도가 낮다면 표면에 집중적으로 도핑되므로, 전계(electric field)가 강하게 형성되는 장점이 있다. 온도는 섭씨 300도에서 섭씨 700도 이내이면 되므로, 온도를 일정하게 유지하거나 필요에 따라 승온(昇溫), 강온(降溫)시킬 수 있다.
또한 도핑시 도펀트의 압력을 1 mbar 내지 900 mbar로 유지할 수 있다. 도펀트의 압력이 높을 경우 격자에 결함이 생길 가능성이 높아지므로, 속도가 낮아지는 것을 감수하고 낮은 압력으로 도핑할 수 있다.
도핑은 5초에서 50분의 범위 내에서 수행될 수 있다. 도핑이 단기간 이루어지면, 도핑되는 농도가 높아지고 깊이 도핑될 수 있다. 그러나, 도핑이 오래 수행되면, 고온으로 가열되며, 스트레스를 가하는 기간이 늘어지는 일이 되므로 반도체 물성에 악영향을 줄 수 있다.
제1 타입의 도펀트는 2족 내지 6족 중 어느 한 족의 원소 또는 이들의 탄소화합물일 수 있다.
(d)와 (e)는 도 7의 (c)와 (d)와 동일한 처리를 통해 성장시키므로 설명을 생략한다.
여기서 제2 타입의 도펀트는 2족 내지 6족 중 어느 한 족의 원소 또는 이들의 탄소화합물일 수 있다.
도 10은 본 발명의 일 실시예에 따른 공핍영역을 구비한 FinFET의 단면도이다.
FinFET은 도 2에서 설명한 바와 같이 절연벽(140) 사이에 FET를 구성한 소자이다. FinFET는 기판(130)에서 성장시키던 초기 박막인 도핑안된 층과 소자층(400) 사이에 와이드 밴드갭층(300)을 두어 도핑 안된 층이 소자층(400)에 영향을 미치는 것을 막았다.
본 발명에서는 도핑안된 층에 소자와 반대되는 타입으로 도핑을 하여 도핑층을 만든다. 도핑층은 소자층(400)과 p-n접합을 만들어서 공핍영역이 생성되어 절연되므로 와이드 밴드갭층(300)을 생략할 수 있다. 이렇게 와이드 밴드갭층(300)을 생략하는 방법으로 단가를 낮출 수 있다.
또는 와이드 밴드갭층(300)을 존속시킨 채 와이드 밴드갭층(300)의 두께를 줄일 수 있다.
와이드 밴드갭층(300)은 본래 캐리어를 막기 위해 존재하였다. 그러나 공핍영역을 구비한 본 발명의 경우 도핑층의 캐리어는 공핍영역 뿐만 아니라 와이드 밴드갭층(300)이 추가적으로 막아줄 수 있다. 따라서 와이드 밴드갭층(300)의 두께가 작아도 캐리어를 효과적으로 막을 수 있는 것이다. 또한 와이드 밴드갭층(300)은 도핑층의 도펀트가 소자층(400)에 유입되는 것을 저지하는 추가 역할을 기대할 수 있다. 도펀트는 캐리어보다 손쉽게 이동을 막을 수 있으므로 본 발명에서 와이드 밴드갭은 얇은 층으로도 충분하다. 따라서 와이드 밴드갭층(300)의 두께를 줄이거나 캐리어 이동을 막는 효과를 크게 할 수 있다.
다르게 설명하면, 도 5에서 설명한 본 발명의 층상구조 양단에 절연벽(140)을 구비함으로써, FinFET를 만들 수 있다. 여기서, 절연벽(140)은 SiO2, SiNx, SiOxNy, AlN, HfOx 및 ZrOx 중 어느 하나의 물질 또는 상기 물질의 혼합물질일 수 있다.
본 발명이 적용된 FinFET에서 도핑층은 SiGe, Ge, GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질이고, 상기 소자층(400)은 GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질일 수 있다.
와이드 밴드갭층(300)이 구비된 경우 와이드 밴드갭층(300)은 Ⅱ, Ⅴ족의 물질들을 조합한 2성분계, 3성분계 및 4성분계 중 어느 하나의 물질로서 와이드 밴드갭층(300)을 가진 물질일 수 있다. 다시 말해서 Ⅱ족과 Ⅴ족 물질을 각각 적어도 한가지씩 선택하여 혼합한 환경에서 에피택셜 성장시킬 수 있다. 와이드 밴드갭층(300)은 도핑층과 함께 도핑하거나 소자층(400)과 함께 도핑할 수도 있다. 물론 와이드 밴드갭층(300)은 소자층(400)을 도핑층의 도펀트로부터 보호하는 역할도 함께하기 때문에 소자층(400)과 같은 타입으로 도핑되는 것이 바람직하다.
위와 같은 방법으로 FinFET 하단에 p-n 접합을 만들어서 공핍영역을 형성할 수 있다. 이 공핍영역은 기판 근처(결함층 또는 도핑층)에 생성된 결함이 일으키는 누설 전류가 소자층(400)에서 측정되는 현상을 막을 수 있으며, 결과적으로 소자의 성능을 높이는 역할을 한다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명의 사상적 범주에 속한다.
110: 자유전자 120: 정공
130: 기판 140: 절연벽
200: 도핑층 250: 결함층
300: 와이드 밴드갭층 400: 소자층
710: 반도체 물질 720: 제1 타입의 도펀트
730: 제2 타입의 도펀트

Claims (15)

  1. 기판을 준비하는 준비 단계;
    상기 기판 위에 상기 기판이 드러나는 패턴이 형성된 절연벽을 형성하는 절연벽 형성단계;
    상기 패턴의 위치에 드러난 상기 기판 위에 고유 반도체를 에피택셜하게 성장시켜서 결함층을 포함하는 에피 층 형성 단계;
    상기 결함층의 표면에 제1 타입의 도펀트를 도핑하는 도핑 단계; 및
    상기 결함층 상부에 제2 타입의 도펀트를 포함한 환경에서 소자층을 형성시켜서 공핍층을 구비하는 소자층 형성 및 도핑 단계
    를 포함하는 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  2. 제 1항에 있어서,
    상기 결함층의 표면에 제1 타입의 도펀트를 도핑하는 도핑 단계는 상기 제1 타입의 도펀트로서 V족 원소는 공급하면서 III족 원소는 공급하지 아니함으로써 표면의 상기 제1 타입의 도펀트 농도가 높아 확산 현상에 의해 도핑이 되는 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  3. 제1항에 있어서,
    상기 결함층의 표면에 제1 타입의 도펀트를 도핑하는 도핑 단계는 기설정된 온도범위 내를 유지하며 수행하고, 상기 기설정된 온도범위는 섭씨 300도 내지 섭씨 700도인 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  4. 제1항에 있어서,
    상기 결함층의 표면에 제1 타입의 도펀트를 도핑하는 도핑 단계는 기설정된 시간 동안 수행하며, 상기 기설정된 시간은 5초 내지 50분인 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  5. 제1항에 있어서,
    상기 제1 타입의 도펀트 또는 상기 제2 타입의 도펀트는 2족 내지 6족의 원소 자체 또는 이들의 탄소 화합물인 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  6. 제1항 또는 5항에 있어서,
    상기 결함층의 표면에 제1 타입의 도펀트를 도핑하는 도핑 단계는 기설정된 압력을 유지하며 수행하고, 탄소화합물을 이용하는 경우, 상기 기설정된 압력은 1 mbar 내지 900 mbar인 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  7. 제1항에 있어서,
    상기 결함층과 상기 소자층 사이에 와이드 밴드갭층을 증착하는 와이드 밴드갭층 형성 단계를 더 포함하는 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  8. 제7항에 있어서,
    상기 와이드 밴드갭층이 상기 제2 타입으로 도핑된 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  9. 제1항에 있어서,
    상기 제1 타입은 p 타입이고 상기 제2 타입은 n 타입이거나 상기 제1 타입은 n 타입이고 상기 제2 타입은 p 타입인 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
  10. 제1항에 있어서,
    상기 소자층 형성 및 도핑 단계 이후에 상기 소자층에 단자를 연결하여 트렌지스터를 완성하는 단자 연결단계를 더 포함하는 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정.
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