JP2009512185A - 半導体soiデバイス - Google Patents
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Abstract
本発明は、基板(11)と、少なくとも1つの半導体素子(T)が設けられたシリコンを具える半導体本体(12)とを有する半導体デバイス(10)を製造する方法であって、シリコンを具えるエピタキシャル半導体層(1)を、第1の半導体基板(14)上で成長させ、前記エピタキシャル層(1)内に、分割領域(2)を形成し、前記第1の基板(14)の、前記分割領域(2)を設けた前記エピタキシャル層(1)の側に、第2の基板(11)を、前記エピタキシャル層(1)との間に電気絶縁領域(3)を介在させて、ウェハ結合によって結合し、このように形成した構造体を、前記分割領域(2)の位置で分割し、その結果、前記第2の基板(11)が、前記絶縁領域(3)上に、前記半導体素子(T)が形成される前記半導体本体(12)を形成する前記エピタキシャル層の一部分(1A)を有する前記基板(11)を形成する、半導体デバイスの製造方法に関するものである。本発明によれば、エピタキシャル層(1)の厚さを3μmより厚く選択する。厚さが5〜15μmであることが好適である。最良の結果は、7〜13μmの厚さのときに得られる。デバイス10、特に高電圧FETが、高い歩留まりでかつ均一特性(例えばリーク電流)で容易に得られる。本発明はSOI構造12の製造方法およびこの方法で得られるSOI構造12も含む。
Description
本発明は、基板と、少なくとも1つの半導体素子が設けられたシリコンを具える半導体本体とを有する半導体デバイスを製造する方法であって、シリコンを具えるエピタキシャル半導体層を、第1の半導体基板上に成長させ、前記エピタキシャル層内に、分割領域を形成し、前記第1の基板の、前記分割領域を設けた前記エピタキシャル層の側に、第2の基板を、前記エピタキシャル層との間に電気絶縁領域を介在させて、ウェハ結合によって結合し、このように形成した構造体を、前記分割領域の位置で分割し、その結果、前記第2の基板が、前記絶縁領域上に、前記半導体素子が形成される前記半導体本体を形成する前記エピタキシャル層の一部分を有する前記基板を形成する、半導体デバイスの製造方法に関するものである。
本発明は、このような方法によって得られる半導体デバイス、このような方法で用いるのに適した半導体本体の製造方法、およびこのような方法によって得られる半導体本体に関するものである。
本発明の方法は、IC(集積回路)のような半導体デバイスを作製するのに非常に適している。しかし、ディスクリートデバイスのような他のデバイスも同様に、本発明の方法によって得ることができる。
冒頭の段落に記載された方法は、1999年7月13日に公開された特開平11−191617から既知である。この公報には、いわゆるSOI(シリコン・オン・インシュレータ)ウェハ構造のデバイスの製造方法が記載されている。第1実施例の方法では、0.5〜2.5μmの範囲の厚さを有するシリコンのエピタキシャル層を第1シリコン基板上に形成する。その後、エピタキシャル層上に、酸化物層の形の絶縁領域を熱酸化によって形成する。次に、水素イオンを、酸化物層を通してその下のエピタキシャル層に注入することによって、分割領域をエピタキシャル層内に形成する。次に、シリコンの第2基板を、第1基板上のエピタキシャル層上の酸化物層にウェハ結合する。得られた構造体を分割領域で分割する分割プロセスの後、第2基板は、シリコンを具える半導体本体を形成するエピタキシャル層の一部分を絶縁領域の上に有する、製造すべき半導体デバイスの基板を形成し、この半導体本体には、1つ以上の半導体素子を形成することができる。
このような方法の欠点は、適切な半導体デバイスの歩留まりが、特定の半導体素子(例えばFETおよび特に高電圧FET(電界効果トランジスタ)を含む半導体デバイスの場合には非常に低いということである。
本発明の目的は、上述した欠点を解消し、デバイス、特に高電圧FETを含むデバイスを高い歩留まりで製造する方法を提供することにある。
この目的を達成するために、冒頭の段落に記載されたタイプの方法において、エピタキシャルの厚さは、3μmより大きく選択することを特徴とする。本発明は、エピタキシャル層の一部分上に形成されるFETのゲート酸化膜が横方向に変化する厚さを有し、例えばトランジスタの電界および充電キャパシタンス挙動に局所的差異を生ずるという事実によって、特に高圧FETの製造の歩留まりが制限されるという驚くべき認識に基づくものである。これらの差異は、例えば、リーク電流あるいはブレークダウン特性の違いになり、歩留まりを減少させる。
さらに、本発明は、このようなゲート酸化膜の変化する厚さは、若干のピラミッド状の欠陥のファセットがエピタキシャル層の表面の局所的に異なる酸化速度を引き起こすことによって生じるという認識に基づくものである。ゲート酸化膜を形成する温度を上昇させると、ゲート酸化膜、通常熱酸化物の厚さの差異は減少し、あるいは消滅しさえする。しかし、このような上昇した温度は、先進プロセスにおける低い熱量の要件によって不可とされる。最後に、本発明は、エピタキシャル層の厚さを3μmより大きい値に、好ましくは5〜15μmの範囲の値まで増加することによって、このような欠陥を取り除くことができるという認識に基づくものである。
最良の結果は、厚さが7〜13μmの値のときに得られた。これより厚い値も同様に適切であるが、プロセス時間が増加するので回避されるべきである。問題となる欠陥は大きさが0.3〜1.3μm変化し、それゆえ、このような欠陥の影響はエピタキシャル層の通常の厚さですでに消滅していると予想されるので、これは、全く驚くべきことである。
本発明の方法によって、高電圧、すなわち、20Vから例えば150Vの間の動作電圧を有する半導体デバイスが高い歩留まりで得られる。
分割領域を、エピタキシャル層の表面から0.05〜2.0μm離れた位置に、水素注入によって形成することが好ましい。これは、シリコン具える半導体本体がほぼ同一の厚さを有することを意味する。
本発明の方法の重要な実施例では、第2の基板のために半導体基板を選択し、電気絶縁領域を電気的絶縁層で形成し、この電気的絶縁層を、ウェハ結合前に、第2の基板上に堆積あるいは成長させる。このような方法で、製造プロセスの歩留まりが更に改善されることが分かった。これは、この好適実施例では、絶縁領域が他の(第2の)基板上に存在するため、絶縁領域を通さずに注入を行うので、分割領域の位置をより均一に正確に形成できるという事実によって説明できる
半導体素子、特に高電圧FETを、第2基板上の絶縁層上に残留しているエピタキシャル層の一部分に、例えば、シリコン上に熱酸化物を形成し、その上にゲート領域を形成するとともに、(投影図で見て)ゲート領域に接するソースおよびドレイン領域を適切なイオン注入によって半導体本体の表面に形成することによって、形成する。
本発明は、本発明の方法によって得られた半導体デバイスも更に含む。
さらに、本発明は、シリコンと基板を具える半導体本体を製造する方法であって、シリコンを具えるエピタキシャル半導体層を、第1の半導体基板上で成長させ、前記エピタキシャル層内に、分割領域を形成し、前記第1の基板の、前記分割領域を設けた前記エピタキシャル層の側に、第2の基板を、前記エピタキシャル層との間に電気絶縁領域を介在させて、ウェハ結合によって結合し、このように形成した構造体を、前記分割領域の位置で分割し、その結果、前記第2の基板が、前記絶縁領域上に、前記半導体本体を形成する前記エピタキシャル層の一部分を有する前記基板を形成する、半導体本体の製造方法において、前記エピタキシャル層の厚さを3μmより厚く選択することを特徴とするものである。この方法により、高電圧FETを含む半導体デバイスを形成するのに用いることができる、いわゆるSOI(シリコン・オン・インシュレータ)構造を有する半導体本体が得られる。
デバイスの製造および半導体本体の製造は一箇所であるいは一製造業者によって行われる必要はないので、この方法で得られる半導体本体はそれ自体が魅力的な製品となる。
本発明のこれらのおよびその他の態様は、図面とともに以下の実施例を参照しながら明らかにされる。
図面は概略図であり、一定の比率では描かれていなく、厚さ方向の寸法は明確にするために特に誇張して描かれている。各種図面において、対応する部分は同一の参照符号および同一のハッチングで描かれている。
本実施例で製造される半導体素子は高電圧の電界効果トランジスタである。
デバイス10の製造の第1ステップにおいて(図1参照)、第1基板14(この例ではシリコン)に、12μmの厚さのシリコン(この例では純粋なシリコン)を具えるエピタキシャル層1を設ける(図2a参照)。この堆積は、0.15〜1atmの圧力、1000〜1200°Cの温度で行う。この例では、エピタキシャル層1は、約1015at/cm3(固有抵抗約13Ωcm)のドーピング濃度でp型ドープされている。さらに、標準の厚さを有する第2基板11(この例ではシリコン)を用意する(図2b参照)。両基板11、14は、この例では、p導電型であり、真性材料のドーピング濃度から、例えば約1015at/cm3までの範囲のドーピング濃度を有する。
次に、第1基板14上のシリコン・エピタキシャル層1内に分割領域2を形成する(図3a参照)。これは、エピタキシャル層1に水素を注入することによって行う。このように、エピタキシャル層1は2つの部分1A、1Bに分割され、一方の部分1Aは、厚さ0.05〜2.0μm(この例では1.5μm)を有し、他方の部分1Bはエピタキシャル層1の残りの厚さを具える。注入エネルギーは10〜400keVの範囲であり、この例で200keVであり、ドーズ量は1016〜1017at/cm2の範囲であり、この例で約5×1016at/cm2である。
さらに、第2基板11に、この例では、約1050°Cで、酸素を含む雰囲気にさらすことよって形成される熱酸化シリコン層3の形で、電気的絶縁層3を設ける(図3b参照)。得られた酸化物層3は、0.1〜1μm(この例では1μm)の厚さを有する。
その後、電気絶縁層3を設けた第2の基板11を、第1の基板14の、すでにこの段階で分割領域2が設けられているエピタキシャル層1の側に、ウェハ結合する(図4参照)。図5にその結果得られた構造を示す。
次に、図5の構造に分割処理を施し、この分割処理は、炉内で、N2雰囲気下で、1atmの圧力で、500〜600°Cの範囲の温度まで、この例では500°Cに加熱するステップを具える(図6参照)。この処理によって、図5の構造を分割領域2の両側で2つの部分に分割し、上の部分がこの段階における製造すべきデバイス10(上下逆に図示されている)を形成する。
次に、デバイス10は正しい向きに図示され、絶縁層3上のエピタキシャル層1A内にトランジスタTを形成する(図7参照)。トランジスタTは、この例では30nmの熱酸化物であるゲート酸化膜4を有し、このゲート酸化膜4上に、多結晶シリコンのゲート領域5を形成する。ゲート領域5と整列させて、n型のソースおよびドレイン領域6、7をエピタキシャル部分1Aのシリコン内に形成する。この例では、MOS(金属酸化膜半導体)FETトランジスタTは、その動作電圧が20〜120Vの範囲内になるように、設計され、寸法決定される。ゲート領域5、ソース領域6およびドレイン領域7には、図示しないが適切な接続領域が設けられる。
実装に適した個別のデバイス10は、エッチングやソーイングのような分割技術を適用した後に得られる。本発明の方法により、高電圧MOSFETデバイス10が、高い歩留まりでかつ均一の特性で得られる。
本発明が本願明細書で記載されている実施例に限定されないこと、および、本発明の範囲内で、多くの変更および修正が当業者に可能であることは明らかである。
例えば、ディスクリートMOSFETデバイスの製造について記載してきたが、本発明が、特に、(C)MOS、BI(C)MOS ICのような(高電圧の)ICおよびバイポーラICの製造に適している点に留意されたい。
さらに、様々な変更が個々のステップに関して可能である点に留意されたい。例えばVPE(気相エピタキシー)の代わりに、MBE(分子線エピタキシー)またはALE(原子層エピタキシー)のような他のエピタキシャル成長技術を用いることができる。絶縁層に、CVD(化学気相成長)のような他の堆積技術を用いることもでき、絶縁層はシリコン窒化物のような他の誘電材料から作製することもできる。シリコンを具えるエピタキシャル層は、シリコンとゲルマニウムの混晶のような他の材料を具えることができる。
分割領域を、水素イオンの代わりにヘリウム・イオンをエピタキシャル層に注入するというような、他の方法で形成することもできる。
最後に、実施例において、ステップが同時に生じると記載しているが、これは必要な限定ではなく、単に一例なだけである点に留意されたい。
Claims (10)
- 基板と、少なくとも1つの半導体素子が設けられたシリコンを具える半導体本体とを有する半導体デバイスを製造する方法であって、
シリコンを具えるエピタキシャル半導体層を、第1の半導体基板上に成長させ、
前記エピタキシャル層内に、分割領域を形成し、
前記第1の基板の、前記分割領域を設けた前記エピタキシャル層の側に、第2の基板を、前記エピタキシャル層との間に電気絶縁領域を介在させて、ウェハ結合によって結合し、
このように形成した構造体を、前記分割領域の位置で分割し、
その結果、前記第2の基板が、前記絶縁領域上に、前記半導体素子が形成される前記半導体本体を形成する前記エピタキシャル層の一部分を有する前記基板を形成する、半導体デバイスの製造方法において、
前記エピタキシャル層の厚さを3μmより厚く選択することを特徴とする半導体デバイスの製造方法。 - 前記エピタキシャル層の厚さが、5〜15μmであることを特徴とする請求項1に記載の方法。
- 前記エピタキシャル層の厚さが、7〜13μmであることを特徴とする請求項1または2に記載の方法。
- 前記分割領域を、前記エピタキシャル層の表面から0.05〜2.0μm下に、水素注入によって形成することを特徴とする請求項1〜3のいずれかに記載の方法。
- 前記第2の基板のために半導体基板を選択し、前記電気絶縁領域を電気的絶縁層で形成し、前記電気的絶縁層を、前記ウェハ結合前に、前記第2の基板上に堆積あるいは成長させることを特徴とする請求項1〜4のいずれかに記載の方法。
- 前記半導体素子が、電界効果トランジスタであることを特徴とする請求項1〜5のいずれかに記載の方法。
- 前記電界効果トランジスタが、高電圧電界効果トランジスタであることを特徴とする請求項6に記載の方法。
- 請求項1〜7に記載の方法によって得られた半導体デバイス。
- シリコンと基板を具える半導体本体を製造する方法であって、
シリコンを具えるエピタキシャル半導体層を、第1の半導体基板上で成長させ、
前記エピタキシャル層内に、分割領域を形成し、
前記第1の基板の、前記分割領域を設けた前記エピタキシャル層の側に、第2の基板を、前記エピタキシャル層との間に電気絶縁領域を介在させて、ウェハ結合によって結合し、
このように形成した構造体を、前記分割領域の位置で分割し、
その結果、前記第2の基板が、前記絶縁領域上に、前記半導体本体を形成する前記エピタキシャル層の一部分を有する前記基板を形成する、半導体本体の製造方法において、
前記エピタキシャル層の厚さを3μmより厚く選択することを特徴とする半導体本体の製造方法。 - 請求項9に記載の方法によって得られた半導体本体。
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