JPWO2003046993A1 - Soiウェーハの製造方法 - Google Patents

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Abstract

ベースウェーハ1とボンドウェーハ2との結合熱処理が終わった後、ボンドウェーハ2をイオン打ち込みに適した第一膜厚にまで減じ、次いでホウ素をイオン打ち込みしてホウ素高濃度層10を形成する。そして、該ホウ素高濃度層10をエッチストップ層として、選択エッチングによる第二減厚工程を実施する。これにより、SOI層の要求膜厚レベルが非常に小さい場合においても、ウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減できるSOIウェーハの製造方法を提供する。

Description

技術分野
本発明は、SOIウェーハの製造方法に関する。
背景技術
携帯電話等の移動体通信においては、数100MHz以上の高周波信号を取り扱うのが一般的となっており、高周波特性の良好な半導体デバイスが求められている。例えば、CMOS−ICや高耐圧型IC等の半導体デバイスには、シリコン単結晶基板(以下、ベースウェーハともいう)上にシリコン酸化膜絶縁体層を形成し、その上に別のシリコン単結晶層をSOI(Silicon on Insulator)層として積層形成した、いわゆるSOIウェーハが使用されている。これを高周波用の半導体デバイスに使用する場合、高周波損失低減のため、ベースウェーハとして高抵抗率のシリコン単結晶を使用することが必要である。
ところで、SOIウェーハの代表的な製造方法として貼り合わせ法がある。この貼り合わせ法は、ベースウェーハとなる第一基板と、デバイス形成領域であるSOI層となる第二基板(以下、ボンドウェーハともいう)とをシリコン酸化膜を介して貼り合わせた後、ボンドウェーハを所望の膜厚まで減厚し、薄膜化することによりボンドウェーハをSOI層とするものである。
ボンドウェーハを減厚する方法としては、以下のような方法が周知である。
▲1▼ボンドウェーハの貼り合わせ面(第一主表面とする)に対し、一定探さ位置に水素高濃度層が形成されるように水素をイオン注入し、ベースウェーハと貼り合わせ後に該水素高濃度層にてボンドウェーハを剥離する(いわゆる、スマートカット(商標名)法)。
▲2▼ボンドウェーハの貼り合わせ面側に、陽極化成処理により多孔質シリコン層を形成し、さらにその多孔質シリコン層上にシリコンエピタキシャル層を気相成長する。そして、該シリコンエピタキシャル層側にてボンドウェーハをベースウェーハに貼り合わせ、貼り合わせ面と反対側からボンドウェーハを多孔質シリコン層の手前まで研削除去、あるいは多孔質層に液体を噴射して剥離し、さらに残存する多孔質シリコン層を選択エッチングして、シリコンエピタキシャル層をSOI層として残す(いわゆるELTRAN(商標名)法)。
▲3▼ボンドウェーハの貼り合わせ面(第一主表面とする)側に、ホウ素を高濃度にドーピングしたシリコンエピタキシャル層を気相成長する。そして、そのシリコンエピタキシャル層側にてボンドウェーハをベースウェーハに貼り合わせ、貼り合わせ面と反対側からボンドウェーハを途中まで研削除去する。最後に、ボンドウェーハの残余の部分を、高濃度にホウ素がドープされたシリコンエピタキシャル層の位置までホウ素濃度差に基づき選択エッチングし、該シリコンエピタキシャル層をSOI層として残す(いわゆるホウ素エッチストップ法)。
しかし、上記の方法には以下のような欠点がある。まず、▲1▼のスマートカット法では、図12Aに示すように、剥離後に得られるSOIウェーハ50’(符号1はベースウェーハ、符号3はシリコン酸化膜である)の、SOI層7’の表面に、イオン注入に伴うダメージ層8が形成され、また、剥離面そのものの粗さは通常製品レベルのSiウェーハの鏡面と比べて大きくなる。従来、このダメージ層8を除去するために、剥離後のSOI層7’の表面を、研磨代の小さい鏡面研磨(タッチポリッシュと通称され、機械的化学的研磨が用いられる)により鏡面化することが行なわれてきた。この方法を用いると、図12Bに示すように、得られるSOI層の膜厚tの分布が、同一ウェーハ内の標準偏差値σ1にて1.5〜2nm程度生ずる。また、図12Cに示すように、同一仕様ウェーハロットにおけるウェーハ間の、膜厚t(t1,t2,t3)の標準偏差値σ2では3nm程度以上の分布を生ずる。
こうした膜厚のばらつきは、現状の鏡面研磨技術の水準からすれば不可避的なものであり、SOI層の膜厚が100nm程度以上の膜厚に留まる限りは、特に大きな問題となるものではない。しかしながら、近年、SOIウェーハの主要な用途であるCMOS−LSI等においては、素子の微細化及び高集積化の傾向はますます著しくなっており、数年前まで100nm程度で超薄膜と称されていたものも、今ではさして驚くに値するものではなくなってしまった。現在、超薄膜SOI層として求められている平均膜厚は100nmを大きく下回り、数10nm(例えば20〜50nm)から場合により10nm程度にもなっている。この場合、上記のような膜厚不均一のレベルは、狙いとする平均膜厚の10〜数10%にも及び、SOIウェーハを用いた半導体デバイスの品質ばらつきや、製造歩留まり低下に直結してしまうことはいうまでもない。
次に、▲2▼のELTRAN法では、最終的に得られるSOI層は多孔質Si層のエッチバックにより薄膜化されるのであるが、該SOI層の表面近傍には、多孔質Si層表面にエピタキシャル層を形成した際に発生する積層欠陥などの結晶欠陥が高密度に存在するという問題がある。この場合、表面近傍の結晶欠陥を除去するために、タッチポリッシュを行なってしまうと、▲1▼のスマートカット法と全く同一の問題を生ずることは自明である。
さらに、▲3▼のホウ素エッチストップ法では、図13Aに示すように、高濃度のホウ素をドープしたエピタキシャル層11をボンドウェーハ2に形成した後、シリコン酸化膜3においてベースウェーハ1への結合熱処理を行ない、その後、ボンドウェーハ2を研削及びエッチバックにより薄膜化する工程を採用せざるを得ない。この結合熱処理は、通常1000〜1300℃の高温で行なわれることから、図13Bに示すように、エピタキシャル層11の界面付近のホウ素濃度プロファイルがブロードニングして急峻性が失われ、エッチストップそのものが不可能になる。この場合、結合熱処理温度を800〜900℃程度にまで下げざるを得なくなるが、そうすると十分に高い結合強度が得られなくなり、ボイドと呼ばれる未結合領域が多く発生したり、エッチバック工程において結合界面が侵食されやすくなったりするという問題が生ずる。
本発明の課題は、SOI層の要求膜厚レベルが非常に小さい場合においても、ウェーハ内の膜厚均一性及びウェーハ間の膜厚均一性の双方を十分小さいレベルに軽減することが可能であり、ひいては超微細あるいは高集積度のCMOS−LSI等に加工した場合においても、品質ばらつきを抑制し製造歩留まりを向上させることができるSOIウェーハの製造方法を提供することにある。
発明の開示
上記課題を解決するために、本発明のSOIウェーハの製造方法は、
第一基板とシリコン単結晶よりなる第二基板との少なくともいずれかの第一主表面に絶縁膜を形成し、該絶縁膜を介して第一及び第二基板の第一主表面同士を結合する結合工程と、
第二基板の厚みを減じて第一膜厚を有するSOI層となす第一減厚工程と、
そのSOI層の表面側からイオン注入することにより、SOI層表面から一定深さ位置に濃度ピークを有するエッチストップ用イオン注入層を形成するエッチストップ用イオン注入層形成工程と、
エッチストップ用イオン注入層に基づいて形成されたエッチストップ層よりも表層側部分を選択エッチングすることにより、SOI層の膜厚を第一膜厚よりも小さい第二膜厚となす第二減厚工程と、
を有することを特徴とする。
上記本発明の方法は、最後の工程つまり第二減厚工程において、エッチストップ用イオン注入層に基づいて形成されたエッチストップ層を用いた選択エッチングにより、ボンドウェーハをエッチバックする。本発明の方法の特徴は、その選択エッチングによる第二減厚工程を実施するタイミングにある。例えば、従来のエッチバック法では、第一基板(ベースウェーハ)と第二基板(ボンドウェーハ)とのシリコン酸化膜を介した結合工程の前にホウ素高濃度等のエッチストップ層を形成していたが、本発明では、結合工程が終わった後でイオン注入を実施することによりエッチストップ用イオン注入層を形成する。具体的には、結合工程後において第二基板を、第一減厚工程によりイオン注入に適した第一膜厚にまで減じ、次いでイオン注入によりエッチストップ用イオン注入層を形成する。このエッチストップ用イオン注入層は、例えばそのままエッチストップ層として用いることもできるし、適当な処理を追加して行なうことにより、選択エッチング性を高めた形で最終的なエッチストップ層として用いることもできる。いずれにしろ、イオン注入の条件は、狙いとするSOI層膜厚に対応した、注入イオンの濃度ピーク位置深さが得られるように調整される。
こうして形成されたエッチストップ用イオン注入層は、結合工程で高温熱処理が必要とされる場合であっても、高温で実施される結合熱処理がすでに終了した後であるから、エッチストップ用イオン注入層に含まれる選択エッチング性付与成分の濃度プロファイルが熱拡散によりブロードニングする問題が生じず、急峻な濃度プロファイル形状が維持される。また、エッチストップ用イオン注入層形成時のイオンの打ち込み深さは、イオン注入エネルギーさえ一定に制御すれば正確に再現されるから、選択エッチング性付与成分の濃度ピーク位置深さの面内ばらつきも極めて小さくなる。そこで、引き続き選択エッチングによる第二減厚工程を実施すれば、急峻かつピーク位置深さが一定に揃った濃度プロファイル形状に対応して、ウェーハ内のみならずウェーハ間においても、膜厚分布が極めて良好なSOI層を得ることができる。
なお、エッチストップ用イオン注入層形成時のイオン注入に伴い、SOI層の表面側にはダメージ層が形成されることもあるが、該ダメージ層は第二減厚工程における選択エッチングにより問題なく除去できる。当然、この第二減厚工程終了後において、SOI層の第一主表面に必ずしもタッチポリッシュを実施する必要はなく、また、タッチポリッシュを行なう場合でも、従来に比べて極めて小さい研磨代で済むため、膜厚均一性への影響は抑制される。
本発明において、エッチストップ用イオン注入層形成工程は、例えばSOI層の表面側からホウ素をイオン注入することによりエッチストップ用イオン注入層をホウ素高濃度層として形成するホウ素高濃度層形成工程とすることができる。この場合、第二減厚工程においてホウ素高濃度層がエッチストップ層とされ、SOI層の該エッチストップ層よりも表層側を、ホウ素濃度差に基づき選択エッチングする。従来のホウ素エッチバック法では、第一基板(ベースウェーハ)と第二基板(ボンドウェーハ)とのシリコン酸化膜を介した結合工程の前にホウ素高濃度層を形成していたが、上記本発明の態様では、結合工程が終わった後でイオン注入を実施することにより、ホウ素高濃度層を形成する。具体的には、結合工程後において第二基板を、第一減厚工程によりイオン注入に適した第一膜厚にまで減じ、次いでホウ素をイオン注入する。イオン注入の条件は、狙いとするSOI層膜厚に対応した、ホウ素濃度ピーク位置深さが得られるように調整される。ホウ素高濃度層は選択エッチング性に優れているが、軽元素であるため、熱処理により特に拡散を生じやすい。しかし、本発明においては、ホウ素高濃度層は結合熱処理がすでに終了した後で形成されるので、濃度プロファイルが熱拡散によりブロードニングする心配がなく、急峻かつピーク位置深さが一定に揃ったホウ素濃度プロファイル形状に対応して、膜厚分布が極めて良好なSOI層を得ることができる。
なお、ホウ素高濃度層形成工程と第二減厚工程との間において、SOIウェーハに対しホウ素を活性化させるための熱処理を行なうことができる。このような付加的な熱処理をヒーター加熱式の熱処理炉にて行なう場合には、熱処理温度が750℃以下に制限されることが望ましい。750℃を超えるような熱処理を行ったのでは、形成されたホウ素濃度プロファイル形状の拡散による過度のブロードニングが生じやすくなり、高温となる結合熱処理をホウ素高濃度層形成工程よりも前に実施することの意味がなくなる。他方、上記のような過度のブロードニングが生じない、750℃以下の温度範囲であれば、ホウ素高濃度層形成工程と第二減厚工程との間にて熱処理を行なうことは何ら差し支えない。一方、上記熱処理をランプ加熱等によるRTA(Rapid Thermal Annealing)装置を用いて行なう場合には、熱処理時間を極めて短くできるので、750℃を超える温度を採用した場合でも、上記過度のブロードニングを発生させることなく活性化を行なうことができる。
第二減厚工程が終了した後、得られるSOI層中にはイオン注入されたホウ素が高濃度に残留している。このホウ素は、例えばp型ドーパントの一部として利用することもできるが、不要な場合は、残留するホウ素を外方拡散により除去するための外方拡散熱処理を行なうようにする。この熱処理の温度は例えば900〜1300℃にて調整するのがよく、雰囲気は水素ガスあるいはアルゴンガスまたはこれらの混合ガス雰囲気を採用するのがよい。
また、本発明においては、SOI層中のエッチストップ用イオン注入層に向けて酸素を拡散させる酸素拡散工程を行ない、該エッチストップ用イオン注入層の酸素濃度を高めることにより、エッチストップ層を周囲部分よりも酸素濃度が高い高酸素濃度層として形成することもできる。すなわち、SOI層中に、イオン注入法によりエッチストップ用イオン注入層を形成し、次いでエッチストップ用イオン注入層に向けて酸素を拡散させる酸素拡散工程を行なって、周囲部分よりも酸素濃度が高いエッチストップ層を形成する。そして、第二基板を第一基板に貼り合わせた後、第二基板の少なくともエッチストップ層と接する層領域を酸素濃度差に基づいて選択エッチングする。
シリコン中の酸素高濃度層(例えば酸化シリコン層)は、酸素濃度の低いシリコンとの間に、アルカリ溶液等に対する顕著なエッチング選択性を生ずるので、結合シリコン単結晶薄膜のエッチングを確実に停止させることができる。
エッチストップ用イオン注入層は、イオン注入エネルギーの制御により、注入深さ方向のイオンの分布を比較的良好に制御できる。そして、この打ち込まれたイオンは、第二基板の厚みを減じて形成された第一膜厚を有するSOI層中に結晶欠陥層(ダメージ層)を形成する。そして、酸素拡散工程を行なうことにより、第一膜厚を有するSOI層中に拡散した酸素はこの結晶欠陥に捕獲され、エッチストップ層を形成する。該エッチストップ層は、エッチストップ用イオン注入層の注入イオン分布ひいては結晶欠陥分布に対応した急峻かつピーク位置深さが一定に揃った酸素濃度プロファイル形状を有したものとなる。その結果、第一膜厚を有するSOI層の表面から該エッチストップ層までエッチバックすること(第二減厚工程)により、ウェーハ内のみならずウェーハ間においても、膜厚分布が極めて良好なSOI層を得ることができる。また、このエッチバックにより、従来、SOI層の膜厚分布悪化の主要因となっていたタッチポリッシュを工程から排除もしくは研磨代を低減できることも、膜厚分布改善に大きく寄与する。
この場合、エッチストップ用イオン注入層は、水素イオン、希ガスイオン、シリコンイオン及び酸素イオンよりなるイオン群から選ばれる少なくとも1種類を用いることにより、酸素捕獲に寄与する結晶欠陥が高密度に含まれたダメージ層を容易に形成することができる。
上記本発明の方法により、第二減厚工程終了後のSOI層の膜厚均一性を、同一ウェーハ内の膜厚の標準偏差値にて例えば0.4nm以下に確保できる。また、同一仕様のウェーハ間の標準偏差値にて2nm以下に確保することもできる。その結果、第二減厚工程において、SOI層が、前記第二膜厚にて50nm以下、更には20nm以下の超薄膜化される場合でも、ウェーハ内及びウェーハ間の膜厚バラツキを、十分実用に耐える範囲にまで軽減することが可能となる。
本発明において、第一減厚工程にて採用する第二基板(ボンドウェーハ)の減厚方法は、例えばスマートカット法やELTRAN法を採用することができる。これらの方法自体は、すでに説明した通り周知であるが、本発明が組み合わされることにより、「背景技術」の欄に記載した、これら方法の本質的欠点を根本的に解決することができるようになる。
スマートカット法を採用する場合は、結合工程に先立って第二基板の第一主表面から水素イオンまたは希ガスイオンの少なくとも一方を打ち込むことにより、深さ方向のイオン注入プロファイルにおいて、第一主表面から一定深さ位置に濃度ピークを有する剥離用イオン注入層を形成する。その後、第一基板に対する結合工程を行ない、該剥離用イオン注入層において第二基板より、SOI層となるべきシリコン単結晶薄膜を剥離する。これによると、SOI層を剥離後の第二基板を、次のSOIウェーハの製造に再利用できる利点がある。また、水素イオン等の打ち込みにより剥離直後のSOI層(結合シリコン単結晶薄膜)の表面にはダメージ層が形成されるが、第二減厚工程での選択エッチングにより、このダメージ層は問題なく除去することができる。そして、タッチポリッシュ工程が不要となるので、SOI層の膜厚分布を従来よりも大幅に改善することができる。
他方ELTRAN法を採用する場合は、結合工程に先立って第二基板の第一主表面側に多孔質シリコン層を形成後、該多孔質シリコン層上にSOI層となるべきシリコンエピタキシャル層を気相成長する。そして、該シリコンエピタキシャル層の表面において、第一基板に対する結合工程を行なう。その後、第二基板の多孔質シリコン層において前記第二基板より、前記SOI層となるべきシリコンエピタキシャル層を剥離し、さらに該シリコンエピタキシャル層上に残存する多孔質シリコン層を選択エッチング除去することによりSOI層を形成する。すでに説明した通り、ELTRAN法では、多孔質シリコン層を選択エッチングした直後はSOI層の結晶欠陥や表面粗さを十分なレベル以下に留めることが困難であるが、その後、選択エッチングによる上記第二減厚工程を実施することにより、SOI層の膜厚分布を損ねることなく、その表面の欠陥を十分に軽減することができる。
発明を実施するための最良の形態
以下、本発明を実施するための最良の形態について述べる。
(実施の形態1)
図1は本発明に係るSOIウェーハの製造方法を、スマートカット法を用いた場合を例にとり、概略的に説明するものである。まず、工程(a)に示す第一基板としてのベースウェーハ1(シリコン単結晶ウェーハ)と、工程(b)に示す第二基板としてのボンドウェーハ2(シリコン単結晶ウェーハ)とを用意する。図1の実施形態では、工程(c)に示すように、ボンドウェーハ2の表面に絶縁膜としてシリコン酸化膜3を形成している。このシリコン酸化膜3の形成は、例えば、ウェット酸化等の熱酸化により形成することができるが、CVD(Chemical Vapor Deposition)等の方法を採用することも可能である。シリコン酸化膜の膜厚txは、例えば50nm〜2μm程度の周知の値とする。また、シリコン酸化膜2の代わりに、シリコン窒化膜やシリコン酸化窒化膜などの絶縁膜を用いることもできる。
そして、工程(d)に示すように、ボンドウェーハ2には、このシリコン酸化膜3の形成後に、例えば水素イオンビームの照射により、シリコン単結晶ウェーハの照射側の主表面から一定深さの位置に、水素高濃度層(イオン注入層)4を形成する。最終的に得るべきSOI層の平均厚さ(前記した第二膜厚)を10〜50nm程度に設定する場合、この水素高濃度層4は、ウェーハの深さ方向の水素濃度プロファイルを測定したとき、ボンドウェーハ2の表面からの深さが100〜1000nmの位置に水素濃度のピーク位置が生ずるように形成するのがよい。尚、工程(d)の深さd1は、剥離後のSOI層の厚さ(つまり第一膜厚)とシリコン酸化膜3の厚さとの和に対応するものである。
また、スムーズで平滑な剥離を行なうには、水素イオンの注入量(ドーズ量)が2×1016個/cm〜1×1017個/cm、とすることが望ましい。2×1016未満では正常な剥離が不能となり、1×1017個/cmを超えるとイオン注入量が過度に増大するため工程が長時間化し、製造能率の低下が避けがたくなる。なお、水素イオンに代えて、ヘリウムイオンなどの希ガスイオン、あるいは、これらの混合イオンを用いてイオン注入を行なってもよい。
次に、ベースウェーハ1及びボンドウェーハ2の各主表面を洗浄液にて洗浄した後、工程(e)に示すように、シリコン酸化膜3の形成側にて重ね合わせ、400〜600℃の低温にて熱処理(剥離熱処理)することにより貼り合わせる。剥離熱処理により、工程(f)に示すように、ボンドウェーハ2は前記した水素高濃度層4の概ね濃度ピーク位置において剥離し、ベースウェーハ1側に残留した部分がSOI層7’となる(以上、第一減厚工程:以下、第一減厚工程終了後に得られるSOIウェーハを、符号50’により表す)。なお、ドーズ量を高めたり、重ね合せる面に対して予めプラズマ処理を行なって表面を活性化したりすることにより、剥離熱処理を省略できる場合もある。
剥離直後のSOI層7’上にはイオン注入に伴うダメージ層8が形成される。本実施形態では、このダメージ層8を除去するための、従来のようなタッチポリッシュを行なわない。これは、後述する第二減厚工程の選択エッチング時にダメージ層8を化学的に除去できるためである。該第二減厚工程により、極めて良好なSOI層の膜厚分布が形成されるが、これを却って悪化させるようなタッチポリッシュは、むしろ実施しないことが望ましいといえる。ただし、選択エッチング時のエッチング代よりも研磨代の小さいポリッシュであれば、その実施を妨げるものではない。また、剥離後のSOIウェーハの結合強度を高めるため、通常は、1000〜1300℃の高温で結合熱処理が行なわれる。本発明においては、この熱処理を後述のホウ素の外方拡散熱処理と兼ねて行なうこともできるが、第二減厚工程の選択エッチング前に結合熱処理を行なうことにより、選択エッチング時の結合界面の侵食を防止することができる。
次に、図2の工程(a)に示すように、SOIウェーハ50’のSOI層7’に対し、SOI層表面7a側よりホウ素(B)をイオン打ち込みし、該表面7aから一定深さd2の位置に濃度ピークを有するホウ素高濃度層10を形成する(ホウ素高濃度層形成工程)。この濃度ピーク位置が後述する選択エッチング時のエッチストップ位置となる。最終的に得るべきSOI層の膜厚をtyとしたとき、ホウ素高濃度層10の濃度ピーク深さd2は、前記した第一減厚工程での水素濃度のピーク位置深さd1と、シリコン酸化膜3の厚さをtxとして、
d2=d1−ty−tx ‥‥▲1▼
により定めることができる。
ホウ素高濃度層10のピーク位置でのホウ素濃度絶対値は1×1019個/cm〜1×1020個/cmとなっていることが望ましい。ホウ素高濃度層のピーク位置でのホウ素濃度絶対値が1×1019個/cm未満では選択エッチング性に劣るためエッチストップ効果が損なわれ、1×1020個/cmを超えるとイオン打ち込み量が過度に増大するため工程が長時間化し、製造能率の低下が避けがたくなる。
ホウ素をイオン打ち込みする際のSOI層7’の表面7aが剥離面であると、その表面粗さを反映して(例えば、1μm四方の測定エリアの二乗平均平方根粗さ(RMS:Root Mean Square)で5nm以上のとき)、ホウ素高濃度層10のピーク位置がばらつく場合がある。従って、ホウ素イオンを打ち込む前に水素ガス、アルゴンガス等の不活性ガスあるいはこれらの混合ガス中にて1100〜1300℃の高温熱処理を行ない、イオン打ち込みするSOI層7’の表面の表面粗さを改善する処置(例えば、RMSで0.3nm以下)を施しておくことが好ましい。また、このような高温熱処理は、前述の結合熱処理と兼ねて行なうことができ、例えば一般的なバッチ式の縦型炉や横型炉といったヒーター加熱式の熱処理炉だけでなく、ランプ加熱等により熱処理を数秒から数分程度で完結する枚葉式RTA装置を用いて行なうこともできる。また、SOI層7’の剥離面の最表層部を、ダメージ除去に必要十分な程度だけエッチングにより除去して、上記高温熱処理を行うこともできる。
次に、図2の工程(b)に示すように、ホウ素高濃度層10をエッチストップ層として、SOI層7’の該エッチストップ層10よりも表層側を、ホウ素濃度差に基づき選択エッチングすることにより、SOI層の膜厚を第一膜厚よりも小さい第二膜厚に減ずる処理を行ない(第二減厚工程)、(c)に示すような、最終的な厚さtyのSOI層7を有したSOIウェーハ50とする。このエッチング液としては、ある限界濃度を境として、ホウ素濃度が低濃度側から高濃度側に変化するとき、シリコンに対するエッチング能が急激に低下するか、あるいは停止するものを使用する。代表的なものとして、エチレンジアミン/ピロカテコール水溶液(例えば、エチレンジアミン:ピロカテコール:水=17cc:3g:8ccの割合にて配合したもの)を例示することができ、例えば100〜110℃程度に昇温して用いると、非常に良好な選択エッチング性が得られる。
エッチストップ層となるホウ素高濃度層10は、高温で実施される結合熱処理の後で形成されるものであるから、急峻な濃度プロファイル形状が維持されたまま選択エッチング処理に供される。その結果、急峻かつピーク位置深さが一定に揃ったホウ素濃度プロファイル形状に対応して、ウェーハ内のみならずウェーハ間においても、膜厚分布が極めて良好なSOI層を得ることができる。また、SOI層の剥離のための水素イオン注入によるダメージ層8(図1)は、このエッチングにより問題なく除去される。具体的には、得られるSOI層7の膜厚均一性を、同一ウェーハ内の膜厚の標準偏差値にて例えば0.4nm以下に確保でき、作用説明(d)に示すように、同一仕様のウェーハ間の膜厚t(=t1,t2,t3)の標準偏差値σ2にて2nm以下に確保することもできる。特に、SOI層7が20nm以下(例えば10nm)に超薄膜化される場合でも、ウェーハ内及びウェーハ間の膜厚バラツキを、十分実用に耐える範囲にまで軽減することが可能となる。
なお、図2の工程(b)において、エッチング後のSOI層7’中にはイオン注入されたホウ素が残留している。このホウ素は、例えばp型ドーパントの一部として利用することもできるが、不要な場合は、工程(c)のように、残留するホウ素を、例えば水素雰囲気中にて(アルゴンガス等の不活性ガス雰囲気でもよい)900〜1300℃にて熱処理することにより、外方拡散させて除去することができる。
以上、本発明の実施形態を説明したが、本発明はこれに限定されるものではなく、請求の範囲の記載に基づく技術的範囲を逸脱しない限り、種々の変形ないし改良を付加することができる。例えば、第一減厚工程としてスマートカット法を用いる場合を例示したが、スマートカット法の態様は図1の態様に限定されず、例えば図3の工程(a)に示すように、ベースウェーハ1とボンドウェーハ2との双方の貼り合わせ面(第一主表面)にシリコン酸化膜3,3を形成することもできるし、図4の工程(a)に示すように、ベースウェーハ1の側にのみシリコン酸化膜3を形成することもできる。いずれも工程(b)に示すように、剥離後は、図1と同様のSOIウェーハ50’が得られる。
また、スマートカット法に代え、図5に示すように、ボンドウェーハ2をシリコン酸化膜3が形成されている面とは反対の面から研削・研磨することにより膜厚を減少する方法を採用してもよい。つまり、工程(a)に示すようにベースウェーハ1とボンドウェーハ2とを結合熱処理後、工程(b)に示すように、平面研削盤等により機械研削し、さらに工程(c)に示すように、機械的化学的研磨あるいはそれに加えてPACE(Plasma Assisted Chemical Etching)法と呼ばれる気相エッチングを付加することにより表面を平滑化して、SOI層7’を有するSOIウェーハ50’を得る。以降の工程(d)及び(e)は図2と同様である。
また、第一減厚工程を周知のELTRAN法にて行なうこともできる。図6は、その一例を示すものである。まず、工程(a)に示すように、ボンドウェーハ2の第一主表面側に周知の陽極化成処理により多孔質シリコン層31を形成後、該多孔質シリコン層31上にSOI層となるべきシリコンエピタキシャル層37を気相成長する。そして、該シリコンエピタキシャル層37の第一主表面において、酸化シリコン膜3を介してベースウェーハ1に対する結合熱処理工程を行なう。次に、工程(b)に示すように、ボンドウェーハ2の多孔質シリコン層31よりも第二主表面側(結合面とは反対側)に位置する部分を平面研削等により除去または、多孔質層に流体を噴射して剥離する。そして、工程(c)に示すように、残存する多孔質シリコン層を、例えばフッ酸/過酸化水素(体積比で例えば1:5)等のエッチング液により選択エッチング除去し、SOI層7’を有するSOIウェーハ50’を得る。以降の工程(d)及び(e)は図2と同様である。
(実施の形態2)
図7は、本発明の第二実施形態に係るSOIウェーハの製造方法の基本的な実施形態を説明するものである。まず、工程(b)に示すように、第一シリコン単結晶基板としてのベースウェーハ107と、工程(a)に示す第二シリコン単結晶基板としてのボンドウェーハ101とを用意する。ここでは、工程(a)に示すように、ボンドウェーハ101の第一主表面J側に絶縁膜としてシリコン酸化膜102を形成している。このシリコン酸化膜102の形成は、例えば、ウェット酸化などの熱酸化により形成することができるが、CVD(Chemical Vapor Deposition)等の方法を採用することも可能である。シリコン酸化膜の膜厚taは、例えばMOS−FET等の絶縁層として使用されることを考慮して、50nm以上2μm以下程度の値とする。
そして、工程(a)に示すように、ボンドウェーハ1の第一主表面J、本実施形態ではシリコン酸化膜102が形成された主表面Jに、例えば水素イオンビームを照射することにより水素イオンを打ち込み、剥離用イオン注入層104を形成する。この剥離用イオン注入層104は、ウェーハの深さ方向の水素濃度プロファイルを測定したとき、シリコン酸化膜102の表面から100nm以上2000nm以下の位置(第一の深さ位置da)に水素濃度のピーク位置が生ずるように形成するのがよい。該第一の深さ位置daは、結合シリコン単結晶薄膜105(後述)の厚さとシリコン酸化膜102の厚さとの和に対応するものである。第一の深さ位置daが100nm未満では、十分な厚さの結合シリコン単結晶薄膜105が得られず、2000nmを超えるとイオン注入装置を極めて高エネルギー化する必要が生ずる。例えば、最終的に得るべきSOI層115(工程(g))の平均厚さを10〜50nm程度に設定する場合、剥離用イオン注入層104は、ウェーハの深さ方向の水素濃度プロファイルを測定したとき、100〜1000nmの位置(ただし、表面にシリコン酸化膜102が形成される場合は、そのシリコン酸化膜102を除いた深さで表す)に水素濃度のピーク位置が生ずるように形成するのがよい。なお、イオンの打ち込み深さdaは、イオンのエネルギー(加速電圧)によって調整し、例えば水素イオンを用いる場合は、シリコン酸化膜の厚さtaを50nmに設定する場合は、剥離用イオン注入層104を形成するためのイオン注入エネルギーを10k〜60keV程度に調整するのがよい。
また、スムーズで平滑な剥離を行なうには、水素イオンの注入量(ドーズ量)が2×1016個/cm〜1×1017個/cm、とすることが望ましい。2×1016未満では正常な剥離が不能となり、1×1017個/cmを超えるとイオン打ち込み量が過度に増大するため工程が長時間化し、製造能率の低下が避けがたくなる。なお、水素イオンに代えて、ヘリウムイオンあるいはアルゴンイオンを打ち込むことにより剥離用イオン注入層104を形成してもよい。
上記のように剥離用イオン注入層104を形成したボンドウェーハ101とベースウェーハ107とは、洗浄液にて洗浄される。次に、工程(b)に示すように、両ウェーハ101,107をシリコン酸化膜102の形成側(すなわち第一主表面J,K側)にて貼り合わせる。そして、工程(c)に示すように、その積層体を400〜600℃の低温にて熱処理することにより、ボンドウェーハ101は前記した剥離用イオン注入層104の概ね濃度ピーク位置において剥離し、ベースウェーハ107側に残留した部分が剥離後SOI層105(前述の結合シリコン単結晶薄膜)となる(剥離工程)。なお、剥離用イオン注入層104を形成する際のイオン注入量を高めたり、あるいは重ね合わせる面に対して予めプラズマ処理を行なって表面を活性化したりすることにより、剥離熱処理を省略できる場合もある。また、剥離後の残余のボンドウェーハ部分103は、剥離面を再研磨後、再利用が可能である。
次に、工程(d)に示すように、剥離後SOI層105の第一主表面Jからイオンを打ち込むことにより、エッチストップ用イオン注入層106を形成する。エッチストップ用イオン注入層106は、30〜300nmの深さ位置dbに水素濃度のピーク位置が生ずるように形成するのがよい。なお、上記深さ位置dbにエッチストップ用イオン注入層106を形成するためのイオン注入エネルギーは、水素イオンを用いる場合、3keV以上35keV以下程度に調整するのがよい。なお、ここでも前述のホウ素イオン注入の場合と同様に、イオン注入前に、水素ガス、アルゴンガス等の不活性ガスあるいはこれらの混合ガス中にて1100〜1300℃の高温熱処理を行なって、表面粗さを改善する処置を施しておくことが好ましい。
エッチストップ用イオン注入層106を形成する際のイオン注入量は、1×1015/cm〜4×1016/cmとし、剥離用イオン注入層を形成する際のイオン注入量よりも小さくするのがよい。1×1015/cm未満では、後述のエッチストップ層106’(工程(e))を形成するためのダメージの形成が不完全となり、十分なエッチストップ効果を有する酸素高濃度層が得られなくなる。また、イオン注入量が4×1016/cmを超えると、エッチストップ用イオン注入層106において結合シリコン単結晶薄膜105の望まざる剥離が生ずるおそれがある。
エッチストップ用イオン注入層106を形成するためのイオン種は、該エッチストップ用イオン注入層106を、どのような方法により酸素高濃度層よりなるエッチストップ層106’とするかに応じて種々選択することができる。図7の工程では、水素イオン(あるいは、ヘリウムイオンやアルゴンイオンでもよい)を用いている。これらのイオン種は、主として結合シリコン単結晶薄膜105中に、酸素を捕獲するための結晶欠陥(ダメージ)を形成する働きをなす。
次に、工程(e)に示すように、剥離後SOI層105中に、周囲部分よりも酸素濃度が高いエッチストップ層106’を、上記のエッチストップ用イオン注入層106に基づいて形成する(エッチストップ層形成工程)。本実施形態では、剥離後SOI層105の表面からエッチストップ用イオン注入層106に向けて酸素を拡散させる酸素拡散工程を行なうことにより、該エッチストップ用イオン注入層106の酸素濃度を高めてエッチストップ層106’を形成する、一種の内部酸化処理が行なわれている。この方法によると、水素イオン(あるいは、ヘリウムイオンやアルゴンイオン)によるイオン注入により、一定濃度の結晶欠陥を、エッチストップ用イオン注入層106の形で集中形成しておくことにより、ウェーハ表面から拡散してきた酸素が該エッチストップ用イオン注入層106に形成された結晶欠陥に捕獲され、酸素高濃度層よりなるエッチストップ層106’を容易に形成できる。
上記の方法によるエッチストップ層形成工程においては、酸素拡散工程を、具体的には酸素含有雰囲気中での熱処理にて行なうことができる。酸素含有雰囲気としては、例えば、酸素ガス雰囲気、窒素あるいはアルゴンに酸素を混合した酸素混合ガス、さらには酸素原子を含む化合物分子よりなるガス(例えば水蒸気)などからなるガス雰囲気を採用できる。
熱処理温度は、高温になるほど酸素の拡散速度が増し、エッチストップ層106’の形成を促進することができる。しかし、熱処理温度が高すぎると、エッチストップ用イオン注入層106中の結晶欠陥(例えば、酸素誘起積層欠陥(Oxygen−induced Stacking Fault)が成長してSOI層105を貫通する可能性がある。これらの点を考慮して、酸素拡散のための熱処理温度は、700℃以上1000℃以下に設定することが望ましい。
なお、剥離後SOI層105の最表層部には、図8に示すように、イオン注入に伴うダメージ層108dが残る場合がある。この場合、酸素拡散のための熱処理温度を上記のようにある程度高温に設定すると、このダメージ層108dから前記した結晶欠陥が成長しやすくなり、SOI層を貫通したりする不具合がより生じやすくなる場合がある。そこで、酸素拡散工程に先立って、剥離後SOI層105の最表層部をエッチング除去しておけば、このような不具合がより生じにくくなる。この場合のエッチング代dcは、ダメージ層108dを除去できる程度であればよく、例えば50〜150nm程度に設定するのが妥当である。具体的には、該エッチングを、フッ酸/硝酸などの混合酸エッチングやKOHやNaOHなどのアルカリエッチング等による化学エッチング、もしくはイオンエッチングなどの気相エッチングを用いて行なうことができる。なお、このようなエッチングは、エッチストップ用イオン注入層106を形成するためのイオン注入工程の前に、予め行なうことも可能である。
本実施形態では、このダメージ層108dを除去するための、従来のようなタッチポリッシュを行なわない。その結果、剥離後の剥離後SOI層105の膜厚分布がタッチポリッシュにより大幅に損なわれる懸念がなくなるため、その分、上記ダメージ層108dを除去するためのエッチング代も確保しやすいといえる。
酸素拡散熱処理は単独で行なってもよいが、他の目的の熱処理に兼用させることも可能である。例えば、最終的なSOIウェーハを得るには、剥離工程後、第一基板と結合シリコン単結晶薄膜とを強固に結合する結合熱処理(本実施形態では、剥離後SOI層105とベースウェーハ(第一基板)107とを、シリコン酸化膜102を介して強固に結合する結合熱処理)が必要である。この結合熱処理は、通常1000℃以上1300℃以下の高温で行なわれるので、これを酸素拡散熱処理に兼用することも不可能ではないが、前述の通り、エッチストップ用イオン注入層106中の結晶欠陥の成長や、あるいは得られるエッチストップ層106のブロードニング防止の観点から、酸素拡散熱処理の温度は、これよりは多少低めに設定することが望ましいといえる。例えば、該結合熱処理に先立って、これよりも低温で実施される結合シリコン単結晶薄膜の表面保護酸化熱処理(700℃以上1000℃以下)は、酸素拡散熱処理への兼用を図る上で好都合である。このとき、図7の工程(e)に示すように、剥離後SOI層105の表面には保護酸化膜105aが形成される。
また、エッチストップ層106’は酸素高濃度層として形成されるが、最終的には除去されるものであって、シリコン酸化膜102のような高い絶縁性は要求されない。従って、エッチストップ層106’は、エッチング停止機能を十分に果たすことさえできればこと足り、その形成厚さtb(図7の(f))は、例えば2nm以上50nm以下とすることが望ましい。形成厚さが2nm未満の場合、エッチング停止機能が不十分となる場合があり、50nmを超える形成厚さは、酸素拡散処理の長大化を招きやすくなる。
エッチストップ層106’は、最終的にSOI層115として残すべき下地シリコン層へエッチングが進展するのを確実に止めることができなければならない。例えば、図9(a)に示すように、エッチストップ用イオン注入層106を形成する際のイオン注入側となる剥離後SOI層105の表面J’に、パーティクルP等の異物が付着していると、その付着領域でイオン注入が妨げられ、得られるエッチストップ層に多数のピンホールを生じ、ここからエッチング液が浸透して下地シリコン層が侵されてしまう可能性がある。この場合、剥離後SOI層105の表面J’へのイオンの打ち込みと、該表面J’の洗浄とを交互に繰り返して所定のドーズ量を注入する方法を採用することが有効である。すなわち、図9(b)に示すように、洗浄によりパーティクルP等の異物を除去しながら、イオンの打ち込みを反復して行なうと、洗浄後のウェーハ表面の全く同じ位置にパーティクルPが再付着する可能性が極めて小さいことから、ピンホールの発生確率を大幅に低減することができる。
また、図9(c)に示すように、洗浄を行なう代わりに、剥離後SOI層105の表面J’へのイオンの打ち込みを、角度を変えながら繰り返す方法を採用してもよい。すなわち、イオンビームを表面J’に対して斜めに入射させることにより、パーティクルPの下側にもイオンビームを回りこませることができる。また、そのイオンの打ち込み角度又は方向を変えると、パーティクルPの影となる領域が表面J’上で変化しながらイオン打ち込みがなされる。その結果、イオン打ち込みされない領域が減少し、ピンホールの発生確率を大幅に低減することができる。
このようにしてエッチストップ層106’が形成されれば、図7の工程(f)に示すように、剥離後SOI層105のエッチストップ層106’よりも表層側の部分108を、酸素濃度差に基づいて選択エッチングすることにより、剥離後SOI層105を減厚する。エッチング液としては、アルカリ性溶液、例えばNaOH、KOHあるいはTMAH(Tetramethyl ammonium hydroxide)等の水溶液を用いることができる。
エッチストップ層106’は前述の通りエッチストップ用イオン注入層106に基づいて形成されるものである。エッチストップ用イオン注入層106は、10〜50nm程度のSOI層115の平均厚さtcに対応した浅い位置に形成されるため、イオン打ち込み深さのばらつきが生じにくい。従って、エッチストップ層106’は、比較的急峻でピーク位置深さが一定に揃った酸素濃度プロファイル形状を有したものとなる。その結果、該酸素濃度プロファイル形状に対応して、ウェーハ内のみならずウェーハ間においても、膜厚分布が極めて良好なSOI層115を得ることができる。具体的には、SOI層115の平均厚さtcが10〜50nm程度の超薄膜に設定されているにもかかわらず、得られるSOI層115の膜厚均一性を、同一ウェーハ内の膜厚の標準偏差値にて例えば0.4nm以下に確保でき、図2(d)に示すように、同一仕様のウェーハ間の膜厚tc(=t1,t2,t3)の標準偏差値σ2にて2nm以下に確保することもできる。特に、SOI層7が20nm以下(例えば10nm)に超薄膜化される場合でも、ウェーハ内及びウェーハ間の膜厚バラツキを、十分実用に耐える範囲にまで軽減することが可能となる。
保護酸化膜105aを弗酸により除去し、上記選択エッチングによる減厚工程を行ない、さらに図7の工程(g)に示すように、SOI層115上に残留しているエッチストップ層106’をエッチング除去することにより、SOIウェーハ50が得られる。エッチストップ層106’は酸素高濃度層、例えば酸化シリコン層であり、弗酸を用いて簡単にエッチング除去できる。また、ドライエッチング(気相エッチング)によりエッチストップ層106’を除去してもよい。
なお、減厚工程の後(エッチストップ層106’を除去した後)、SOI層115の表面をさらに平坦化する平坦化熱処理を行なうことができる。この平坦化熱処理は、アルゴンガス等の不活性ガスや水素ガスあるいはこれらの混合ガス中にて1100〜1300℃で行なうことができ、前述の結合熱処理と兼ねて行なうことができる。具体的には、一般的なバッチ式の縦型炉や横型炉といったヒーター加熱式の熱処理炉を用いて行なうことができるほか、ランプ加熱等により熱処理を数秒から数分程度で完結する枚葉式RTA装置を用いて行なうこともできる。
なお、エッチストップ層106’は、エッチストップ用イオン注入層106に基づいて形成したものであるから、前述の弗酸等によるエッチング除去後においても、図10に示すように、イオン注入時のダメージ層108dが若干残留している可能性がある。そこで、減厚工程の後、SOI層115の最表層部を熱酸化した後、形成された熱酸化膜115sを弗酸等によりエッチング除去する犠牲酸化処理を行なうと、上記のダメージ層108dを効果的に除去することができる。このダメージ層108dは、イオン注入量及び注入深さの小さいエッチストップ用イオン注入層106の痕跡として形成されるものであるから、これを除去するための熱酸化膜115sも5nm以上100nm以下程度にごく薄く形成すれば十分である。従って、熱酸化膜115sの形成・除去がSOI層115の膜厚分布に与える影響も小さくて済む。また、このような犠牲酸化処理は、最終的なSOI層115の厚さを微調整する目的で行なうこともできる。
また、エッチストップ層形成工程においては、酸素イオンを用いて結合シリコン単結晶薄膜中にエッチストップ用イオン注入層を形成することもできる。図11は、その工程の一例を示す。工程(a)〜(c)は図7の工程(a)〜(c)と同一である。そして、工程(d)において、酸素イオンを用いてエッチストップ用イオン注入層160を形成する。エッチストップ用イオン注入層160は、50nm以上500nmの位置(第二の深さ位置db)に酸素濃度のピーク位置が生ずるように形成するのがよい。また、イオン注入量は、1×1015/cm〜4×1017/cmとするのがよい。
この方法によると、酸素イオン注入により、エッチストップ用イオン注入層160を最初から酸素高濃度層として形成できる利点がある。ただし、シリコンと酸素との化学的結合を強めて、選択エッチング性の良好なエッチストップ層を得るには、エッチストップ用イオン注入層160に熱処理を施すことが望ましい。この熱処理温度は、900〜1350℃の範囲で行なうのがよい。900℃以下では選択エッチング性改善効果が小さく、1350℃を超えると金属汚染やスリップ転位発生の問題を生ずる。例えば、該熱処理は、工程(e)に示すように、図7の酸素拡散熱処理と同様に900〜1000℃で、単独で行なうことができる。このとき、熱処理雰囲気は、不活性ガス(Ar)雰囲気とすることもできるし、エッチストップ用イオン注入層160にさらに酸素を濃化するために、酸素含有雰囲気を用いた酸素拡散処理(酸素のいわば追加拡散処理である)としてもよい。他方、上記熱処理を、剥離工程後に行なう結合熱処理、又は該結合熱処理に先立ちそれよりも低温で実施される前述の表面保護酸化熱処理に兼用することもできる。この場合、当然、図11において、工程(e)に示す酸素拡散熱処理を省略してもよい。なお、工程(f)以降は図7と同じである。
また、酸素を捕獲する結晶欠陥濃度を高めるため、水素イオン、希ガスイオン、又はシリコンイオンの少なくとも1種類を用いて予備イオン注入層を形成し、さらにその予備イオン注入層に酸素イオンを打ち込むことによりエッチストップ用イオン注入層とすることもできる。この後、さらに酸素拡散熱処理を行ってもよい。
さらに、エッチストップ層形成工程においては、ゲルマニウムイオンを用いて結合シリコン単結晶薄膜中にエッチストップ用イオン注入層を形成することもできる。エッチストップ用イオン注入層はシリコン−ゲルマニウム層となり、特定のエッチング液に対するシリコン層へのエッチストップ層として直ちに機能しうる。シリコン−ゲルマニウム層に対してシリコン層を選択的にエッチングするためのエッチング液としては、KOHとKCrとプロパノールとの混合溶液が適当である(参考文献;Applied Physics Letters,56(1990),373−375)。また、シリコン−ゲルマニウム層からなるエッチストップ層は、Siに対してSiGeを選択エッチングするためのエッチング液を用いて除去でき、具体的には、HFとHとCHCOOHとの混合溶液を用いることができる(参考文献;Journal of Electrochemical Society,138(1991)202−204)。また、ドライエッチングを用いて選択エッチングを行なうことも可能である。
【図面の簡単な説明】
図1は、本発明の、実施の形態1に係るSOIウェーハの製造工程の説明図。
図2は、図1に続く工程説明図。
図3は、スマートカット法におけるウェーハ貼り合わせ形態の第一変形例を示す図。
図4は、同じく第二変形例を示す図。
図5は、第一減厚工程を研削・研磨法により行なう例を示す工程説明図。
図6は、第一減厚工程をELTRAN法にて行なう例を示す工程説明図。
図7は、本発明の、実施の形態2に係るSOIウェーハの製造工程の説明図。
図8は、剥離工程後のダメージ層の除去例を模式的に示す図。
図9は、エッチストップ層形成に及ぼすパーティクルの影響を、その対策方法と合わせて説明する図。
図10は、エッチストップ用イオン注入層に基づくダメージ層の除去例を模式的に示す図。
図11は、図7のSOIウェーハ製造工程の変形例の説明図。
図12Aは、SOIウェーハの製造に係る第一の従来法の問題点を示す第一の図。
図12Bは、同じく第二の図。
図12Cは、同じく第三の図。
図13Aは、SOIウェーハの製造に係る第二の従来法の問題点を示す第一の図。
図13Bは、同じく第二の図。

Claims (16)

  1. 第一基板とシリコン単結晶よりなる第二基板との少なくともいずれかの第一主表面に絶縁膜を形成し、該絶縁膜を介して前記第一及び第二基板の前記第一主表面同士を結合する結合工程と、
    前記第二基板の厚みを減じて第一膜厚を有するSOI層となす第一減厚工程と、
    そのSOI層の表面側からイオン注入することにより、前記SOI層表面から一定深さ位置に濃度ピークを有するエッチストップ用イオン注入層を形成するエッチストップ用イオン注入層形成工程と、
    前記エッチストップ用イオン注入層に基づいて形成されたエッチストップ層よりも表層側部分を選択エッチングすることにより、前記SOI層の膜厚を前記第一膜厚よりも小さい第二膜厚となす第二減厚工程と、
    を有することを特徴とするSOIウェーハの製造方法。
  2. 前記エッチストップ用イオン注入層形成工程は、前記SOI層の表面側からホウ素をイオン注入することにより、前記エッチストップ用イオン注入層をホウ素高濃度層として形成するホウ素高濃度層形成工程であり、前記第二減厚工程において前記ホウ素高濃度層を前記エッチストップ層とし、前記SOI層の該エッチストップ層よりも表層側を、ホウ素濃度差に基づき選択エッチングすることを特徴とする請求の範囲第1項記載のSOIウェーハの製造方法。
  3. 前記ホウ素高濃度層形成工程と前記第二減厚工程との間において、前記SOIウェーハに対しホウ素を活性化する熱処理を行なうことを特徴とする請求の範囲第1項又は第2項に記載のSOIウェーハの製造方法。
  4. 前記第二減厚工程が終了した後、前記SOI層中に残留するホウ素を外方拡散により除去するための外方拡散熱処理が行なわれる請求の範囲第2項又は第3項に記載のSOIウェーハの製造方法。
  5. 前記SOI層中の前記エッチストップ用イオン注入層に向けて酸素を拡散させる酸素拡散工程を行ない、該エッチストップ用イオン注入層の酸素濃度を高めることにより、前記エッチストップ層を周囲部分よりも酸素濃度が高い高酸素濃度層として形成することを特徴とする請求の範囲第1項記載のSOIウェーハの製造方法。
  6. 前記エッチストップ用イオン注入層は、水素イオン、希ガスイオン、シリコンイオン及び酸素イオンよりなるイオン群から選ばれる少なくとも1種類を用いて形成されることを特徴とする請求の範囲第5項記載のSOIウェーハの製造方法。
  7. 前記酸素拡散工程を、酸素含有雰囲気中での熱処理にて行なうことを特徴とする請求の範囲第5項又は第6項に記載のSOIウェーハの製造方法。
  8. 前記第一減厚工程における前記SOI層は、前記結合工程に先立って前記第二基板の第一主表面から水素イオンまたは希ガスイオンの少なくとも一方を打ち込むことにより、深さ方向のイオン注入プロファイルにおいて、前記第二基板の第一主表面から一定深さ位置に濃度ピークを有する剥離用イオン注入層を形成した後、前記第一基板に対する前記結合工程を行ない、その後、該イオン注入層において前記第二基板より、前記SOI層となるべき結合シリコン単結晶薄膜を剥離することにより形成されたものであることを特徴とする請求の範囲第1項ないし第7項のいずれか1項に記載のSOIウェーハの製造方法。
  9. 前記エッチストップ用イオン注入層形成工程の前に、前記結合シリコン単結晶薄膜の最表層部をエッチング除去することを特徴とする請求の範囲第8項に記載のSOIウェーハの製造方法。
  10. 前記エッチストップ用イオン注入層形成工程の前に、前記結合シリコン単結晶薄膜に対し水素ガス、不活性ガス又はそれらの混合ガス中にて、1100〜1300℃の範囲にて熱処理を行う請求の範囲第8項または第9項記載のSOIウェーハの製造方法。
  11. 前記エッチストップ用イオン注入層を形成する際のイオン注入量を、前記剥離用イオン注入層を形成する際のイオン注入量よりも小さくすることを特徴とする請求の範囲第8項ないし第10項のいずれか1項に記載のSOIウェーハの製造方法。
  12. 前記第一減厚工程における前記SOI層は、前記結合工程に先立って前記第二基板の第一主表面側に多孔質シリコン層を形成後、該多孔質シリコン層上に前記SOI層となるべきシリコンエピタキシャル層を気相成長し、当該シリコンエピタキシャル層の表面において、前記第一基板に対する前記結合工程を行ない、その後、前記第二基板の前記多孔質シリコン層において前記第二基板より、前記SOI層となるべきシリコンエピタキシャル層を剥離し、さらに該シリコンエピタキシャル層上に残存する前記多孔質シリコン層を選択エッチング除去することにより形成されたものであることを特徴とする請求の範囲第1項ないし第7項のいずれか1項に記載のSOIウェーハの製造方法。
  13. 前記第二減厚工程終了後の前記SOI層の膜厚均一性が、同一ウェーハ内の膜厚の標準偏差値にて0.4nm以下とされ、同一仕様のウェーハ間の標準偏差値にて2nm以下とされることを特徴とする請求の範囲第1項ないし第12項のいずれか1項に記載のSOIウェーハの製造方法。
  14. 前記第二減厚工程において、前記SOI層の前記第二膜厚を20nm以下とすることを特徴とする請求の範囲第13項に記載のSOIウェーハの製造方法。
  15. 前記絶縁膜がシリコン酸化膜であることを特徴とする請求の範囲の第1項ないし第14項のいずれか1項に記載のSOIウェーハの製造方法。
  16. 前記第一基板がシリコン単結晶であることを特徴とする請求の範囲第1項ないし第15項のいずれか1項に記載のSOIウェーハの製造方法。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2842648B1 (fr) * 2002-07-18 2005-01-14 Commissariat Energie Atomique Procede de transfert d'une couche mince electriquement active
JP2004119943A (ja) * 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
JP2004228150A (ja) * 2003-01-20 2004-08-12 Canon Inc エッチング方法
FR2855910B1 (fr) * 2003-06-06 2005-07-15 Commissariat Energie Atomique Procede d'obtention d'une couche tres mince par amincissement par auto-portage provoque
FR2860341B1 (fr) * 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
EP1710836A4 (en) * 2004-01-30 2010-08-18 Sumco Corp METHOD FOR PRODUCING AN SOI WATER
JP4407384B2 (ja) * 2004-05-28 2010-02-03 株式会社Sumco Soi基板の製造方法
JP2006140187A (ja) * 2004-11-10 2006-06-01 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
US7276430B2 (en) * 2004-12-14 2007-10-02 Electronics And Telecommunications Research Institute Manufacturing method of silicon on insulator wafer
JP2006173568A (ja) * 2004-12-14 2006-06-29 Korea Electronics Telecommun Soi基板の製造方法
WO2006070220A1 (en) * 2004-12-28 2006-07-06 S.O.I.Tec Silicon On Insulator Technologies Method for obtaining a thin layer having a low density of holes
JP4587034B2 (ja) * 2005-03-16 2010-11-24 信越半導体株式会社 Soiウェーハの設計方法
JP2006294737A (ja) * 2005-04-07 2006-10-26 Sumco Corp Soi基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
TW200733244A (en) * 2005-10-06 2007-09-01 Nxp Bv Semiconductor device
JP4677331B2 (ja) * 2005-11-30 2011-04-27 エルピーダメモリ株式会社 島状の分散構造を備えた半導体チップおよびその製造方法
WO2007071787A1 (en) * 2005-12-22 2007-06-28 S.O.I.Tec Silicon On Insulator Technologies Process for simplification of a finishing sequence and structure obtained by the process
FR2895563B1 (fr) * 2005-12-22 2008-04-04 Soitec Silicon On Insulator Procede de simplification d'une sequence de finition et structure obtenue par le procede
FR2896619B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite a proprietes electriques ameliorees
EP2012347B1 (en) * 2006-04-24 2015-03-18 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
JP2008016534A (ja) * 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
FR2903809B1 (fr) 2006-07-13 2008-10-17 Soitec Silicon On Insulator Traitement thermique de stabilisation d'interface e collage.
US7981754B2 (en) * 2006-09-07 2011-07-19 Renesas Electronics Corporation Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device
US20080173972A1 (en) * 2007-01-19 2008-07-24 International Business Machines Corporation Method of wafer thinning
KR100851551B1 (ko) * 2007-03-12 2008-08-11 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP5280015B2 (ja) * 2007-05-07 2013-09-04 信越半導体株式会社 Soi基板の製造方法
US20090004764A1 (en) * 2007-06-29 2009-01-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
EP2009687B1 (en) * 2007-06-29 2016-08-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing an SOI substrate and method of manufacturing a semiconductor device
KR20100065145A (ko) * 2007-09-14 2010-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Soi基板の表面処理方法
US8003483B2 (en) 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009272471A (ja) * 2008-05-08 2009-11-19 Sumco Corp 貼り合わせウェーハの製造方法
JP5386856B2 (ja) * 2008-06-03 2014-01-15 株式会社Sumco 貼り合わせウェーハの製造方法
JP2010114431A (ja) 2008-10-10 2010-05-20 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
FR2938118B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
JP2010135538A (ja) * 2008-12-04 2010-06-17 Sumco Corp 貼り合わせウェーハの製造方法
FR2944914B1 (fr) * 2009-04-22 2011-05-20 Commissariat Energie Atomique Procede de transfert d'au moins une couche micro-technologique
US8546238B2 (en) 2009-04-22 2013-10-01 Commissariat A L'energie Atomique Et Aux Energies Method for transferring at least one micro-technological layer
US8367519B2 (en) * 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
FR2967294B1 (fr) * 2010-11-10 2012-12-07 Commissariat Energie Atomique Procédé de formation d'une structure multicouches
US8735263B2 (en) 2011-01-21 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
KR101810310B1 (ko) * 2011-01-25 2017-12-18 에베 그룹 에. 탈너 게엠베하 웨이퍼들의 영구적 결합을 위한 방법
CN102201362B (zh) * 2011-05-13 2014-05-14 上海新傲科技股份有限公司 一种制备任意厚度的带有绝缘埋层的衬底的方法
JP5802436B2 (ja) * 2011-05-30 2015-10-28 信越半導体株式会社 貼り合わせウェーハの製造方法
FR2980916B1 (fr) 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US9136134B2 (en) 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
FR2983636A1 (fr) * 2012-05-22 2013-06-07 Soitec Silicon On Insulator Procede d'aplanissement d'un substrat comportant une surface libre presentant des irregularites
US9202711B2 (en) * 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
EP2993686B1 (en) * 2013-05-01 2021-05-26 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrate
FR3007576B1 (fr) * 2013-06-19 2015-07-10 Soitec Silicon On Insulator Procede de transfert d'une couche de circuits.
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
US10134837B1 (en) * 2017-06-30 2018-11-20 Qualcomm Incorporated Porous silicon post processing
US11702751B2 (en) 2019-08-15 2023-07-18 Applied Materials, Inc. Non-conformal high selectivity film for etch critical dimension control
US10950631B1 (en) * 2019-09-24 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor-on-insulator wafer having a composite insulator layer
CN112599470A (zh) * 2020-12-08 2021-04-02 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法
TWI768957B (zh) * 2021-06-08 2022-06-21 合晶科技股份有限公司 複合基板及其製造方法
CN115922109B (zh) * 2023-01-05 2023-07-25 成都功成半导体有限公司 一种晶圆背面激光切割方法及晶圆
CN115890021B (zh) * 2023-01-05 2023-05-16 成都功成半导体有限公司 一种晶圆激光切割方法及晶圆

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02278766A (ja) * 1989-04-19 1990-11-15 Fujitsu Ltd 半導体装置の製造方法
JPH06302790A (ja) * 1993-04-19 1994-10-28 Nippondenso Co Ltd 絶縁分離基板の製造方法
US5985728A (en) * 1995-09-01 1999-11-16 Elantec Semiconductor, Inc. Silicon on insulator process with recovery of a device layer from an etch stop layer
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP2998724B2 (ja) * 1997-11-10 2000-01-11 日本電気株式会社 張り合わせsoi基板の製造方法
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US6204151B1 (en) * 1999-04-21 2001-03-20 Silicon Genesis Corporation Smoothing method for cleaved films made using thermal treatment
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6326285B1 (en) * 2000-02-24 2001-12-04 International Business Machines Corporation Simultaneous multiple silicon on insulator (SOI) wafer production
US6946314B2 (en) * 2001-01-02 2005-09-20 The Charles Stark Draper Laboratory, Inc. Method for microfabricating structures using silicon-on-insulator material
US6806171B1 (en) * 2001-08-24 2004-10-19 Silicon Wafer Technologies, Inc. Method of producing a thin layer of crystalline material
US20040224482A1 (en) * 2001-12-20 2004-11-11 Kub Francis J. Method for transferring thin film layer material to a flexible substrate using a hydrogen ion splitting technique

Also Published As

Publication number Publication date
WO2003046993A1 (fr) 2003-06-05
US20050014346A1 (en) 2005-01-20
US7084046B2 (en) 2006-08-01

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