CN112599470A - 一种绝缘体上硅结构及其方法 - Google Patents

一种绝缘体上硅结构及其方法 Download PDF

Info

Publication number
CN112599470A
CN112599470A CN202011445232.XA CN202011445232A CN112599470A CN 112599470 A CN112599470 A CN 112599470A CN 202011445232 A CN202011445232 A CN 202011445232A CN 112599470 A CN112599470 A CN 112599470A
Authority
CN
China
Prior art keywords
film
thickness
substrate
etching
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011445232.XA
Other languages
English (en)
Inventor
魏星
高楠
薛忠营
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Zing Semiconductor Corp
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Zing Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS, Zing Semiconductor Corp filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN202011445232.XA priority Critical patent/CN112599470A/zh
Priority to US17/161,318 priority patent/US11443941B2/en
Publication of CN112599470A publication Critical patent/CN112599470A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

本发明提供的一种绝缘体上硅结构的方法包括以下步骤：提供一键合结构，键合结构包括第一衬底、第二衬底和绝缘埋层，绝缘埋层位于第一衬底和第二衬底之间；从键合结构上剥离去除部分厚度的第一衬底，以得到第一薄膜；在第一温度下第一次刻蚀第一薄膜，以去除第一厚度的第一薄膜；在第二温度下第二次刻蚀第一薄膜，以平坦化处理第一薄膜，并去除第二厚度的第一薄膜，第一温度小于第二温度，第一厚度大于第二厚度，第一厚度和第二厚度为第一薄膜的总刻蚀厚度。本发明通过先在第一温度下刻蚀减薄第一薄膜，再在第二温度下平坦化处理所述第一薄膜，同时达到第一薄膜的目标厚度，使得在平坦化处理顶层硅的同时还可以提高顶层硅厚度均匀性。

Description

一种绝缘体上硅结构及其方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种绝缘体上硅结构及其方法。
背景技术
绝缘体上硅(Silicon-On-Insulator，SOI)，该技术是在顶层硅和背衬底之间引入至少一层埋氧化层。主要是指硅晶体管结构在绝缘体之上的意思，原理就是在硅晶体管之间，加入绝缘体物质，可使两者之间的寄生电容比原来的少上一倍。SOI材料的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。此外，SOI材料还被用来制造MEMS光开关，如利用体微机械加工技术。
对于SOI材料而言，顶层硅厚度均匀性是一个关键参数，该参数对器件性能有重要影响。在SOI工艺制程中，对顶层硅的平坦化处理通常采用化学机械抛光(ChemicalMechanical Polishing，CMP)工艺，但是，随着对顶层硅均匀性要求的提升，CMP工艺的抛光效果已无法满足制程要求。
为了解决上述问题，通常采用刻蚀气体HCl与硅晶圆在高温条件下发生反应来平坦化处理顶层硅表面，但是该工艺中，刻蚀气体HCl在硅晶圆的边缘位置的刻蚀速率与中心位置的刻蚀速率存在一定的差异，随着刻蚀的进行，使得顶层硅厚度均匀性较差。
发明内容
本发明提供一种绝缘体上硅结构及其方法，在平坦化处理顶层硅时可以提高顶层硅厚度均匀性。
为了解决上述技术问题，本发明提供了一种绝缘体上硅结构的方法，包括以下步骤：
步骤S1：提供一键合结构，所述键合结构包括第一衬底、第二衬底和绝缘埋层，所述绝缘埋层位于所述第一衬底和第二衬底之间；
步骤S2：从所述键合结构上剥离去除部分厚度的所述第一衬底，以得到第一薄膜；
步骤S3：在第一温度下第一次刻蚀所述第一薄膜，以去除第一厚度的所述第一薄膜；
步骤S4：在第二温度下第二次刻蚀所述第一薄膜，以平坦化处理所述第一薄膜，并去除第二厚度的所述第一薄膜，所述第一温度小于第二温度，所述第一厚度大于第二厚度，所述第一厚度和第二厚度为所述第一薄膜的总刻蚀厚度。
可选的，步骤S3包括：
在快速热退火设备或者外延设备中，以氢气为第一载气，通过第一刻蚀气体对所述第一薄膜进行第一次刻蚀，以去除第一厚度的所述第一薄膜。
进一步的，所述第一次刻蚀的工艺参数为：刻蚀温度为900℃～1000℃，所述第一载气的流量为40slm～120slm，所述第一刻蚀气体的体积分数低于1％。
可选的，所述第一厚度占总刻蚀厚度的比例不超过70％。
可选的，步骤S4包括：
在快速热退火设备或者外延设备中，以氢气为第二载气，通过第二刻蚀气体对所述第一薄膜进行第二次刻蚀，以平坦化处理所述第一薄膜，并去除第二厚度的所述第一薄膜。
进一步的，其特征在于，所述第二次刻蚀的工艺参数为：刻蚀温度高于1050℃，所述第二载气的流量为40slm～120slm，所述第二刻蚀气体的体积分数低于0.5％，且所述第二刻蚀气体的体积分数低于所述第一刻蚀气体的体积分数。
进一步的，所述第一刻蚀气体和第二刻蚀气体均包括HCl气体。
可选的，所述键合结构的形成方法包括：
提供第一衬底和第二衬底；
在所述第一衬底的正面上生长第一氧化层；
从所述第一衬底的正面向所述第一衬底中执行离子注入工艺，以得到损伤层；
将所述第一衬底的正面和第二衬底的正面进行键合，从而形成键合结构。
进一步的，当所述绝缘埋层的厚度在
Figure BDA0002824128330000031
以下时，所述绝缘埋层包括第一氧化层。当所述绝缘埋层的厚度大于
Figure BDA0002824128330000032
时，所述绝缘埋层包括第一氧化层和第二氧化层；
并在所述第一衬底的正面上生长第一氧化层的同时，
在所述第二衬底的正面上形成第二氧化层。
进一步的，所述第一氧化层的厚度为
Figure BDA0002824128330000033
所述第二氧化层的厚度为
Figure BDA0002824128330000034
进一步的，步骤S2包括：
对所述键合结构进行第一次退火处理，所述键合结构沿着所述损伤层剥离，并得到位于所述绝缘埋层上的第一薄膜，所述第二衬底、绝缘埋层和第一薄膜构成绝缘体上硅结构；
对所述绝缘体上硅结构进行第二次退火处理；
对所述第一薄膜的表面进行清洗。
进一步的，所述第二次退火处理是在含氧氛围中进行的，并在所述第一薄膜的表面生长一层氧化硅膜层；所述清洗处理用于去除所述氧化硅膜层。
本发明还提供了一种绝缘体上硅结构，由上述方法制备而成。
与现有技术相比存在以下有益效果：
本发明提供的一种绝缘体上硅结构及其方法，所述方法包括以下步骤：步骤S1：提供一键合结构，所述键合结构包括第一衬底、第二衬底和绝缘埋层，所述绝缘埋层位于所述第一衬底和第二衬底之间；步骤S2：从所述键合结构上剥离去除部分厚度的所述第一衬底，以得到第一薄膜；步骤S3：在第一温度下第一次刻蚀所述第一薄膜，以去除第一厚度的所述第一薄膜；步骤S4：在第二温度下第二次刻蚀所述第一薄膜，以平坦化处理所述第一薄膜，并去除第二厚度的所述第一薄膜，所述第一温度小于第二温度，第一厚度大于第二厚度，所述第一厚度和第二厚度为所述第一薄膜的总刻蚀厚度。本发明通过先在步骤S3的第一温度下刻蚀减薄第一薄膜，再在步骤S4的第二温度下平坦化处理所述第一薄膜，同时达到第一薄膜的目标厚度，使得在平坦化处理顶层硅的同时还可以提高顶层硅厚度均匀性。
附图说明
图1是本发明一实施例的一种绝缘体上硅结构的方法的流程示意图；
图2a-2i是本发明一实施例的一种绝缘体上硅结构的方法的各步骤的结构示意图；
图3是本发明一实施例的清洁工艺、第一次刻蚀和第二刻蚀时的温度时间曲线图。
附图标记说明：
I-第一时间段；II-第二时间段；III-第三时间段；
10-键合结构；10’-绝缘体上硅结构；100-第一衬底；100a-第一衬底的正面；100b-第一衬底的背面；110-第一膜层；111-离子注入层；112-氧化硅膜层；200-绝缘埋层；210-第一氧化层；220-第二氧化层；300-第二衬底；300a-第二衬底的正面；300b-第二衬底的背面。
具体实施方式
以下将对本发明的一种绝缘体上硅结构及其方法作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本实施例的一种绝缘体上硅结构的方法的流程示意图。如图1所示，本实施例所提供的一种绝缘体上硅结构的方法，包括以下步骤：
步骤S1：提供一键合结构，所述键合结构包括第一衬底、第二衬底和绝缘埋层，所述绝缘埋层位于所述第一衬底和第二衬底之间；
步骤S2：从所述键合结构上剥离去除部分厚度的所述第一衬底，以得到第一薄膜；
步骤S3：在第一温度下第一次刻蚀所述第一薄膜，以去除第一厚度的所述第一薄膜；
步骤S4：在第二温度下第二次刻蚀所述第一薄膜，以平坦化处理所述第一薄膜，并去除第二厚度的所述第一薄膜，所述第一温度小于第二温度，第一厚度大于第二厚度，所述第一厚度和第二厚度为所述第一薄膜的总刻蚀厚度。
下面结合图1以及图2a～2i对本实施例所公开的一种绝缘体上硅结构的方法进行更详细的介绍。
图2a是本实施例的提供的第一衬底的剖面结构示意图。图2b是本实施例的提供的第二衬底的剖面结构示意图。图2c是本实施例在离子注入工艺后的第一衬底的剖面结构示意图。图2d是本实施例的键合结构的剖面结构示意图。
如图2a～2d所示，首先执行步骤S1，提供一键合结构10，所述键合结构10包括第一衬底100、第二衬底300和绝缘埋层200，所述绝缘埋层200和第一衬底100依次堆叠在所述第二衬底300上，即所述绝缘埋层200位于所述第一衬底100和第二衬底300之间。
本步骤具体包括以下步骤：
如图2a和图2b所示，首先，提供第一衬底100和第二衬底300，所述第一衬底100和第二衬底300例如均为裸片，具体的，所述第一衬底100和第二衬底300例如均为裸硅衬底，优选的，所述第一衬底100的形状和第二衬底300的形状相同，所述第一衬底100的尺寸和第二衬底300的尺寸相同。所述第一衬底100包括相对设置的正面100a和背面100b；所述第二衬底300包括相对设置的正面300a和背面300b。
接着，当所述绝缘埋层200的厚度在
Figure BDA0002824128330000061
以下时，所述绝缘埋层200仅包括第一氧化层210。此时，在所述第一衬底的正面100a上生长第一氧化层210，所述第一氧化层210的厚度例如是
Figure BDA0002824128330000062
所述绝缘埋层200的厚度即为所述第一氧化层210的厚度。
当所述绝缘埋层200的厚度大于
Figure BDA0002824128330000063
时，所述绝缘埋层200包括第一氧化层210和第二氧化层220，此时，在所述第一衬底100的正面上生长第一氧化层210，所述第一氧化层210的厚度例如是
Figure BDA0002824128330000064
同时，在所述第二衬底的正面300a上形成第二氧化层210，所述第二氧化层210的厚度例如是
Figure BDA0002824128330000065
所述绝缘埋层200的厚度为第一氧化层210的厚度和第二氧化层210的厚度之和。在本实施例中，所述绝缘埋层200的厚度大于
Figure BDA0002824128330000066
因此，所述绝缘埋层200包括第一氧化层210和第二氧化层220。
如图2c所示，接着，从所述第一衬底的正面100a向所述第一衬底100中执行离子注入工艺，以得到所述第一衬底100的离子注入层111。
在本步骤中，由于离子注入为半导体生产工艺中重要的手段之一，利用离子注入可以很方便地实现半导体掺杂，尤其是便于在指定位置和深度引入杂质，这在半导体器件的制备过程中是非常关键的；而且，离子注入还可以精确控制杂质，并具有很高的可重复性，这是常规的掺杂方法不能满足的。本实施例中，从所述第一氧化层210的表面向所述第一衬底100中执行离子注入工艺，以在第一衬底100的内部的预设深度形成注入损伤层，即离子注入层111，进而后续可以在该离子注入层111实现第一薄膜的剥离与转移，离子注入的注入能量决定了注入离子聚集的深度，即转移第一薄膜的厚度，因此，预设深度视转移第一薄膜的厚度而定，离子注入的能量需足以使注入离子到达第一衬底100内的预设深度，本实施例的所述离子注入工艺中的离子注入能量为10KeV～200KeV，剂量为5.5*1016/cm2～7.5*1016/cm2。
其中，离子注入工艺采用氢离子、氦离子、氖离子、氩离子、氪离子、氙离子、氡离子或氢离子中任一个或几个离子共注，例如氢氦离子共注。当采用氢氦离子共注入的方式进行离子注入时，氢离子与氦离子的注入顺序还可以根据实际需要进行适当地调节。在本实施例中，氢离子与氦离子的注入顺序例如是先注入氢离子，再注入氦离子，且氦离子的注入深度较氢离子的注入深度深。
由于所述第一氧化层210和第二氧化层220形成时产生的附属物以及离子注入工艺中产生了颗粒沾污，需要进行清洁，以获得清洁的表面利于后续键合工艺的进行，因此接着，对所述第一衬底100和第二衬底300进行清洁，以清洁所述第一氧化层210的表面和第二氧化层220的表面。
如图2d所示，接着，所述第一氧化层210和第二氧化层220进行键合，以将所述第一衬底的正面100a和第二衬底的正面300a进行键合，从而形成键合结构10。
图2e为本实施例形成的绝缘体上硅结构的剖面结构示意图。图2f为本实施例的第二次退火处理后的绝缘体上硅结构的剖面结构示意图。
接着执行步骤S2，从所述键合结构10上剥离去除部分厚度的所述第一衬底100，以得到第一薄膜110。
本步骤具体包括：
如图2e所示，首先，对所述键合结构10进行第一次退火处理，键合结构10沿着离子注入层111(损伤层)剥离，得到位于绝缘埋层200上的第一薄膜110以及剥离后的第一衬底100。其中，所述第一薄膜110为部分厚度的所述第一衬底100，剥离了所述第一薄膜110的第一衬底100可以循环利用，以作为下一次形成键合结构10的第一衬底。所述第二衬底300、绝缘埋层200和第一薄膜110共同构成绝缘体上硅结构10’。在本实施例中，所述第一次退火处理工艺的退火温度可以为400℃～600℃，退火时间不超过30min(分钟)。
如图2f所示，接着，对所述绝缘体上硅结构10’进行第二次退火处理，所述第二次退火处理是在含氧氛围中进行的，键合界面发生物理化学反应，可以显著增加键合强度。所述第二次退火处理的退火温度低于1250℃。在第二次退火处理过程中，由于所述第一薄膜110暴露含氧氛围中，因此，所述第一薄膜110中的硅与氧发生反应，并在所述第一薄膜110的表面生长了一层氧化硅膜层112。
如图2g所示，接着，通过清洗工艺去除所述氧化硅膜层112。所述清洗工艺通入了氟化氢(HF)，以清洗去除所述氧化硅膜层112。
在步骤S2之后，接着，对所述第一薄膜110进行表面清洁，具体的，在快速热退火设备或者外延设备中，采用1100℃以上的温度环境，通入氢气等还原性气体，且所述还原性气体的流量为20slm～100slm，清洁处理时间为30s～60s，以清洁去除所述第一薄膜110表面的自然氧化层，本步骤可以确保后续所述HCl对硅的刻蚀均匀性。
图2h是本实施例在去除第一厚度后的结构剖面结构示意图。如图2h所示，接着执行步骤S3，在第一温度下第一次刻蚀所述第一薄膜110，以去除第一厚度的所述第一薄膜110。
具体的，如图2h所示，降低快速热退火设备或者外延设备中的温度至900℃～1000℃，具体例如是900℃、910℃、920℃、930℃、940℃、950℃、960℃、970℃、980℃、990℃、1000℃等，且以氢气为第一载气，通过第一刻蚀气体(例如HCl气体)与第一薄膜110发生反应，所述第一载气的流量为40slm～120slm，优选的，所述第一载气的流量为60slm～120slm，所述第一刻蚀气体的体积分数低于1％。由于在降低温度后的第一温度下的刻蚀时，所述第一薄膜110的边缘位置的刻蚀速率与中心刻蚀速率差异相对较小，且该刻蚀工艺的第一刻蚀气体的体积分数较大，即采用较大流量的第一刻蚀气体进行相对快速的刻蚀，以得到接近目标厚度的所述第一薄膜110，本步骤的刻蚀工艺在较低的第一温度下进行较大流量的刻蚀可以获得厚度均匀性较好的顶层硅(第一薄膜110)。其中，所述第一厚度例如是占总刻蚀厚度的比例不超过70％。
图2i是本实施例在去除第二厚度后的结构剖面结构示意图。如图2i所示，接着执行步骤S4，在第二温度下第二次刻蚀所述第一薄膜110，以平坦化处理所述第一薄膜110，并去除第二厚度的所述第一薄膜110，其中，所述第一温度小于第二温度，所述第一厚度大于第二厚度，所述第一厚度和第二厚度为所述第一薄膜110的总刻蚀厚度。
具体的，升高快速热退火设备或者外延设备中的温度至温度高于1050℃，具体例如是1060℃、1070℃、1080℃、1090℃、1100℃、1110℃、1120℃、1130℃、1150℃、1200℃、1300℃等，升温速率为3℃/s～4℃/s(摄氏度每秒)，且以氢气为第二载气，通过第二刻蚀气体(例如HCl气体)与第一薄膜110发生反应，所述第二载气的流量为40slm～120slm，优选的，所述第二载气的流量为60slm～120slm，所述第二刻蚀气体的体积分数低于0.5％，且所述第二刻蚀气体的体积分数低于所述第一刻蚀气体的体积分数。由于在升高温度后的第二温度下进行较小流量的少量刻蚀，使得刻蚀速率几乎可以不受温度影响，且由于刻蚀第二温度下的刻蚀量较小(第二厚度较小)，所述第一薄膜的表面粗糙度随着温度的升高而下降，即高温下的刻蚀更有利于平坦化的进行。
图3为本实施例的清洁工艺、第一次刻蚀和第二刻蚀时的温度时间曲线图。如图3所示，在快速热退火设备或者外延设备后包括三个时间段，依次为连续的第一时间段I、第二时间段II、第三时间段III。在第一时间段I，绝缘体上硅结构进入设备中快速升温至1100℃，并在1100℃保持数秒，通过氢气刻蚀去除氧化硅膜层，以清洁所述第一膜层的表面；在第二时间段II，温度降低至900℃，经过大流量第一刻蚀气体刻蚀去除大部分厚度(第一刻蚀厚度)的第一膜层，以在低温下减薄并得到边缘位置和中心位置厚度均匀的第一膜层；在第三时间段III，温度迅速上升至1150℃，经过小流量第二刻蚀气体刻蚀去除小部分厚度(第二刻蚀厚度)的第一膜层，以实现顶层硅的减薄和平坦化处理。这个过程中，通过改变第一温度和第二温度下的刻蚀厚度比来对平坦化效果和顶层硅厚度均匀性进行一定的调节。
本实施例还提供了一种绝缘体上硅结构，由上述制备方法制备而成。
综上可知，本发明提供的一种绝缘体上硅结构及其方法，所述方法包括以下步骤：步骤S1：提供一键合结构，所述键合结构包括第一衬底、第二衬底和绝缘埋层，所述绝缘埋层位于所述第一衬底和第二衬底之间；步骤S2：从所述键合结构上剥离去除部分厚度的所述第一衬底，以得到第一薄膜；步骤S3：在第一温度下第一次刻蚀所述第一薄膜，以去除第一厚度的所述第一薄膜；步骤S4：在第二温度下第二次刻蚀所述第一薄膜，以平坦化处理所述第一薄膜，并去除第二厚度的所述第一薄膜，所述第一温度小于第二温度，第一厚度大于第二厚度，所述第一厚度和第二厚度为所述第一薄膜的总刻蚀厚度。本发明通过先在步骤S3的第一温度下刻蚀减薄第一薄膜，再在步骤S4的第二温度下平坦化处理所述第一薄膜，同时达到第一薄膜的目标厚度，使得在平坦化处理顶层硅的同时还可以提高顶层硅厚度均匀性。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (14)

1.一种绝缘体上硅结构的方法，其特征在于，包括以下步骤：
步骤S1：提供一键合结构，所述键合结构包括第一衬底、第二衬底和绝缘埋层，所述绝缘埋层位于所述第一衬底和第二衬底之间；
步骤S2：从所述键合结构上剥离去除部分厚度的所述第一衬底，以得到第一薄膜；
步骤S3：在第一温度下第一次刻蚀所述第一薄膜，以去除第一厚度的所述第一薄膜；
步骤S4：在第二温度下第二次刻蚀所述第一薄膜，以平坦化处理所述第一薄膜，并去除第二厚度的所述第一薄膜，所述第一温度小于第二温度，所述第一厚度大于第二厚度，所述第一厚度和第二厚度为所述第一薄膜的总刻蚀厚度。
2.如权利要求1所述的方法，其特征在于，步骤S3包括：
在快速热退火设备或者外延设备中，以氢气为第一载气，通过第一刻蚀气体对所述第一薄膜进行第一次刻蚀，以去除第一厚度的所述第一薄膜。
3.如权利要求2所述的方法，其特征在于，所述第一次刻蚀的工艺参数为：刻蚀温度为900℃～1000℃，所述第一载气的流量为40slm～120slm，所述第一刻蚀气体的体积分数低于1％。
4.如权利要求1所述的方法，其特征在于，所述第一厚度占总刻蚀厚度的比例不超过70％。
5.如权利要求1所述的方法，其特征在于，步骤S4包括：
在快速热退火设备或者外延设备中，以氢气为第二载气，通过第二刻蚀气体对所述第一薄膜进行第二次刻蚀，以平坦化处理所述第一薄膜，并去除第二厚度的所述第一薄膜。
6.如权利要求5所述的方法，其特征在于，所述第二次刻蚀的工艺参数为：刻蚀温度高于1050℃，所述第二载气的流量为40slm～120slm，所述第二刻蚀气体的体积分数低于0.5％，且所述第二刻蚀气体的体积分数低于所述第一刻蚀气体的体积分数。
7.如权利要求2或5所述的方法，其特征在于，所述第一刻蚀气体和第二刻蚀气体均包括HCl气体。
8.如权利要求1～7中任一项所述的方法，其特征在于，所述键合结构的形成方法包括：
提供第一衬底和第二衬底；
在所述第一衬底的正面上生长第一氧化层；
从所述第一衬底的正面向所述第一衬底中执行离子注入工艺，以得到损伤层；
将所述第一衬底的正面和第二衬底的正面进行键合，从而形成键合结构。
9.如权利要求8所述的方法，其特征在于，当所述绝缘埋层的厚度在
Figure FDA0002824128320000021
以下时，所述绝缘埋层包括第一氧化层。
10.如权利要求8所述的方法，其特征在于，当所述绝缘埋层的厚度大于
Figure FDA0002824128320000022
时，所述绝缘埋层包括第一氧化层和第二氧化层；
并在所述第一衬底的正面上生长第一氧化层的同时，
在所述第二衬底的正面上形成第二氧化层。
11.如权利要求9或10所述的方法，其特征在于，所述第一氧化层的厚度为
Figure FDA0002824128320000023
所述第二氧化层的厚度为
Figure FDA0002824128320000024
12.如权利要求8所述的方法，其特征在于，步骤S2包括：
对所述键合结构进行第一次退火处理，所述键合结构沿着所述损伤层剥离，并得到位于所述绝缘埋层上的第一薄膜，所述第二衬底、绝缘埋层和第一薄膜构成绝缘体上硅结构；
对所述绝缘体上硅结构进行第二次退火处理；
对所述第一薄膜的表面进行清洗。
13.如权利要求12所述的方法，其特征在于，所述第二次退火处理是在含氧氛围中进行的，并在所述第一薄膜的表面生长一层氧化硅膜层；所述清洗处理用于去除所述氧化硅膜层。
14.一种绝缘体上硅结构，其特征在于，由权利要求1～13所述的方法制备而成。
CN202011445232.XA 2020-12-08 2020-12-08 一种绝缘体上硅结构及其方法 Pending CN112599470A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202011445232.XA CN112599470A (zh) 2020-12-08 2020-12-08 一种绝缘体上硅结构及其方法
US17/161,318 US11443941B2 (en) 2020-12-08 2021-01-28 Silicon on insulator structure and method of making the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011445232.XA CN112599470A (zh) 2020-12-08 2020-12-08 一种绝缘体上硅结构及其方法

Publications (1)

Publication Number Publication Date
CN112599470A true CN112599470A (zh) 2021-04-02

Family

ID=75192373

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011445232.XA Pending CN112599470A (zh) 2020-12-08 2020-12-08 一种绝缘体上硅结构及其方法

Country Status (2)

Country Link
US (1) US11443941B2 (zh)
CN (1) CN112599470A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116845027A (zh) * 2023-09-01 2023-10-03 青禾晶元(天津)半导体材料有限公司 一种fd-soi衬底的制备方法及soi器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294754A (ja) * 1999-04-07 2000-10-20 Denso Corp 半導体基板及び半導体基板の製造方法並びに半導体基板製造装置
US20050014346A1 (en) * 2001-11-29 2005-01-20 Kiyoshi Mitani Production method for soi wafer
US20100081253A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
US20160071761A1 (en) * 2013-05-01 2016-03-10 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrate, and hybrid substrate
CN106992186A (zh) * 2015-12-29 2017-07-28 格罗方德半导体公司 具有埋置介电层以防止铜扩散的soi晶圆
US20200168501A1 (en) * 2018-11-27 2020-05-28 Shanghai Simgui Technology Co., Ltd. Method for planarizing wafer surface

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
US7276430B2 (en) * 2004-12-14 2007-10-02 Electronics And Telecommunications Research Institute Manufacturing method of silicon on insulator wafer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294754A (ja) * 1999-04-07 2000-10-20 Denso Corp 半導体基板及び半導体基板の製造方法並びに半導体基板製造装置
US20050014346A1 (en) * 2001-11-29 2005-01-20 Kiyoshi Mitani Production method for soi wafer
US20100081253A1 (en) * 2008-09-29 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
US20160071761A1 (en) * 2013-05-01 2016-03-10 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrate, and hybrid substrate
CN106992186A (zh) * 2015-12-29 2017-07-28 格罗方德半导体公司 具有埋置介电层以防止铜扩散的soi晶圆
US20200168501A1 (en) * 2018-11-27 2020-05-28 Shanghai Simgui Technology Co., Ltd. Method for planarizing wafer surface

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116845027A (zh) * 2023-09-01 2023-10-03 青禾晶元(天津)半导体材料有限公司 一种fd-soi衬底的制备方法及soi器件
CN116845027B (zh) * 2023-09-01 2023-11-21 青禾晶元(天津)半导体材料有限公司 一种fd-soi衬底的制备方法及soi器件

Also Published As

Publication number Publication date
US20220181150A1 (en) 2022-06-09
US11443941B2 (en) 2022-09-13

Similar Documents

Publication Publication Date Title
US7615465B2 (en) Creation of high mobility channels in thin-body SOI devices
EP1555690B1 (en) Pasted soi substrate, process for producing the same and semiconductor device
EP1194949B1 (en) Surface finishing of soi substrates using an epi process
US7101772B2 (en) Means for forming SOI
EP0938129B1 (en) Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
US6054363A (en) Method of manufacturing semiconductor article
US6426270B1 (en) Substrate processing method and method of manufacturing semiconductor substrate
JP2006032968A (ja) 層の移転を介してシリコン・オン・グラスを製造する方法
JP2006173568A (ja) Ｓｏｉ基板の製造方法
JP2010062532A (ja) 低減されたｓｅｃｃｏ欠陥密度を有するセミコンダクタ・オン・インシュレータ基板を製造する方法。
CN112599470A (zh) 一种绝缘体上硅结构及其方法
US8980729B2 (en) Silicon-on-insulator substrate and fabrication method
US20050247668A1 (en) Method for smoothing a film of material using a ring structure
JP2005197524A (ja) Ｓｏｉウェーハの作製方法
JPH1174209A (ja) 半導体基板の製造方法
JPH10326883A (ja) 基板及びその作製方法
KR100529633B1 (ko) 에피택셜 실리콘을 이용한 반도체 소자 및 그 제조 방법
CN112582332A (zh) 一种绝缘体上硅结构及其方法
JPH10326882A (ja) 半導体基板及びその作製方法
CN114914192A (zh) 一种绝缘体上硅结构及其制备方法
JPH08139297A (ja) Ｓｏｉ基板の製造方法
KR100609367B1 (ko) Ｓｏｉ 기판의 제조방법
KR100609382B1 (ko) Ｓｏｉ 기판의 제조방법
JP2005228988A (ja) Ｓｏｉウェーハの製造方法
CN118658830A (zh) 一种soi衬底的制备方法及制备得到的soi衬底

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination