JP2000294754A - 半導体基板及び半導体基板の製造方法並びに半導体基板製造装置 - Google Patents

半導体基板及び半導体基板の製造方法並びに半導体基板製造装置

Info

Publication number
JP2000294754A
JP2000294754A JP11099989A JP9998999A JP2000294754A JP 2000294754 A JP2000294754 A JP 2000294754A JP 11099989 A JP11099989 A JP 11099989A JP 9998999 A JP9998999 A JP 9998999A JP 2000294754 A JP2000294754 A JP 2000294754A
Authority
JP
Japan
Prior art keywords
substrate
heat treatment
manufacturing
semiconductor
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11099989A
Other languages
English (en)
Other versions
JP4379943B2 (ja
Inventor
Shoichi Yamauchi
庄一 山内
Masaki Matsui
正樹 松井
Masatake Nagaya
正武 長屋
Hisazumi Oshima
大島  久純
Toshifumi Izumi
敏文 泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP09998999A priority Critical patent/JP4379943B2/ja
Publication of JP2000294754A publication Critical patent/JP2000294754A/ja
Application granted granted Critical
Publication of JP4379943B2 publication Critical patent/JP4379943B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 イオン注入による基板剥離技術において、剥
離半導体層の膜厚均一性を悪化させることなく剥離面の
平坦化を実施すること。 【解決手段】 イオン注入層6が形成された注入基板5
と、最終的にSOI基板1の埋込酸化膜3となる表面酸
化膜2aが形成された支持基板2とを貼り合わせた状態
で熱処理を行うという基板剥離技術を用いてSOI基板
1を加工する際に、剥離により形成されたSOI層4の
剥離面4aを、水素によるエッチング作用を用いること
で平坦化する。特に、剥離後の熱処理温度や雰囲気ガス
を制御することにより良好な平坦化処理を行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、素子形成用の半導
体層表面の平坦化を実現できる半導体基板、及び半導体
層表面の平坦化に考慮を払った半導体基板の製造方法、
並びに半導体層表面の平坦化に有用な半導体基板製造装
置に関するものである。
【0002】
【発明が解決しようとする課題】絶縁膜上にシリコン単
結晶層を配置したSOI(Silicon On Insulator)基板
は、高耐圧デバイス、高速低消費電力デバイス、半導体
センサ等の多様なデバイス形成用基板として注目されて
おり、より信頼性の高い基板開発が進められている。S
OI基板の加工法としては、バルクシリコン基板中に酸
素イオンを注入し、熱処理により注入酸素と基板シリコ
ンとを反応させることで埋込酸化膜を形成するSIMO
X(Separation by Implanted Oxygen)法と、2枚のシ
リコン基板を酸化膜を介して貼り合わせ、一方の基板を
薄膜化することでSOI構造を形成する貼り合わせ法が
用いられている。これらの手法のうち、貼り合わせ法に
おいては、貼り合わせ後に一方の基板を所望のSOI膜
厚まで薄膜化する工程が必要であり、そのために研削・
研磨法やウェットエッチング法、基板剥離法等が検討さ
れている。
【0003】特開平5−211128号公報、特開平7
−215800号公報、特開平10−50628公報等
に記載の基板剥離法は、予め貼り合わせる一方の基板中
に水素もしくは希ガスをイオン注入し、貼り合わせ後の
熱処理によってイオン注入層で剥離させることで所望の
SOI膜厚に加工しようとする技術である。この基板剥
離方式においては、イオン注入工程での注入深さバラツ
キが小さいことにより研削・研磨方式に比較し高精度の
SOI膜厚加工が可能であることや、研削・研磨方式で
は薄膜化対象の基板のほとんどの部分を廃棄していたの
に対して、基板剥離後に剥離した一方の基板を再利用可
能であるといった点から基板コストの低減が可能である
と期待される技術である。
【0004】しかしながら、基板剥離方式の課題の一つ
に剥離面の表面平坦化工程の検討が挙げられる。特開平
5−211128号公報、特開平7−215800号公
報、特開平10−50628号公報においては、剥離し
たSOI層の表面を研磨により平坦化加工することでバ
ルク基板と同等レベルの平坦性を実現することを提案し
ている。ただし、最終的に研磨法により基板を加工する
関係上、SOI膜厚の加工精度は研磨による加工精度に
律速されることになり、その加工精度が悪化することに
なる。また、半導体基板としてシリコンに代わりSiC
やダイアモンドを用いた場合にも基板剥離現象を生じさ
せることは可能であるが、剥離面を平坦化する上ではS
iCやダイアモンドはシリコンに比較し硬度も高く、現
状の研磨技術では十分な平坦性は得られない。このた
め、研磨工程を用いることなく剥離面の平坦加工を実現
する手法の開発が不可欠となっている。
【0005】そこで、本発明においては、基板剥離法に
より素子形成用半導体層を形成する場合にその表面の平
坦化を容易に実現可能となる半導体基板、及び基板剥離
方による剥離面の平坦化を素子形成用半導体層の膜厚均
一性を高めながら実現可能になる基板剥離法による半導
体基板の製造方法、並びに剥離面の平坦化のために有用
な半導体基板製造装置を提供することを目的とする。
【0006】
【課題を解決するための手段】請求項1に記載した半導
体基板の製造方法によれば、イオン注入工程、貼り合わ
せ工程、剥離熱処理工程を経ることにより、支持基板
(2)上に半導体層用基板(5)から剥離された状態の
半導体層(4)が接合された状態となる。平坦化熱処理
工程では、剥離した半導体層(4)の剥離面(4a)も
しくは支持基板(2)及び半導体層(4)全体が熱処理
され、これにより剥離面(4a)の平坦性が高められ
る。このように基板剥離方式で形成された半導体層
(4)の剥離面(4a)の平坦化を熱処理のみで行い得
る結果、研磨による平坦化手法に比べて、平坦化のため
の工程を容易に実行できると共に、半導体層(4)の膜
厚均一性を高め得るようになる。
【0007】請求項2記載の半導体基板の製造方法によ
れば、支持基板(2)を、これの上面に絶縁膜(3)を
介して形成される半導体層(4)と同等の物理的特性を
有した半導体材料により形成できるようになり、例え
ば、支持基板(2)及び半導体層(4)間の熱膨脹係数
の相違に起因した歪み応力の発生を未然に防止可能とな
る。
【0008】請求項3記載の半導体基板の製造方法によ
れば、熱処理により剥離現象を引き起こす材料である水
素もしくはヘリウム、アルゴン等の希ガスをイオン注入
することで剥離面となるイオン注入層(5)を形成し、
その後の貼り合わせ工程及び剥離熱処理工程により、膜
厚均一性の高い半導体層(4)を支持基板2上に接合さ
せることが可能となる。
【0009】請求項4記載の半導体基板の製造方法によ
れば、貼り合わせ工程に先立って、支持基板(2)及び
半導体層用基板(5)の表面に自然酸化膜が形成されて
親水化された状態となる。これにより両基板(2、5)
の貼り合わせ面にOH基が付着するため、その後に実施
する貼り合わせ工程において両者間で水素結合を形成す
ることが可能となり、強固な基板貼り合わせが実現す
る。
【0010】請求項5記載の半導体基板の製造方法によ
れば、剥離熱処理工程などの実行により、支持基板
(2)上に半導体層用基板(5)から剥離された状態の
半導体層(4)が接合された状態で、平坦化熱処理工程
において、剥離熱処理工程より高温の熱処理が施される
ことにより、特に、イオン注入工程で水素が注入される
構成であった場合には、剥離時に半導体層用基板(5)
中から脱離した水素と剥離面の半導体材料(例えばシリ
コン)とが反応することでエッチングされ、表面の平坦
化が進む。また、剥離温度より高温の処理を施すことで
イオン注入層(5)に残存する水素を脱離し、その水素
を上記半導体材料との反応基として作用させてエッチン
グを促進することが可能となる。
【0011】請求項6に記載の半導体基板の製造方法に
よれば、平坦化熱処理工程では、半導体層(4)が接合
された支持基板(2)の他に、剥離熱処理工程の実行に
応じて半導体層(4)が分離された半導体層用基板
(5)も同じ熱処理雰囲気に残置されるようになる。こ
のため、特に、イオン注入工程で水素が注入される構成
であった場合には、半導体材料のエッチング反応を生じ
させる水素が上記半導体層用基板(5)からも供給され
ることになり、平坦化処理をより効率的に進めることが
可能となる。
【0012】請求項7記載の半導体基板の製造方法によ
れば、剥離熱処理工程並びに平坦化熱処理工程を同一の
熱処理装置により連続的に行う場合において、剥離熱処
理工程にて半導体層用基板(5)が剥離した時点を、そ
の剥離に伴い発生する音に基づいて確実に検出して、平
坦化処理工程へ円滑に移行できることになる。この場
合、半導体層用基板(5)から脱離した水素を有効に活
用するためには、剥離直後に連続して平坦化熱処理工程
を行うことが望ましいものであり、従って、上述のよう
に半導体層用基板(5)が剥離した時点を確実に検出し
て平坦化熱処理を開始する場合には、脱離した水素を剥
離面(4a)の平坦化に効率的に利用できるようにな
る。
【0013】請求項8記載の半導体基板の製造方法によ
れば、平坦化熱処理工程においては、別途に準備された
補助基板(8)上の水素化アモルファスシリコン層
(9)を剥離面(4a)に密着させた状態で熱処理が行
われるため、その水素化アモルファスシリコン層(9)
から水素が脱離して剥離面(4a)と反応することでエ
ッチング作用が進み平坦性を向上させることが可能であ
る。特に、水素化アモルファスシリコン層(9)中の水
素分布は膜中でほぼ一様で、プロセス条件によっては1
21atoms/cm以上の高水素濃度となるため、イオ
ン注入層(6)に比べて多量の水素を比較的容易に貯え
ることが可能であり、水素の供給源として有用となる。
【0014】請求項9記載の半導体基板の製造方法によ
れば、少なくとも平坦化熱処理工程において、その熱処
理雰囲気に水素もしくは水素を含んだ混合ガスが導入さ
れるから、剥離面(5a)において水素との反応が進
み、エッチング作用による平坦性の向上が可能となる。
【0015】請求項10記載の半導体基板の製造方法に
よれば、剥離熱処理工程以降において、剥離面(4a)
の研磨処理が平坦化熱処理工程での熱処理と併用される
ことにより、剥離面(5a)の平坦化が促進される。研
磨処理のための工程と平坦化熱処理工程はどちらを先に
行っても問題はなく、いずれの場合であっても研磨処理
のみで所望の平坦性を得る場合に比較して研磨処理時間
が短縮されるため、半導体層(4)の膜厚バラツキの低
減が可能となる。
【0016】請求項11記載の半導体基板は、支持基板
(2)上に絶縁膜(3)を介して素子形成領域となる半
導体層(4)を配置した半導体基板(11)において、
絶縁膜(3)の下部に水素化アモルファスシリコン層
(10)を配置した構造とすることで、基板剥離方式に
よる基板形成過程において水素化アモルファスシリコン
層(10)から水素が表面(剥離面)側に拡散すると共
に、その水素が半導体層(4)の表面(剥離面)におい
て半導体材料と反応することで、その表面の平坦性を向
上させる効果を持つようになる。
【0017】請求項12記載の半導体基板の製造方法に
よれば、成膜工程において、支持基板(2)上に水素化
アモルファスシリコン層(10)が形成され、イオン注
入工程において、半導体層用基板(5)の所定の深さ位
置にイオン注入層(6)が形成される。貼り合わせ工程
においては、半導体層用基板(5)のイオン注入側の面
と支持基板(2)の水素化アモルファスシリコン層(1
0)側の面とが、それら基板(2、5)の少なくとも一
方に形成した絶縁膜(3)を介した状態で貼り合わされ
る。この後、剥離熱処理工程の実行に応じて、支持基板
(2)上に半導体層用基板(5)から剥離された状態の
前記半導体層(4)が絶縁膜(3)を介して接合された
状態となる。この場合、絶縁膜(3)の下部に水素化ア
モルファスシリコン層(10)が配置された構造とな
る。平坦化熱処理工程では、剥離した半導体層(4)の
剥離面(4a)もしくは支持基板(2)及び半導体層
(4)全体が熱処理され、これにより剥離面(4a)の
平坦性が高められるが、このときには水素化アモルファ
スシリコン層(10)から水素が剥離面(4a)側に拡
散しその表面において半導体材料と反応することで、剥
離面(4a)の平坦性を向上させる効果を持つ。このよ
うに基板剥離方式で形成された半導体層(4)の剥離面
(4a)の平坦化を熱処理のみで行い得る結果、研磨に
よる平坦化手法に比べて、平坦化のための工程を容易に
実行できる共に、半導体層(4)の膜厚均一性を高め得
るようになる。
【0018】請求項13記載の半導体基板の製造方法に
よれば、貼り合わせ工程に先立って、支持基板(2)及
び半導体層用基板(5)の表面に自然酸化膜が形成され
て親水化された状態となる。これにより両基板(2、
5)の貼り合わせ面にOH基が付着するため、その後に
実施する貼り合わせ工程において両者間で水素結合を形
成することが可能となり、強固な基板貼り合わせが実現
する。
【0019】請求項14記載の半導体基板の製造方法に
よれば、剥離熱処理工程などの実行により、支持基板
(2)上に半導体層用基板(5)から剥離された状態の
半導体層(4)が接合された状態で、平坦化熱処理工程
において、剥離熱処理工程より高温の熱処理が施される
ことにより、剥離時に半導体層用基板(5)中から脱離
した水素と剥離面の半導体材料(例えばシリコン)とが
反応することでエッチングされ、表面の平坦化が進む。
特に、イオン注入工程で水素が注入される構成であった
場合には、剥離温度より高温の処理を施すことでイオン
注入層(5)に残存する水素を脱離し、その水素を上記
半導体材料との反応基として作用させてエッチングを促
進することが可能となる。
【0020】請求項15記載の半導体基板の製造方法に
よれば、平坦化熱処理工程では、半導体層(4)が接合
された支持基板(2)の他に、剥離熱処理工程の実行に
応じて半導体層(4)が分離された半導体層用基板
(5)も同じ熱処理雰囲気に残置されるようになる。こ
のため、特に、イオン注入工程で水素が注入される構成
であった場合には、半導体材料のエッチング反応を生じ
させる水素が上記半導体層用基板(5)からも供給され
ることになり、平坦化処理をより効率的に進めることが
可能となる。
【0021】請求項16記載の半導体基板の製造方法に
よれば、剥離熱処理工程並びに平坦化熱処理工程を同一
の熱処理装置により連続的に行う場合において、剥離熱
処理工程にて半導体層用基板(5)が剥離した時点を、
その剥離に伴い発生する音に基づいて確実に検出して、
平坦化処理工程へ円滑に移行できることになる。この場
合、半導体層用基板(5)から脱離した水素を有効に活
用するためには、剥離直後に連続して平坦化熱処理工程
を行うことが望ましいものであり、従って、上述のよう
に半導体層用基板(5)が剥離した時点を確実に検出し
て平坦化熱処理を開始する場合には、脱離した水素を剥
離面(4a)の平坦化に効率的に利用できるようにな
る。
【0022】請求項17記載の半導体基板の製造方法に
よれば、平坦化熱処理工程においては、別途に準備され
た補助基板(8)上の水素化アモルファスシリコン層
(9)を剥離面(4a)に密着させた状態で熱処理が行
われるため、その水素化アモルファスシリコン層(9)
から水素が脱離して剥離面(4a)と反応することでエ
ッチング作用が進み平坦性を向上させることが可能であ
る。特に、水素化アモルファスシリコン層(9)中の水
素分布は膜中でほぼ一様で、プロセス条件によっては1
21atoms/cm以上の高水素濃度となるため、イオ
ン注入層(6)に比べて多量の水素を比較的容易に貯え
ることが可能であり、水素の供給源として有用となる。
【0023】請求項18記載の半導体基板の製造方法に
よれば、少なくとも平坦化熱処理工程において、その熱
処理雰囲気に水素もしくは水素を含んだ混合ガスが導入
されるから、剥離面(5a)において水素との反応が進
み、エッチング作用による平坦性の向上が可能となる。
【0024】請求項19記載の半導体基板の製造方法に
よれば、剥離熱処理工程以降において、剥離面(4a)
の研磨処理が平坦化熱処理工程での熱処理と併用される
ことにより、剥離面(5a)の平坦化が促進される。研
磨処理のための工程と平坦化熱処理工程はどちらを先に
行っても問題はなく、いずれの場合であっても研磨処理
のみで所望の平坦性を得る場合に比較して研磨処理時間
が短縮されるため、半導体層(4)の膜厚バラツキの低
減が可能となる。
【0025】請求項20記載の半導体基板の製造方法に
よれば、熱処理により剥離現象を引き起こす材料である
水素もしくはヘリウム、アルゴン等の希ガスをイオン注
入することで剥離面となるイオン注入層(5)を形成
し、その後の貼り合わせ工程及び剥離熱処理工程によ
り、膜厚均一性の高い半導体層(4)を支持基板2上に
接合させることが可能となる。特に、水素をイオン注入
する構成であった場合には、その剥離時に半導体層用基
板(5)中から脱離した水素も剥離面(5a)の平坦化
に寄与させ得るようになる。
【0026】請求項21記載の半導体基板の製造方法に
よれば、イオン注入工程、貼り合わせ工程、剥離熱処理
工程を経ることにより、支持基板(2)上に半導体層用
基板(5)から剥離された状態の半導体層(4)が接合
された状態となる。この後に行われる酸化膜形成工程で
は、半導体層(4)の剥離面(4a)に酸化膜(12)
が形成される。さらに、酸化膜除去工程では酸化膜(1
2)が除去され、これに応じて剥離面(4a)の平坦性
が高められる。このように基板剥離方式で形成された半
導体層(4)の剥離面(4a)の平坦化を酸化処理及び
酸化膜除去処理のみで行い得る結果、研磨による平坦化
手法に比べて、平坦化のための工程を容易に実行できる
と共に、半導体層(4)の膜厚均一性を高め得るように
なる。
【0027】請求項22記載の半導体基板の製造方法に
よれば、支持基板(2)を、これの上面に絶縁膜(3)
を介して形成される半導体層(4)と同等の物理的特性
を有した半導体材料により形成できるようになり、例え
ば、支持基板(2)及び半導体層(4)間の熱膨脹係数
の相違に起因した歪み応力の発生を未然に防止可能とな
る。
【0028】請求項23記載の半導体基板の製造方法に
よれば、貼り合わせ工程に先立って、支持基板(2)及
び半導体層用基板(5)の表面に自然酸化膜が形成され
て親水化された状態となる。これにより両基板(2、
5)の貼り合わせ面にOH基が付着するため、その後に
実施する貼り合わせ工程において両者間で水素結合を形
成することが可能となり、強固な基板貼り合わせが実現
する。
【0029】請求項24記載の半導体基板の製造方法に
よれば、酸化膜形成工程として、酸性溶液での洗浄処理
を用いることで、剥離面(4a)の清浄化と自然酸化膜
(12)の形成を同時に行うことが可能であると共に、
熱処理装置を必要としなくなる。また、酸化膜除去工程
では、減圧雰囲気において熱処理を行うことにより、自
然酸化膜(12)を昇華させて除去することが可能であ
り、これにより剥離面(4a)の平坦化が可能となる。
【0030】請求項25記載の半導体基板の製造方法に
よれば、酸化膜形成工程において剥離面(4a)に対し
熱酸化処理を施すことで、半導体ウェハ面内で非酸化部
分との境界面が平坦な状態となる熱酸化膜(15)を容
易に形成可能になる。酸化膜除去工程においては、熱酸
化膜(15)をエッチングにより除去することによりウ
ェハ面内での熱酸化膜(15)の均一な除去が可能にな
る。また、熱酸化処理及びウェットエッチング処理にあ
っては複数枚のウェハの一括処理が可能であり、スルー
プットの向上を期待できる。
【0031】請求項26記載の半導体基板の製造方法に
よれば、剥離熱処理工程並びに熱酸化処理を伴う酸化膜
形成工程を同一の熱処理装置により連続的に行う場合に
おいて、剥離熱処理工程にて半導体層用基板(5)が剥
離した時点を、その剥離に伴い発生する音に基づいて確
実に検出して、酸化膜形成工程へ円滑に移行できること
になる。
【0032】請求項27記載の半導体基板の製造方法に
よれば、熱処理により剥離現象を引き起こす材料である
水素もしくはヘリウム、アルゴン等の希ガスをイオン注
入することで剥離面となるイオン注入層(5)を形成
し、その後の貼り合わせ工程及び剥離熱処理工程によ
り、膜厚均一性の高い半導体層(4)を支持基板2上に
接合させることが可能となる。
【0033】請求項28記載の半導体基板の製造方法に
よれば、剥離熱処理工程以降において、酸化膜形成工程
及び酸化膜除去工程による平坦化処理と、研磨処理とが
併用されることにより、剥離面(5a)の平坦化が促進
される。研磨処理のための工程は、酸化膜形成工程の前
の段階或いは酸化膜除去工程の後の段階のどちらで行っ
ても問題はなく、いずれの場合であっても研磨処理のみ
で所望の平坦性を得る場合に比較して研磨処理時間が短
縮されるため、半導体層(4)の膜厚バラツキの低減が
可能となる。
【0034】請求項29記載の半導体基板製造装置によ
れば、剥離用のイオン注入層(6)を形成した半導体層
用基板(5)と支持基板(2)とを貼り合わせた後に、
剥離熱処理工程及び剥離面の平坦化のための工程を行う
場合、熱処理機能を有する装置で減圧雰囲気もしくは気
体雰囲気を制御可能となり、また、剥離時に発生する剥
離音を検出する機能があるため、剥離熱処理工程と剥離
面の平坦化のための工程の制御を容易に行い得るように
なる。
【0035】請求項30記載の半導体基板製造装置によ
れば、剥離熱処理工程もしくは剥離面を平坦化するため
の平坦化熱処理工程時において、水素もしくは水素を含
む混合ガスを用いることで剥離表面の平坦化が可能とな
る。
【0036】
【発明の実施の形態】(第1の実施形態)以下、本発明
の第1の実施形態について図1ないし図3を参照しなが
ら説明する。
【0037】図1は、本発明によるSOI基板の製造方
法の基本部分の工程フローを模式的に示す図であり、特
に、図1(d)には、最終的に得られるSOI基板1
(本発明でいう半導体基板に相当)の模式的な断面構造
が示されている。この図1(d)において、SOI基板
1は、単結晶シリコン基板よりなる支持基板2上に埋込
酸化膜3(本発明でいう絶縁膜に相当)を介して素子形
成用の単結晶シリコンよりなるSOI層4(本発明でい
う半導体層に相当)を形成した構造となっている。
【0038】上記構造のSOI基板1の製造方法につい
て、図1に基づいて説明する。
【0039】図1(a)に示すように、最終的に前記埋
込酸化膜3となる表面酸化膜2aを例えば熱酸化により
形成した状態の支持基板2(実際にはウェハ形態であ
る)を準備すると共に、単結晶シリコン基板よりなる半
導体層用基板としての注入基板5(実際にはウェハ形態
である)を準備し、この注入基板5に対し水素イオンを
所定エネルギーで注入するというイオン注入工程を実行
する。これにより、注入基板5には、その表面から所定
深さの位置にイオン注入層6が形成される。なお、注入
基板5上には予め熱酸化もしくはPVD、CVD法等に
より酸化膜7を形成しておく。この酸化膜7はイオン注
入によりシリコン中への混入が懸念される重金属汚染に
対する保護膜の働きをする。後工程においてイオン注入
層6部分で剥離を起こさせるためには、水素イオンの加
速電圧40〜200kVであった場合、イオンドーズ量
は1×1016atoms/cm以上、好ましくは5×10
16atoms/cm以上必要である。このことを注入され
る水素のピーク濃度で言い換えれば、1×1021atom
s/cm以上、好ましくは4×1021atoms/cm以上
必要である。また、加速電圧の大きさに応じて水素の注
入深さが変化し、注入基板5において最終的に剥離する
位置が変化するため、所望するSOI層4の膜厚に合わ
せて加速電圧を選択することになる。
【0040】次に、図1(b)に示すように、注入基板
5のイオン注入側の面と支持基板2の酸化膜2a側の面
とを貼り合わせるという貼り合わせ工程を行う。この場
合、貼り合わせ界面に位置する酸化膜2a及び酸化膜7
の双方を、SOI構造に必要な埋込酸化膜3として利用
することが可能であるが、本実施例では図1(b)に示
すように、注入基板5側の酸化膜7からの汚染の混入を
阻止するために、貼り合わせ工程に先立って当該酸化膜
7を完全に除去している。ただし、酸化膜7の表面をウ
ェットもしくはドライエッチングすることにより付着汚
染物を除去することも可能であるから、注入基板5側の
酸化膜7を埋込酸化膜3とすることが可能であり、この
場合には、支持基板2側の酸化膜2aは必要に応じて設
ければ良いことになる。
【0041】なお、貼り合わせ工程において良好な貼り
合わせ状態を実現するためには、支持基板2及び注入基
板5の各貼り合わせ面を親水化することが望ましい。こ
のような親水化を行う場合、例えば、まず、両基板2及
び5を120℃程度に加温されたH2 SO4 :H2 O2
=4:1溶液(本発明でいう酸性溶液に相当)中に20
分間ほど保持することにより、それらの表面に自然酸化
膜を形成し、その後の流水洗浄とスピン乾燥を行うこと
により表面にOH基(シラノール基)を付着させる。こ
の状態で各基板2及び5を密着させると、OH基及び水
分子の水素結合による接着作用によって両者が強固に貼
り合わされるようになる。また、貼り合わせ前に、基板
2及び5の貼り合わせ面に純水を吹き付ける洗浄工程を
追加してパーティクルを除去することにより、貼り合わ
せ後のパーティクルに起因するボイドの発生を低減する
ことが可能となる。なお、上記貼り合わせ工程の雰囲気
は大気中であっても減圧雰囲気やガス雰囲気であっても
構わない。ただし、貼り合わせ界面でのエア残留による
ボイドを抑制する上では減圧雰囲気で行うことが望まし
い。
【0042】次に、図1(c)に示すように、上記のよ
うに貼り合わされた支持基板2及び注入基板5の一体物
に対して熱処理を施すという剥離熱処理工程を行い、注
入基板5をイオン注入層6により形成される欠陥層領域
部分で剥離させる。この工程では、熱処理に応じて注入
基板5のイオン注入層6内の水素がガス化し、これに伴
う圧力上昇によって注入基板5がその水素注入ピーク付
近で剥離されるものである。これにより、支持基板2側
に埋込酸化膜3を介してSOI層4が接合した状態のS
OI基板1の原形が形成される。なお、上記のような剥
離現象を得るためには、400〜600℃程度の熱処理
温度が必要である。また、上記剥離熱処理工程は、電気
炉を用いても、ランプ加熱炉やレーザー照射による加熱
装置を用いても可能であり、雰囲気についても大気圧下
でN2 やO2 、Ar等のガス雰囲気で行っても、真空ポ
ンプを用いて減圧雰囲気中で熱処理を行うことによって
も良いものである。
【0043】そして、本実施例では、上述した剥離熱処
理工程に引き続いて、これと同じ熱処理装置を利用した
平坦化熱処理工程を実行する構成としている。即ち、図
2には、熱処理温度を変えた場合のSOI層4の剥離面
4aのRa値(中心線平均表面粗さ)の変化を、その剥
離面4aの500nm□領域についてAFM(原子力間
顕微鏡)で分析した結果が示されている。この図2から
は、熱処理温度が1000℃程度までの領域では、その
温度が高くなるのに伴い剥離面4aの平坦性が次第に向
上していくことが分かる。そこで、本実施例では、剥離
熱処理工程に引き続いて、熱処理温度を高めた状態の平
坦化熱処理工程を同一の熱処理装置を用いて連続的に実
行することにより、注入基板5の剥離面4aの平坦性を
高めるようにしている。
【0044】具体的には、例えばランプ加熱炉を利用し
て剥離熱処理工程及び平坦化熱処理工程を行う場合に
は、それらの熱処理工程を図3に示すような熱プロファ
イルにて連続的に実行する。この図3に示す熱プロファ
イルにおいて、実際の剥離現象は基板温度の昇温過程に
おいて発生するものであり、400〜600℃程度まで
温度が上がった時点で短時間の反応として生じる。従っ
て、剥離現象は400〜600℃付近で発生し、その後
に平坦化熱処理工程において、さらに基板温度が高めら
れることになる。この高温熱処理の過程で、剥離時に基
板内から放出した水素ガスや、剥離後に分離された注入
基板5側並びに剥離したSOI層4の表面から脱離した
水素ガスが剥離面4a付近に充満する。その結果、水素
ガスとシリコンが反応し剥離面4a表面のエッチング作
用が生じることで平坦化が進むと考えられる。つまり、
剥離温度(400〜600℃)以上に昇温する場合に
は、反応基となる水素ガスの脱離とエッチング反応の促
進を引き起こしていると考えられる。図2に示すよう
に、処理温度が800℃の場合と1000℃の場合で剥
離面4a表面の平坦性がほぼ同等なのは、800℃処理
の状態でシリコン内部の水素がほほ脱離しつくし、それ
以上の熱エネルギーを与えても、反応基となる水素がそ
れほど供給されないためではないかと考えられる。
【0045】この場合、剥離熱処理工程において雰囲気
ガスとして水素もしくは水素を混入したガスを用いるこ
とにより、剥離したシリコン表面のエッチング効果を一
段と高めることが可能となる。また、平坦化熱処理工程
においては、ランプ加熱炉やレーザ照射による加熱装置
などを用いて剥離面5aに熱処理を施す方法や、電気炉
などを用いて支持基板2及びSOI層4の全体に熱処理
を施す方法を採用できる。
【0046】なお、実際には、上記のような剥離熱処理
工程及び平坦化熱処理工程を行った後に、SOI層4と
支持基板2との接合面における接合強度を強化するため
に、1000℃以上、好ましくは1150℃以上の熱処
理を60〜120分間程度行う。接合強化用の熱処理は
減圧雰囲気であっても、N2 、O、Ar等のガス雰囲気
であってもよい。また、上記のような剥離熱処理工程、
平坦化熱処理工程、接合強化熱処理工程は各々別々に行
うことも可能であるが、組み合わせて一度の熱処理によ
り行うようにしている。
【0047】このように構成した本実施例によれば、イ
オン注入層6を利用した基板剥離方式で形成されたSO
I層4の剥離面4aの平坦化を熱処理のみで行い得る結
果、研磨による平坦化手法に比べて、平坦化のための工
程を容易に実行できると共に、SOI層4の膜厚均一性
を高め得るようになる。
【0048】また、貼り合わせ工程に先立って、支持基
板2及び注入基板5の表面に、酸性溶液であるH2 SO
4 :H2 O2 =4:1溶液を利用して自然酸化膜を形成
する構成としたから、その後に実施される貼り合わせ工
程においては、支持基板2及び注入基板5を水素結合に
より強固に貼り合わせることができて品質信頼性が向上
するようになる。
【0049】剥離熱処理工程の実行により、支持基板2
上に注入基板5から剥離された状態のSOI層4が接合
された状態で、平坦化熱処理工程において、当該剥離熱
処理工程より高温の熱処理を施す構成としたから、SO
I層4におけるイオン注入層5部分に残存する水素をも
脱離させて、剥離面4aのエッチング(平坦化)に寄与
させ得るようになり、そのエッチングを促進することが
可能となる。
【0050】剥離熱処理工程及びこれに引き続く平坦化
熱処理工程を同一の熱処理装置を用いて連続的に実行す
る構成としたから、その平坦化熱処理工程においては、
SOI層4が接合された状態の支持基板2の他に、剥離
熱処理工程の実行に応じてSOI層4が分離された注入
基板5も同じ熱処理雰囲気に残置されることになる。こ
のため、シリコンのエッチング反応を生じさせる水素が
上記注入基板5からも供給されることになり、平坦化処
理をより効率的に進めることが可能となる。
【0051】なお、剥離面4aの平坦化に関しては、平
坦化熱処理工程のみで達成するだけではなく、剥離後に
剥離面4aの研磨処理を行った上で平坦化熱処理工程を
上述同様に行った場合でも、或いは、平坦化熱処理工程
以降の工程において研磨処理を行った場合でも平坦性の
悪化を引き起こすものではない。従って、研磨処理の実
行に伴い懸念されるウェハ面内のSOI層の膜厚バラツ
キが悪化しない程度の研磨処理工程と平坦化熱処理工程
とを組み合わせて実行する構成を採用した場合には、剥
離面4aの平坦化が促進されることになり、この場合に
は、研磨処理のみで所望の平坦性を得る従来構成に比較
して研磨処理時間が短縮されるため、SOI層4の膜厚
バラツキの低減が可能となる。
【0052】(第2の実施形態)上記第1の実施形態に
変更を加えた本発明の第2の実施形態について、図4、
図5を参照しながら説明する。前記第1の実施形態との
相違点は、注入基板5における初期の水素濃度を変更す
る点である。水素濃度はイオン注入条件により決まる。
図4に示すように、(a)加速電圧や(b)ドーズ量を
制御することにより、注入された水素のピーク濃度は変
化する。注入基板5での剥離現象はいずれの注入条件で
あっても、水素分布のピーク付近で生じるため、剥離時
に発生する水素ガスは各々のピーク濃度に相当すると考
えられる。
【0053】そこで、水素ピーク濃度の異なる複数の注
入基板5を試料として用意し、各試料に対し600℃・
2分間の熱処理を施した場合において、その熱処理によ
り剥離したSOI層4の剥離面4aのRa値の変化を、
その剥離面4aの500nm□領域についてAFM(原
子力間顕微鏡)で分析した結果を図5に示す。この図5
からは、水素ピーク濃度が大きくなるほど、同じ熱処理
であっても剥離面の表面平坦性の向上が見られる。つま
り、剥離時及び剥離後に放出される水素ガスが多いほ
ど、剥離したシリコン表面の水素ガスによる平坦化作用
が顕著になることが分かる。従って、水素ピーク濃度
は、剥離現象のしきい値(1×1021atoms/cm
上、好ましくは4×1021atoms/cm)以上が必要
で、この第2の実施形態では、剥離面4aの平坦性を良
好にするために、前記第1の実施形態の場合より高い水
素ピーク濃度となるように水素ドーズ量や加速電圧を制
御する構成としている。
【0054】(第3の実施形態)図6には本発明の第3
の実施形態における工程フローの要部が模式的に示され
ており、以下これについて前記第1の実施形態と異なる
部分のみ説明する。第1の実施形態との違いは、剥離面
4aの平坦化のための水素の供給源として、剥離用に水
素を注入したイオン注入層6や、雰囲気ガスとして水素
若しくは水素を混入したガスを用いるのではなく、図6
に示すように、シリコン基板8(本発明でいう補助基板
に相当)上に成膜した水素化アモルファスシリコン層9
を用いる点にある。この水素化アモルファスシリコン層
9は、一般的にはプラズマCVD法を用い、反応性ガス
として水素希釈のSiH4 ガスを流すことにより成膜す
る。
【0055】即ち、図6(a)に示すように、剥離熱処
理工程の実行により形成されたSOI基板1とは別に、
水素化アモルファスシリコン層9を成膜したシリコン基
板8を準備する。次いで図6(b)に示すように、SO
I基板1におけるSOI層4の剥離面4aと、シリコン
基板8の水素化アモルファスシリコン層9の表面とを密
着させた状態とし、この状態で熱処理装置に持ち込んで
平坦化熱処理を施す。このような熱処理に応じて、水素
化アモルファスシリコン層9から水素が脱離し剥離面4
a付近に局所的に高濃度の水素ガス雰囲気が形成される
ため、水素ガスとシリコンの反応による剥離面4aのエ
ッチング作用により平坦化が図られる(図6(c))。
なお、水素化アモルファスシリコン層9の膜中水素濃度
は10 atoms/cm以上であり、イオン注入で形成
する場合より、多量の水素含有層を深さ方向に広い範囲
で容易に形成可能である。
【0056】(第4の実施形態)図7には本発明の第4
の実施形態における工程フローが模式的に示されてお
り、以下これについて前記第1の実施形態と異なる部分
のみ説明する。第1の実施形態と異なる点は、支持基板
2上に、埋込酸化膜3用の表面酸化膜2a(図1参照)
に代えて水素化アモルファスシリコン層10を成膜する
成膜工程を実行し、この水素化アモルファスシリコン層
10を剥離面4aの平坦化のための水素の供給源として
利用するようにした点にある(図7(a))。この場合
には、図7(b)に示す貼り合わせ工程において、注入
基板5のイオン注入側の面と支持基板2のアモルファス
シリコン層10側の面とを貼り合わせることになる。
【0057】従って、この第4の実施形態では、注入基
板5上に予め成膜した酸化膜7を除去することなく、埋
込酸化膜3として用いる構造が適当であると考えられる
が、支持基板2上の水素化アモルファスシリコン層10
を熱酸化することによっても同様の構造を形成可能であ
る。ただし、水素化アモルファスシリコン層10を熱酸
化する際に水素が脱離することで水素濃度が低下するこ
とが懸念される点と、一般的にアモルファスシリコン酸
化膜の膜質は単結晶シリコンの熱酸化膜に比較し安定し
ていないといった点から、埋込酸化膜のためには、注入
基板5上に成膜した酸化膜7を付着汚染物を除去した状
態で用いることが好ましい。
【0058】そこで、図7(b)に示す貼り合わせ工程
において、注入基板5のイオン注入側の面である酸化膜
7と支持基板2の水素化アモルファスシリコン層10側
の面とを貼り合わせせた後に、図7(c)に示すような
剥離熱処理工程を実行することで、水素化アモルファス
シリコン層10上に酸化膜7による埋込絶縁膜3を介し
た状態でSOI層4を配置した構造のSOI基板11
(本発明でいう半導体基板に相当)を形成する。ただ
し、水素化アモルファスシリコン層10表面の面粗度は
大きい関係上、そのままでの貼り合せには不適当である
ため、予め研磨により平坦化することで面粗度を向上さ
せる必要がある。なお、この場合、研磨による水素化ア
モルファスシリコン層10の膜厚バラツキは、最終的に
形成されるSOI基板1においてもデバイスの特性に影
響を与えない領域であるため問題にはならず、貼り合せ
可能なバルクシリコン基板と同等の面粗度(1μm□の
領域のAFM評価でRa値が0.5nm以下)が得られ
れば良い。
【0059】そして、上記のような剥離熱処理工程の実
行後に。800〜1000℃程度の温度による平坦化熱
処理工程を実行することで水素化アモルファスシリコン
層10から水素を脱離させ、SOI層4の剥離面4aで
のシリコンとのエッチング反応により、その剥離面4a
の平坦化を達成する(図7(d))。
【0060】尚、この場合において、平坦化熱処理工程
を行う際に、SOI基板11におけるSOI層4の剥離
面4aに対して、前記第3の実施形態で利用したシリコ
ン基板8の水素化アモルファスシリコン層9を密着させ
た状態とし、この状態で熱処理装置に持ち込んで熱処理
を施すようにしても良い。この構成によれば、水素化ア
モルファスシリコン層9及び10の両者が水素が供給源
として作用するようになるから、剥離面4aの平坦化を
確実に行い得る。
【0061】(第5の実施形態)図8には本発明の第4
の実施形態における工程フローの要部が模式的に示され
ており、以下これについて前記第1の実施形態と異なる
部分のみ説明する。第1の実施形態との違いは、剥離面
4aのための平坦化熱処理工程を減圧雰囲気下で行い、
その表面に形成したおいた自然酸化膜12を除去するこ
とによって平坦化を実現しようとする点にある。即ち、
図8(a)のように、剥離熱処理工程を実行して注入基
板5をイオン注入層6部分で剥離した後に、自然酸化膜
12を形成するための酸化膜形成工程を行う。具体的に
は、この酸化膜形成工程では、少なくともSOI層4の
表面を120℃程度に加温したH2 SO4 :H2 O2=
4:1溶液で20分間ほど洗浄することにより、剥離面
4a側に自然酸化膜12を形成する。なお、自然酸化膜
12は、NH4 OH:H2 O2 :H2 0=1:4:10
溶液中で処理するという酸化膜形成工程を行うことでも
同様に形成可能である。その後、図8(c)に示すよう
に、SOI基板1を真空チャンバー13内に導入し、真
空ポンプ14によって、〜10−6Pa程度の高真空に
排気後に熱処理を施すという酸化膜除去工程を実行す
る。このときの熱処理条件は、1000℃以上、好まし
くは1200℃程度まで昇温させることにより自然酸化
膜12を昇華させて除去する。処理時間は数秒〜数分間
程度で十分である。その結果、自然酸化酸化膜12が除
去された状態の剥離面4aの平坦性が向上するようにな
る。
【0062】なお、剥離面4aの平坦化に関しては、酸
化膜形成工程及び酸化膜除去工程のみで達成するだけで
はなく、剥離後に剥離面4aの研磨処理を行った上で酸
化膜形成工程及び酸化膜除去工程を上述同様に行った場
合でも、或いは、酸化膜除去工程以降の工程において研
磨処理を行った場合でも平坦性の悪化を引き起こすもの
ではない。従って、研磨処理の実行に伴い懸念されるウ
ェハ面内のSOI層の膜厚バラツキが悪化しない程度の
研磨処理工程と酸化膜形成工程及び酸化膜除去工程とを
組み合わせて実行する構成を採用した場合には、剥離面
4aの平坦化が促進されることになり、この場合には、
研磨処理のみで所望の平坦性を得る従来構成に比較して
研磨処理時間が短縮されるため、SOI層4の膜厚バラ
ツキの低減が可能となる。
【0063】(第6の実施形態)図9には本発明の第6
の実施形態における要部の工程フローが模式的に示され
ており、以下これについて前記第1の実施形態と異なる
部分のみ説明する。第1の実施形態との違いは、図1
(a)に示すようなSOI層4の剥離面4aを熱酸化す
ることにより、図1(b)に示すような熱酸化膜15を
形成し、その後、図9(c)に示すように、熱酸化膜1
5を、例えばウエットエッチングにより除去することで
平坦化を実現しようとする点にある。ここで、凹凸があ
る剥離面4aを熱酸化する場合には窪んでいる領域では
酸化した場合の体積膨張による圧縮応力が他の領域より
大きくなる。この圧縮応力がかかる領域では熱酸化膜1
5の成膜レートが低下するため、結果的に凹部領域の酸
化膜厚が薄くなると共に凸部領域の酸化膜厚が厚くなっ
て、SOI層4の非酸化部分と熱酸化膜15との境界面
の凹凸は、その酸化が進むほど平坦になる。これによ
り、熱酸化膜15をウエットエッチングした後の剥離面
4aの形状は酸化前に比較し凹凸が減少し平坦性が向上
する。
【0064】この場合、熱酸化の条件は800℃以上が
適当でドライ酸化でもウェット酸化でも良い。また、酸
化後にエッチングすることにより、剥離面4aの平坦化
だけではなく、イオン注入工程で生じた欠陥層の除去も
可能となる。勿論、この実施形態において、剥離熱処理
工程及び酸化膜形成工程を同一の熱処理装置により連続
的に行う構成とすると共に、剥離熱処理工程の実行中に
注入基板5での剥離音の有無を検出し、剥離音を検出し
たときに酸化膜形成工程へ移行する構成としても良く、
この構成によれば、剥離熱処理工程から酸化膜形成工程
へ円滑に移行できるようになる。
【0065】(第7の実施形態)図10は本発明の第7
の実施形態における半導体基板製造装置の構成を示すも
のである。この製造装置は、前記第1ないし第6の実施
形態による製造方法に適用できるものであり、ウェハ形
態の支持基板2及び注入基板5の熱処理を行うようにな
っている。具体的には、加熱制御系16により制御され
る加熱装置16a、16b(本発明でいう加熱手段に相
当)を備えた熱処理チャンバー17(本発明でいう保持
手段に相当)には、その内部を気体雰囲気とするための
ガス導入系17aと、内部を減圧雰囲気とするための排
気系17bとが設けられる。
【0066】この場合、熱処理チャンバー17内の雰囲
気として、剥離面平坦化用のH2 もしくはH2 混合ガス
(例えば、N2 、O2 、Ar等との混合ガス)や、酸化
膜形成用のO2 もしくO2 混合ガスを導入することが可
能な構成とする。また、支持基板2及び注入基板5の一
体物に対する剥離熱処理工程を実行して、その注入基板
5が剥離した時点を把握するために、マイクロホン18
aを通じて剥離音を検出するための剥離音検出器18
(本発明でいう検出手段に相当)が設けられる。この剥
離音は、注入基板5の注入水素のピーク位置付近で水素
ガス圧力が上昇し、注入基板5がイオン注入層部分で引
き剥がされることにより発生する音であり、短時間にウ
ェハ全面で同時に生じる現象であるため、その音をマイ
クロホン18aで聞き取ることができる。
【0067】従って、本実施例の半導体製造装置によれ
ば、剥離音を確認した時点で、例えば加熱制御系16に
おいて、剥離熱処理工程用の熱処理条件から平坦化熱処
理工程用の熱処理条件(或いは、酸化膜形成工程用の熱
処理条件)に自動的に切り替えることが可能となり、効
率的な平坦化熱処理工程(或いは酸化膜形成工程)を行
うことが可能となる。具体的には、平坦化熱処理工程を
行う場合には、剥離後にシリコン表面(SOI層の表
面)のエッチング反応が顕著になると考えられる800
℃以上、好ましくは1000℃以上まで、できるだけ早
く昇温し、熱処理を施すことを可能とする。勿論、剥離
熱処理工程もしくは平坦化処理工程において、熱処理チ
ャンバー16内に水素もしくは水素を含む混合ガスを導
入するようにすれば、剥離面の平坦化が促進されるよう
になる。
【0068】尚、剥離音の検知に関しては、熱処理チャ
ンバー17に直接もしくは間接的にマイクロホン18a
を取り付けることができるが、マイクロホン18aに代
えて聴診器のように直接作業者が聞き取ることを可能と
し、その聞き取り結果に基づいて平坦化熱処理工程を実
施することも可能である。
【0069】(その他の実施形態)第1ないし第7の実
施形態に関しては、半導体材料として単結晶シリコンを
例に挙げ、水素イオンを注入することで剥離したシリコ
ン表面の平坦化技術に関して説明したが、同様の剥離現
象が、SiC、SiGe、ダイアモンド等のような半導
体材料に対して、水素もしくはHe、Ar、Ne、Xe
等の希ガス材料をイオン注入することでも同様に生ずる
から、これらに適用範囲を拡大することも可能である。
さらに、その後に第1ないし第7の実施形態で示した処
理を行うことによっても平坦化が可能である。
【0070】支持基板としては、単結晶シリコン基板に
限らず、他の半導体基板或いは絶縁性を有するセラミッ
ク基板はガラス基板等を用いることができる。この場
合、支持基板そのものが絶縁性を有するものであれば、
支持基板上に絶縁膜を別途に形成する工程を行う必要が
なくなる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態による半導体基板の製
造方法を模式的に示す断面図
【図2】第1の実施形態による効果を説明するための図
【図3】熱処理プロファイルを示す図
【図4】本発明の第2の実施形態による半導体基板の製
造方法の根拠を説明するための図
【図5】第2の実施形態による効果を説明するための図
【図6】本発明の第3の実施形態による半導体基板の製
造方法を模式的に示す断面図
【図7】本発明の第4の実施形態による半導体基板の製
造方法を模式的に示す断面図
【図8】本発明の第5の実施形態による半導体基板の製
造方法を模式的に示す断面図
【図9】本発明の第6の実施形態による半導体基板の製
造方法を模式的に示す断面図
【図10】本発明の第7の実施形態による半導体基板製
造装置の概略的な断面図
【符号の説明】
1:SOI基板(半導体基板)、2:支持基板、3:埋
込酸化膜(絶縁膜)、4:SOI層(半導体層)、4
a:剥離面、5:注入基板(半導体層用基板)、6:イ
オン注入層、7:酸化膜、8:シリコン基板(補助基
板)、9:水素化アモルファスシリコン層、10:水素
化アモルファスシリコン層、11:SOI基板(半導体
基板)、12:自然酸化膜、15:熱酸化膜、16a、
16b:加熱装置(加熱手段)、17:熱処理チャンバ
ー(保持手段)、18:剥離音検出器(検出手段)
フロントページの続き (72)発明者 長屋 正武 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 大島 久純 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 (72)発明者 泉 敏文 愛知県刈谷市昭和町1丁目1番地 株式会 社デンソー内 Fターム(参考) 5F004 AA00 BA19 BB18 BB26 DA00 DA24 DB00 DB01 EA34

Claims (30)

    【特許請求の範囲】
  1. 【請求項1】 支持基板(2)上に、当該支持基板
    (2)と電気的に絶縁した状態で素子形成用の半導体層
    (4)を設けてなる半導体基板(1)を製造する方法に
    おいて、 前記半導体層(4)を形成するための半導体層用基板
    (5)の表面から所定の深さにイオン注入を行ってイオ
    ン注入層(6)を形成するイオン注入工程と、 前記半導体層用基板(5)のイオン注入側の面と前記支
    持基板(2)とを貼り合わせる貼り合わせ工程と、 この貼り合わせ工程にて貼り合わされた前記半導体層用
    基板(5)に対して熱処理を施して前記イオン注入層
    (6)により形成される欠陥層領域部分で前記半導体層
    用基板(5)を剥離して前記半導体層(4)を形成する
    剥離熱処理工程と、 剥離した半導体層(4)の剥離面(4a)もしくは支持
    基板(2)及び半導体層(4)全体を熱処理することに
    より剥離面(4a)の平坦性を向上させる平坦化熱処理
    工程とを行うことを特徴とする半導体基板の製造方法。
  2. 【請求項2】 前記支持基板(2)は半導体材料により
    形成され、この支持基板(2)と前記半導体層用基板
    (5)との貼り合わせ面に絶縁膜(3)が設けられるこ
    とを特徴とする請求項1記載の半導体基板の製造方法。
  3. 【請求項3】 請求項1ないし9のいずれかに記載の半
    導体基板の製造方法において、 前記イオン注入層(6)を形成するためにイオン注入す
    る材料として水素もしくはヘリウム、アルゴン等の希ガ
    ス材料を用いることを特徴とする半導体基板の製造方
    法。
  4. 【請求項4】 請求項1ないし3のいずれかに記載の半
    導体基板の製造方法において、 前記貼り合わせ工程に先立って、前記支持基板(2)及
    び半導体層用基板(5)の貼り合わせ面に自然酸化膜を
    形成して表面を親水化することを特徴とする半導体基板
    の製造方法。
  5. 【請求項5】 請求項1ないし4のいずれかに記載の半
    導体基板の製造方法において、 前記平坦化熱処理工程においては、前記剥離熱処理工程
    より高温の熱処理を行うことを特徴とする半導体基板の
    製造方法。
  6. 【請求項6】 請求項1ないし5のいずれかに記載の半
    導体基板の製造方法において、 前記剥離熱処理工程並びに平坦化熱処理工程を、同一の
    熱処理装置により連続的に行うことを特徴とする半導体
    基板の製造方法。
  7. 【請求項7】 請求項6記載の半導体基板の製造方法に
    おいて、 前記剥離熱処理工程の実行中に前記半導体層用基板
    (5)での剥離音の有無を検出し、剥離音を検出したと
    きに前記平坦化熱処理工程へ移行することを特徴とする
    半導体基板の製造方法。
  8. 【請求項8】 請求項1ないし7のいずれかに記載の半
    導体基板の製造方法において、 水素化アモルファスシリコン層(9)を成膜した補助基
    板(8)を設け、 前記平坦化熱処理工程では、前記剥離熱処理工程により
    形成された前記半導体層(4)の剥離面(4a)と前記
    補助基板(8)の水素化アモルファスシリコン層(9)
    側の表面とを密着させた状態で熱処理を実行することを
    特徴とする半導体基板の製造方法。
  9. 【請求項9】 請求項1ないし8のいずれかに記載の半
    導体基板の製造方法において、 前記平坦化熱処理工程において、その熱処理雰囲気に水
    素もしくは水素を含む混合ガスを導入することを特徴と
    する半導体基板の製造方法。
  10. 【請求項10】 請求項1ないし9のいずれかに記載の
    半導体基板の製造方法において、 前記剥離熱処理工程以降であって前記平坦化熱処理工程
    前の段階で前記剥離面(4a)の研磨処理を行うか、も
    しくは前記平坦化熱処理工程後に前記剥離面(4a)の
    研磨処理を行うことにより、剥離面(4a)の平坦性を
    向上させることを特徴とする半導体基板の製造方法。
  11. 【請求項11】 半導体素子形成用の半導体基板(1
    1)であって、 少なくとも一方の面に水素化アモルファスシリコン層
    (10)が形成された支持基板(2)と、前記水素化ア
    モルファスシリコン層(10)上に絶縁膜(3)を介し
    て形成された半導体層(4)とを備えた構造であること
    を特徴とする半導体基板。
  12. 【請求項12】 支持基板(2)上に絶縁膜(3)を介
    して素子形成用の半導体層(4)を設けてなる半導体基
    板(11)の製造方法において、 前記支持基板(2)上に水素化アモルファスシリコン層
    (10)を形成する成膜工程と、 前記半導体層(4)を形成するための半導体層用基板
    (5)の表面から所定の深さにイオン注入を行ってイオ
    ン注入層(6)を形成するイオン注入工程と、 前記半導体層用基板(5)のイオン注入側の面と前記支
    持基板(2)の前記水素化アモルファスシリコン層(1
    0)側の面とをそれら基板(2、5)の少なくとも一方
    に形成した絶縁膜(3)を介した状態で貼り合わせる貼
    り合わせ工程と、 この貼り合わせ工程にて貼り合わされた前記半導体層用
    基板に対して熱処理を施して前記イオン注入層(6)に
    より形成される欠陥層領域部分で前記半導体層用基板
    (5)を剥離して前記半導体層(4)を形成する剥離熱
    処理工程と、 剥離した半導体層(4)の剥離面(4a)もしくは支持
    基板(2)及び半導体層(4)全体を熱処理することに
    より剥離面(4a)の平坦性を向上させる平坦化熱処理
    工程とを行うことを特徴とする半導体基板の製造方法。
  13. 【請求項13】 請求項12記載の半導体基板の製造方
    法において、 前記貼り合わせ工程に先立って、前記支持基板(2)及
    び半導体層用基板(5)の貼り合わせ面に自然酸化膜を
    形成して表面を親水化することを特徴とする半導体基板
    の製造方法。
  14. 【請求項14】 請求項12または13記載の半導体基
    板の製造方法において、 前記平坦化熱処理工程においては、前記剥離熱処理工程
    より高温の熱処理を行うことを特徴とする半導体基板の
    製造方法。
  15. 【請求項15】 請求項12ないし14のいずれかに記
    載の半導体基板の製造方法において、 前記剥離熱処理工程並びに平坦化熱処理工程を、同一の
    熱処理装置により連続的に行うことを特徴とする半導体
    基板の製造方法。
  16. 【請求項16】 請求項15記載の半導体基板の製造方
    法において、 前記剥離熱処理工程の実行中に前記半導体層用基板
    (5)での剥離音の有無を検出し、剥離音を検出したと
    きに前記平坦化熱処理工程へ移行することを特徴とする
    半導体基板の製造方法。
  17. 【請求項17】 請求項12ないし16のいずれかに記
    載の半導体基板の製造方法において、 水素化アモルファスシリコン層(9)を成膜した補助基
    板(8)を設け、 前記平坦化熱処理工程では、前記剥離熱処理工程により
    形成された前記半導体層(4)の剥離面(4a)と前記
    補助基板(8)の水素化アモルファスシリコン層(9)
    の表面とを密着させた状態で平坦化熱処理を施すことを
    特徴とする半導体基板の製造方法。
  18. 【請求項18】 請求項12ないし17のいずれかに記
    載の半導体基板の製造方法において、 前記平坦化熱処理工程において、その熱処理雰囲気に水
    素もしくは水素を含む混合ガスを導入することを特徴と
    する半導体基板の製造方法。
  19. 【請求項19】 請求項12ないし18のいずれかに記
    載の半導体基板の製造方法において、 前記剥離熱処理工程以降であって前記平坦化熱処理工程
    前の段階で前記剥離面(4a)の研磨処理を行うか、も
    しくは前記平坦化熱処理工程後に前記剥離面(4a)の
    研磨処理を行うことにより、剥離面(4a)の平坦性を
    向上させることを特徴とする半導体基板の製造方法。
  20. 【請求項20】 請求項12ないし19のいずれかに記
    載の半導体基板の製造方法において、 前記イオン注入層(6)を形成するためにイオン注入す
    る材料として水素もしくはヘリウム、アルゴン等の希ガ
    ス材料を用いることを特徴とする半導体基板の製造方
    法。
  21. 【請求項21】 支持基板(2)上に、当該支持基板
    (2)と電気的に絶縁した状態で素子形成用の半導体層
    (4)を設けてなる半導体基板(1)を製造する方法に
    おいて、 前記半導体層(4)を形成するための半導体層用基板
    (5)の表面から所定の深さにイオン注入を行ってイオ
    ン注入層(6)を形成するイオン注入工程と、 前記半導体層用基板(5)のイオン注入側の面と前記支
    持基板(2)とを貼り合わせる貼り合わせ工程と、 この貼り合わせ工程にて貼り合わされた前記半導体層用
    基板(5)に対して熱処理を施して前記イオン注入層
    (6)により形成される欠陥層領域部分で前記半導体層
    用基板(5)を剥離して前記半導体層(4)を形成する
    剥離熱処理工程と、 剥離した半導体層(4)の剥離面(4a)に酸化膜(1
    2)を形成する酸化膜形成工程と、 前記酸化膜(12)を除去することにより前記剥離面
    (4a)の平坦性を向上させる酸化膜除去工程を行うこ
    とを特徴とする半導体基板の製造方法。
  22. 【請求項22】 前記支持基板(2)は半導体材料によ
    り形成され、この支持基板(2)と前記半導体層用基板
    (5)との貼り合わせ面に絶縁膜(3)が設けられるこ
    とを特徴とする請求項21記載の半導体基板の製造方
    法。
  23. 【請求項23】 請求項21または22記載の半導体基
    板の製造方法において、 前記貼り合わせ工程に先立って、前記支持基板(2)及
    び半導体層用基板(5)の貼り合わせ面に自然酸化膜を
    形成して表面を親水化することを特徴とする半導体基板
    の製造方法。
  24. 【請求項24】 請求項21ないし23のいずれかに記
    載の半導体基板の製造方法において、 前記酸化膜形成工程では、前記剥離面(4a)を酸性溶
    液で洗浄することでその表面に自然酸化膜(12)を形
    成し、 前記酸化膜除去工程では、減圧雰囲気において前記剥離
    面(4a)に熱処理を施すことにより、前記自然酸化膜
    (12)を除去して剥離面(4a)の平坦性を向上させ
    ることを特徴とする半導体基板の製造方法。
  25. 【請求項25】 請求項21ないし23のいずれかに記
    載の半導体基板の製造方法において、 前記酸化膜形成工程では、前記剥離面(4a)に熱酸化
    処理を施すことにより熱酸化膜(15)を形成し、 前記酸化膜除去工程では、前記熱酸化膜(15)をエッ
    チングにより除去することで剥離面(4a)の平坦性を
    向上させることを特徴とする半導体基板の製造方法。
  26. 【請求項26】 請求項25記載の半導体基板の製造方
    法において、 前記剥離熱処理工程及び酸化膜形成工程を同一の熱処理
    装置により連続的に行う構成とすると共に、 前記剥離熱処理工程の実行中に前記半導体層用基板
    (5)での剥離音の有無を検出し、剥離音を検出したと
    きに前記酸化膜形成工程へ移行することを特徴とする半
    導体基板の製造方法。
  27. 【請求項27】 請求項21ないし26のいずれかに記
    載の半導体基板の製造方法において、 前記イオン注入層(6)を形成するためにイオン注入す
    る材料として水素もしくはヘリウム、アルゴン等の希ガ
    ス材料を用いることを特徴とする半導体基板の製造方
    法。
  28. 【請求項28】 請求項21ないし28のいずれかに記
    載の半導体基板の製造方法において、 前記剥離熱処理工程以降であって前記酸化膜形成工程前
    の段階で前記剥離面(4a)の研磨処理を行うか、もし
    くは前記酸化膜除去工程後に前記剥離面(4a)の研磨
    処理を行うことにより、剥離面(4a)の平坦性を向上
    させることを特徴とする半導体基板の製造方法。
  29. 【請求項29】 支持基板(2)上に、当該支持基板
    (2)と電気的に絶縁した状態で素子形成用の半導体層
    (4)を設けてなる半導体基板(1、11)の製造装置
    において、 表面から所定の深さにイオン注入層(6)が形成された
    半導体層用基板(5)とこれに貼り合わされた前記支持
    基板(2)の一体物のうち、少なくとも半導体層用基板
    (5)を加熱する加熱手段(16a、16b)と、 この加熱手段(16a、16b)による熱処理雰囲気を
    減圧雰囲気もしくは気体雰囲気に保持する保持手段(1
    7)と、 前記加熱手段(16a、16b)による加熱動作に応じ
    て前記半導体層用基板(5)が前記イオン注入層(6)
    により形成される欠陥層領域部分で剥離するときの音を
    検出する検出手段(18)とを備えたことを特徴とする
    半導体基板製造装置。
  30. 【請求項30】 前記加熱手段(16a、16b)によ
    る熱処理雰囲気に水素ガスまたは水素を含む混合ガスを
    導入可能に構成されることを特徴とする請求項29記載
    の半導体基板製造装置。
JP09998999A 1999-04-07 1999-04-07 半導体基板の製造方法および半導体基板製造装置 Expired - Fee Related JP4379943B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP09998999A JP4379943B2 (ja) 1999-04-07 1999-04-07 半導体基板の製造方法および半導体基板製造装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09998999A JP4379943B2 (ja) 1999-04-07 1999-04-07 半導体基板の製造方法および半導体基板製造装置

Publications (2)

Publication Number Publication Date
JP2000294754A true JP2000294754A (ja) 2000-10-20
JP4379943B2 JP4379943B2 (ja) 2009-12-09

Family

ID=14262068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09998999A Expired - Fee Related JP4379943B2 (ja) 1999-04-07 1999-04-07 半導体基板の製造方法および半導体基板製造装置

Country Status (1)

Country Link
JP (1) JP4379943B2 (ja)

Cited By (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264270A (ja) * 2002-01-16 2003-09-19 Soi Tec Silicon On Insulator Technologies ウェハ材料の劈開方法
JP2005026472A (ja) * 2003-07-02 2005-01-27 Sharp Corp 半導体装置の製造方法
JP2006505941A (ja) * 2002-11-07 2006-02-16 コミサリヤ・ア・レネルジ・アトミク 同時注入により基板内に脆性領域を生成する方法
JP2006216807A (ja) * 2005-02-04 2006-08-17 Sumco Corp Soi基板の製造方法
JP2007142229A (ja) * 2005-11-21 2007-06-07 Sumco Corp 貼合せ基板の製造方法及びその方法で製造された貼合せ基板
JP2007526646A (ja) * 2004-03-05 2007-09-13 エス オー イ テク シリコン オン インシュレータ テクノロジース スマートカット(登録商標)剥離後の熱処理方法
JP2008124147A (ja) * 2006-11-09 2008-05-29 Denso Corp 半導体装置の製造方法
US7465645B2 (en) 2003-08-04 2008-12-16 S.O.I.Tec Silicon On Insulator Technologies Method of detaching a layer from a wafer using a localized starting area
JP2008306166A (ja) * 2007-05-10 2008-12-18 Semiconductor Energy Lab Co Ltd 半導体装置製造用基板の作製方法、および半導体装置の作製方法
JP2009004739A (ja) * 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd Soi基板の作製方法、および半導体装置の作製方法
WO2009016795A1 (ja) * 2007-07-27 2009-02-05 Shin-Etsu Handotai Co., Ltd. 貼り合わせウエーハの製造方法
JP2009027206A (ja) * 2004-02-03 2009-02-05 Semiconductor Energy Lab Co Ltd 半導体集積回路の製造方法
JP2009033123A (ja) * 2007-06-27 2009-02-12 Semiconductor Energy Lab Co Ltd Soi基板の作製方法および半導体装置の作製方法
JP2009033136A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd Soi基板の製造方法及び半導体装置の作製方法
JP2009033138A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd Soi基板の製造方法及び半導体装置の作製方法
JP2009088497A (ja) * 2007-09-14 2009-04-23 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
WO2009060808A1 (en) * 2007-11-09 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method for manufacturing the same
JP2009135434A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd Soi基板の製造方法
JP2009158943A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2009177144A (ja) * 2007-12-28 2009-08-06 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2009194370A (ja) * 2008-01-16 2009-08-27 Semiconductor Energy Lab Co Ltd レーザ処理装置、および半導体基板の作製方法
JP2009531845A (ja) * 2006-03-29 2009-09-03 コミサリヤ・ア・レネルジ・アトミク 沈殿物の溶融による薄膜の分離方法
US7605443B2 (en) * 2002-05-08 2009-10-20 Nec Corporation Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods
JP2009260314A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び該soi基板を用いた半導体装置
JP2009260295A (ja) * 2008-03-18 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
JP2009541981A (ja) * 2006-06-22 2009-11-26 コミサリヤ・ア・レネルジ・アトミク マイクロ技術基板の熱処理の監視方法および監視装置
WO2009141954A1 (ja) * 2008-05-21 2009-11-26 信越半導体株式会社 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
CN101599453A (zh) * 2008-06-04 2009-12-09 株式会社半导体能源研究所 制造半导体衬底的方法
US7678668B2 (en) 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
KR20100038059A (ko) * 2008-10-02 2010-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작 방법 및 반도체장치
US20100112233A1 (en) * 2008-10-31 2010-05-06 Murata Manufacturing Co., Ltd. Method for manufacturing piezoelectric device
JP2010103515A (ja) * 2008-09-29 2010-05-06 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2010109949A (ja) * 2008-10-31 2010-05-13 Murata Mfg Co Ltd 電子デバイスの製造方法および圧電デバイスの製造方法
JP2010109353A (ja) * 2008-10-02 2010-05-13 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US7790572B2 (en) 2007-10-04 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
US7825007B2 (en) 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
US7867873B2 (en) 2007-06-26 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor substrate using a damaged region
US7932164B2 (en) 2008-03-17 2011-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate by using monitor substrate to obtain optimal energy density for laser irradiation of single crystal semiconductor layers
JP2011114563A (ja) * 2009-11-26 2011-06-09 Murata Mfg Co Ltd 圧電デバイスの製造方法
US7960262B2 (en) 2007-05-18 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device by applying laser beam to single-crystal semiconductor layer and non-single-crystal semiconductor layer through cap film
US8168481B2 (en) 2009-04-22 2012-05-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate
US8283238B2 (en) 2007-06-28 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Layer transfer process for semiconductor device
JP2012199762A (ja) * 2011-03-22 2012-10-18 Murata Mfg Co Ltd 圧電デバイスの製造方法
US8313989B2 (en) 2008-10-22 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. SOI substrate and method for manufacturing the same
WO2013039200A1 (ja) * 2011-09-15 2013-03-21 信越化学工業株式会社 複合ウェーハの製造方法
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8435871B2 (en) 2007-10-30 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and semiconductor device and electronic device
JP2013534731A (ja) * 2010-06-30 2013-09-05 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコン・オン・インシュレータウエハをインサイチュで不導体化する方法
US8815657B2 (en) 2008-09-05 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2014232806A (ja) * 2013-05-29 2014-12-11 信越半導体株式会社 貼り合わせウェーハの製造方法
US8946051B2 (en) 2008-03-26 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
US8994009B2 (en) 2011-09-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device
US9029184B2 (en) 2008-03-28 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method for manufacturing the same
WO2016059748A1 (ja) * 2014-10-17 2016-04-21 信越半導体株式会社 貼り合わせウェーハの製造方法
US9633892B2 (en) 2008-03-26 2017-04-25 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing SOI substrate in which crystal defects of a single crystal semiconductor layer are reduced and method for manufacturing semiconductor device
JP2019201148A (ja) * 2018-05-17 2019-11-21 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP2020504439A (ja) * 2017-01-13 2020-02-06 ソイテックSoitec セミコンダクタオンインシュレータ基板の表面を平滑化するためのプロセス
KR20200136981A (ko) * 2018-03-28 2020-12-08 소이텍 원자 종들을 임플란팅 함으로써 약해진 기판의 분할을 검출하기 위한 방법
CN112599470A (zh) * 2020-12-08 2021-04-02 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10679908B2 (en) 2017-01-23 2020-06-09 Globalwafers Co., Ltd. Cleave systems, mountable cleave monitoring systems, and methods for separating bonded wafer structures

Cited By (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4698124B2 (ja) * 2002-01-16 2011-06-08 エス オー イ テク シリコン オン インシュレータ テクノロジース ウェハ材料の劈開方法
JP2003264270A (ja) * 2002-01-16 2003-09-19 Soi Tec Silicon On Insulator Technologies ウェハ材料の劈開方法
US7605443B2 (en) * 2002-05-08 2009-10-20 Nec Corporation Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods
JP2006505941A (ja) * 2002-11-07 2006-02-16 コミサリヤ・ア・レネルジ・アトミク 同時注入により基板内に脆性領域を生成する方法
JP2005026472A (ja) * 2003-07-02 2005-01-27 Sharp Corp 半導体装置の製造方法
US7465645B2 (en) 2003-08-04 2008-12-16 S.O.I.Tec Silicon On Insulator Technologies Method of detaching a layer from a wafer using a localized starting area
JP2009027206A (ja) * 2004-02-03 2009-02-05 Semiconductor Energy Lab Co Ltd 半導体集積回路の製造方法
JP2007526646A (ja) * 2004-03-05 2007-09-13 エス オー イ テク シリコン オン インシュレータ テクノロジース スマートカット(登録商標)剥離後の熱処理方法
JP4876068B2 (ja) * 2004-03-05 2012-02-15 エス オー イ テク シリコン オン インシュレータ テクノロジース スマートカット(登録商標)剥離後の熱処理方法
JP2006216807A (ja) * 2005-02-04 2006-08-17 Sumco Corp Soi基板の製造方法
JP2007142229A (ja) * 2005-11-21 2007-06-07 Sumco Corp 貼合せ基板の製造方法及びその方法で製造された貼合せ基板
JP2009531845A (ja) * 2006-03-29 2009-09-03 コミサリヤ・ア・レネルジ・アトミク 沈殿物の溶融による薄膜の分離方法
JP2009541981A (ja) * 2006-06-22 2009-11-26 コミサリヤ・ア・レネルジ・アトミク マイクロ技術基板の熱処理の監視方法および監視装置
JP2008124147A (ja) * 2006-11-09 2008-05-29 Denso Corp 半導体装置の製造方法
JP2008306166A (ja) * 2007-05-10 2008-12-18 Semiconductor Energy Lab Co Ltd 半導体装置製造用基板の作製方法、および半導体装置の作製方法
US7825007B2 (en) 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
TWI478280B (zh) * 2007-05-18 2015-03-21 Semiconductor Energy Lab Soi基板的製造方法、和半導體裝置的製造方法
JP2009004739A (ja) * 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd Soi基板の作製方法、および半導体装置の作製方法
US7960262B2 (en) 2007-05-18 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device by applying laser beam to single-crystal semiconductor layer and non-single-crystal semiconductor layer through cap film
JP2014017513A (ja) * 2007-05-18 2014-01-30 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US8895407B2 (en) 2007-05-18 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
US7867873B2 (en) 2007-06-26 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor substrate using a damaged region
JP2009033123A (ja) * 2007-06-27 2009-02-12 Semiconductor Energy Lab Co Ltd Soi基板の作製方法および半導体装置の作製方法
US8283238B2 (en) 2007-06-28 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Layer transfer process for semiconductor device
CN102306629A (zh) * 2007-06-29 2012-01-04 株式会社半导体能源研究所 半导体装置的制造方法
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP2009033138A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd Soi基板の製造方法及び半導体装置の作製方法
KR101530230B1 (ko) * 2007-06-29 2015-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판의 제작 방법 및 반도체 장치의 제작 방법
JP2009033136A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd Soi基板の製造方法及び半導体装置の作製方法
US7678668B2 (en) 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
WO2009016795A1 (ja) * 2007-07-27 2009-02-05 Shin-Etsu Handotai Co., Ltd. 貼り合わせウエーハの製造方法
CN101765901B (zh) * 2007-07-27 2012-06-13 信越半导体股份有限公司 贴合晶片的制造方法
JP2009032972A (ja) * 2007-07-27 2009-02-12 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法
US8173521B2 (en) 2007-07-27 2012-05-08 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
JP2009088497A (ja) * 2007-09-14 2009-04-23 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
KR101499175B1 (ko) * 2007-10-04 2015-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법
US7790572B2 (en) 2007-10-04 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
US8828844B2 (en) 2007-10-10 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
JP2009135434A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd Soi基板の製造方法
US8435871B2 (en) 2007-10-30 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and semiconductor device and electronic device
US8394655B2 (en) 2007-11-09 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method for manufacturing the same
WO2009060808A1 (en) * 2007-11-09 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method for manufacturing the same
JP2009158943A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2009177144A (ja) * 2007-12-28 2009-08-06 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2009194370A (ja) * 2008-01-16 2009-08-27 Semiconductor Energy Lab Co Ltd レーザ処理装置、および半導体基板の作製方法
US7932164B2 (en) 2008-03-17 2011-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate by using monitor substrate to obtain optimal energy density for laser irradiation of single crystal semiconductor layers
US8604545B2 (en) 2008-03-17 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having single crystal silicon layer with local maximum of carbon concentration and shoulder peak of hydrogen concentration
JP2009260295A (ja) * 2008-03-18 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US9633892B2 (en) 2008-03-26 2017-04-25 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing SOI substrate in which crystal defects of a single crystal semiconductor layer are reduced and method for manufacturing semiconductor device
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
US8946051B2 (en) 2008-03-26 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
US8021958B2 (en) 2008-03-26 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
US8530332B2 (en) 2008-03-26 2013-09-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and semiconductor device
JP2009260314A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び該soi基板を用いた半導体装置
US9029184B2 (en) 2008-03-28 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and method for manufacturing the same
WO2009141954A1 (ja) * 2008-05-21 2009-11-26 信越半導体株式会社 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
JP2009283582A (ja) * 2008-05-21 2009-12-03 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
CN101599453A (zh) * 2008-06-04 2009-12-09 株式会社半导体能源研究所 制造半导体衬底的方法
US7883988B2 (en) 2008-06-04 2011-02-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
US8815657B2 (en) 2008-09-05 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2010103515A (ja) * 2008-09-29 2010-05-06 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US8377804B2 (en) 2008-10-02 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
JP2010109353A (ja) * 2008-10-02 2010-05-13 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
US8741740B2 (en) 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
KR101581728B1 (ko) 2008-10-02 2016-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작 방법 및 반도체장치
KR20100038059A (ko) * 2008-10-02 2010-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작 방법 및 반도체장치
US8313989B2 (en) 2008-10-22 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. SOI substrate and method for manufacturing the same
US20100112233A1 (en) * 2008-10-31 2010-05-06 Murata Manufacturing Co., Ltd. Method for manufacturing piezoelectric device
JP4743258B2 (ja) * 2008-10-31 2011-08-10 株式会社村田製作所 圧電デバイスの製造方法
US9553253B2 (en) * 2008-10-31 2017-01-24 Murata Manufacturing Co., Ltd. Method for manufacturing piezoelectric device
JP2010109949A (ja) * 2008-10-31 2010-05-13 Murata Mfg Co Ltd 電子デバイスの製造方法および圧電デバイスの製造方法
US9240543B2 (en) 2008-10-31 2016-01-19 Murata Manufacturing Co., Ltd. Method for manufacturing piezoelectric device
US8486772B2 (en) 2009-04-22 2013-07-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate
US8168481B2 (en) 2009-04-22 2012-05-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate
JP2011114563A (ja) * 2009-11-26 2011-06-09 Murata Mfg Co Ltd 圧電デバイスの製造方法
JP2013534731A (ja) * 2010-06-30 2013-09-05 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコン・オン・インシュレータウエハをインサイチュで不導体化する方法
KR20130129897A (ko) * 2010-06-30 2013-11-29 엠이엠씨 일렉트로닉 머티리얼즈, 인크. Soi 웨이퍼를 인시츄로 패시베이션하기 위한 방법
KR102083688B1 (ko) 2010-06-30 2020-03-02 글로벌웨이퍼스 씨오., 엘티디. Soi 웨이퍼를 인시츄로 패시베이션하기 위한 방법
JP2012199762A (ja) * 2011-03-22 2012-10-18 Murata Mfg Co Ltd 圧電デバイスの製造方法
US8994009B2 (en) 2011-09-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device
US9312166B2 (en) 2011-09-15 2016-04-12 Shin-Etsu Chemical Co., Ltd. Method for manufacturing composite wafers
WO2013039200A1 (ja) * 2011-09-15 2013-03-21 信越化学工業株式会社 複合ウェーハの製造方法
JP2013065589A (ja) * 2011-09-15 2013-04-11 Shin Etsu Chem Co Ltd 複合ウェーハの製造方法
JP2014232806A (ja) * 2013-05-29 2014-12-11 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2016082093A (ja) * 2014-10-17 2016-05-16 信越半導体株式会社 貼り合わせウェーハの製造方法
WO2016059748A1 (ja) * 2014-10-17 2016-04-21 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2020504439A (ja) * 2017-01-13 2020-02-06 ソイテックSoitec セミコンダクタオンインシュレータ基板の表面を平滑化するためのプロセス
US11276605B2 (en) 2017-01-13 2022-03-15 Soitec Process for smoothing the surface of a semiconductor-on-insulator substrate
JP7159518B2 (ja) 2017-01-13 2022-10-25 ソイテック セミコンダクタオンインシュレータ基板の表面を平滑化するためのプロセス
KR20200136981A (ko) * 2018-03-28 2020-12-08 소이텍 원자 종들을 임플란팅 함으로써 약해진 기판의 분할을 검출하기 위한 방법
US20210028036A1 (en) * 2018-03-28 2021-01-28 Soitec Method for detecting the splitting of a substrate weakened by implanting atomic species
JP2021519512A (ja) * 2018-03-28 2021-08-10 ソワテク 原子種の注入により弱化させた基板の分割を検出するための方法
KR102526747B1 (ko) * 2018-03-28 2023-04-27 소이텍 원자 종들을 임플란팅 함으로써 약해진 기판의 분할을 검출하기 위한 방법
JP7426551B2 (ja) 2018-03-28 2024-02-02 ソワテク 原子種の注入により弱化させた基板の分割を検出するための方法
JP2019201148A (ja) * 2018-05-17 2019-11-21 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
CN112599470A (zh) * 2020-12-08 2021-04-02 上海新昇半导体科技有限公司 一种绝缘体上硅结构及其方法

Also Published As

Publication number Publication date
JP4379943B2 (ja) 2009-12-09

Similar Documents

Publication Publication Date Title
JP4379943B2 (ja) 半導体基板の製造方法および半導体基板製造装置
US7892951B2 (en) SOI substrates with a fine buried insulating layer
KR101035699B1 (ko) 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법
KR100562437B1 (ko) Soi웨이퍼제조방법및그방법에의해제조된soi웨이퍼
US7575988B2 (en) Method of fabricating a hybrid substrate
JP3911901B2 (ja) Soiウエーハおよびsoiウエーハの製造方法
KR101469282B1 (ko) Soi 웨이퍼의 제조 방법
JPH1197379A (ja) 半導体基板及び半導体基板の製造方法
JP5064692B2 (ja) Soi基板の製造方法
JP3900741B2 (ja) Soiウェーハの製造方法
US20060240642A1 (en) Method of bonding two wafers of semiconductor materials
WO2007094233A1 (ja) Soi基板およびsoi基板の製造方法
EP2993686B1 (en) Method for producing hybrid substrate
US20030089950A1 (en) Bonding of silicon and silicon-germanium to insulating substrates
KR100890792B1 (ko) 결합 계면 안정화를 위한 열처리
JPH11233449A (ja) 半導体基板の製造方法
KR19990023856A (ko) 에스 오 아이 층위에의 산화막 형성방법 및 결합 웨이퍼 제조방법
JPH11121310A (ja) 半導体基板の製造方法
JP3582566B2 (ja) Soi基板の製造方法
US20080145650A1 (en) Double plasma utbox
JP3707200B2 (ja) 半導体基板の製造方法
JPH05235007A (ja) 半導体基板の製造方法
WO2010137683A1 (ja) Soi基板の製造方法
JP4581349B2 (ja) 貼合せsoiウェーハの製造方法
TW201005883A (en) Method for manufacturing soi wafer

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081211

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090901

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090914

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121002

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121002

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121002

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131002

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees