JP2009088497A - 半導体装置及び電子機器 - Google Patents

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Abstract

【課題】耐熱性の低い基板をベース基板とするＳＯＩ基板を用いて高性能な半導体装置を提供することを課題とする。また、機械的な研磨を行わずに高性能な半導体装置を提供することを課題とする。また、該半導体装置を用いた電子機器を提供することを課題とする。
【解決手段】絶縁基板上の絶縁層と、絶縁層上の接合層と、接合層上の単結晶半導体層と有し、単結晶半導体層は、その上部表面における凹凸形状の算術平均粗さが１ｎｍ以上７ｎｍ以下とする。または、凹凸形状の二乗平均平方根粗さが１ｎｍ以上１０ｎｍ以下であっても良い。または、凹凸形状の最大高低差が５ｎｍ以上２５０ｎｍ以下であっても良い。
【選択図】図１

Description

本発明は、半導体装置及び電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
近年、バルク状のシリコンウエハに代わり、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁層上に形成された薄い単結晶シリコン層の特長を生かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができ、またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。
ＳＯＩ基板を製造する方法の１つに、水素イオン注入と剥離を組み合わせた、水素イオン注入剥離法が知られている。水素イオン注入剥離法の代表的な工程を以下に示す。
はじめに、シリコンウエハに水素イオンを注入することによって、表面から所定の深さにイオン注入層を形成する。次に、ベース基板となる別のシリコンウエハを酸化して酸化シリコン膜を形成する。その後、水素イオンを注入したシリコンウエハと、別のシリコンウエハの酸化シリコン膜とを接合させて、２枚のシリコンウエハを貼り合わせる。そして、加熱処理を行うことにより、イオン注入層を分離面としてウエハを分離させる。なお、貼り合わせにおける結合力を向上させるため、加熱処理を行っている。
水素イオン注入剥離法を用いて、ガラス基板上に単結晶シリコン層を形成する方法が知られている（例えば、特許文献１参照）。特許文献１では、イオン注入によって形成された欠陥層や、剥離面の数ｎｍ〜数十ｎｍの段差を除去するために、剥離面を機械研磨している。
特開平１１−０９７３７９号公報
ガラス基板はシリコンウエハよりも大面積且つ安価な基板であり、主として、液晶表示装置等の表示装置を製造する際に用いられている。ガラス基板をベース基板として用いることで、大面積で安価なＳＯＩ基板を作製することが可能になる。
しかしながら、ガラス基板は、歪み点が７００℃以下であり、耐熱性が低い。このため、ガラス基板の耐熱温度を超える温度で加熱することはできず、プロセス温度は７００℃以下に制限されてしまう。つまり、剥離面における結晶欠陥や表面凹凸を除去する際にも、プロセス温度の制約がある。また、ガラス基板に貼り付けられた単結晶シリコン層からトランジスタを製造するときにも、プロセス温度の制約がある。
また、基板が大型であることから、使用できる装置や処理方法にも制約が生じる。例えば、特許文献１において示されている剥離面の機械研磨は、加工精度や装置に係るコスト等の観点から、大面積の基板に用いるのは現実的ではない。しかしながら、半導体素子の特性を引き出すためには、剥離面における表面凹凸を一定以下に抑えておく必要がある。
このように、大面積且つ耐熱性の低いガラス基板の如き基板をベース基板として用いる場合には、半導体層の表面凹凸を抑えることが困難であり、所望の特性を得ることが難しいという問題があった。
上述の問題点に鑑み、本発明では、耐熱性の低い基板をベース基板とするＳＯＩ基板を用いて高性能な半導体装置を提供することを課題とする。また、機械的な研磨（例えば、ＣＭＰなど）を行わずに高性能な半導体装置を提供することを課題とする。また、該半導体装置を用いた電子機器を提供することを課題とする。
本発明の半導体装置の一は、絶縁基板上の絶縁層と、絶縁層上の接合層と、接合層上の単結晶半導体層と有し、単結晶半導体層は、その上部表面における凹凸形状の算術平均粗さが１ｎｍ以上７ｎｍ以下であることを特徴としている。
本発明の半導体装置の他の一は、絶縁基板上の絶縁層と、絶縁層上の接合層と、接合層上の単結晶半導体層と有し、単結晶半導体層は、その上部表面における凹凸形状の二乗平均平方根粗さが１ｎｍ以上１０ｎｍ以下であることを特徴としている。
本発明の半導体装置の他の一は、絶縁基板上の絶縁層と、絶縁層上の接合層と、接合層上の単結晶半導体層と有し、単結晶半導体層は、その上部表面における凹凸形状の最大高低差が５ｎｍ以上２５０ｎｍ以下であることを特徴としている。
本発明の半導体装置の他の一は、耐熱温度が７００℃以下の基板と、基板上の絶縁層と、絶縁層上の接合層と、接合層上の単結晶半導体層と有し、単結晶半導体層は、その上部表面における凹凸形状の算術平均粗さが１ｎｍ以上７ｎｍ以下であることを特徴としている。
本発明の半導体装置の他の一は、耐熱温度が７００℃以下の基板と、基板上の絶縁層と、絶縁層上の接合層と、接合層上の単結晶半導体層と有し、単結晶半導体層は、その上部表面における凹凸形状の二乗平均平方根粗さが１ｎｍ以上１０ｎｍ以下であることを特徴としている。
本発明の半導体装置の他の一は、耐熱温度が７００℃以下の基板と、基板上の絶縁層と、絶縁層上の接合層と、接合層上の単結晶半導体層と有し、単結晶半導体層は、その上部表面における凹凸形状の最大高低差が５ｎｍ以上２５０ｎｍ以下であることを特徴としている。
上記において、基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのいずれかを含むガラス基板であることが好ましい。基板のサイズとしては、ＣＭＰ工程の適用が難しい大きさ、例えば、一辺が３００ｍｍを超えるものとすればよい。
また、上記において、接合層は、有機シランガスを用いて化学気相成長法により形成される酸化シリコン膜を含むことがある。また、絶縁層は、酸化窒化シリコン膜又は窒化酸化シリコン膜を有することがある。
また、上記において、単結晶半導体層は、（１００）面を主表面（集積回路が形成される表面）として有することがある。また、単結晶半導体層は、（１１０）面を主表面として有することがある。
なお、単結晶半導体層の上部表面は、レーザー光が照射されたことによる滑らかな凹凸形状を有している。つまり、上部表面の凸形状は鋭く尖った形状ではなく、一定以上の曲率半径を有する滑らかな凸形状であると言える。
なお、単結晶半導体層の厚さ調節や、表面凹凸の低減のために、単結晶半導体層に対して薄膜化、平坦化の処理を施しても良い。前述の処理としては、ドライエッチングまたはウェットエッチングの一方、または双方を組み合わせたエッチングを用いることができる。もちろん、エッチバック処理を施しても良い。該処理は、レーザー光の照射前後のいずれにも適用することができる。
また、上記において、前記凹凸形状における各凹部の幅の平均値又は各凸部の幅の平均値は、６０ｎｍ以上１２０ｎｍ以下であることが望ましい。なお、各凹部の幅又は各凸部の幅は、平均高さにおいて測定される。
上記の半導体装置を用いて、様々な電子機器を提供することができる。
本発明の半導体装置では、耐熱温度の低い基板を用いつつも、機械的な研磨を行わずに単結晶半導体層の表面凹凸を一定以下に抑えている。これにより、耐熱性の低い基板をベース基板とするＳＯＩ基板を用いて、高性能な半導体装置を提供することができる。また、該半導体装置を用いて様々な電子機器を提供することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
（実施の形態１）
図１及び図２は、本発明の半導体装置に用いるＳＯＩ基板の作製方法の一例を示す断面図である。以下において、図１及び図２を参照してＳＯＩ基板の作製方法の一例について説明する。
はじめに、ベース基板１０１を用意する（図１（Ａ）参照）。ベース基板１０１には、液晶表示装置など電子工業用に使用されている透光性のガラス基板を用いることができる。ガラス基板としては、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であって、歪み点が５８０℃以上６８０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが、耐熱性、価格などの点から好ましい。また、ガラス基板は無アルカリガラス基板であることが好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。
上記ガラス基板としてはフュージョン法を用いて製造したものを用いても良いし、フロート法を用いて製造したものを用いても良い。フロート法を用いて製造したガラス基板は、表面を研磨したものであっても良いし、研磨後に研磨材を除去するための薬液処理を施したものであっても良い。
なお、ベース基板１０１としては、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板などを用いることもできる。
次に、ベース基板１０１を洗浄し、その上面に１０ｎｍ以上４００ｎｍ以下の厚さの絶縁層１０２を形成する（図１（Ｂ）参照）。絶縁層１０２は単層構造、２層以上の多層構造とすることができる。
絶縁層１０２を構成する膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
なお、本明細書において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例えば、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素含有比率の合計は、１００原子％を超えない。
ベース基板１０１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物が、ベース基板１０１から、半導体層に拡散することを防止できるような膜を少なくとも１層以上設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１０２をバリア層として機能させることができる。
例えば、絶縁層１０２を単層構造のバリア層として形成する場合、厚さ１０ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜で形成することができる。
絶縁層１０２をバリア層として機能させ、２層構造とする場合は、例えば、窒化シリコン膜と酸化シリコン膜の積層膜、窒化シリコン膜と酸化窒化シリコン膜の積層膜、窒化酸化シリコン膜と酸化シリコン膜の積層膜、窒化酸化シリコン膜と酸化窒化シリコン膜の積層膜等の構造を採用することができる。なお、前述の２層構造においては、先に記載した膜をベース基板１０１上面に形成される膜とすることが好ましい。また、上層の膜としては、下層のブロッキング効果の高い膜の内部応力が半導体層に作用しないように、応力を緩和することができるような材料からなる膜を選択することが好ましい。また、上層の厚さは１０ｎｍ以上２００ｎｍ以下、下層の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。
本実施の形態では、下層を、プロセスガスとしてＳｉＨ４及びＮＨ３を用いてプラズマＣＶＤ法で形成した窒化酸化シリコン膜１０３、上層を、プロセスガスとしてＳｉＨ４及びＮ２Ｏを用いてプラズマＣＶＤ法で形成した酸化窒化シリコン膜１０４とした２層構造を用いる。
図１（Ａ）及び（Ｂ）に示す工程と並行して半導体基板を加工する。まず、半導体基板１１１を用意する（図１（Ｃ）参照）。半導体基板１１１を薄片化した半導体層をベース基板１０１に貼り合わせることで、ＳＯＩ基板が作製される。なお、半導体基板１１１としては単結晶半導体基板を用いることが好ましいが、多結晶半導体基板を用いることもできる。また、シリコン、ゲルマニウム、シリコン−ゲルマニウム、炭化シリコンなどの第４属元素でなる半導体基板を用いることができる。もちろん、ガリウムヒ素、インジウムリンなどの化合物半導体でなる半導体基板を用いてもよい。
次に、半導体基板１１１を洗浄する。そして、その後、半導体基板１１１表面に保護膜１１２を形成する（図１（Ｄ）参照）。保護膜１１２には、イオン照射の際に半導体基板１１１が不純物により汚染されることを防止する効果や、照射されるイオンの衝撃で半導体基板１１１が損傷することを防止する効果などがある。保護膜１１２は、ＣＶＤ法などを用いて、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンなどを堆積させて形成することができる。また、半導体基板１１１を酸化又は窒化することで、保護膜１１２を形成することもできる。
次に、保護膜１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を半導体基板１１１に照射し、半導体基板１１１の表面から所定の深さの領域に脆化層１１３を形成する（図１（Ｅ）参照）。脆化層１１３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって制御することができる。イオンの平均侵入深さと同程度の深さ領域に脆化層１１３が形成される。
上述の脆化層１１３が形成される深さにより、半導体基板１１１から分離される半導体層の厚さが決定される。脆化層１１３が形成される深さは５０ｎｍ以上５００ｎｍ以下であり、好ましい厚さの範囲は５０ｎｍ以上２００ｎｍ以下である。
イオンを半導体基板１１１に照射するには、イオン注入装置、又は、イオンドーピング装置を用いることができる。イオン注入装置では、ソースガスを励起してイオン種を生成し、生成されたイオン種を質量分離して、所定の質量を有するイオン種を被処理物に注入する。イオンドーピング装置は、プロセスガスを励起してイオン種を生成し、生成されたイオン種を質量分離せずに被処理物に導入する。なお、質量分離装置を備えているイオンドーピング装置では、イオン注入装置と同様に、質量分離を伴うイオン照射を行うことができる。
イオンドーピング装置を用いる場合のイオン照射工程は、例えば、以下の条件で行うことができる。
・加速電圧 １０ｋＶ以上１００ｋＶ以下
（好ましくは２０ｋＶ以上８０ｋＶ以下）
・ドーズ量 １×１０１６ｉｏｎｓ／ｃｍ２以上４×１０１６ｉｏｎｓ／ｃｍ２以下
・ビーム電流密度 ２μＡ／ｃｍ２以上
（好ましくは５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上）
このイオン照射工程のソースガスには、水素ガスを用いることができる。水素ガス（Ｈ２ガス）を用いることによりイオン種としてＨ＋、Ｈ２ ＋、Ｈ３ ＋を生成することができる。水素ガスをソースガスとして用いる場合には、Ｈ３ ＋を多く照射することが好ましい。Ｈ３ ＋イオンを多く照射することで、Ｈ＋、Ｈ２ ＋を照射するよりもイオンの照射効率が向上する。つまり、照射時間を短縮することができる。また、脆化層１１３からの剥離がより容易になる。また、Ｈ３ ＋を用いることで、イオンの平均侵入深さを浅くすることができるため、脆化層１１３をより浅い領域に形成することができる。
イオン注入装置を用いる場合は、質量分離により、Ｈ３ ＋イオンが注入されるようにすることが好ましい。もちろん、Ｈ２ ＋を注入してもよい。
イオンドーピング装置を用いる場合は、イオンビーム１２１に、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋イオンが７０％以上含まれるようにすることが好ましい。Ｈ３ ＋イオンの割合は８０％以上とすることがより好ましい。このようにＨ３ ＋の割合を高めておくことで、脆化層１１３に１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で水素を含ませることが可能である。なお、脆化層１１３に５×１０２０ａｔｏｍｓ／ｃｍ３以上の水素を含ませることで、半導体層の分離が容易になる。
イオン照射工程のソースガスには水素ガスの他に、ヘリウムやアルゴンなどの希ガス、フッ素ガスや塩素ガスに代表されるハロゲンガス、フッ素化合物ガス（例えば、ＢＦ３）などのハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。ソースガスにヘリウムを用いる場合は、質量分離を行わないことで、Ｈｅ＋イオンの割合が高いイオンビーム１２１を作り出すことができる。このようなイオンビーム１２１を用いることで、脆化層１１３を効率よく形成することができる。
また、複数回のイオン照射工程を行うことで、脆化層１１３を形成することもできる。この場合、イオン照射工程毎にソースガスを異ならせても良いし、同じソースガスを用いてもよい。例えば、ソースガスとして希ガスを用いてイオン照射を行った後、水素ガスをソースガスとして用いてイオン照射を行うことができる。また、初めにハロゲンガス又はハロゲン化合物ガスを用いてイオン照射を行い、次に、水素ガスを用いてイオン照射を行うこともできる。
脆化層１１３を形成した後、エッチングにより保護膜１１２を除去する。そして、半導体基板１１１の上面に、接合層１１４を形成する（図１（Ｆ）参照）。保護膜１１２を除去せず、保護膜１１２上に接合層１１４を形成しても良い。
接合層１１４は、平滑な親水性表面を有する層である。このような接合層１１４としては、化学的な反応により形成される絶縁膜が好ましく、中でも酸化シリコン膜が好ましい。接合層１１４の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは１０ｎｍ以上１００ｎｍ以下であり、より好ましくは２０ｎｍ以上５０ｎｍ以下である。なお、接合層１１４を形成する工程において、半導体基板１１１の加熱温度は脆化層１１３に導入した元素や分子が離脱しない温度とする必要がある。具体的には、加熱温度は３５０℃以下とすることが好ましい。
接合層１１４の酸化シリコン膜をプラズマＣＶＤ法で形成する場合には、シリコンのソースガスとして有機シランガスを用いることが好ましい。酸素のソースガスとしては酸素（Ｏ２）ガスを用いることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などを用いることができる。また、シリコンのソースガスとしては有機シランガス以外にも、シラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）などを用いることができる。
プラズマＣＶＤ法以外にも、熱ＣＶＤ法を用いることで酸化シリコン膜を形成することができる。この場合、シリコンのソースガスとしてはシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）などを、酸素のソースガスとしては酸素（Ｏ２）ガスや一酸化二窒素（Ｎ２Ｏ）ガスなどを用いることができる。加熱温度は２００℃以上５００℃以下とすることが好ましい。なお、接合層１１４は絶縁性材料を用いて形成されることが多く、この意味において接合層を絶縁層に含めることができる。
次に、ベース基板１０１と半導体基板１１１とを貼り合わせる（図１（Ｇ）参照）。この貼り合わせの工程は、以下のようにして行われる。まず、絶縁層１０２が形成されたベース基板１０１、及び接合層１１４が形成された半導体基板１１１を超音波洗浄などの方法で洗浄する。次に、絶縁層１０２と接合層１１４を密着させる。これにより、絶縁層１０２と接合層１１４が接合する。なお、接合のメカニズムとしては、ファン・デル・ワールス力が関わるメカニズムや、水素結合が関わるメカニズムなどが考えられる。
このように、接合層１１４として、有機シランを用いてプラズマＣＶＤ法で形成した酸化シリコン膜や、熱ＣＶＤ法で形成した酸化シリコン膜などを用いることで、絶縁層１０２と接合層１１４を常温で接合することができる。従って、ベース基板１０１として、ガラス基板をはじめとする耐熱性の低い基板を用いることが可能である。
なお、本実施の形態においては示さないが、絶縁層１０２の形成を省略することもできる。この場合には、接合層１１４とベース基板１０１とを接合することになる。ベース基板１０１がガラス基板の場合には、接合層１１４として、有機シランを用いてＣＶＤ法で形成した酸化シリコン膜、熱ＣＶＤ法で形成した酸化シリコン膜、シロキサンを原料に形成した酸化シリコン膜等を用いることにより、ガラス基板と接合層１１４を常温で接合させることができる。
結合力をより強固なものにするために、例えば、絶縁層１０２の表面に、Ｎ２、Ｏ２、Ａｒ、ＮＨ３のいずれか一、又は二以上の混合ガスを用いたプラズマ処理や、酸素プラズマ処理、オゾン処理などを施して、その表面を親水性にする方法がある。この処理によって絶縁層１０２の表面に水酸基が付加されるため、接合層１１４との接合界面に水素結合を形成することができる。なお、絶縁層１０２を形成しない場合には、ベース基板１０１の表面を親水性にする処理を行ってもよい。
ベース基板１０１と半導体基板１１１を密着させた後、加熱処理又は加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで、絶縁層１０２と接合層１１４の結合力を向上させることができるためである。加熱処理の温度は、ベース基板１０１の耐熱温度以下であることが好ましく、加熱温度は４００℃以上７００℃以下とすることができる。例えば、ベース基板１０１としてガラス基板を用いる場合には、歪み点を耐熱温度とみなしてもよい。加圧処理は、接合界面に垂直な方向に力が加わるように行い、加える圧力はベース基板１０１及び半導体基板１１１の強度を考慮して決定する。
次に、半導体基板１１１を半導体基板１１１´と半導体層１１５に分離する（図１（Ｈ）参照）。半導体基板１１１の分離は、ベース基板１０１と半導体基板１１１を貼り合わせた後、半導体基板１１１を加熱することにより行う。半導体基板１１１の加熱温度はベース基板の耐熱温度に依存するが、例えば、４００℃以上７００℃以下とすることができる。
上述のように、４００℃以上７００℃以下の温度範囲で熱処理を行うことにより、脆化層１１３に形成された微小な空孔の体積変化が生じ、脆化層１１３に亀裂が生ずる。その結果、脆化層１１３沿って半導体基板１１１が分離される。接合層１１４はベース基板１０１と接合しているので、ベース基板１０１上には半導体基板１１１から分離された半導体層１１５が残存することになる。また、この熱処理で、ベース基板１０１と接合層１１４の接合界面が加熱されるため、接合界面に共有結合が形成され、接合界面での結合力が向上する。
以上により、ベース基板１０１に半導体層１１５が設けられたＳＯＩ基板１３１が作製される。ＳＯＩ基板１３１は、ベース基板１０１上に絶縁層１０２、接合層１１４、半導体層１１５が順に積層された多層構造の基板であり、絶縁層１０２と接合層１１４の界面において接合が形成されている。なお、絶縁層１０２を形成しない場合には、ベース基板１０１と接合層１１４との界面において接合が形成されることになる。
半導体基板１１１を分離し、ＳＯＩ基板１３１を形成した後、さらに、４００℃以上７００℃以下の温度で熱処理を行うこともできる。この加熱処理によって、ＳＯＩ基板１３１の接合層１１４と絶縁層１０２との結合力をより一層向上させることができる。加熱温度の上限はベース基板１０１の耐熱温度を超えないようにすることはいうまでもない。
半導体層１１５の表面には、分離工程やイオン照射工程による欠陥が存在し、また、その平坦性は損なわれている。このような凹凸のある半導体層１１５の表面に、薄く、且つ、高い絶縁耐圧のゲート絶縁層を形成することは困難である。そのため、半導体層１１５の平坦化処理を行う。また、半導体層１１５に欠陥が存在する場合には、ゲート絶縁層との界面における局在準位密度が高くなるなど、トランジスタの性能及び信頼性に悪影響を与えるため、半導体層１１５の欠陥を減少させる処理を行う。
半導体層１１５の平坦化、および欠陥の減少は、半導体層１１５にレーザー光１２２を照射することで実現される（図２（Ａ）参照）。レーザー光１２２を半導体層１１５の上面側から照射することで、半導体層１１５上面を溶融させる。溶融した後、半導体層１１５が冷却、固化することで、その上面の平坦性が向上した半導体層１１５Ａが得られる（図２（Ｂ）参照）。平坦化処理では、レーザー光１２２を用いているため、ベース基板を加熱する必要が無く、ベース基板１０１の温度上昇が抑えられる。このため、ガラス基板のような耐熱性の低い基板をベース基板１０１に用いることが可能になる。
なお、レーザー光１２２の照射による半導体層１１５の溶融は、部分溶融であることが好ましい。完全溶融させた場合には、液相となった半導体層１１５における無秩序な核発生により、半導体層１１５が再結晶化することとなり、半導体層１１５Ａの結晶性が低下するためである。部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体層１１５の欠陥が減少し、結晶性が回復する。なお、完全溶融とは、半導体層１１５が接合層１１４との界面まで溶融され、液体状態になることをいう。他方、部分溶融とは、上層は溶融して液相となるが、下層は溶融せずに固相のままであることをいう。
レーザー光の照射には、例えば、連続発振のレーザー（ＣＷレーザー）や、パルス発振レーザー（１０Ｈｚ以上１００Ｈｚ以下程度の発振周波数であることが好ましい）を用いることができる。具体的には、連続発振のレーザーとして、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等を用いることができる。また、パルス発振レーザーとして、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザー等を用いることができる。なお、このようなパルス発振レーザーは、発振周波数を増加させると、連続発振レーザーと同等に扱うことも可能である。部分溶融させるためには、パルス発振レーザー光を用いることが好ましいがこれに限定して解釈されるものではない。
レーザー光１２２の波長は、半導体層１１５に吸収される波長とする必要がある。その波長は、レーザー光の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定すればよい。例えば、２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。また、レーザー光１２２の照射エネルギー密度は、レーザー光１２２の波長、レーザー光の表皮深さ、半導体層１１５の膜厚などを考慮して決定することができる。レーザー光１２２の照射エネルギー密度は、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすればよい。
なお、イオン照射工程においてイオンの侵入深さを調節し、半導体層１１５の厚さを５０ｎｍより大きくすることで、レーザー光１２２の照射エネルギー密度の調節が容易になる。これにより、レーザー光１２２の照射による半導体層１１５表面の平坦性の向上、および結晶性の向上を、効率的に実現することができる。なお、半導体層１１５を厚くするとレーザー光１２２の照射エネルギー密度を高くする必要があるため、半導体層１１５の厚さは２００ｎｍ以下とすることが好ましい。
レーザー光１２２の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気のような不活性雰囲気で行うことができる。不活性雰囲気中でレーザー光１２２を照射するには、気密性のあるチャンバー内でレーザー光１２２を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザー光１２２の被照射面に窒素ガスなど不活性ガスを吹き付けることで、窒素雰囲気を形成することもできる。
なお、窒素などの不活性雰囲気で行うほうが、大気雰囲気よりも半導体層１１５の平坦性を向上させる効果は高い。また、大気雰囲気よりも不活性雰囲気のほうがクラックやリッジの発生を抑える効果が高く、レーザー光１２２の使用可能なエネルギー範囲が広くなる。なお、上記の不活性雰囲気は、酸素の濃度が０．１％以下、好ましくは０．０１％以下、より好ましくは０．００１％以下の雰囲気である。
レーザー光１２２を照射して、図２（Ｂ）に示す半導体層１１５Ａを有するＳＯＩ基板１３１Ａを形成した後、半導体層１１５Ａの厚さを薄くする薄膜化工程を行う（図２（Ｃ）参照）。
半導体層１１５Ａを薄くするには、ドライエッチングまたはウェットエッチングの一方、または双方を組み合わせたエッチング処理を行えばよい。例えば、半導体基板１１１がシリコン基板の場合、ＳＦ６とＯ２をプロセスガスに用いたドライエッチング処理で、半導体層１１５Ａを薄くすることができる。又、Ｃｌ２をプロセスガスに用いても良い。
エッチング処理によって、薄い半導体層１１５Ｂを有するＳＯＩ基板１３１Ｂを作製することができる（図２（Ｃ）参照）。予め半導体層１１５Ａの表面がレーザー光１２２の照射により平坦化されているため、この薄膜化工程はエッチバック処理ではなく、エッチング処理で行うことができる。もちろん、エッチバック処理を用いても良い。この薄膜化工程で、半導体層１１５Ｂの厚さは１００ｎｍ以下５ｎｍ以上とすることが好ましく、５０ｎｍ以下５ｎｍ以上とするとより好ましい。
なお、本実施の形態においては、レーザー光の照射により表面を平坦化した後でエッチング処理又はエッチバック処理を行う構成としているが、本発明はこれに限定して解釈されるものではない。例えば、レーザー光の照射前にエッチング処理又はエッチバック処理を行ってもよい。この場合には、エッチング処理又はエッチバック処理により半導体層表面の凹凸や欠陥を低減することができる。また、レーザー光の照射前及び照射後の両方に上記処理を適用しても良い。また、レーザー光の照射と上記処理を交互に繰り返しても良い。このように、レーザー光の照射とエッチング処理（又はエッチバック処理）を組み合わせて用いることにより、一方のみを用いる場合と比較して、半導体層表面の凹凸、欠陥等を著しく低減することができる。
以上の工程により、ＳＯＩ基板を作製することができる。なお、ＳＯＩ基板の大面積化を図る場合には、１枚のベース基板１０１に上に複数の半導体層１１５Ｂを貼り付けた構成とすればよい。例えば、図１（Ｃ）〜図１（Ｆ）を用いて説明した工程を、複数回繰り返し、脆化層１１３が形成された半導体基板１１１を複数枚用意する。次いで、図１（Ｇ）の接合工程を複数回繰り返して、１枚のベース基板１０１に複数の半導体基板１１１を固定する。そして、図１（Ｈ）の加熱工程を行い、各半導体基板１１１を分離することで、ベース基板１０１上に、複数の半導体層１１５が固定されたＳＯＩ基板１３１が作製される。その後、図２（Ａ）〜図２（Ｃ）に示す工程を行うことで、複数の半導体層１１５Ｂが貼り付けられたＳＯＩ基板１３１Ｂを形成することができる。
本実施の形態に示したように、レーザー光の照射による半導体層の平坦化工程と、エッチング処理（又はエッチバック処理）を組み合わせて用いることにより、厚さが１００ｎｍ以下で、平坦性が高く、欠陥が少ない半導体層１１５Ｂを形成することができる。つまり、ベース基板１０１にガラス基板を採用し、脆化層１１３の形成にイオンドーピング装置を用いた場合でも、上記のような特長を有する半導体層１１５Ｂが貼り付けられたＳＯＩ基板１３１Ｂを作製することができる。
ＳＯＩ基板１３１Ｂからトランジスタを作製することで、ゲート絶縁層の薄膜化およびゲート絶縁層との局在界面準位密度の低減が可能になる。また半導体層１１５Ｂを薄くすることで、ガラス基板上に、単結晶半導体層で完全空乏型のトランジスタを作製することができる。これらにより、高速動作が可能で、サブスレッショルド値が低い、電界効果移動度が高く、低消費電圧で駆動可能など高性能、高信頼性のトランジスタをベース基板上に作製することができる。
また、大面積化に不向きなＣＭＰ処理を用いずに済むため、高性能な半導体装置の大面積化を実現することができる。もちろん、大面積基板を用いることに限定されず、小型の基板を用いる場合であっても、良好な半導体装置を提供できるため好ましい。なお、本実施の形態の工程により得られる半導体層の表面特性を、以下に示す。Ｒａは算術平均粗さであり、ＲＭＳは二乗平均平方根粗さであり、Ｐ−Ｖは最大高低差である。なお、Ｐ−Ｖの値については、微小な傷の影響を大きく受ける場合があり、評価パラメータとしては、Ｒａ又はＲＭＳを用いることがより好ましいと言える。
・Ｒａ：７ｎｍ以下
・ＲＭＳ：１０ｎｍ以下
・Ｐ−Ｖ：２５０ｎｍ以下
なお、通常のＣＭＰを用いる場合における上述のパラメータは以下の通りである。
・Ｒａ：１ｎｍ未満
・ＲＭＳ：１ｎｍ未満
・Ｐ−Ｖ：５ｎｍ未満
以上より、ＣＭＰを用いない本発明の半導体層表面のパラメータは以下の範囲であることがわかる。
・Ｒａ：１ｎｍ以上７ｎｍ以下（好ましくは、１ｎｍ以上３ｎｍ以下）
・ＲＭＳ：１ｎｍ以上１０ｎｍ以下（好ましくは、１ｎｍ以上４ｎｍ以下）
・Ｐ−Ｖ：５ｎｍ以上２５０ｎｍ以下（好ましくは、５ｎｍ以上５０ｎｍ以下）
なお、本実施の形態において用いる半導体基板の主表面は、（１００）面であっても良いし、（１１０）面であっても良いし、（１１１）面であっても良い。（１００）面を用いる場合には、界面準位密度を小さくすることができるため、電界効果型トランジスタの作製に向いている。また、（１１０）面を用いる場合には、接合層を構成する元素と半導体を構成する元素（例えばシリコン元素）との結合が密に形成されるため、絶縁層と半導体層との密着性が向上する。すなわち、半導体層の剥離を抑制することができるようになる。また、（１１０）面では原子が密に配列しているため、その他の面を用いる場合と比較して、作製したＳＯＩ基板における単結晶シリコン層の平坦性が向上する。すなわち、該半導体層を用いて作製したトランジスタは優れた特性を有することになる。なお、（１１０）面は（１００）面と比較してヤング率が大きく、分離しやすいというメリットも有している。
（実施の形態２）
図３及び図４は、本発明の半導体装置に用いるＳＯＩ基板の作製方法の別の一例を示す断面図である。以下、図３及び図４を参照してＳＯＩ基板の作製方法の別の一例について説明する。
実施の形態１において図１（Ａ）を用いて説明したように、ＳＯＩ基板のベース基板となるベース基板１０１を用意する（図３（Ａ）参照）。図３（Ａ）はベース基板１０１の断面図である。また、図１（Ｃ）を用いて説明したように、半導体基板１１１を用意する（図３（Ｂ）参照）。図３（Ｂ）は半導体基板１１１の断面図である。
そして、半導体基板１１１を洗浄する。その後、半導体基板１１１表面に、絶縁層１１６を形成する（図３（Ｃ）参照）。絶縁層１１６は単層構造、２層以上の多層構造とすることができる。その厚さは１０ｎｍ以上４００ｎｍ以下とすることができる。
絶縁層１１６を構成する膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
絶縁層１１６を構成する絶縁膜の形成方法としては、ＣＶＤ法、スパッタ法、半導体基板１１１の酸化（又は窒化）による方法等が挙げられる。
ベース基板１０１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物がベース基板１０１から、ＳＯＩ基板の半導体層に拡散することを防止できるような膜を少なくとも１層以上設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１１６をバリア層として機能させることができる。
例えば、絶縁層１１６を単層構造のバリア層として形成する場合、厚さ１０ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜で形成することができる。
絶縁層１１６をバリア層として機能させ、２層構造とする場合には、例えば、酸化シリコン膜と窒化シリコン膜の積層膜、酸化窒化シリコン膜と窒化シリコン膜の積層膜、酸化シリコン膜と窒化酸化シリコン膜の積層膜、酸化窒化シリコン膜と窒化酸化シリコン膜の積層膜等の構造を採用することができる。なお、例示した２層構造では、先に記載した膜を半導体基板１１１側（下層）に形成することが好ましい。また、下層の膜としては、上層のブロッキング効果の高い膜の内部応力が半導体層に作用しないように、応力を緩和することができるような材料からなる膜を選択することが好ましい。また、上層の厚さは１０ｎｍ以上２００ｎｍ以下、下層の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。
本実施の形態では、下層を、プロセスガスとしてＳｉＨ４およびＮ２Ｏを用いてプラズマＣＶＤ法で形成した酸化窒化シリコン膜１１７、上層を、プロセスガスとしてＳｉＨ４およびＮＨ３を用いてプラズマＣＶＤ法で形成した窒化酸化シリコン膜１１８とした２層構造を用いる。
次に、絶縁層１１６を介して、電界で加速されたイオンでなるイオンビーム１２１を半導体基板１１１に照射し、半導体基板１１１の表面から所定の深さの領域に、脆化層１１３を形成する（図３（Ｄ）参照）。この工程は、図１（Ｅ）を用いて説明した脆化層１１３の形成と同様に行うことができる。絶縁層１１６には、イオン照射の際に半導体基板１１１が不純物により汚染されることを防止する効果や、照射されるイオンの衝撃で半導体基板１１１が損傷することを防止する効果などがある。
脆化層１１３を形成した後、絶縁層１１６の上面に接合層１１４を形成する（図３（Ｅ）参照）。
なお、本実施の形態においては、イオン照射工程の後に接合層１１４を形成しているが、イオン照射工程の前に形成することもできる。この場合、図３（Ｃ）の絶縁層１１６を形成した後、絶縁層１１６上に接合層１１４を形成する。図３（Ｄ）の工程では、接合層１１４および絶縁層１１６を介して、イオンビーム１２１が半導体基板１１１に照射される。
また、実施の形態１に示したように、保護膜１１２を形成してイオン照射を行うこともできる。この場合、図１（Ｃ）〜図１（Ｅ）に示す工程を行った後、保護膜１１２を除去し、絶縁層１１６、接合層１１４を半導体基板１１１上に形成すればよい。
次に、ベース基板１０１と半導体基板１１１を貼り合わせる（図３（Ｆ）参照）。この貼り合わせの工程は、以下のようにして行われる。まず、接合界面を形成するベース基板１０１と接合層１１４の表面を超音波洗浄などの方法で洗浄する。次に、図１（Ｇ）を用いて説明した接合工程と同様の工程を行い、ベース基板１０１と接合層１１４を密着させる。これにより、ベース基板１０１と接合層１１４が接合する。
ベース基板１０１と接合層１１４を接合させる前に、ベース基板１０１の表面を酸素プラズマ処理若しくはオゾン処理して親水性にしても良い。これにより、ベース基板１０１と接合層１１４との結合をより強力なものとすることができる。また、ベース基板１０１と接合層１１４を密着させた後、結合力を向上させるために、実施の形態１において説明した加熱処理又は加圧処理を行うこともできる。
次に、半導体基板１１１を半導体基板１１１´と半導体層１１５に分離する（図３（Ｇ）参照）。本実施の形態に示す分離工程は、図１（Ｈ）を用いて説明した分離工程と同様に行うことができる。半導体基板１１１の分離は、ベース基板１０１と半導体基板１１１を貼り合わせた後、半導体基板１１１を加熱することにより行う。半導体基板１１１の加熱温度はベース基板の耐熱温度に依存するが、例えば、４００℃以上７００℃以下とすることができる。
以上により、ベース基板１０１に半導体層１１５が設けられたＳＯＩ基板１３２が作製される。ＳＯＩ基板１３２は、ベース基板１０１上に、接合層１１４、絶縁層１１６、半導体層１１５が順に積層された多層構造の基板であり、ベース基板１０１と接合層１１４の界面において接合が形成されている。
その後、ＳＯＩ基板１３２にレーザー光１２２を照射する平坦化工程を行う（図４（Ａ）参照）。この平坦化工程は、図２（Ａ）に示した場合と同様に行うことができる。図４（Ａ）に示すように、レーザー光１２２を半導体層１１５の上面側から照射し、半導体層１１５を部分溶融させることで、平坦性が向上し、且つ欠陥が減少された半導体層１１５Ａが形成される（図４（Ｂ）参照）。
レーザー光１２２を照射して、半導体層１１５Ａを有するＳＯＩ基板１３２Ａを形成した後、半導体層１１５Ａを薄くする半導体層の薄膜化工程を行う（図４（Ｃ）参照）。この薄膜化工程は、図２（Ｃ）の薄膜化工程と同様に行うことができ、半導体層１１５Ａをエッチング（又はエッチバック）し、その厚さを薄くする。この薄膜化工程で、半導体層１１５Ｂの厚さは１００ｎｍ以下５ｎｍ以上とすることが好ましく、５０ｎｍ以下５ｎｍ以上とするとより好ましい。
なお、本実施の形態においては、レーザー光の照射により表面を平坦化した後でエッチング処理又はエッチバック処理を行う構成としているが、本発明はこれに限定して解釈されるものではない。例えば、レーザー光の照射前にエッチング処理又はエッチバック処理を行ってもよい。この場合には、エッチング処理又はエッチバック処理により半導体層表面の凹凸や欠陥を低減することができる。また、レーザー光の照射前及び照射後の両方に上記処理を適用しても良い。また、レーザー光の照射と上記処理を交互に繰り返しても良い。このように、レーザー光の照射とエッチング処理（又はエッチバック処理）を組み合わせて用いることにより、一方のみを用いる場合と比較して、半導体層表面の凹凸、欠陥等を著しく低減することができる。
図３（Ａ）〜図４（Ｃ）に示す工程を行うことにより、半導体層１１５Ｂが貼り付けられたＳＯＩ基板１３２Ｂを形成することができる。
なお、実施の形態１と同様に、本実施の形態の工程によっても、１枚のベース基板１０１に上に複数の半導体層１１５Ｂを貼り付けたＳＯＩ基板１３２Ｂを作製することができる。例えば、図３（Ｂ）〜図３（Ｅ）を用いて説明した工程を、複数回繰り返し、脆化層１１３が形成された半導体基板１１１を複数枚用意する。次いで、図３（Ｆ）の接合工程を複数回繰り返して、１枚のベース基板１０１に複数の半導体基板１１１を固定する。そして、図３（Ｇ）の加熱工程を行い、各半導体基板１１１を分離することで、ベース基板１０１上に、複数の半導体層１１５が固定されたＳＯＩ基板１３２が作製される。そして、図４（Ａ）〜図４（Ｃ）に示す工程を行うことで、複数の半導体層１１５Ｂが貼り付けられたＳＯＩ基板１３２Ｂを形成することができる。
本実施の形態に示したように、レーザー光の照射による半導体層の平坦化工程と、エッチング処理（又はエッチバック処理）を組み合わせて用いることにより、厚さが１００ｎｍ以下で、平坦性が高く、欠陥が少ない半導体層１１５Ｂを形成することができる。つまり、ベース基板１０１にガラス基板を採用し、脆化層１１３の形成にイオンドーピング装置を用いた場合でも、上記のような特長を有する半導体層１１５Ｂが貼り付けられたＳＯＩ基板１３２Ｂを作製することができる。
ＳＯＩ基板１３２Ｂからトランジスタを作製することで、ゲート絶縁層の薄膜化およびゲート絶縁層と局在界面準位密度の低減が可能になる。また半導体層１１５Ｂを薄くすることで、ガラス基板上に、単結晶半導体層で完全空乏型のトランジスタを作製することができる。これらにより、高速動作が可能で、サブスレッショルド値が低い、電界効果移動度が高く、低消費電圧で駆動可能など高性能、高信頼性のトランジスタをベース基板上に作製することができる。
また、大面積化に不向きなＣＭＰ処理を用いずに済むため、高性能な半導体装置の大面積化を実現することができる。もちろん、大面積基板を用いることに限定されず、小型の基板を用いる場合であっても、良好な半導体装置を提供できるため好ましい。なお、本実施の形態の工程により得られる半導体層の表面特性は、実施の形態１の場合と同様であった。
なお、本実施の形態において用いる半導体基板の主表面は、（１００）面であっても良いし、（１１０）面であっても良いし、（１１１）面であっても良い。（１００）面を用いる場合には、界面準位密度を小さくすることができるため、電界効果型トランジスタの作製に向いている。また、（１１０）面を用いる場合には、接合層を構成する元素と半導体を構成する元素（例えばシリコン元素）との結合が密に形成されるため、絶縁層と半導体層との密着性が向上する。すなわち、半導体層の剥離を抑制することができるようになる。また、（１１０）面では原子が密に配列しているため、その他の面を用いる場合と比較して、作製したＳＯＩ基板における単結晶シリコン層の平坦性が向上する。すなわち、該半導体層を用いて作製したトランジスタは優れた特性を有することになる。なお、（１１０）面は（１００）面と比較してヤング率が大きく、分離しやすいというメリットも有している。
本実施の形態は、実施の形態１と適宜組み合わせて用いることができる。
（実施の形態３）
図５および図６は、本発明の半導体装置に用いるＳＯＩ基板の作製方法の別の一例を示す断面図である。以下において、図５および図６を参照してＳＯＩの基板の作製方法の一例について説明する。
実施の形態１において、図１（Ａ）を用いて説明したように、ＳＯＩ基板のベース基板となるベース基板１０１を用意し（図５（Ａ）参照）、ベース基板上に絶縁層１０２を形成する。本実施の形態でも、絶縁層１０２は、窒化酸化シリコン膜１０３と酸化窒化シリコン膜１０４でなる２層構造の膜とする。次に、絶縁層１０２上に接合層１０５を形成する（図５（Ｂ）参照）。この接合層１０５は、実施の形態１又は実施の形態２にて示した、半導体基板１１１に形成される接合層１１４と同様に形成することができる。
図５（Ｃ）〜図５（Ｅ）は、図１（Ｃ）〜図１（Ｅ）と同様の工程を示している。実施の形態１で説明したように、半導体基板１１１に保護膜１１２を形成し、半導体基板１１１に脆化層１１３を形成する。脆化層１１３を形成した後、図５（Ｆ）に示すように、保護膜１１２を除去する。なお、保護膜１１２を除去した後、図１（Ｆ）と同様に接合層１１４を形成することもできる。また、保護膜１１２を残したまま、次の接合工程を行っても良い。また、保護膜１１２を残した状態で、保護膜１１２上に接合層１１４を形成することもできる。
次に、ベース基板１０１と半導体基板１１１とを貼り合わせる（図５（Ｇ）参照）。この接合工程は、図１（Ｇ）を用いて説明した接合工程と同様に行うことができ、半導体基板１１１と接合層１０５を密着させて半導体基板１１１と接合層１０５を接合させる。
半導体基板１１１と接合層１０５を接合させる前に、半導体基板１１１の表面を酸素プラズマ処理若しくはオゾン処理して親水性にしても良い。また半導体基板１１１と接合層１０５を接合させた後、この結合力を向上させるため、実施の形態１で説明した加熱処理や加圧処理を行うことができる。
次に、半導体基板１１１を半導体基板１１１´と半導体層１１５に分離する（図５（Ｈ）参照）。本実施の形態の分離工程は、図１（Ｈ）を用いて説明した分離工程と同様に行うことができる。つまり、半導体基板１１１と接合層１０５を接合した後、半導体基板１１１を４００℃以上７００℃以下の温度で加熱すればよい。いうまでもないが、加熱温度の上限はベース基板１０１の歪み点を超えないようにする。
以上により、ベース基板１０１に半導体層１１５が設けられたＳＯＩ基板１３３が作製される。ＳＯＩ基板１３３は、絶縁層１０２、接合層１０５、半導体層１１５が順に積層された多層構造の基板であり、半導体層１１５と接合層１０５の界面において接合が形成されている。
その後、ＳＯＩ基板１３３にレーザー光１２２を照射する平坦化工程を行う（図６（Ａ）参照）。この平坦化工程は、図２（Ａ）に示した場合と同様に行うことができる。図６（Ａ）に示すように、レーザー光１２２を半導体層１１５の上面側から照射し、半導体層１１５を部分溶融させることで、平坦性が向上し、且つ欠陥が減少された半導体層１１５Ａが形成される（図６（Ｂ）参照）。
レーザー光１２２を照射して、半導体層１１５Ａを有するＳＯＩ基板１３３Ａを形成した後、半導体層１１５Ａを薄くする半導体層の薄膜化工程を行う（図６（Ｃ）参照）。この薄膜化工程は、図２（Ｃ）の薄膜化工程と同様に行うことができ、半導体層１１５Ａをエッチング（又はエッチバック）し、その厚さを薄くする。この薄膜化工程で、半導体層１１５Ｂの厚さは１００ｎｍ以下５ｎｍ以上とすることが好ましく、５０ｎｍ以下５ｎｍ以上とするとより好ましい。
図５（Ａ）〜図６（Ｃ）に示す工程を行うことにより、半導体層１１５Ｂが貼り付けられたＳＯＩ基板１３３Ｂを形成することができる。
なお、実施の形態１と同様に、本実施の形態の工程によっても、１枚のベース基板１０１に上に複数の半導体層１１５Ｂを貼り付けたＳＯＩ基板１３３Ｂを作製することができる。例えば、図５（Ｃ）〜図５（Ｆ）を用いて説明した工程を、複数回繰り返し、脆化層１１３が形成された半導体基板１１１を複数枚用意する。次いで、図５（Ｇ）の接合工程を複数回繰り返して、１枚のベース基板１０１に複数の半導体基板１１１を固定する。そして、図５（Ｈ）の加熱工程を行い、各半導体基板１１１を分離することで、ベース基板１０１上に、複数の半導体層１１５が固定されたＳＯＩ基板１３３が作製される。そして、図６（Ａ）〜図６（Ｃ）に示す工程を行うことで、複数の半導体層１１５Ｂが貼り付けられたＳＯＩ基板１３３Ｂを形成することができる。
本実施の形態に示したように、レーザー光の照射による半導体層の平坦化工程と、エッチング処理（又はエッチバック処理）を組み合わせて用いることにより、厚さが１００ｎｍ以下で、平坦性が高く、欠陥が少ない半導体層１１５Ｂを形成することができる。つまり、ベース基板１０１にガラス基板を採用し、脆化層１１３の形成にイオンドーピング装置を用いた場合でも、上記のような特長を有する半導体層１１５Ｂが貼り付けられたＳＯＩ基板１３３Ｂを作製することができる。
ＳＯＩ基板１３３Ｂからトランジスタを作製することで、ゲート絶縁層の薄膜化およびゲート絶縁層と局在界面準位密度の低減が可能になる。また半導体層１１５Ｂを薄くすることで、ガラス基板上に、単結晶半導体層で完全空乏型のトランジスタを作製することができる。これらにより、高速動作が可能で、サブスレッショルド値が低い、電界効果移動度が高く、低消費電圧で駆動可能など高性能、高信頼性のトランジスタをベース基板上に作製することができる。
また、大面積化に不向きなＣＭＰ処理を用いずに済むため、高性能な半導体装置の大面積化を実現することができる。もちろん、大面積基板を用いることに限定されず、小型の基板を用いる場合であっても、良好な半導体装置を提供できるため好ましい。なお、本実施の形態の工程により得られる半導体層の表面特性は、実施の形態１の場合と同様であった。
なお、本実施の形態において用いる半導体基板の主表面は、（１００）面であっても良いし、（１１０）面であっても良いし、（１１１）面であっても良い。（１００）面を用いる場合には、界面準位密度を小さくすることができるため、電界効果型トランジスタの作製に向いている。また、（１１０）面を用いる場合には、接合層を構成する元素と半導体を構成する元素（例えばシリコン元素）との結合が密に形成されるため、絶縁層と半導体層との密着性が向上する。すなわち、半導体層の剥離を抑制することができるようになる。また、（１１０）面では原子が密に配列しているため、その他の面を用いる場合と比較して、作製したＳＯＩ基板における単結晶シリコン層の平坦性が向上する。すなわち、該半導体層を用いて作製したトランジスタは優れた特性を有することになる。なお、（１１０）面は（１００）面と比較してヤング率が大きく、分離しやすいというメリットも有している。
本実施の形態は、実施の形態１又は２と適宜組み合わせて用いることができる。
（実施の形態４）
実施の形態１乃至３において、半導体層１１５に対してレーザー光１２２を照射する前に、半導体層１１５をエッチング処理（又はエッチバック処理）によって薄くする薄膜化工程を行うことができる。脆化層１１３の形成にイオンドーピング装置を用いた場合、半導体層１１５の厚さを１００ｎｍ以下にすることが難しい。このため、剥離直後の半導体層１１５は比較的厚くなる。半導体層１１５が厚い場合には、レーザー光１２２の照射エネルギー密度を高くする必要があるため、許容される照射エネルギー密度の範囲が狭くなり、レーザー光１２２の照射によって、歩留まり良く半導体層１１５の平坦化および結晶性の回復を行うことが難しくなる。
そのため、半導体層１１５の厚さが２００ｎｍを越える場合は、半導体層１１５の厚さを２００ｎｍ以下に薄くしてから、レーザー光１２２を照射することが好ましい。上述の薄膜化の処理により、半導体層１１５の厚さを１５０ｎｍ以下６０ｎｍ以上とすることが好ましい。
詳細には、次のような流れにより半導体層の薄膜化を実現できる。まず、半導体層１１５の膜厚を、エッチング処理やエッチバック処理を用いて薄くしてから、レーザー光１２２を照射する。そして、半導体層に対して再度エッチング処理やエッチバック処理を施すことにより、半導体層を所望の厚さとなるようにさらに薄くする。なお、レーザー光１２２の照射前に半導体層１１５を薄膜化することで所望の膜厚にできる場合は、レーザー光１２２の照射後の薄膜化工程を省略することができる。
本実施の形態は、実施の形態１乃至３と適宜組み合わせて用いることができる。
（実施の形態５）
図１〜図６を用いて説明したＳＯＩ基板の作製方法では、無アルカリガラス基板などの各種のガラス基板をベース基板１０１に適用することが可能となる。従って、ベース基板１０１にガラス基板を用いることで、一辺が１メートルを超える大面積なＳＯＩ基板を製造することができる。このような大面積な半導体製造基板に複数の半導体素子を形成することで、液晶表示装置、エレクトロルミネッセンス表示装置を作製することができる。また、このような表示装置だけでなく、ＳＯＩ基板を用いて、太陽電池、フォトＩＣ、半導体記憶装置など各種の半導体装置を製造することができる。
以下、図７及び図８を参照して、ＳＯＩ基板を用いて薄膜トランジスタを作製する方法を説明する。本実施の形態において示すような薄膜トランジスタを複数組み合わせることで、各種の半導体装置が形成される。
図７（Ａ）はＳＯＩ基板の断面図である。本実施の形態では、実施の形態２の作製方法で作製したＳＯＩ基板１３２Ｂを用いることにする。もちろん、他の構成のＳＯＩ基板を用いることもできる。
半導体層１１５Ｂには、ＴＦＴのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物を添加することが好ましい。不純物を添加する領域、および添加する不純物の種類は、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴのどちらが、どの領域にＴＦＴが形成されるか、等によって適宜変更することができる。例えば、ｎチャネル型ＴＦＴの形成領域にはｐ型不純物を添加し、ｐチャネル型ＴＦＴの形成領域にｎ型不純物を添加することができる。上述の不純物を添加する際には、ドーズ量が１×１０１２ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下程度となるように行えばよい。
次に、エッチングにより、ＳＯＩ基板の半導体層１１５Ｂを島状に分離して、半導体層１５１、１５２を形成する（図７（Ｂ）参照）。ここでは、半導体層１５１を用いてｎチャネル型のＴＦＴを構成し、半導体層１５２を用いてｐチャネル型のＴＦＴを構成することとする。
その後、半導体層１５１、１５２上にそれぞれ、ゲート絶縁層１５３、ゲート電極１５４、サイドウォール絶縁層１５５、窒化シリコン層１５６を形成する（図７（Ｃ）参照）。窒化シリコン層１５６は、エッチングによりゲート電極１５４の形状を加工するときのマスクとして用いる。なお、ここでは、ゲート電極を２層構造としている。
次に、半導体層１５１、１５２に対して、ゲート電極１５４をマスクとする不純物の添加、ゲート電極１５４及びサイドウォール絶縁層１５５をマスクとする不純物の添加を行い、半導体層１５１にｎ型の高濃度不純物領域１５７及び低濃度不純物領域１５８を形成し、半導体層１５２にｐ型の高濃度不純物領域１６０を形成する。半導体層１５１、１５２の、ゲート電極１５４と重なる領域はチャネル形成領域１５９、１６１となる。高濃度不純物領域１５７、１６０はソース領域又はドレイン領域として機能する。ｎチャネル型ＴＦＴの低濃度不純物領域１５８はＬＤＤ領域として機能する。不純物を添加した後には加熱処理を行い、半導体層１５１、１５２に添加された不純物を活性化させる。
次いで、水素を含む絶縁層１６３を形成する（図７（Ｄ）参照）。絶縁層１６３の形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁層１６３中に含まれる水素を半導体層１５１、１５２中に拡散させる。絶縁層１６３は、プロセス温度を３５０℃以下で、プラズマＣＶＤ法を用いて窒化シリコン又は窒化酸化シリコンを堆積することで、形成できる。半導体層１５１、１５２に水素を供給することで、半導体層１５１とゲート絶縁層１５３の界面、及び、半導体層１５２とゲート絶縁層１５３の界面における欠陥を効果的に低減することができる。
その後、層間絶縁層１６４を形成する（図８（Ａ）参照）。層間絶縁層１６４としては、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）等の無機材料からなる膜を用いるか、または、ポリイミドに代表される有機樹脂膜を用いることができる。層間絶縁層１６４にはコンタクトホール１６５を形成する。
次に、配線等を形成する（図８（Ｂ）参照）。コンタクトホール１６５にはコンタクトプラグ１６６を形成する。コンタクトプラグ１６６は、ＷＦ６ガスとＳｉＨ４ガスを用いて化学気相成長法によりタングステンシリサイドを形成し、コンタクトホール１６５に埋め込むことで形成される。また、ＷＦ６を水素還元してタングステンを形成しコンタクトホール１６５に埋め込んでもよい。その後、コンタクトプラグ１６６に合わせて配線１６７を形成する。配線１６７は３層構造とし、アルミニウム若しくはアルミニウム合金でなる導電膜を、バリアメタルとして機能するモリブデン、クロム、チタンなどの金属膜を用いて挟み込む構成とする。配線１６７の上層には、層間絶縁膜１６８を形成する。配線１６７は適宜設ければ良く、この上層にさらに他の配線層を形成して多層配線化してもよい。その場合にはシングルダマシン、デュアルダマシン等のダマシンプロセスを適用することができる。
以上により、ＳＯＩ基板を用いた薄膜トランジスタを作製することができる。ＳＯＩ基板の半導体層は、結晶欠陥が殆ど無く、ゲート絶縁層１５３との界面準位密度が低減された単結晶半導体層である。また、その表面は平坦化され、さらに、その厚さは１００ｎｍ以下に薄膜化されている。これにより、ベース基板１０１に、低い駆動電圧、高い電界効果移動度、小さいサブスレッショルド値など、優れた特性を備えた薄膜トランジスタを形成することができる。さらに、同一基板上に、特性のばらつきのない高性能なトランジスタを形成することが可能である。すなわち、実施の形態１乃至３において示したＳＯＩ基板を用いることで、しきい値電圧や移動度などの、トランジスタ特性として重要な特性のばらつきを抑え、また、それらの特性を向上することができる。
このように、実施の形態１乃至３の方法によって作製されたＳＯＩ基板を用いて各種の半導体素子を形成することで、高付加価値の半導体装置を、安価に作製することができる。以下、図面を用いて、半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図９はマイクロプロセッサ２００の構成例を示すブロック図である。
マイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部２０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ２０９（ＲＯＭ）、及びメモリインターフェース２１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は、命令解析部２０３に入力され、デコードされた後、演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。
具体的に演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。
例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図９に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
このようなマイクロプロセッサ２００は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
次に、非接触でデータの送受信を行う機能、及び演算機能を備えた半導体装置の一例を説明する。図１０は、このような半導体装置の構成例を示すブロック図である。図１０に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
図１０に示すように、ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９と、変調回路２２０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット２２５、ランダムアクセスメモリ２２６、読み出し専用メモリ２２７を有している。
ＲＦＣＰＵ２１１の動作の概要は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は、整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けることもできる。
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は、定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２１９は、受信信号を復調する回路であり、変調回路２２０は、送信するデータを変調する回路である。
例えば、復調回路２１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ２２３は、電源電圧又は中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。
中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、プログラムを使って、残りの演算を中央処理ユニット２２５が実行する方式を適用できる。
このようなＲＦＣＰＵ２１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部２２９を小型化しても長時間の動作が保証される。
次に、図１１〜図１３を用いて、本発明の半導体装置として表示装置について説明する。
ＳＯＩ基板のベース基板に表示パネルを製造するマザーガラスと呼ばれる大面積ガラス基板を用いることができる。図１１はベース基板１０１にマザーガラスを用いたＳＯＩ基板の正面図である。
１枚のマザーガラス３０１には、複数の半導体基板から剥離された半導体層３０２が貼り合わせられている。マザーガラス３０１から複数の表示パネルを切り出すために、半導体層３０２を表示パネルの形成領域３１０内に接合することが好ましい。表示パネルは、走査線駆動回路、信号線駆動回路、画素部を有する。そのため表示パネルの形成領域３１０において、これらが形成される領域（走査線駆動回路形成領域３１１、信号線駆動回路形成領域３１２、画素形成領域３１３）に、半導体層３０２を接合する。
図１２は、図１１に示すＳＯＩ基板を用いて作製された液晶表示装置を説明するための図面である。図１２（Ａ）は液晶表示装置の画素の平面図であり、図１２（Ｂ）は、Ｊ−Ｋ切断線による図１２（Ａ）の断面図である。
図１２（Ａ）において、半導体層３２１は、マザーガラス３０１に貼り合わせられた半導体層３０２から形成された層であり、画素のＴＦＴを構成する。ここでは、ＳＯＩ基板としては実施の形態３の方法で作製されたＳＯＩ基板が用いられている。図１２（Ｂ）に示すように、ベース基板１０１上に、絶縁層１０２、接合層１０５、半導体層が積層された基板が用いられている。ベース基板１０１は分割されたマザーガラス３０１である。図１２（Ａ）に示すように、画素は、半導体層３２１、半導体層３２１と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と半導体層３２１を電気的に接続する電極３２８を有する。
図１２（Ｂ）に示すように、画素のＴＦＴ３２５は接合層１０５上に形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極又はドレイン電極は信号線３２３に含まれている。層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成され、信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１０１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される空隙に液晶層３３５が形成されている。半導体層３２１と信号線３２３および電極３２８の接続部では、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この段差で液晶層３３５の液晶の配向が乱れる。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、説明する。図１３は、図１１に示すＳＯＩ基板を用いて作製されたＥＬ表示装置を説明するための図面である。図１３（Ａ）はＥＬ表示装置の画素の平面図であり、図１３（Ｂ）は、画素の断面図である。
図１３において、画素には、ＴＦＴでなる選択用トランジスタ４０１、および表示制御用トランジスタ４０２が形成されている。選択用トランジスタ４０１の半導体層４０３、表示制御用トランジスタの半導体層４０４は、図１１のＳＯＩ基板の半導体層３０２を加工して形成された層である。画素は、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。ＥＬ表示装置は、エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
なお、ＳＯＩ基板としては、実施の形態３の方法で作製した基板が用いられている。図１２（Ｂ）と同様に、ベース基板１０１上に、絶縁層１０２、接合層１０５、半導体層１１５Ｂが積層されている。ベース基板１０１は分割されたマザーガラス３０１である。
図１３（Ｂ）に示すように、表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１０１に固定されている。ＥＬ表示装置の画素部には、図１３に示す画素がマトリクス状に配列されている。
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。本発明のＳＯＩ基板を用いることで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがないため、電流駆動方式を採用することができる。
図１２、図１３に示すように、表示装置を製造するマザーガラスでＳＯＩ基板を作製し、このＳＯＩ基板から表示装置を作製することができる。さらに、このＳＯＩ基板には、図９及び図１０で説明したようなマイクロプロセッサも形成することができるので、表示装置内にコンピュータの機能搭載することもできる。また非接触でデータの入出力を可能とした表示装置を作製することもできる。
つまり、本発明のＳＯＩ基板を用いることで、様々な電気器具を構成することができる。電気器具としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが含まれる。
図１４を用いて、電気器具の具体的な態様を説明する。図１４（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１２で説明した液晶表示装置又は図１３で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。携帯電話機９０１に含まれるマイクロプロセッサやメモリなどにも、本発明のＳＯＩ基板で形成された半導体装置を適用することができる。
また、図１４（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１２で説明した液晶表示装置又は図１３で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても、高精細な画像および多量の文字情報を表示することができる。また、デジタルプレーヤー９１１に含まれる、音楽情報を記憶するメモリ部や、マイクロプロセッサも、本発明のＳＯＩ基板で形成された半導体装置を適用することができる。
また、図１４（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムが内蔵されていてもよいし、図１０のＲＦＣＰＵを内蔵させることで無線で情報を送受信できる構成としてもよい。表示部９２２には、図１２で説明した液晶表示装置、又は図１３で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。電子ブック９２１は情報を記憶するメモリ部や、電子ブック９２１を機能させるマイクロプロセッサに、本発明のＳＯＩ基板で形成された半導体装置を適用することができる。
本実施の形態は、実施の形態１乃至４と適宜組み合わせて用いることができる。
本実施例においては、本発明の半導体装置の一例として、リアルタイム位置検索システム（Ｒｅａｌ−Ｔｉｍｅ Ｌｏｃａｔｉｏｎ Ｓｙｓｔｅｍｓ：ＲＴＬＳ）を搭載したＲＦＩＤタグについて説明する。物の位置を知る事ができるＲＴＬＳは、対象物を探索するために要する時間を短縮でき、また、他の情報と組み合わせることにより、様々な目的に用いることができる（例えば、危険物の管理等）。この点、存在の有無のみを判別する従来の技術に対してメリットを有している。なお、電源配線の必要が無いパッシブタイプのＲＦＩＤでは、半永久的なＲＴＬＳ機能を確保できる。
ＲＴＬＳの実現には、十分な通信距離が必要であるが、低温ポリシリコン（ＬＴＰＳ）を用いる場合には、結晶粒界の存在により整流電圧が低く、通信距離が不十分であった。本発明により、無アルカリガラス基板上に（１００）面を主表面として有する単結晶シリコン層を形成し、整流回路の効率を上げることができた。そしてこれにより、ＲＴＬＳを実現することができた。図１５に本実施例において作製した（１００）面を主表面として有する単結晶シリコンを用いたＴＦＴの断面写真を示す。無アルカリガラス基板上に絶縁層を介して単結晶シリコン層が形成されている事がわかる。
図１６には、ＴＦＴのゲート電圧−ドレイン電流（ＶＧ−ＩＤ）特性及びゲート電圧−移動度（ＶＧ−μＦＥ）特性を示す。なお、ＴＦＴの各パラメータは以下の通りである
・チャネル長：１０μｍ
・ゲート絶縁層の厚さ：２０ｎｍ
・単結晶シリコン層の厚さ：１００ｎｍ
なお、オフ電流（Ｉｏｆｆ）の対策として、サイドウォールを用いたＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構造を採用した。Ｎチャネル型ＴＦＴにおける電界効果移動度は６３５ｃｍ２／Ｖｓ、Ｐチャネル型ＴＦＴにおける電界効果移動度は１３４ｃｍ２／Ｖｓであった。
図１７には、低温ポリシリコン（ＬＴＰＳ）とガラス基板上の単結晶シリコンの整流電圧を比較して示す。ガラス基板上の単結晶シリコンでは、低温ポリシリコン（ＬＴＰＳ）より高い整流電圧が得られた。
本実施例において試作したＲＴＬＳ−ＲＦＩＤタグは、配線幅、配線間隔、共に０．８μｍのプロセスで製造されたものである。トランジスタ数は、２４０００個、ダイサイズは、５ｍｍ×５ｍｍであった。ＲＴＬＳ−ＲＦＩＤタグ（チップ）の写真及びブロック図をそれぞれ図１８、及び図１９に示す。
本実施例では、ＲＴＬＳ機能を最大限に生かすため、原理的に長距離通信が可能な９１５ＭＨｚの搬送波を用いることにしたが、本発明がこれに限定して解釈されるものではない。
なお、本実施例においては、電圧及び温度に依存しない正確なクロックの生成や、信号到来方位の推定の難しさから、ＲＴＬＳ機能を実現する為に、ＲＳＳＩ（Ｒｅｃｅｉｖｅ ｓｉｇｎａｌ ｓｔｒｅｎｇｔｈ ｉｎｄｉｃａｔｏｒ）方式を選択している。ＲＳＳＩ方式は、電界強度が距離に依存する事を利用した方式である。ＲＦＩＤの周辺回路（ペリフェラル）としてＡ／Ｄ回路を持つことで距離検出を実現できる。
本実施例におけるＲＴＬＳ−ＲＦＩＤタグの通信規格は、Ａｕｔｏ−ＩＤ Ｃｅｎｔｅｒ Ｃｌａｓｓ Ｉ Ｒｅｇｉｏｎ １（Ｎｏｒｔｈ Ａｍｅｒｉｃａ）に部分準拠である。また、高精度に位置を測定する為に、４種類のＡ／Ｄ回路間の感度分布および消費電力差を利用している。本実施例におけるＲＴＬＳ−ＲＦＩＤタグは、電源回路、復調回路、変調回路などから構成されるＲＦ回路と、クロックジェネレータ、ＲＦインターフェース及びＡＤインターフェース、４種類のＡ／Ｄ回路などから構成される。クロックジェネレータは、ＴＦＴのばらつきとは無関係、且つ、安定した周波数のクロック信号を生成する為、デジタル制御方式を採用している。ＲＦインターフェースは、シリアル信号である受信信号のパラレル変換、パリティチェック、データ並び替え等の機能を有する。
本実施例においては、通信距離による電力の変化や、小さな電力によるＡ／Ｄ変換を考慮して、アーキテクチャが異なる以下の４種類のＡ／Ｄ回路を用いている。リングオシレータＡ／Ｄ（Ｒ．Ｏ． Ａ／Ｄ）は、１０ｂｉｔ分解能で、電圧値によって発振周波数が変化する特性を利用した。受信電力強度によって変化する入力電圧と基準電圧を電源電圧として各リングオシレータを発振させ、それぞれのトグル数をカウントし比較する。逐次比較Ａ／Ｄ（ＳＡＲ Ａ／Ｄ）は、８ｂｉｔ分解能で、コンパレータ・ＤＡＣ・ＳＡＲ及びロジック制御部によって構成されている。ＤＡＣは、抵抗と基準電圧の組み合わせによって得られる電圧を各ビットの重みにしたがって重み付をし、その合計の電圧を出力する。マルチスロープ積分Ａ／Ｄは、９ｂｉｔ分解能で、アナログ積分器、コンパレータ及びカウンターによって構成されている。入力電圧は、コンデンサーに一定期間充電され積分される。その後、カウンターをリセットし、放電による逆積分を実行した期間カウンターが動作する。シグマデルタＡ／Ｄ（ΣΔＡ／Ｄ）は、１０ｂｉｔの分解能で、累積加算器（Σ）、差分器（Δ）によって構成されている。通常は高速クロックによるオーバーサンプリングを行うが、本実施例の回路では入力電圧変動が小さいため、低速クロックで１０００回のサンプリングを行った。
図２０及び図２１に、本実施例のＲＴＬＳ−ＲＦＩＤタグの無線測定の結果を示す。測定は、ＲＴＬＳ−ＲＦＩＤタグからの応答信号をスペクトラムアナライザにて取り込むことにより行った。図２０には、応答信号波形を示し、図２１には、通信距離とアウトプット・デジタル・コードの関係を示している。性能目標値の通信距離分解能（５ｃｍ／１ｃｏｄｅ）は、通信距離１１ｃｍ〜４０ｃｍ間で満たされていた。また、４種類のＡ／Ｄ回路は、実測値で２ｃｍ／１ｃｏｄｅ以下であり、２〜５ｍｍ／１ｃｏｄｅの性能が得られることを確認している。
本実施例では、本発明の半導体装置としてＲＴＬＳ−ＲＦＩＤタグシステムを実現した。このように、ガラス基板上の単結晶シリコンを用いることで、結晶粒界の影響を受けずに済むため、整流効率が向上する。
本実施例は、実施の形態１乃至５と適宜組み合わせて用いることができる。
本実施例では、本発明の半導体装置の一例として、ガラス基板上に形成した単結晶シリコンＴＦＴによるＣＰＵについて説明する。はじめに、図２２に、ガラス基板上の単結晶シリコンのＥＢＳＰ（Ｅｌｅｃｔｒｏｎ ＢａｃｋＳｃａｔｔｅｒ ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）による結晶方位解析結果を示す。面内ほぼ全ての領域で（１００）に配向されていることを確認することができる。すなわち単結晶シリコン層がガラス基板上に形成されていることがわかる。
図２３に、従来のＳＯＩ基板（スマートカット法による基板、及び、ＳＩＭＯＸ基板）における単結晶シリコン、バルクシリコン（ｃ−Ｓｉ）、及び、本発明の低温プロセスを用いて形成されたガラス基板上の単結晶シリコン（ＬＴＳＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｉｎｇｌｅ ｃｒｙｓｔａｌ Ｓｉｌｉｃｏｎ）のラマンスペクトルを示す。本発明の低温プロセスを用いて形成されたガラス基板上の単結晶シリコンは、バルクシリコンやその他のＳＯＩ基板における単結晶シリコンとほぼ同じピーク位置を持ち、半値全幅も同等である。これにより、ガラス基板上の単結晶シリコンは、バルクシリコンに非常に近い結晶性を有していることが分かる。
図２４に、本発明のガラス基板上に形成した単結晶シリコンＴＦＴの断面写真を示す。本実施例におけるプロセスの最高温度は６００℃であった。つまり、既存の低温ポリシリコンＴＦＴの生産ラインをそのまま使用して、ガラス基板上に単結晶シリコンＴＦＴを作製することができる。また、ＣＭＰ処理ではなく、レーザー光の照射による平坦化を行うため、既存の生産ラインを大幅に変更せずに用いることができ、好ましい。本発明により、大面積のガラス基板上にＬＳＩを形成することができる。つまり、生産に係るコストを低減することがでるため、大量生産向きである。
図２５（Ａ）及び図２５（Ｂ）に、本実施例のＴＦＴ（Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴ）におけるＶＧ−ＩＤ（ゲート電圧−ドレイン電流）曲線、及び、ＶＧ−μ（ゲート電圧−移動度）曲線と、ＴＦＴ特性テーブルを示す。なお、グラフ中の横軸はＶＧであり、縦軸はＩＤ（左側）又はμ（右側）である。ＴＦＴ特性テーブルにおいては、上段にＮチャネル型ＴＦＴの特性を示し、下段にＰチャネル型ＴＦＴの特性を示す。なお、図２５（Ａ）に特性を示すＴＦＴのチャネル長Ｌ及びチャネル幅Ｗは、Ｌ／Ｗ＝５０．２μｍ／５０．２μｍであり、図２５（Ｂ）に特性を示すＴＦＴではＬ／Ｗ＝１．２μｍ／２０．２μｍである。いずれも、ゲート絶縁層の膜厚は２０ｎｍ、単結晶シリコン層の膜厚は１２０ｎｍであった。図２５から、優れた特性のＴＦＴが形成されていることが分かる。
図２６には、本実施例のＴＦＴを用いて形成した容量ＴＥＧのゲート耐圧特性を示す。比較のため、低温ポリシリコンを用いて形成した容量ＴＥＧのゲート耐圧特性を併せて示す。なお、本実施例では、低温ポリシリコンの一例としてＣＧＳ（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）を用いて作製した容量ＴＥＧの特性を示している。ここで、横軸はゲート電圧（ＶＧ）であり、縦軸はゲート電極を流れる電流（ＩＧ）である。ゲート電極を流れる電流は、ゲート絶縁膜を流れる電流にほぼ等しいから、図２６からはゲート絶縁膜の絶縁破壊耐圧特性が読み取れる。図２６より、低温ポリシリコンと比較して本実施例のＴＦＴにおけるゲート絶縁膜の絶縁破壊耐圧が高いことが分かる。これは、本実施例の単結晶シリコン表面の凹凸が十分に低減されていることを示唆するものである。
図２７に、本実施例のＴＦＴを用いて形成した９段リングオシレータの波形を示す。図２８は、本実施例において作製したＣＰＵの写真である。該ＣＰＵには、ＳＲＡＭ、ＡＬＵ、制御回路等が含まれている。
図２９（Ａ）はＣＧＳを用いて作製したＣＰＵのシュムープロットであり、図２９（Ｂ）は本実施例における単結晶シリコンを用いて作製したＣＰＵのシュムープロットである。ここで、横軸は動作周波数であり、縦軸は電源電圧である。比較のため、両者は同一のマスクパターンを用いて作製している。図２９から、本実施例における単結晶シリコンを用いて作製したＣＰＵは、ＣＧＳを用いて作製したＣＰＵと比較して、動作周波数が高いことが分かる。
本実施例は、実施の形態１乃至５、実施例１と適宜組み合わせて用いることができる。
本実施例では、実施の形態１に係るＳＯＩ基板の表面凹凸を測定した。なお、半導体基板としては、（１００）面を主表面とする単結晶シリコン基板を用いた。また、本実施例においては、波長３０８ｎｍ、パルス幅２５ｎｓｅｃ、繰り返し周波数３０ＨｚのＸｅＣｌエキシマレーザを用いて平坦性を向上させた単結晶シリコン層の表面凹凸を測定した。
単結晶シリコン層の表面の平坦性、およびその結晶性の分析には、例えば、光学顕微鏡、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、走査電子顕微鏡（ＳＥＭ；Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察、電子後方散乱回折像（ＥＢＳＰ；Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）の観察、及びラマン分光測定などを用いることができる。
本実施例においては、ＡＦＭによる観察結果を示す。図３０は、本発明における単結晶シリコン層をＡＦＭで観察した平面及び断面のプロファイルの一例である。図３０（Ａ）は表面の観察像、図３０（Ｂ）は断面のプロファイルである。図３０その他のデータを元に計算された表面粗さは、以下の通りであった。
・Ｒａ：１．５ｎｍ
・ＲＭＳ：１．９ｎｍ
・Ｐ−Ｖ：１８．０ｎｍ
レーザー光の照射の効果を確認するために、レーザー光照射前のＳＯＩ基板に対しても同様の測定を行った。また、レーザー光の照射の際の雰囲気を変更して、同様の測定を行った。これらの測定結果をあわせて表１に示す。
レーザ光照射前のシリコン層のＲａは７ｎｍ以上であり、ＲＭＳは１１ｎｍ以上であるが、この値は、６０ｎｍ程度の厚さの非晶質シリコンをエキシマレーザで結晶化して形成された多結晶シリコン膜の値に近い。本発明者らの知見では、このような多結晶シリコン膜では、実用的なゲート絶縁層の厚さは多結晶シリコン膜よりも厚くなる。従って、シリコン層を薄膜化しても、１０ｎｍ以下の厚さのゲート絶縁層をその表面に形成することは困難であり、薄膜化された単結晶シリコンの特長を活かした高性能のトランジスタを作製することは難しい。
一方、レーザ光が照射されたシリコン層では、Ｒａが２ｎｍ程度に減少し、ＲＭＳは２．５ｎｍ〜３ｎｍ程度に減少している。従って、このような平坦性を有するシリコン層を薄膜化することで、薄膜化された単結晶シリコン層の特長を活かした高性能のトランジスタを作製することが可能になる。
本実施例は、実施の形態１乃至５、実施例１、実施例２と適宜組み合わせて用いることができる。
本実施例では、実施の形態１に係るＳＯＩ基板を、実施例３とは異なる観点から調査した。具体的には、表面凹凸の滑らかさ評価の一環として、凹部の幅及び凸部の幅についての調査を行った。用いた試料は実施例３と同様であるため詳細な説明は省略する。また、試料の測定についても実施例３と同様にＡＦＭを用いて行っている。
得られた表面観察像において、１０の断面（水平方向の幅：１０μｍ）を任意に選択して、凹部及び凸部の幅の平均値を算出した。ここで、各凹部及び各凸部の幅の算出は、平均高さを用いて行っている。すなわち、ＡＦＭの断面プロファイルと、平均高さを示す基準線との交点を、各凹部又は各凸部の端とみなして、隣接する二つの交点間の水平方向の幅を測定した。なお、上記平均高さには、測定に係る１０の断面を含む１０μｍ×１０μｍの領域の、全測定点（５１２点×５１２点）の高さの平均値を用いた。
なお、上記ＡＦＭ像の空間分解能は１９．５ｎｍ（１０μｍ／５１２点）であり、測定におけるノイズなどの影響で、凹部及び凸部の幅が上記最小値となる場合値が存在するが、これらのデータについても除外することなく、凹部の幅の平均値及び凸部の幅の平均値を算出した。
上記の調査結果を表２に示す。なお、比較対象として、同じ測定を多結晶シリコンの表面に対して行った結果、及び、同じ測定をいわゆるスマートカット法を用いて形成されたＳＯＩ基板のシリコン層の表面に対して行った結果をあわせて示す。
上記の結果より、本実施例に係る単結晶シリコンにおいて、凹部の幅の平均値は９７．５ｎｍであり、凸部の幅の平均値は９９．８ｎｍであるから、概ね６０ｎｍ以上１２０ｎｍ以下程度の範囲ということができる。スマートカット法におけるシリコン、及び、多結晶シリコンとの比較より、５０ｎｍ以上１４０ｎｍ以下としても良い。なお、約１００ｎｍという凹部及び凸部の幅は、Ｒａが数ｎｍ程度であることを考えれば非常に大きいが、これは、レーザー光の照射により、表面が極めて滑らかになっていることを示すものといえる。凹凸の曲率が大きい場合（すなわち、凹凸が急峻である場合、曲率半径が小さい場合）には、凹部及び凸部の幅は小さくなると考えられるためである。
なお、スマートカット法では、凹部の幅の平均値又は凸部の幅の平均値が５０ｎｍ未満と非常に小さくなっているが、これは、表面の研磨工程により表面凹凸自体が極めて小さいものになっていることが理由であると考えられる。一方で、多結晶シリコンでは、各凹部、各凸部の幅は１４０ｎｍ以上程度と、非常に大きくなっているが、これは、表面凹凸自体が大きいことに起因するものであり、表面の滑らかさに起因するものではない。この意味において、表面の滑らかさは、Ｒａ等の高さ方向の意味を持つパラメータと、凹部又は凸部の幅等の水平方向の意味を持つパラメータとを組み合わせることによって、より適切に表現することができると言える。
本実施例は、実施の形態１乃至５、実施例１乃至実施例３と適宜組み合わせて用いることができる。
（Ａ）〜（Ｈ）ＳＯＩ基板を作製する方法を説明する断面図。 （Ａ）〜（Ｃ）ＳＯＩ基板を作製する方法を説明する断面図であり、図１（Ｈ）に続く工程を説明する断面図。 （Ａ）〜（Ｇ）ＳＯＩ基板を作製する方法を説明する断面図。 （Ａ）〜（Ｃ）ＳＯＩ基板を作製する方法を説明する断面図であり、図３（Ｇ）に続く工程を説明する断面図。 （Ａ）〜（Ｈ）ＳＯＩ基板を作製する方法を説明する断面図。 （Ａ）〜（Ｃ）ＳＯＩ基板を作製する方法を説明する断面図であり、図５（Ｈ）に続く工程を説明する断面図。 （Ａ）〜（Ｄ）ＳＯＩ基板から半導体装置の作製方法を説明する断面図。 （Ａ）、（Ｂ）ＳＯＩ基板から半導体装置の作製方法を説明する断面図であり、図７（Ｄ）に続く工程を説明する断面図。 ＳＯＩ基板から得られるマイクロプロセッサの構成を示すブロック図。 ＳＯＩ基板から得られるＲＦＣＰＵの構成を示すブロック図。 ベース基板にマザーガラスを用いたＳＯＩ基板の正面図。 （Ａ）液晶表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１２（Ａ）の断面図。 （Ａ）エレクトロルミネセンス表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１３（Ａ）の断面図。 （Ａ）携帯電話の外観図。（Ｂ）デジタルプレーヤーの外観図。（Ｃ）電子ブックの外観図。 ＳＯＩ基板を用いて作製したＴＦＴの断面写真。 ＴＦＴの特性を示すグラフ。 整流電圧を比較して示すグラフ。 ＲＴＬＳ−ＲＦＩＤタグの写真。 ＲＴＬＳ−ＲＦＩＤタグのブロック図。 ＲＴＬＳ−ＲＦＩＤタグの応答信号波形。 ＲＴＬＳ−ＲＦＩＤタグの通信距離とアウトプット・デジタル・コードの関係を示すグラフ。 ＳＯＩ基板の結晶方位解析結果。 ＳＯＩ基板及びバルクシリコンのラマンスペクトル。 ＳＯＩ基板を用いて作製したＴＦＴの断面写真。 ＴＦＴの特性を示すグラフ。 ＴＦＴを用いて形成した容量ＴＥＧのゲート耐圧特性を示すグラフ。 ＴＦＴを用いて形成した９段リングオシレータの波形。 ＣＰＵの写真。 ＣＰＵのシュムープロット。 ＳＯＩ基板のＡＦＭ像。
符号の説明
１０１ ベース基板
１０２ 絶縁層
１０３ 窒化酸化シリコン膜
１０４ 酸化窒化シリコン膜
１０５ 接合層
１１１ 半導体基板
１１２ 保護膜
１１３ 脆化層
１１４ 接合層
１１５ 半導体層
１１５Ａ 半導体層
１１５Ｂ 半導体層
１１６ 絶縁層
１１７ 酸化窒化シリコン膜
１１８ 窒化酸化シリコン膜
１２１ イオンビーム
１２２ レーザー光
１３１ ＳＯＩ基板
１３１Ａ ＳＯＩ基板
１３１Ｂ ＳＯＩ基板
１３２ ＳＯＩ基板
１３２Ａ ＳＯＩ基板
１３２Ｂ ＳＯＩ基板
１３３ ＳＯＩ基板
１３３Ａ ＳＯＩ基板
１３３Ｂ ＳＯＩ基板
１５１ 半導体層
１５２ 半導体層
１５３ ゲート絶縁層
１５４ ゲート電極
１５５ サイドウォール絶縁層
１５６ 窒化シリコン層
１５７ 高濃度不純物領域
１５８ 低濃度不純物領域
１５９ チャネル形成領域
１６０ 高濃度不純物領域
１６３ 絶縁層
１６４ 層間絶縁層
１６５ コンタクトホール
１６６ コンタクトプラグ
１６７ 配線
１６８ 層間絶縁膜
２００ マイクロプロセッサ
２０１ 演算回路
２０２ 演算回路制御部
２０３ 命令解析部
２０４ 割り込み制御部
２０５ タイミング制御部
２０６ レジスタ
２０７ レジスタ制御部
２０８ バスインターフェース
２０９ 読み出し専用メモリ
２１０ メモリインターフェース
２１１ ＲＦＣＰＵ
２１２ アナログ回路部
２１３ デジタル回路部
２１４ 共振回路
２１５ 整流回路
２１６ 定電圧回路
２１７ リセット回路
２１８ 発振回路
２１９ 復調回路
２２０ 変調回路
２２１ ＲＦインターフェース
２２２ 制御レジスタ
２２３ クロックコントローラ
２２４ ＣＰＵインターフェース
２２５ 中央処理ユニット
２２６ ランダムアクセスメモリ
２２７ 読み出し専用メモリ
２２８ アンテナ
２２９ 容量部
２３０ 電源管理回路
３０１ マザーガラス
３０２ 半導体層
３１０ 形成領域
３１１ 走査線駆動回路形成領域
３１２ 信号線駆動回路形成領域
３１３ 画素形成領域
３２１ 半導体層
３２２ 走査線
３２３ 信号線
３２４ 画素電極
３２５ ＴＦＴ
３２７ 層間絶縁膜
３２８ 電極
３２９ 柱状スペーサ
３３０ 配向膜
３３２ 対向基板
３３３ 対向電極
３３４ 配向膜
３３５ 液晶層
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 半導体層
４０４ 半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
９０１ 携帯電話機
９０２ 表示部
９０３ 操作スイッチ
９１１ デジタルプレーヤー
９１２ 表示部
９１３ 操作部
９１４ イヤホン
９２１ 電子ブック
９２２ 表示部
９２３ 操作スイッチ

Claims (16)

  1. 絶縁基板上の絶縁層と、
    前記絶縁層上の接合層と、
    前記接合層上の単結晶半導体層と有し、
    前記単結晶半導体層は、その上部表面における凹凸形状の算術平均粗さが１ｎｍ以上７ｎｍ以下であることを特徴とする半導体装置。
  2. 絶縁基板上の絶縁層と、
    前記絶縁層上の接合層と、
    前記接合層上の単結晶半導体層と有し、
    前記単結晶半導体層は、その上部表面における凹凸形状の二乗平均平方根粗さが１ｎｍ以上１０ｎｍ以下であることを特徴とする半導体装置。
  3. 絶縁基板上の絶縁層と、
    前記絶縁層上の接合層と、
    前記接合層上の単結晶半導体層と有し、
    前記単結晶半導体層は、その上部表面における凹凸形状の最大高低差が５ｎｍ以上２５０ｎｍ以下であることを特徴とする半導体装置。
  4. 耐熱温度が７００℃以下の基板と、
    前記基板上の絶縁層と、
    前記絶縁層上の接合層と、
    前記接合層上の単結晶半導体層と有し、
    前記単結晶半導体層は、その上部表面における凹凸形状の算術平均粗さが１ｎｍ以上７ｎｍ以下であることを特徴とする半導体装置。
  5. 耐熱温度が７００℃以下の基板と、
    前記基板上の絶縁層と、
    前記絶縁層上の接合層と、
    前記接合層上の単結晶半導体層と有し、
    前記単結晶半導体層は、その上部表面における凹凸形状の二乗平均平方根粗さが１ｎｍ以上１０ｎｍ以下であることを特徴とする半導体装置。
  6. 耐熱温度が７００℃以下の基板と、
    前記基板上の絶縁層と、
    前記絶縁層上の接合層と、
    前記接合層上の単結晶半導体層と有し、
    前記単結晶半導体層は、その上部表面における凹凸形状の最大高低差が５ｎｍ以上２５０ｎｍ以下であることを特徴とする半導体装置。
  7. 請求項４乃至６のいずれか一において、
    前記基板は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのいずれかを含むガラス基板であることを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか一において、
    前記絶縁層は、酸化窒化シリコン膜又は窒化酸化シリコン膜を有することを特徴とする半導体装置。
  9. 請求項１乃至８のいずれか一において、
    前記接合層は、有機シランガスを用いて化学気相成長法により形成される酸化シリコン膜を含むことを特徴とする半導体装置。
  10. 請求項１乃至９のいずれか一において、
    前記単結晶半導体層は、（１００）面を主表面として有することを特徴とする半導体装置。
  11. 請求項１乃至９のいずれか一において、
    前記単結晶半導体層は、（１１０）面を主表面として有することを特徴とする半導体装置。
  12. 請求項１乃至１１のいずれか一において、
    前記単結晶半導体層の上部表面は、レーザー光が照射された表面であることを特徴とする半導体装置。
  13. 請求項１乃至１２のいずれか一において、
    前記単結晶半導体層の上部表面は、エッチング処理又はエッチバック処理が施された表面であることを特徴とする半導体装置。
  14. 請求項１乃至１３のいずれか一において、
    前記凹凸形状における各凹部の幅の平均値又は各凸部の幅の平均値は、６０ｎｍ以上１２０ｎｍ以下であることを特徴とする半導体装置。
  15. 請求項１４において、
    前記各凹部の幅又は各凸部の幅は、平均高さにおいて測定されるものであることを特徴とする半導体装置。
  16. 請求項１乃至１５のいずれか一に記載の半導体装置を用いた電子機器。
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