KR20100033408A - 반도체 장치의 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

SOI 기판 제작시에 발생하는 금속 오염의 영향을 억제한다.
반도체 기판에 수소 이온을 조사하여 손상 영역을 형성한 후, 베이스 기판과 반도체 기판을 접합시킨다. 가열 처리를 행하여, 반도체 기판을 벽개(劈開)시켜 SOI 기판을 제작한다. SOI 기판의 반도체층을 에칭에 의해 소자 분리한다. 소자 분리된 반도체층에, Ar 등의 제 18 족 원소와, 도너 또는 억셉터가 되는 불순물 원소를 첨가하여, n형 또는 p형의 게터링 사이트 영역을 형성한다. 가열 처리를 행하여, 반도체층 중의 금속 원소를 게터링 사이트 영역에 게터링시킨다. 수소 이온의 조사 공정에 의해, 수소 이온과 함께 금속 이온이 반도체 기판 중에 박히더라도, 게터링 처리에 의해 금속 오염의 영향을 억제할 수 있다. 따라서, 수소 이온의 조사를 이온 도핑법에 의해 적극적으로 행할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 실리콘 등으로 이루어진 반도체층을 갖는 SOI(Silicon On Insulator) 기판으로 반도체 장치를 제작하는 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
벌크 형상의 실리콘 웨이퍼에 대신에, 절연층 위에 얇은 단결정 실리콘층을 형성한 SOI(Silicon On Insulator) 기판을 사용한 집적회로가 개발되어 있다. 얇은 단결정 실리콘층의 특징을 살림으로써, 집적회로 중의 트랜지스터를 소자마다 완전하게 전기적으로 분리하여 형성할 수 있다. 또한, 트랜지스터를 완전 공핍형으로 할 수 있으므로, 고집적, 고속 구동, 저소비 전력 등, 부가가치가 높은 반도체 집적회로를 제작할 수 있다.
SOI 기판을 제작하는 방법의 하나로, 수소 이온 주입 공정과 박리 공정을 조합한 부착 기술에 의해 SOI 기판을 제작하는 방법이 알려져 있다. 이 방법에서는, 주로 다음과 같은 공정을 행하여, SOI 기판을 제작한다. 실리콘 웨이퍼에 수소 이온을 주입하는 것에 의해, 표면으로부터 소정의 깊이에 손상 영역을 형성한다. 베이스 기판이 되는 다른 실리콘 웨이퍼를 산화하여 산화규소막을 형성한다. 수소 이온을 주입한 실리콘 웨이퍼와, 산화규소막이 형성된 실리콘 웨이퍼를 접합시켜, 2장의 실리콘 웨이퍼를 부착시킨다. 가열 처리를 행하여, 손상 영역에서 웨이퍼를 벽개시킨다. 베이스 기판에 부착된 실리콘층의 결합력을 향상시키기 위해, 가열 처리를 행한다.
또한, 실리콘 웨이퍼로부터 박리된 실리콘층을 유리 기판에 부착시켜 SOI 기판을 제작하는 방법이 알려져 있다(특허문헌 1: 일본국 특개 2004-087606호 공보 및 특허문헌 2: 일본국 특개평 11-163363호 공보 참조).
[발명의 개시]
[발명이 해결하고자 하는 과제]
종래의 SOI 기판의 제작 방법에서는, 실리콘 웨이퍼에 수소 이온을 주입하기 위하여, 이온 주입법이 이용된다. 이온 주입법은, 소스 가스를 플라즈마화하여, 이 플라즈마에 포함되는 이온종을 인출하고, 질량 분리하여, 소정의 질량을 가지는 이온종을 가속하여, 이온 빔으로서 피처리물에 조사하는 방법이다. 또한, 이온을 주입하는 방법에는 이온 도핑법도 있다. 이온 도핑법이란, 소스 가스를 플라즈마화하여, 소정의 전계의 작용에 의해 플라즈마로부터 이온종을 인출하고, 인출한 이온종을 질량 분리하지 않고 가속하여, 이온 빔으로서 피처리물에 조사하는 방법이다.
본 출원인의 연구에 의해, 이온 도핑법으로 수소 가스로부터 생성된 이온종을 실리콘 웨이퍼에 주입하여 손상 영역을 형성함으로써, 유리 기판의 변형점보다 낮은 온도에서의 가열 처리에 의해 실리콘 웨이퍼를 벽개시키는 것이 가능하다는 것을 알 수 있었다. 이 지견을 기초로, 베이스 기판에, 변형점이 700℃ 이하의 유리 기판을 이용하여, 이온 도핑법으로 손상 영역을 형성함으로써 SOI 기판의 제작을 행하였다.
이온 도핑법으로 이온 빔의 조사를 행하는 이온 도핑 장치는, 한 변이 1 m를 넘는 유리 기판 위에 박막 트랜지스터를 제작하기 위하여 개발된 장치이다. 그 때문에, 이온 도핑법은 질량 분리를 행하는 이온 주입법보다, 손상 영역을 형성하는 택트 타임을 단축할 수 있다는 이점이 있다. 그러나, 이온 도핑법에서는, 질량 분리를 행하지 않기 때문에, 이온 도핑 장치의 전극 등의 재료에 포함되어 있는 금속 원소가, 수소 이온과 함께 실리콘 웨이퍼에 박힐 우려가 있다. 금속에 오염된 SOI 기판은, 트랜지스터의 스레시홀드 전압의 변동, 리크 전류의 증가 등, 트랜지스터의 전기적 특성의 저하, 및 신뢰성의 저하를 초래한다.
본 발명은, 금속 원소에 의한 오염의 영향을 억제하는 것이 가능한 반도체 장치의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또한, 금속 오염의 영향을 억제하여, 변형점이 700℃ 이하인 베이스 기판에 부착된 반도체층으로부터 반도체 장치를 제작하는 방법을 제공하는 것을 과제의 하나로 한다.
[과제를 해결하기 위한 수단]
본 발명의 하나는, 반도체 기판으로부터 분리된 반도체층과, 반도체층이 고정되어 있는 베이스 기판을 가지는 SOI 기판을 제작하고, 이 SOI 기판의 반도체층으로부터 반도체 소자를 형성하는 반도체 장치의 제작 방법에 관한 것이다.
SOI 기판을 제작하기 위해서는, 수소 가스, 헬륨 가스 및 할로겐 가스로부터 선택된 1종 또는 복수 종류의 가스를 포함하는 소스 가스를 여기하여 이온종을 생성하고, 반도체 기판에 이온종을 조사하여, 반도체 기판 중에 손상 영역을 형성한다. 소스 가스에는, 수소 가스, 헬륨 가스 또는 할로겐 가스를 이용할 수 있다.
베이스 기판과 반도체 기판을 부착시키기 위한 접합층은, 베이스 기판 또는 반도체 기판의 적어도 한쪽에 형성된다. 반도체 기판에 접합층을 형성하는 경우, 손상 영역을 형성한 후에 접합층을 형성해도 좋고, 접합층을 형성하고 나서 손상 영역을 형성할 수도 있다.
접합층을 통하여, 베이스 기판과 반도체 기판을 밀착시켜, 접합층의 표면과 이 접합층과의 접촉면을 접합시킴으로써, 베이스 기판과 반도체 기판을 부착시킨다. 접합층과의 접촉면은, 예를 들면, 베이스 기판의 표면, 반도체 기판의 표면, 절연막의 표면 등이다.
베이스 기판과 반도체 기판을 부착시킨 후, 반도체 기판의 가열에 의해 손상 영역에 균열을 일으키게 하면, 반도체 기판으로부터 분리된 제1 반도체층을 베이스 기판에 고정시킨 상태로, 반도체 기판이 베이스 기판으로부터 분리된다. 이상의 공정을 거쳐, 베이스 기판에 제1 반도체층이 부착된 SOI 기판이 제작된다.
본 발명은, 상기의 방법으로 제작된 SOI 기판을 이용한 반도체 장치의 제작 방법이다. 본 발명의 하나는, 베이스 기판에 고정된 제1 반도체층을 에칭하고, 소자 분리를 행하여, 반도체 소자를 구성하는 제2 반도체층을 형성한다. 본 발명에서는, 이 제2 반도체층에 포함되는 금속 원소를 제거하기 위해, 제2 반도체층에 게터링 사이트 영역을 형성한다. 채널 형성 영역에 포함되는 금속 원소를 게터링하기 위하여, 게터링 사이트 영역은 채널 형성 영역이 되는 영역을 포함하지 않도록, 제2 반도체층의 게이트 전극과 중첩되지 않는 부분에 형성된다. 게터링 사이트 영역을 형성한 후, 제2 반도체층 중의 금속 원소를 게터링 사이트 영역에 게터링시키기 위한 가열 처리를 행한다.
게터링 사이트 영역의 형성 방법은, 다음의 세가지 방법을 들 수 있다. 첫번째는, 반도체층에 주기표의 제 18 족 원소를 첨가하여 형성하는 방법이다. 제 18 족 원소는 He, Ne, Ar, Kr, Xe이다. 반도체층에는 1 종류 또는, 2 종류 이상의 제 18 족 원소를 첨가할 수 있다. 제 18 족 원소의 이온을 전계에서 가속하여 반도체층에 조사함으로써, 댕글링 본드나 격자 변형에 의한 게터링 사이트가 형성된다. 게터링 사이트 영역의 제 18 족 원소의 농도는, 1×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하로 하는 것이 바람직하다. 처리 온도 450℃ 이상 850℃ 이하, 처리 시간 1시간 이상 24시간 이하 정도의 가열 처리를 행함으로써, 게터링 사이트 영역에 반도체층에 포함되는 금속 원소를 게터링시킨다.
두번째 방법은, 반도체층에 인 또는 비소를 첨가하여, n형의 도전성을 나타내는 영역을 형성하는 방법이다. 인 및 비소는 합하여, 게터링 사이트 영역에 1×1020 atoms/cm3 이상 1×1022 atoms/cm3 이하의 농도로 첨가하는 것이 바람직하다. 처리 온도 450℃ 이상 850℃ 이하, 처리 시간 1시간 이상 24시간 이하 정도의 가열 처리를 행함으로써, 게터링 사이트 영역에 반도체층에 포함되는 금속 원소를 게터링시킨다.
세번째 방법은, 인 및 붕소를 반도체층에 첨가하고, 또한, 인보다 붕소를 많이 첨가함으로써, p형의 도전성을 나타내는 불순물 영역을 형성하는 방법이다. 인 대신에 비소를 첨가할 수도 있다. 게터링 사이트 영역에 포함되는 인 및 비소의 합계는 1×1019 atoms/cm3 이상 1×1021 atoms/cm3 이하로 할 수 있다. 붕소의 농도는, 게터링 사이트 영역에 포함되는 인과 비소를 합한 농도의 1.5배 이상 3배 이하로 한다. 처리 온도 450℃ 이상 850℃ 이하, 처리 시간 1시간 이상 24시간 이하 정도의 가열 처리를 행함으로써, 게터링 사이트 영역에 반도체층에 포함되는 금속 원소를 게터링시킨다.
본 발명의 반도체 장치의 제작 방법의 다른 하나는, 베이스 기판에 고정된 제1 반도체층에 게터링 사이트 영역을 형성한다. 채널 형성 영역에 포함되는 금속 원소를 게터링하기 위해, 게터링 사이트 영역은 채널 형성 영역이 되는 영역을 포함하지 않도록, 제1 반도체층이 게이트 전극과 중첩되지 않는 부분에 형성된다. 게터링 사이트 영역을 형성한 후, 제1 반도체층 중의 금속 원소를 게터링 사이트 영역에 게터링시키기 위한 가열 처리를 행한다. 게터링을 위한 가열 처리 후, 에칭에 의해, SOI 기판의 제1 반도체층의 소자 분리를 행하고, 또한, 게터링 사이트 영역을 제거함으로써, 제2 반도체층을 형성한다.
본 발명에서는, 게터링 사이트 영역에 금속 원소를 게터링시키는 처리를 행하기 때문에, 반도체 장치의 제작 과정에서 발생하는 금속 오염의 영향을 억제할 수 있다. 따라서, 트랜지스터의 스레시홀드 전압의 변동의 억제, 리크 전류의 저하 등, 트랜지스터의 전기적 특성의 개선 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명에서는, SOI 기판의 제작 공정 중에 발생하는 금속 오염의 영향을 억제할 수 있으므로, 금속 오염이 우려되는 이온 도핑 장치를 긍정적으로 사용할 수 있게 된다. 따라서, 이온 도핑 장치를 이용하여, 손상 영역을 형성함으로써, 이온 조사 공정의 택트 타임의 단축을 도모할 수 있다.
게터링 사이트 영역에 금속 원소를 게터링시키기 위한 열처리는, 유리 기판의 변형점 이하에서 실시할 수 있으므로, 반도체층을 부착시키는 베이스 기판에 유리 기판을 사용할 수 있다. 따라서, 고성능이고, 신뢰성이 높은 반도체 장치를 유리 기판 위에 제작하는 것이 가능하게 된다.
도 1(A)∼도 1(G)은 반도체 장치를 제작하는 방법을 설명한 단면도.
도 2(A)∼도 2(D)는 반도체 장치를 제작하는 방법을 설명한 단면도이며, 도 1(G)에 이어지는 공정을 설명한 단면도.
도 3(A)∼도 3(C)은 반도체 장치를 제작하는 방법을 설명한 단면도이며, 도 2(D)에 이어지는 공정을 설명한 단면도.
도 4는 반도체 장치를 제작하는 방법을 설명한 단면도이며, 도 3(C)에 이어지는 공정을 설명한 단면도.
도 5(A)∼도 5(C)는 반도체 장치를 제작하는 방법을 설명한 단면도이며, 도 2(B)에 이어지는 공정을 설명한 단면도.
도 6(A)∼도 6(C)은 반도체 장치를 제작하는 방법을 설명한 단면도이며, 도 2(D)에 이어지는 공정을 설명한 단면도.
도 7(A)∼도 7(D)은 반도체 장치를 제작하는 방법을 설명한 단면도이며, 도 1(G)에 이어지는 공정을 설명한 단면도.
도 8(A)∼도 8(C)은 반도체 장치를 제작하는 방법을 설명한 단면도이며, 도 7(D)에 이어지는 공정을 설명한 단면도.
도 9(A)∼도 9(G)는 SOI 기판을 제작하는 방법을 설명한 단면도.
도 10은 마이크로 프로세서의 구성을 나타낸 블럭도.
도 11은 RFCPU의 구성을 나타낸 블럭도.
도 12는 베이스 기판에 마더 유리를 이용한 SOI 기판의 평면도.
도 13(A)은 액정 표시 장치의 화소의 평면도이고, 도 13(B)은 J-K 절단선에 의한 도 13(A)의 단면도.
도 14(A)는 일렉트로루미네슨스 표시 장치의 화소의 평면도이고, 도 14(B)는 L-M 절단선에 의한 도 14(A)의 단면도.
도 15(A)는 휴대전화의 외관도, 도 15(B)는 디지털 플레이어의 외관도, 도 15(C)는 전자책의 외관도.
도 16은 ICP-MS에 의해 검출된 산화질화규소막에 포함되는 금속 원소와 그 농도를 나타낸 표.
도 17은 도 16의 분석 결과를 나타낸 그래프.
도 18은 SIMS에 의해 분석한 실리콘 웨이퍼 중의 Ti의 깊이 방향 프로파일.
도 19는 SIMS에 의해 분석한 실리콘 웨이퍼 중의 Mo의 깊이 방향 프로파일.
[발명을 실시하기 위한 최량의 형태]
이하에, 본 발명을 설명한다. 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 다른 도면 간에 같은 참조 부호가 붙어 있는 요소는 같은 요소이며, 재료, 형상, 제작 방법 등에 대하여 반복이 되는 설명은 생략하기로 한다.
[실시형태 1]
본 실시형태에서는, SOI 기판을 제작하는 방법, 및 SOI 기판을 이용하여 반도체 장치를 제작하는 방법을 설명한다. 먼저, 도 1(A) 내지도 1(G)를 이용하여, SOI 기판을 제작하는 방법을 설명한다.
베이스 기판(101)을 도 1(A)에 나타낸 바와 같이, 준비한다. 베이스 기판(101)은, 반도체 기판으로부터 분할된 반도체층을 지지하는 지지 기판이다. 베이스 기판(101)에는, 액정 표시 장치 등 전자 공업 제품에 사용되고 있는 투광성의 유리 기판을 이용할 수 있다. 내열성, 가격 등의 점에서, 유리 기판에는, 열팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는, 30×10-7/℃ 이상 40×10-7/℃ 이하)이며, 변형점이 580℃ 이상 680℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 이용하는 것이 바람직하다. 또한, 반도체 장치의 오염을 억제하기 위하여, 유리 기판은 무알칼리 유리 기판이 바람직하다. 무알칼리 유리 기판의 재료에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료 등이 있다.
또한, 베이스 기판(101)에는, 유리 기판 외에, 세라믹 기판, 석영 기판이나 사파이어 기판 등의 절연체로 이루어진 절연성 기판, 금속이나 스테인리스 스틸 등의 도전체로 이루어진 도전성 기판, 실리콘이나 갈륨 비소 등 반도체로 이루어진 반도체 기판 등을 이용할 수 있다.
도 1(B)에 나타낸 바와 같이 반도체 기판(111)을 준비한다. 반도체 기판(111)으로부터 분리된 반도체층을 베이스 기판(101)에 부착시킴으로써, SOI 기판이 제작된다. 반도체 기판(111)으로서는, 단결정 반도체 기판이 바람직하고, 다결정 반도체 기판을 이용할 수도 있다. 반도체 기판(111)에는, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘 등의 제 4 족 원소로 이루어진 반도체 기판을 이용할 수 있다. 또한, 본 실시형태에서는, 베이스 기판(101)에, 반도체 기판(111)보다 큰 사이즈의 기판이 이용되고 있다.
도 1(C)에 나타낸 바와 같이, 반도체 기판(111) 위에 절연층(112)을 형성한다. 절연층(112)은 단층 구조, 2층 이상의 다층 구조로 할 수 있다. 그 두께는 5 nm 이상 400 nm 이하로 할 수 있다. 절연층(112)을 구성하는 막에는, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화게르마늄막, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 규소 또는 게르마늄을 조성에 포함하는 절연막을 이용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물로 이루어진 절연막, 질화알루미늄 등의 금속의 질화물로 이루어진 절연막, 산화질화알루미늄막 등의 금속의 산화질화물로 이루어진 절연막, 질화산화알루미늄막 등의 금속의 질화산화물로 이루어진 절연막을 이용할 수도 있다.
또한, 본 명세서에서, 산화질화물이란, 그 조성으로서, 질소 원자보다 산소 원자의 수가 많은 물질로 하고, 또한, 질화산화물이란, 그 조성으로서, 산소 원자보다 질소 원자의 수가 많은 물질로 한다. 산화질화물 및 질화산화물의 조성은, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 이용하여 측정할 수 있다. 예를 들면, 산화질화규소란, 산소가 50 원자% 이상 65 원자% 이하, 질소가 0.5 원자% 이상 20 원자% 이하, Si가 25 원자% 이상 35 원자% 이하, 수소가 0.1 원자% 이상 10 원자% 이하의 범위로 포함되는 물질을 들 수 있다. 또한, 질화산화규소로서는, 예를 들면, 산소가 5 원자% 이상 30 원자% 이하, 질소가 20 원자% 이상 55 원자% 이하, Si가 25 원자% 이상 35 원자% 이하, 수소가 10 원자% 이상 30 원자% 이하의 범위에서 포함되는 물질을 들 수 있다. 또한, 여기서 설명한 산화질화규소 및 질화산화규소의 산소, 질소, 수소, Si의 함유 비율은, 각 물질을 구성하는 원소의 합계를 100 원자%로 했을 때의 값이다.
절연층(112)을 구성하는 절연막은, CVD법, 스퍼터법, 반도체 기판(111)을 산화 또는 질화하는 등의 방법에 의해 형성할 수 있다.
베이스 기판(101)에 알칼리 금속 혹은 알칼리토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 이용한 경우, 이러한 불순물이 베이스 기판(101)으로부터, SOI 기판의 반도체층에 확산하는 것을 방지할 수 있는 막을 적어도 1층, 절연층(112)에 형성하는 것이 바람직하다. 이러한 막에는, 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등이 있다. 이러한 막을 포함시킴으로써, 절연층(112)을 배리어층으로서 기능시킬 수 있다.
예를 들면, 절연층(112)을 단층 구조의 배리어층으로서 형성하는 경우, 두께 5 nm 이상 200 nm 이하의 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막으로, 절연층(112)을 형성할 수 있다.
절연층(112)을, 배리어층으로서 기능하는 2층 구조의 막으로 하는 경우, 상층은, 배리어 기능이 높은 절연막으로 구성한다. 상층은, 두께 5 nm 내지 200 nm의 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막으로 형성할 수 있다. 이러한 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 반도체 기판(111)과 접하는 하층의 절연막에는, 상층의 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 이러한 절연막에는, 산화규소막 및 산화질화규소막, 및 반도체 기판(111)을 열산화하여 형성한 열산화막 등이 있다. 하층의 절연막의 두께는 5 nm 이상 300 nm 이하로 할 수 있다.
본 실시형태에서는, 절연층(112)을 절연막(112a)과 절연막(112b)으로 이루어지는 2층 구조로 한다. 절연층(112)을 블로킹막으로서 기능시키는 절연막(112a)과 절연막(112b)의 조합은, 예를 들면, 산화규소막과 질화규소막, 산화질화규소막과 질화규소막, 산화규소막과 질화산화규소막, 산화질화규소막과 질화산화규소막 등이 있다.
예를 들면, 하층의 절연막(112a)으로서는, 소스 가스에 SiH4 및 N2O를 이용하여 플라즈마 CVD법에 의해 산화질화규소막을 형성할 수 있다. 상층의 절연막(112b)으로서는 소스 가스에 SiH4, N2O 및 NH3를 이용하여 플라즈마 CVD법에 의해 질화산화규소막을 형성할 수 있다. 또한, 절연막(112a)으로서, 소스 가스에 유기 실란 가스와 산소를 이용하여, 플라즈마 CVD법으로 산화규소막을 형성할 수도 있다.
유기 실란으로서는, 테트라에톡시실란(TEOS, 화학식 Si(OC2H5)4), 테트라메틸실란(TMS, 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 또는 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 화합물이 있다.
다음에, 도 1(D)에 나타낸 바와 같이, 절연층(112)을 통하여, 전계에서 가속된 이온으로 이루어진 이온 빔(121)을 반도체 기판(111)에 주입(조사)하여, 반도체 기판(111)의 표면으로부터 소정의 깊이의 영역에 손상 영역(113)을 형성한다. 이 이온 조사 공정은, 가속된 이온종으로 이루어진 이온 빔(121)을 반도체 기판(111)에 조사함으로써, 이온종을 구성하는 원소를 반도체 기판(111)에 첨가하는 공정이다. 따라서, 이온 빔(121)을 반도체 기판(111)에 조사하면, 가속된 이온종의 충격에 의해, 반도체 기판(111)의 소정의 깊이에 결정 구조가 취약화된 취화층이 형성된다. 이 층이 손상 영역(113)이다. 손상 영역(113)이 형성되는 영역의 깊이는, 이온 빔(121)의 가속 에너지와 이온 빔(121)의 침입 각도에 따라 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의해 조절할 수 있다. 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 손상 영역(113)이 형성된다. 즉, 이온이 침입하는 깊이에서, 반도체 기판(111)으로부터 분리되는 반도체층의 두께가 결정된다. 손상 영역(113)이 형성되는 깊이는 50 nm 이상 500 nm 이하이며, 50 nm 이상 200 nm 이하가 바람직하다.
이온 빔(121)을 반도체 기판(111)에 조사하기 위해서는, 질량 분리를 수반하는 이온 주입법뿐만 아니라, 질량 분리를 수반하지 않는 이온 도핑법으로 행할 수 있다.
소스 가스에 수소(H2)를 이용하는 경우, 수소 가스를 여기하여 H＋, H2 ＋, H3 ＋를 생성할 수 있다. 소스 가스로부터 생성되는 이온종의 비율은, 플라즈마의 여기 방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스의 공급량 등을 조절함으로써 변화시킬 수 있다. 이온 도핑법으로 손상 영역의 형성을 행하는 경우, 이온 빔(121)에, H＋, H2 ＋, H3 ＋의 총량에 대하여 H3 ＋가 70% 이상 포함되도록 하는 것이 바람직하고, H3 ＋의 비율은 80% 이상이 보다 바람직하다. H3 ＋의 비율을 70% 이상으로 함으로써, 이온 빔(121)에 포함되는 H2 ＋ 이온의 비율이 상대적으로 작아지기 때문에, 이온 빔(121)에 포함되는 수소 이온의 평균 침입 깊이의 편차가 작아지므로, 이온의 주입 효율이 향상되어, 택트 타임을 단축할 수 있다.
손상 영역(113)을 얕은 영역에 형성하기 위해서는, 이온의 가속 전압을 낮게 할 필요가 있지만, 수소 가스를 여기함으로써 생성된 플라즈마 중의 H3 ＋ 이온의 비율을 높게 함으로써, 원자상(原子狀) 수소(H)를 효율적으로 반도체 기판(111)에 첨가할 수 있다. 그것은, H3 ＋ 이온은 H＋ 이온의 3배의 질량을 가지기 때문에, 같은 깊이에 수소 원자를 첨가하는 경우, H3 ＋ 이온의 가속 전압은, H＋ 이온의 가속 전압의 3배로 하는 것이 가능하기 때문이다. 이온의 가속 전압을 높게 함으로써, 이온의 조사 공정의 택트 타임을 단축하는 것이 가능하게 되어, 생산성이나 스루풋의 향상을 도모할 수 있다.
따라서, 이온 빔(121)에 포함되는 H3 ＋의 비율을 높게 함으로써, 수소의 평균 침입 깊이의 편차가 작아지므로, 반도체 기판(111)에 있어서, 수소의 깊이 방향의 농도 프로파일은 보다 급준하게 되어, 그 프로파일의 피크 위치를 얕게 할 수 있다.
수소 가스를 이용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 10 kV 이상 200 kV 이하, 도즈량 1×1016 ions/cm2 이상 6×1016 ions/cm2 이하로 할 수 있다. 이 조건으로 수소 이온을 조사함으로써, 이온 빔(121)에 포함되는 이온종, 및 그 비율에도 의하지만, 손상 영역(113)을 반도체 기판(111)의 깊이 50 nm 이상 500 nm 이하의 영역에 형성할 수 있다.
예를 들어, 반도체 기판(111)이 단결정 실리콘 기판이고, 절연막(112a)이 두께 50 nm의 산화질화규소막이고, 절연막(112b)이 두께 50 nm의 질화산화규소막인 경우, 소스 가스가 수소이고, 가속 전압 40 kV, 도즈량 2×1016 ions/cm2의 조건에서는, 반도체 기판(111)으로부터 두께 120 nm 정도의 반도체층을 분리할 수 있다. 또한, 절연막(112a)을 두께 100 nm의 산화질화규소막으로 하고, 그 외에는 같은 조건으로 수소 이온을 조사함으로써, 반도체 기판(111)으로부터 두께 70 nm 정도의 반도체층을 분리할 수 있다.
이온 조사 공정의 소스 가스에 헬륨(He)을 이용할 수도 있다. 헬륨을 여기하여 생성되는 이온종이 He＋가 대부분이기 때문에, 질량 분리를 수반하지 않는 이온 도핑법에서도, He＋를 주된 이온으로서 반도체 기판(111)에 조사할 수 있다. 따라서, 이온 도핑법에 의해, 효율 좋게 미소한 공공을 손상 영역(113)에 형성할 수 있다. 헬륨을 이용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 10 kV 이상 200 kV 이하, 도즈량 1×1016 ions/cm2 이상 6×1016 ions/cm2 이하로 할 수 있다.
소스 가스에 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 이용할 수도 있다.
손상 영역(113)을 형성한 후, 절연층(112)의 상면에, 도 1(E)에 나타낸 바와 같이, 접합층(114)을 형성한다. 접합층(114)을 형성하는 공정에서, 반도체 기판(111)의 가열 온도는, 손상 영역(113)에 첨가한 원소 또는 분자가 석출되지 않는 온도로 하고, 그 가열 온도는 350℃ 이하가 바람직하다. 바꾸어 말하면, 이 가열 온도는 손상 영역(113)으로부터 가스가 빠지지 않는 온도이다. 또한, 접합층(114)은, 이온 조사 공정을 행하기 전에 형성할 수도 있다. 이 경우는, 접합층(114)을 형성할 때의 프로세스 온도는 350℃ 이상으로 할 수 있다.
접합층(114)은, 평활하며 친수성의 접합면을 반도체 기판(111)의 표면에 형성하기 위한 층이다. 따라서, 접합층(114)의 면 거칠기(粗度)는, 평균 거칠기(Ra)가 0.8 nm 미만, 제곱 평균 평방근 거칠기(Rms)가 0.9 nm 미만이 바람직하다. 또한, 접합층(114)의 두께는 10 nm 이상 200 nm 이하로 할 수 있다. 바람직한 두께는 5 nm 이상 500 nm 이하이며, 보다 바람직하게는 10 nm 이상 200 nm 이하이다.
접합층(114)에는, 화학적인 반응에 의해 형성되는 절연막이 바람직하고, 산화규소막이 바람직하다. 접합층(114)으로서, 플라즈마 CVD법으로 산화규소막을 형성하는 경우에는, 소스 가스에 유기 실란 가스 및 산소(O2) 가스를 이용하는 것이 바람직하다. 소스 가스에 유기 실란을 이용함으로써, 프로세스 온도가 350℃ 이하이고, 평활한 표면을 가지는 산화규소막을 형성할 수 있다. 또한, 열 CVD법으로, 가열 온도가 500℃ 이하 200℃ 이상으로 형성되는 LTO(저온 산화물, low temperature oxide)로 형성할 수 있다. LTO의 형성에는, 실리콘 소스 가스에 모노실란(SiH4) 또는 디실란(Si2H6) 등을 이용하여, 산소 소스 가스에 일산화이질소(N2O) 등을 이용할 수 있다.
또한, 베이스 기판(101)에 반도체 기판을 이용하는 경우에는, 절연층(112)을 형성하지 않고, 반도체 기판(111)을 산화하고, 산화막으로 이루어진 접합층(114)을 형성할 수도 있다.
도 1(F)는 접합 공정을 설명한 단면도이며, 베이스 기판(101)과 반도체 기판(111)을 부착시킨 상태를 나타내고 있다. 접합 공정을 행하기 위해서는, 먼저, 베이스 기판(101), 및 접합층(114)과 절연층(112)이 형성된 반도체 기판(111)을 초음파 세정한다. 초음파 세정은 메가헤르츠 초음파 세정(메가 소닉 세정)이 바람직하다. 메가헤르츠 초음파 세정 후에, 베이스 기판(101) 및 반도체 기판(111)의 쌍방, 또는 한쪽을 오존수로 세정할 수도 있다. 오존수로 세정함으로써, 유기물을 제거할 수 있고, 표면의 친수성을 향상시킬 수 있다.
세정 공정 후, 접합층(114)을 통하여, 베이스 기판(101)과 반도체 기판(111)을 부착시킨다. 먼저, 접합층(114)과 베이스 기판(101)의 계면에 반데르발스력(van der Waals' force)이 작용한다. 힘을 가하여, 베이스 기판(101)의 표면과 접합층(114)의 표면을 밀착시키면, 베이스 기판(101)과 접합층(114)과의 계면에 화학 결합이 형성되어, 베이스 기판(101)과 접합층(114)이 접합된다. 접합 공정은, 가열 처리를 수반하지 않고, 상온에서 행할 수 있기 때문에, 베이스 기판(101)에, 유리 기판 등 내열성이 낮은 기판을 이용하는 것이 가능하다.
베이스 기판(101)과 반도체 기판(111)을 밀착시킨 후, 베이스 기판(101)과 접합층(114)과의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 손상 영역(113)에 균열을 발생시키지 않는 온도로 하고, 70℃ 이상 300℃ 이하로 할 수 있다.
다음에, 400℃ 이상의 가열 처리를 행하여, 손상 영역(113)에서 반도체 기판(111)을 분할하여, 반도체 기판(111)으로부터 반도체층(115)을 분리한다. 도 1(G)은, 반도체 기판(111)으로부터 반도체층(115)을 분리하는 분리 공정을 설명한 도면이다. 도 1(G)에 나타낸 바와 같이, 분리 공정에 의해, 베이스 기판(101) 위에 반도체층(115)이 형성된다. 부호 111A를 붙인 요소는, 반도체층(115)이 분리된 후의 반도체 기판(111)을 나타내고 있다.
400℃ 이상의 가열 처리를 행함으로써, 베이스 기판(101)과 접합층(114)과의 접합 계면에 형성된 수소 결합으로부터 공유 결합으로 변화하기 때문에, 결합력이 증가된다. 또한, 온도 상승에 의해, 손상 영역(113)에 형성되어 있는 미소한 구멍에는, 이온 조사 공정에서 첨가한 원소가 석출되고, 내부의 압력이 상승된다. 압력의 상승에 의해, 손상 영역(113)의 미소한 구멍에 체적 변화가 일어나, 손상 영역(113)에 균열이 생기므로, 손상 영역(113)에 따라 반도체 기판(111)이 벽개된다. 접합층(114)은 베이스 기판(101)에 접합하고 있으므로, 베이스 기판(101) 위에는 반도체 기판(111)으로부터 분리된 반도체층(115)이 고정된다. 반도체층(115)을 반도체 기판(111)으로부터 분리하기 위한 가열 처리의 온도는, 베이스 기판(101)의 변형점을 넘지 않는 온도로 하고, 400℃ 이상 700℃ 이하로 행할 수 있다.
도 1(G)에 나타낸 분리 공정에 의해, 베이스 기판(101)에 반도체층(115)이 부착된 SOI 기판(131)이 제작된다. SOI 기판(131)은, 베이스 기판(101) 위에 접합층(114), 절연층(112), 반도체층(115)의 순으로 층이 적층된 다층 구조를 가지고, 베이스 기판(101)과 접합층(114)이 접합하고 있는 기판이다. 절연층(112)을 형성하지 않는 경우는, SOI 기판(131)은 접합층(114)과 반도체층(115)이 접하고 있는 기판이 된다.
또한, 반도체 기판(111)으로부터 반도체층(115)을 분리하기 위한 가열 처리는, 결합력을 강화하기 위한 가열 처리와 같은 장치로 연속하여 행할 수 있다. 또한, 2개의 가열 처리를 다른 장치로 행할 수도 있다. 예를 들면, 같은 노(爐)에서 행하는 경우에는, 먼저, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한다. 다음에, 가열 온도를 600℃로 상승시켜, 600℃, 2시간의 가열 처리를 행한다. 그리고 400℃ 이하에서 실온 정도의 온도로 냉각하여, 노로부터, 반도체 기판(111A) 및 SOI 기판(131)을 취출한다.
다른 장치로 가열 처리를 행하는 경우는, 예를 들면, 노에서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 부착된 베이스 기판(101)과 반도체 기판(111)을 노로부터 반출한다. 다음에, RTA(Rapid Thermal Annealing) 장치로, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 1분 이상 30분 이하의 가열 처리를 행하여, 반도체 기판(111)을 손상 영역(113)으로 분할시킨다.
SOI 기판(131)의 반도체층(115)은, 분리 공정 및 손상 영역(113)의 형성에 의해, 결정 결함이 형성되고, 또한, 그 표면은 평탄성이 손상되어 있다. 결정 결함을 저감하기 위해서, 반도체층(115)에 레이저광을 조사하여 재결정화시키는 것이 바람직하다. 또한, 반도체층(115)의 표면의 손상을 제거하여, 표면을 평탄하게 하기 위해, CMP(Chemical Mechanical Polishing) 장치에 의해, 반도체층(115)의 표면을 연마하는 공정을 행하는 것이 바람직하다.
다음에, SOI 기판(131)을 이용하여, 반도체 장치를 제작하는 방법을 설명한다. 이하, 도 2 및 도 3을 참조하여, 반도체 장치의 제작 방법으로서, n 채널형 박막 트랜지스터, 및 p 채널형 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터(TFT)를 조합함으로써, 각종의 반도체 장치를 형성할 수 있다.
도 2(A)는, 도 1을 이용하여 설명한 방법으로 제작된 SOI 기판(131)의 단면도이다.
에칭에 의해, SOI 기판의 반도체층(115)을 소자 분리하여, 도 2(B)에 나타낸 바와 같이 반도체층(151, 152)을 형성한다. 반도체층(151)은 n 채널형의 TFT를 구성하고, 반도체층(152)은 p 채널형의 TFT를 구성한다. 반도체층(151), 및 반도체층(152) 위에 절연층(154)을 형성한다. 다음에, 절연층(154)을 통하여, 반도체층(151) 위에 게이트 전극(155)을 형성하고, 반도체층(152) 위에 게이트 전극(156)을 형성한다.
또한, 반도체층(115)의 에칭을 행하기 전에, TFT의 스레시홀드 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 억셉터가 되는 불순물 원소, 또는 인, 비소 등의 도너가 되는 불순물 원소를 반도체층(115)에 첨가하는 것이 바람직하다. 예를 들면, n 채널형 TFT가 형성되는 영역에 억셉터를 첨가하고, p 채널형 TFT가 형성되는 영역에 도너를 첨가한다.
다음에, 도 2(C)에 나타낸 바와 같이, 반도체층(151)에 n형의 저농도 불순물 영역(157)을 형성하고, 반도체층(152)에 p형의 고농도 불순물 영역(159)을 형성한다. 먼저, 반도체층(151)에 n형의 저농도 불순물 영역(157)을 형성한다. 따라서, p 채널형 TFT가 되는 반도체층(152)을 레지스트로 마스크하고, 도너를 반도체층(151)에 첨가한다. 도너로서 인 또는 비소를 첨가하면 좋다. 이온 도핑법 또는 이온 주입법에 의해 도너를 첨가함으로써, 게이트 전극(155)이 마스크가 되어, 반도체층(151)에 자기 정합적으로 n형의 저농도 불순물 영역(157)이 형성된다. 반도체층(151)의 게이트 전극(155)과 중첩되는 영역은 채널 형성 영역(158)이 된다.
다음에, 반도체층(152)을 덮는 마스크를 제거한 후, n 채널형 TFT가 되는 반도체층(151)을 레지스트 마스크로 덮는다. 다음에, 이온 도핑법 또는 이온 주입법에 의해 억셉터를 반도체층(152)에 첨가한다. 억셉터로서 붕소를 첨가할 수 있다. 억셉터의 첨가 공정에서는, 게이트 전극(156)이 마스크로서 기능하고, 반도체층(152)에 p형의 고농도 불순물 영역(159)이 자기 정합적으로 형성된다. 고농도 불순물 영역(159)은 소스 영역 또는 드레인 영역으로서 기능한다. 반도체층(152)의 게이트 전극(156)과 중첩되는 영역은, 채널 형성 영역(160)이 된다. 여기에서는, n형의 저농도 불순물 영역(157)을 형성한 후, p형의 고농도 불순물 영역(159)을 형성하는 방법을 설명했지만, 먼저 p형의 고농도 불순물 영역(159)을 형성할 수도 있다.
다음에, 반도체층(151)을 덮는 레지스트를 제거한 후, 플라즈마 CVD법 등에 의해 질화규소 등의 질소 화합물이나 산화규소 등의 산화물로 이루어지는 단층 구조 또는 적층 구조의 절연막을 형성한다. 이 절연막을 수직 방향으로 이방성 에칭함으로써, 도 2(D)에 나타낸 바와 같이, 게이트 전극(155, 156)의 측면에 접하는 사이드 월 절연층(161, 162)을 형성한다. 이 이방성 에칭에 의해, 절연층(154)도 에칭된다.
다음에, 게터링 사이트 영역을 형성하기 위해, 반도체층(151, 152)에 제 18 족 원소를 첨가한다. 제 18 족 원소로서 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe)으로부터 선택된 일종의 원소 또는 복수종의 원소를 이용할 수 있다. 제 18 족 원소의 첨가는, 질량 분리를 행하는 이온 주입법으로 행할 수 있고, 질량 분리를 행하지 않는 이온 도핑법으로 행할 수도 있다. 이온 도핑법을 이용함으로써, 택트 타임을 단축할 수 있어 바람직하다.
제 18 족 원소를 반도체층(151, 152)에 첨가하는 목적은, 반도체층(151, 152)에 변형을 주어, 반도체층(151, 152) 중에 게터링 사이트를 형성하는 것이다. 제 18 족 원소의 첨가에 의해 변형이 생기는 원인은 2 종류가 있다. 하나는, 제 18 족 원소의 첨가에 의해 결정에 댕글링 본드가 형성되는 것에 의한 것이고, 다른 하나는, 결정 격자간에 제 18 족 원소가 첨가되는 것에 의한 것이다.
본 실시형태에서는, 게이트 전극(155, 156) 및 사이드 월 절연층(161, 162)을 마스크로 하여 제 18 족 원소의 첨가를 행함으로써, 도 3(A)에 나타낸 바와 같이, 반도체층(151, 152)에 게터링 사이트 영역(163, 164)을 자기 정합적으로 형성한다. p 채널형 TFT의 게터링 사이트 영역(164)은, 고농도 불순물 영역(159)과 마찬가지로, 소스 영역 또는 드레인 영역으로서 기능한다. 게터링 사이트 영역(163, 164)의 제 18 족 원소의 농도는, 1×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하로 할 수 있고, 그 농도는 1×1020 atoms/cm3 이상 5×1021 atoms/cm3 이하의 범위가 바람직하다.
다음에, 도 3(B)에 나타낸 바와 같이, 반도체층(152)을 레지스트(165)로 덮는다. 반도체층(151)에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역을 형성하기 위해, 이온 주입법 또는 이온 도핑법에 의해, 반도체층(151)에 고도즈량으로 도너를 첨가한다. 게이트 전극(155) 및 사이드 월 절연층(161)이 마스크가 되어, 게터링 사이트 영역(163)에 도너가 첨가되고, n형의 고농도 불순물 영역인 게터링 사이트 영역(167)이 형성된다. 게터링 사이트 영역(167)은 소스 영역 또는 드레인 영역으로서 기능한다.
다음에, 도너 및 억셉터의 활성화 및 게터링을 위한 가열 처리를 행한다. 도 3(C)는 가열 처리 공정을 설명하기 위한 도면이다. 처리 온도 450℃ 이상 850℃ 이하, 처리 시간 1시간 이상 24시간 이하의 가열 처리를 행함으로써, 반도체층(151)에 첨가한 도너, 및 반도체층(152)에 첨가한 억셉터가 활성화된다. 또한, 이 가열 처리에 의해, 채널 형성 영역(158, 160)에 포함되어 있는 금속 원소는 게터링 사이트 영역(167, 164)에 석출 또는 확산되어, 게터링 사이트 영역(167, 164)에 포획된다. 이 결과, 채널 형성 영역(158, 160)의 금속 원소의 농도를 저하시킬 수 있다. 이 가열 처리의 처리 온도는 500℃ 이상 700℃ 이하가 바람직하다.
그런데, 본 실시형태에서, 채널 형성 영역(158, 160)이 금속 오염되는 원인의 하나로서, 도 1(D)의 손상 영역(113)의 형성에 이온 도핑법으로 이온을 조사하는 공정을 들 수 있다. 도 16∼도 19에, 이온 도핑법으로 수소 이온을 조사했을 때의 단결정 실리콘 웨이퍼의 금속 오염을 분석한 결과를 나타낸다.
도 16은, ICP 질량분석법(ICP-MS, Inductively Coupled Plasma Mass Spectrometry)에 의한 측정 결과이다. ICP-MS에 의해 분석한 시료는, 이온 도핑법으로 수소 이온을 도핑한 시료 A와, 수소 이온의 도핑하지 않은 비교 시료 X이다. 시료 A는 다음과 같이 제작했다. 단결정의 실리콘 웨이퍼의 상면에, SiH4 및 N2O를 원료로 플라즈마 CVD법으로 두께 600 nm의 산화질화규소막을 형성했다. 이 산화질화규소막을 통하여, 이온 도핑법으로 수소 이온을 실리콘 웨이퍼에 조사했다. 수소 이온의 소스 가스에는 수소를 이용했다. 한편, 비교 시료 X는, 시료 A와 같은 조건으로, 두께 600 nm의 산화질화규소막을 형성한 실리콘 웨이퍼이며, 수소 이온이 도핑되어 있지 않다.
시료 A, 비교 시료 X의 산화질화규소막 중에 포함되는 원소를 ICP-MS로 분석한 결과가 도 16이다. 도 16에는, 시료 A와 비교 시료 X에서 농도가 10배 이상 다른 금속 원소를 기재했다. 도 17은, 도 16의 표에 기재한 데이터를 그래프로 한 것이다. ICP-MS의 분석 결과로부터, 수소 이온과 함께 Ti, Zn, Mo, 및 Pb의 이온이 산화질화규소막, 및 실리콘 웨이퍼에 박혔다고 생각된다. 예를 들면, Mo는, 이온 도핑 장치의 전극 재료이다.
따라서, 이온 도핑법으로 수소 이온을 도핑한 실리콘 웨이퍼 중의 금속 원소의 깊이 방향의 분포(depth profile)를, 2차 이온 질량 분석법(SIMS, Secondary Ion Mass Spectrometry)으로 분석했다. 도 18 및 도 19는, 실리콘 웨이퍼 중의 금속 원소의 깊이 방향 프로파일이다. 도 18은 Ti의 프로파일이며, 도 19는 Mo의 프로파일이다. 시료는, 이온 도핑법으로 수소 이온을 조사한 단결정의 실리콘 웨이퍼이며, 산화질화규소막은 형성하고 있지 않다. 도 18, 도 19의 깊이 방향 프로파일로부터, 질량 분리를 행하지 않는 수소 이온의 도핑에 의해, 금속 원소가 실리콘 웨이퍼 내에 박히는 것을 이해할 수 있다.
도 16 내지 도 19의 분석 결과는, 손상 영역의 형성에 이온 도핑법에 의해 이온을 조사함으로써, SOI 기판의 반도체층의 금속 오염이 현재화(顯在化)하는 것을 나타내고 있다. 본 실시형태는 이 금속 오염을 해소하는 것으로, 그를 위해, SOI 기판을 제작한 후, 반도체 소자의 제작 과정에서 게터링 처리를 행하고 있다. 따라서, 본 실시형태에 의해, TFT의 금속 오염의 영향을 억제할 수 있으므로, 손상 영역(113)의 형성에, 이온 도핑법에 의한 이온 조사를 긍정적으로 행할 수 있게 된다. 즉, 본 실시형태에 의해, 이온 샤워 도핑 장치로 손상 영역(113)을 형성함으로써 택트 타임을 단축할 수 있고, 또한, 금속 오염의 영향을 억제할 수 있다.
활성화 및 게터링을 위한 가열 처리 후, 도 4에 나타낸 바와 같이, 수소를 포함하는 절연층(168)을 형성한다. 절연층(168)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에 의한 가열 처리를 행하여, 절연층(168) 중에 포함되는 수소를 반도체층(151, 152) 중으로 확산시킨다. 절연층(168)은, 프로세스 온도가 350℃ 이하의 플라즈마 CVD법에 의해 질화규소 또는 질화산화규소를 퇴적함으로써 형성할 수 있다. 반도체층(151, 152)에 수소를 공급함으로써, 반도체층(151, 152) 중 및 절연층(154)과의 계면에서의 포획 중심이 되는 것과 같은 결함을 효과적으로 보상할 수 있다.
그 후, 층간 절연층(169)을 형성한다. 층간 절연층(169)은, 산화규소막, BPSG(borophosphosilicate glass: 붕소 인 실리케이트 유리)막 등의 무기 재료로 이루어진 절연막, 또는, 폴리이미드, 아크릴 등의 유기 수지막으로부터 선택된 단층 구조의 막, 적층 구조의 막으로 형성할 수 있다. 층간 절연층(169)에 콘택트홀을 형성한 후, 도 4에 나타낸 바와 같이 배선(170)을 형성한다. 배선(170)의 형성에는, 예를 들면, 알루미늄막 또는 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막으로 끼운 3층 구조의 도전막으로 형성할 수 있다. 배리어 메탈막은, 몰리브덴, 크롬, 티탄 등의 금속막으로 형성할 수 있다.
이상의 공정에 의해, n 채널형 TFT와 p 채널형 TFT를 가지는 반도체 장치를 제작할 수 있다. 채널 형성 영역에 포함되는 금속 원소를 게터링 사이트 영역에 게터링시키는 처리를 행하기 때문에, 반도체 장치의 제작 과정에서 발생하는 금속 오염의 영향을 억제할 수 있다. 따라서, SOI 기판의 제작 공정의 하나인 손상 영역의 형성 공정에, 질량 분리를 행하지 않는 이온 도핑법으로 이온 빔을 조사하는 것을 긍정적으로 행하는 것이 가능하게 된다.
또한, 도 1 내지 도 4에 나타낸 반도체 장치의 제작 방법에서는, 게터링 사이트 영역에 대한 도너 또는 억셉터의 첨가와, 제 18 족 원소의 첨가를 다른 첨가 공정으로 행하였만, 동시에 행할 수도 있다. 예를 들면, 도너인 인과 아르곤을 동시에 반도체층에 첨가하는 경우는, 소스 가스에, Ar, H2 및 PH3(포스핀)의 혼합 가스, 또는, Ar과 PH3의 혼합 가스를 이용하면 좋다. 또한, 억셉터인 붕소와 아르곤을 동시에 반도체층에 첨가하는 경우는, Ar, H2 및 B2H6(디보란)의 혼합 가스, 또는 Ar과 B2H6의 혼합 가스를 이용하면 좋다.
[실시형태 2]
본 실시형태에서는, 실시형태 1과 다른 영역에 게터링 사이트 영역을 형성하는 방법을 설명한다.
실시형태 1에서는, 게터링 사이트 영역에 변형을 형성하기 위해, 제 18 족 원소를 첨가하고 있다. 제 18 족 원소의 첨가량을 많이 함으로써, 게터링 사이트 영역의 변형이 커져, 금속 원소를 게터링하는 효과가 보다 증대된다. 또한, 게터링 사이트 영역은, 반도체 소자를 구성하는 반도체층에 형성되어 있기 때문에, 게터링 처리의 가열 처리에 의해 재결정화시키는 것이 바람직하다. 그러나, 게터링 사이트 영역의 제 18 족 원소의 농도가 너무 높은 경우, 그 후의 가열 처리의 처리 온도에 따라서는, 격자가 변형된 채로 남아, 재결정화시키는 것이 곤란하게 되는 경우가 있다. 그 때문에, 게터링 사이트 영역의 시트 저항을 충분히 낮출 수 없게 될 우려가 있어, 배선과의 콘택트 저항이 높아지는 등의 문제가 현재화된다.
따라서, 본 실시형태에서는, 게터링을 위한 가열 처리에 의해, 게터링 사이트 영역에 게터링 작용을 충분히 발현시키고, 또한, 불순물 영역의 저저항화를 보다 확실히 행하기 위한 게터링 사이트 영역의 형성 방법을 설명한다.
실시형태 1에 설명한, 도 1(A) 내지 도 1(G)에서 도 2(A),(B)까지의 공정을 행한다. 다음에, 게터링 사이트 영역을 형성하기 위하여, 도 5(A)에 나타낸 바와 같이, 반도체층(151) 위에 레지스트(181)를 형성하고, 또한, 반도체층(152) 위에 레지스트(182)를 형성한다. 레지스트(181, 182)를 마스크로 하여, 제 18 족 원소를 반도체층(151, 152)에 첨가하여, 반도체층(151)에 게터링 사이트 영역(183)을 형성하고, 반도체층(152)에 게터링 사이트 영역(184)을 형성한다(도 5(A) 참조). 게터링 사이트 영역(183, 184)의 제 18 족 원소의 농도는 1×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하로 할 수 있고, 그 농도는 1×1020 atoms/cm3 이상 5×1021 atoms/cm3 이하의 범위가 바람직하다.
이 공정은, 도 3(A)의 공정과 마찬가지로, 이온 주입법 또는 이온 도핑법으로 행할 수 있다. 게터링 사이트 영역(183, 184)은, 배선과 콘택트하는 영역을 포함하지 않게 형성한다. 따라서, 레지스트(181, 182)의 형상을 조절한다. 이러한 영역에 게터링 사이트 영역(183, 184)을 형성함으로써, 게터링 사이트 영역(183, 184)의 재결정화가 불충분하더라도, TFT의 전기적 특성에 영향을 주는 일이 없다.
그리고 도 2(C)의 도너 및 도펀트의 첨가 공정, 도 2(D)의 사이드 월 절연층의 형성, 도 3(B)의 도너의 첨가 공정을 행하여, 도 5(B)의 구조를 얻는다. n 채널형 TFT의 반도체층(151)에는, n형의 저농도 불순물 영역(157), 채널 형성 영역(158), n형의 고농도 불순물 영역(185), 및 게터링 사이트 영역(183)이 형성되어 있다. 게터링 사이트 영역(183)은, 고농도 불순물 영역(185)과 같은 공정으로 도너가 첨가되므로, n형의 도전성을 나타낸다. 다른 한쪽의 p 채널형 TFT의 반도체층(152)에는, 채널 형성 영역(160), p형의 고농도 불순물 영역(159), 및 게터링 사이트 영역(184)이 형성되어 있다. 게터링 사이트 영역(184)은, 고농도 불순물 영역(159)과 같은 공정으로 억셉터가 첨가되므로, p형의 도전성을 나타낸다.
그리고 처리 온도 550℃ 이상 700℃ 이하, 처리 시간 1시간 이상 24시간 이하의 가열 처리를 행하여, 반도체층(151)에 첨가한 도너, 및 반도체층(152)에 첨가한 억셉터를 활성화시킨다. 동시에, 채널 형성 영역(158, 160)에 포함되어 있는 금속 원소를 게터링 사이트 영역(183, 184)에 석출 또는 확산시켜, 게터링 사이트 영역(183, 184)에 포획시킴으로써, 채널 형성 영역(158, 160)의 금속 원소 농도를 저하시킨다.
다음에, 도 4를 이용하여 설명한 공정과 같은 공정을 행하여, 도 5(C)에 나타낸 바와 같이, 수소를 포함한 절연층(168), 층간 절연층(169) 및 배선(170)을 형성한다. 이상의 공정에 의해, 금속 원소의 농도가 저감된 채널 형성 영역을 가지는 n 채널형 트랜지스터 및 p 채널형 트랜지스터를 포함하는 반도체 장치를 제작할 수 있다.
[실시형태 3]
본 실시형태에서는 반도체 장치의 제작 방법의 일례를 설명한다. 본 실시형태에서는, 인을 첨가한 반도체 및 인 및 붕소를 첨가한 반도체를 게터링 사이트 영역에 이용한다.
먼저, 실시형태 1에 설명한 바와 같이, 도 2(A) 내지 도 2(D)에 나타낸 공정을 행한다. 반도체층(151)에 n형의 저농도 불순물 영역(157)을 형성하고, 반도체층(152)에 p형의 고농도 불순물 영역(159)을 형성한다.
도 6(A)에 나타낸 바와 같이, 이온 도핑법 또는 이온 주입법에 의해 반도체층(151) 및 반도체층(152)에 동시에 도너를 첨가한다. 이 도너의 첨가 공정은, 반도체층(151, 152)에 게터링 사이트 영역을 형성하기 위한 공정이다. 도너로서, 인 또는 비소를 첨가하면 좋다. 이 공정에 의해, 반도체층(151)에는 게이트 전극(155) 및 사이드 월 절연층(161)이 마스크가 되어, n형의 고농도 불순물 영역(191)이 형성된다. 고농도 불순물 영역(191)을 게터링 사이트 영역으로서 기능시키기 위하여, 고농도 불순물 영역(191)에 포함되는 인 및 비소의 농도의 합계는 1×1020 atoms/cm3 이상 1×1022 atoms/cm3 이하로 한다. 이 농도로 인 및/또는 비소를 반도체층(151)에 첨가함으로써, 또한, 고농도 불순물 영역(191)을 소스 영역 또는 드레인 영역으로서도 기능시킬 수 있다.
다른 한쪽의 반도체층(152)에도 도너가 첨가된다. 이 공정을 통하여, 반도체층(152)에는 게이트 전극(156) 및 사이드 월 절연층(162)이 마스크가 되어, p형의 고농도 불순물 영역(192)이 형성된다. 도너의 첨가에 의해, 고농도 불순물 영역(192)의 도전형이 n형으로 반전하지 않게 하기 위해, 도 2(C)의 공정에 의해, p형의 고농도 불순물 영역(159)에는, 도 6(A)의 공정으로 첨가되는 도너의 1.5배 이상 3배 이하의 농도로 억셉터를 첨가한다. p 채널형 TFT의 반도체층(152)에는, 소정의 농도로 인 및/또는 비소를 포함하는 p형의 고농도 불순물 영역(192)을 형성함으로써, 700℃ 이하의 가열 온도로, 고농도 불순물 영역(192)에 금속 원소를 게터링시킬 수 있다.
다음에, 도너 및 억셉터의 활성화, 및 게터링을 위한 가열 처리를 행한다. 도 6(B)은 가열 처리 공정을 설명하기 위한 도면이다. 처리 온도 450℃ 이상 850℃ 이하, 처리 시간 1시간 이상 24시간 이하의 가열 처리를 행함으로써, 반도체층(151)에 첨가한 도너, 및 반도체층(152)에 첨가한 억셉터 및 도너가 활성화된다. 동시에, 채널 형성 영역(158, 160)에 포함되어 있는 금속 원소를 게터링 사이트 영역인 고농도 불순물 영역(191, 192)에 석출 또는 확산시켜, 이 고농도 불순물 영역(191, 192)에 포획시킨다. 즉, 이 가열 처리에 의해, 채널 형성 영역(158, 160)의 금속 원소의 농도를 저하시킬 수 있다. 이 가열 처리의 처리 온도는 500℃ 이상 700℃ 이하가 바람직하다.
다음에, 도 4를 이용하여 설명한 공정과 같은 공정을 행하여, 도 6(C)에 나타낸 바와 같이, 수소를 포함한 절연층(168), 층간 절연층(169) 및 배선(170)을 형성한다. 이상의 공정에 의해, n 채널형 TFT와 p 채널형 TFT를 가지는 반도체 장치를 제작할 수 있다. 채널 형성 영역에 포함되는 금속 원소를 게터링 사이트 영역에 게터링시키는 처리를 행하기 위해, 반도체 장치의 제작 과정에서 발생하는 금속 오염의 영향을 억제할 수 있다. 따라서, SOI 기판의 제작 공정의 하나인 손상 영역의 형성 공정으로, 질량 분리를 행하지 않은 이온 도핑법에 의해 이온 빔을 조사하는 것을 긍정적으로 행하는 것이 가능하게 된다.
[실시형태 4]
본 실시형태에서는, SOI 기판(131)을 이용하여, 반도체 장치를 제작하는 방법을 설명한다. 이하, 도 7(A) 내지 도 7(D) 및 도 8(A) 내지 도 8(C)를 참조하여, 본 실시형태도, 실시형태 1과 마찬가지로 반도체 장치의 제작 방법으로서, n 채널형 박막 트랜지스터, 및 p 채널형 박막 트랜지스터를 제작하는 방법을 설명한다. 실시형태 1∼3의 반도체 장치의 제작 방법에서는, SOI 기판의 반도체층을 에칭하여 소자 분리한 후에, 게터링 사이트 영역을 형성하는 공정을 행하고 있다. 이것에 대하여, 본 실시형태의 제작 방법에서는, 소자 분리되기 전의 반도체층에 게터링 사이트 영역을 형성하는 공정을 행하고 있다.
도 7(A)는, 도 1을 이용하여 설명한 방법으로 제작된 SOI 기판(131)의 단면도이다. 베이스 기판(101)에는, 절연층(112) 및 접합층(114)을 통하여 반도체층(115)이 고정되어 있다. 절연층(112)은 절연막(112a) 및 절연막(112b)으로 이루어진 2층 구조이다.
다음에, 반도체층(115)에 게터링 사이트 영역을 형성한다. 도 7(B)는 게터링 사이트 영역을 형성하는 공정을 설명한 단면도이다. 게터링 사이트 영역은, 반도체 소자가 형성되는 부분을 포함하지 않게 형성된다. 도 7(B)에 나타낸 바와 같이, 반도체층(115)의 소자 형성 영역(140)을 레지스트(141)로 덮어, 이온 도핑법 또는 이온 주입법에 의해 불순물 원소를 첨가하여, 게터링 사이트 영역(142)을 형성한다. 게터링 사이트 영역(142)의 형성 방법은 다음의 4개의 방법이 있다.
첫번째는, 반도체층(115)에 제 18 족 원소를 첨가함으로써, 게터링 사이트 영역(142)을 형성하는 방법이다. 제 18 족 원소로서, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe)으로부터 선택된 일종의 원소 또는 복수종의 원소를 이용할 수 있다. 제 18 족 원소의 첨가는, 질량 분리를 행하는 이온 주입법으로 행할 수도 있고, 질량 분리를 행하지 않는 이온 도핑법으로 행할 수도 있다. 이온 도핑법을 이용함으로써, 택트 타임을 단축할 수 있어 바람직하다. 게터링 사이트 영역(142)의 제 18 족 원소의 농도는, 1×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하로 하는 것이 바람직하다.
제 18 족 원소를 반도체층(115)에 첨가하는 목적은, 반도체층(115)에 변형을 주어, 게터링 사이트를 형성하는 것이다. 제 18 족 원소의 첨가에 의해 변형이 생기는 원인은 2 종류가 있다. 하나는, 제 18 족 원소가 박힘으로써 결정에 댕글링 본드가 형성되는 것에 의한 것이고, 다른 하나는, 제 18 족 원소가 결정 격자간에 첨가되는 것에 의한 것이다.
두번째는, 반도체층(115)에 인을 첨가함으로써, n형의 도전성을 나타내는 불순물 영역을 형성하는 방법이다. 인 대신에 비소를 첨가해도 좋다. 인과 비소 쌍방을 첨가해도 좋다. 인 및 비소는 합하여, 게터링 사이트 영역에 1×1020 atoms/cm3 이상 1×1022 atoms/cm3 이하의 농도로 첨가한다.
세번째는, 반도체층(115)에 제 18 족 원소 및 인을 첨가함으로써, 제 18 족 원소를 포함한 n형의 도전성을 나타내는 불순물 영역을 형성하는 방법이다. 인 대신에 비소를 첨가해도 좋고, 인과 비소 쌍방을 첨가해도 좋다. 인 및 비소는 합하여, 게터링 사이트 영역에 1×1020 atoms/cm3 이상 1×1022 atoms/cm3 이하의 농도로 첨가한다. 또한, 게터링 사이트 영역(142)의 제 18 족 원소의 농도는, 1×1018 atoms/cm3 이상 1×1022 atoms/cm3 이하로 하는 것이 바람직하다. 이 농도는 1×1020 atoms/cm3 이상 5×1021 atoms/cm3 이하의 범위가 바람직하다. 예를 들면, 인과 아르곤을 동시에 반도체층(115)에 첨가하기 위해서는, 소스 가스에, Ar, H2 및 PH3의 혼합 가스, 또는, Ar과 PH3의 혼합 가스를 이용하면 좋다.
네번째 방법은, 인 및 붕소를 반도체층에 첨가하고, 또한, 인보다 붕소를 많이 첨가함으로써, p형의 도전성을 나타내는 불순물 영역을 형성하는 방법이다. 인 대신에 비소를 첨가할 수도 있다. 게터링 사이트 영역에 포함되는 인 및 비소의 합계는 1×1019 atoms/cm3 이상 1×1021 atoms/cm3 이하로 할 수 있다. 붕소의 농도는, 게터링 사이트 영역에 포함되는 인과 비소를 합한 농도의 1.5배 이상 3배 이하로 한다.
레지스트(141)를 제거한 후, 게터링을 위한 가열 처리를 행한다. 도 7(C)은 가열 처리 공정을 설명하기 위한 도면이다. 처리 온도 450℃ 이상 850℃ 이하, 처리 시간 1시간 이상 24시간 이하의 가열 처리를 행함으로써, 반도체층(115)에 포함되어 있는 금속 원소는 게터링 사이트 영역(142)에 포획된다. 가열 처리에 의해, 불순물 원소가 첨가되어 있지 않은 소자 형성 영역(140)의 금속 원소가 석출 또는 확산되어, 게터링 사이트 영역(142)에 포획된다. 이 결과, 소자 형성 영역(140)의 금속 원소의 농도를 저하시킬 수 있다. 이 가열 처리의 처리 온도는 500℃ 이상 700℃ 이하가 바람직하다.
다음에, 에칭에 의해, 반도체층(115)을 소자 분리하여, 반도체층(151, 152)을 형성한다. 반도체층(151)은 n 채널형의 TFT를 구성하고, 반도체층(152)은 p 채널형의 TFT를 구성한다. 게터링 사이트 영역(142)은 이 에칭 처리에 의해 제거되고, 반도체층(151, 152)은 게터링 사이트 영역(142), 및 게터링 사이트 영역(142)과 소자 형성 영역(140)의 경계가 포함되지 않게 형성된다.
그런데, 실시형태 1에 설명한 바와 같이, 도 16 내지 도 19의 분석 결과는, 손상 영역의 형성에 이온 도핑법에 의해 이온 조사를 행함으로써, SOI 기판의 반도체층의 금속 오염이 현재화하는 것을 나타내고 있다. 본 실시형태도, 실시형태 1∼3과 마찬가지로, 이 금속 오염을 해소하는 것이고, 그를 위해, SOI 기판을 제작한 후, 반도체 소자의 제작 과정에서 게터링 처리를 행하고 있다. 따라서, 본 실시형태에 의해, TFT의 금속 오염의 영향을 억제할 수 있으므로, 손상 영역(113)의 형성에, 이온 도핑법에 의한 이온 조사를 긍정적으로 행할 수 있게 된다.
에칭에 의해, SOI 기판의 반도체층(115)을 소자 분리한 후, 도 7(D)에 나타낸 바와 같이 반도체층(151, 152)을 형성한다. 반도체층(151)은 n 채널형의 TFT를 구성하고, 반도체층(152)은 p 채널형의 TFT를 구성한다. 다음에, 실시형태 1과 마찬가지로, 도 2(B) 내지 도 2(D)에 나타낸 공정을 행한다.
도 8(A)는, 도 2(D)의 공정을 행한 반도체 장치의 단면도이다. 반도체층(151, 152) 위에는, 각각, 절연층(154)을 통하여, 게이트 전극(155, 156)이 형성된다. 게이트 전극(155, 156)의 측면에 접하여, 사이드 월 절연층(161, 162)이 형성되어 있다. 반도체층(151)에는, n형의 저농도 불순물 영역(157) 및 채널 형성 영역(158)이 형성되어 있다. 반도체층(152)에는, p형의 고농도 불순물 영역(159) 및 채널 형성 영역(160)이 형성되어 있다.
다음에, 도 8(B)에 나타낸 바와 같이, 반도체층(152)을 레지스트(165)로 덮는다. 반도체층(151)에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역을 형성하기 위하여, 이온 주입법 또는 이온 도핑법에 의해, 반도체층(151)에 고도즈량으로 도너를 첨가한다. 게이트 전극(155) 및 사이드 월 절연층(161)이 마스크가 되어, n형의 고농도 불순물 영역(177)이 형성된다. 고농도 불순물 영역(177)은 소스 영역 또는 드레인 영역으로서 기능한다.
레지스트(165)를 제거하여, 노에 의한 가열 처리, 또는 레이저광의 조사에 의해 도너 및 억셉터의 활성화를 행한다. 그 후, 실시형태 1과 마찬가지로, 도 4에 나타낸 공정을 행함으로써, n 채널형 TFT와 p 채널형 TFT가 제작된다.
도 8(C)는, n 채널형 TFT와 p 채널형 TFT를 가지는 반도체 장치의 단면도이다. 본 실시형태에서는, TFT의 반도체층에 포함되는 금속 원소를 게터링 사이트 영역에 게터링시키는 처리를 행하기 때문에, 반도체 장치의 제작 과정에서 발생하는 금속 오염의 영향을 억제할 수 있다. 따라서, SOI 기판의 제작 공정의 하나인 손상 영역의 형성 공정에 의해, 질량 분리를 행하지 않는 이온 도핑법으로 이온을 조사하는 것을 긍정적으로 행하는 것이 가능하게 된다.
[실시형태 5]
본 실시형태에서는, 실시형태 1과 다른 방법으로 SOI 기판을 제작하는 방법을 설명한다. 도 9(A) 내지 도 9(G)는 SOI 기판의 제작 방법의 일례를 나타낸 단면도이다.
도 9(A)에 나타낸 바와 같이, SOI 기판의 베이스 기판이 되는 베이스 기판(101)을 준비한다. 베이스 기판(101)을 세정하고, 그 상면에 10 nm 이상 400 nm 이하의 두께의 절연층(102)을 형성한다. 절연층(102)은 단층 구조, 2층 이상의 다층 구조로 할 수 있다. 절연층(102)은, 도 1(C)의 절연층(112)과 마찬가지로, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화게르마늄막, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 규소 또는 게르마늄을 조성에 포함하는 절연막을 이용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물로 이루어진 절연막, 질화알루미늄 등의 금속의 질화물로 이루어진 절연막, 산화질화알루미늄막 등의 금속의 산화질화물로 이루어진 절연막, 질화산화알루미늄막 등의 금속의 질화산화물로 이루어진 절연막을 이용할 수도 있다.
또한, 베이스 기판(101)에 알칼리 금속 혹은 알칼리토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 이용한 경우, 이러한 불순물이 베이스 기판(101)으로부터 SOI 기판의 반도체층으로 확산하는 것을 방지할 수 있는 막을 절연층(102)에 적어도 1층 이상 형성하는 것이 바람직하다. 따라서, 절연층(102)은, 절연층(112)과 마찬가지로, 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 적어도 1층 포함하도록 형성하는 것이 바람직하다.
절연층(102)은, 절연층(112)과 마찬가지로 형성할 수 있지만, 절연층(102)을 2층 구조로 하는 경우, 절연층(112)과 적층 순서를 반대로 하는 것이 바람직하다. 즉, 하층의 절연막(102a)으로서, 두께 5 nm 이상 200 nm 이하의 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등의 불순물의 확산을 방지하는 블로킹 효과가 높은 막을 형성한다. 상층의 절연막(102b)으로서, 절연막(102a)의 내부 응력을 완화하는 효과가 있는 막을 형성한다.
예를 들면, 절연막(102a)과 절연막(102b)의 조합은, 질화규소막과 산화규소막, 질화규소막과 산화질화규소막, 질화산화규소막과 산화규소막, 및 질화산화규소막과 산화질화규소막 등을 들 수 있다. 또한, 예시한 조합에서, 먼저 기재한 막이 절연막(102a)이며, 후에 기재한 막이 절연막(102b)이다.
본 실시형태에서는, 절연층(102)을 블로킹막으로서 기능하도록 형성한다. 하층의 절연막(102a)으로서, 프로세스 가스에 SiH4, N2O 및 NH3를 이용하여 플라즈마 CVD법으로 질화산화규소막을 형성하고, 상층의 절연막(102b)으로서, 프로세스 가스에 SiH4 및 N2O를 이용하여 플라즈마 CVD법으로 산화질화규소막을 형성한다.
절연층(102)을 형성한 후, 도 9(A)에 나타낸 바와 같이, 절연층(102) 위에 접합층(104)을 형성한다. 이 접합층(104)은, 반도체 기판(111)에 형성되는 접합층(114)과 마찬가지로 형성할 수 있다.
도 9(B)는 반도체 기판(111)의 단면도이다. 반도체 기판(111)을 세정한 후, 도 9(C)에 나타낸 바와 같이, 반도체 기판(111) 표면에 보호막(117)을 형성한다. 손상 영역을 형성하기 위한 이온 조사 공정으로 반도체 기판(111)이 금속 등의 불순물에 오염되는 것을 방지하고, 조사되는 이온의 충격으로 반도체 기판(111)이 손상되는 것을 방지하는 등의 목적을 위하여, 보호막(117)을 형성한다. 이 보호막(117)은 CVD법 등에 의해, 산화규소, 질화규소, 질화산화규소, 또는 산화질화규소 등을 퇴적하여 형성할 수 있다. 또한, 반도체 기판(111)을 산화하거나, 또는 질화함으로써, 보호막(117)을 형성할 수 있다.
도 9(D)는 손상 영역을 형성하는 공정을 나타낸 단면도이다. 도 1(D)의 공정과 마찬가지로, 반도체 기판(111)에 손상 영역(113)을 형성한다. 손상 영역(113)을 형성한 후, 도 9(E)에 나타낸 바와 같이, 보호막(117)을 제거한다. 또한, 보호막(117)을 제거한 후, 도 1(E)과 마찬가지로 접합층(114)을 형성할 수도 있다. 또한, 절연층(112) 및 접합층(114)을 형성할 수도 있다. 또한, 보호막(117)을 남겨, 보호막(117) 위에 접합층(114)을 형성할 수도 있다.
도 9(F)는 접합 공정을 설명한 단면도이며, 베이스 기판(101)과 반도체 기판(111)을 부착시킨 상태를 나타내고 있다. 이 접합 공정은, 도 1(F)을 이용하여 설명한 접합 공정과 마찬가지로 행할 수 있고, 반도체 기판(111)과 접합층(104)을 상온에서 밀착시켜 반도체 기판(111)과 접합층(104)을 접합시킨다.
도 9(G)는, 반도체 기판(111)으로부터 반도체층(115)을 분리하는 분리 공정을 설명하는 도면이다. 본 실시형태의 분리 공정은, 도 1(G)를 이용하여 설명한 분리 공정과 마찬가지로 행할 수 있다. 반도체 기판(111)과 접합층(104)을 접합한 후, 반도체 기판(111)을 400℃ 이상 700℃ 이하의 온도로 가열한다. 또한, 본 실시형태에서도, 400℃ 이상의 열처리 전에, 70℃ 이상 300℃ 이하의 가열 처리를 행하여, 반도체 기판(111)과 접합층(104)의 접합 계면에서의 결합력을 증가시키는 것이 바람직하다.
도 9(G)에 나타낸 분리 공정에 의해, 베이스 기판(101)에 반도체층(115)이 부착된 SOI 기판(132)이 제작된다. SOI 기판(132)은 절연층(102), 접합층(104), 반도체층(115)의 순으로 층이 적층되어 있는 다층 구조의 기판이며, 반도체층(115)과 접합층(104)이 접합하고 있는 기판이다. 분리 공정 후에, 결정 결함을 저감하기 위해, 반도체층(115)에 레이저광을 조사하여, 재결정화시키는 것이 바람직하다. 또한, 반도체층(115)의 표면의 손상을 제거하여, 표면을 평탄하게 하기 위해, CMP 장치에 의해, 반도체층(115)의 표면을 연마 처리하는 것이 바람직하다.
본 실시형태의 방법으로 제작된 SOI 기판(132)을 이용하여, 실시형태 1 내지 4에 설명한 방법으로 반도체 장치를 제작할 수 있다.
[실시형태 6]
도 1(A) 내지 도 1(G), 도 2(A) 내지 도 2(D), 도 3(A) 내지 도 3(C), 도 4, 도 5(A) 내지 도 5(C), 도 6(A) 내지 도 6(C), 도 7(A) 내지 도 7(D), 도 8(A) 내지 도 8(C) 및 도 9(A) 내지 도 9(G)를 이용하여 설명한 SOI 기판의 제작 공정에서는, 무알칼리 유리 기판 등의 각종 유리 기판을 베이스 기판(101)에 적용하는 것이 가능하게 된다. 따라서, 베이스 기판(101)에 유리 기판을 이용함으로써, 한 변이 1 미터를 넘는 대면적의 SOI 기판을 제작할 수 있다. 이러한 대면적의 SOI 기판에 복수의 반도체 소자를 형성함으로써, 액정 표시 장치, 일렉트로루미네슨스 표시 장치를 제작할 수 있다. 또한, 이와 같은 표시 장치뿐만 아니라, SOI 기판을 이용하여, 태양전지, 포토 IC, 반도체 기억 장치 등 각종의 반도체 장치를 제작할 수 있다.
실시형태 1 내지 4에서는, 반도체 장치의 제작 방법의 일례로서, TFT의 제작 방법을 설명했지만, TFT 외에, 용량, 저항 등의 각종 반도체 소자를 형성함으로써, 고부가 가치의 반도체 장치를 제작할 수 있다. 본 실시형태에서는, 도면을 참조하면서 반도체 장치의 구체적인 양태를 설명한다.
먼저, 반도체 장치의 일례로서, 마이크로 프로세서에 대하여 설명한다. 도 10은 마이크로 프로세서(200)의 구성예를 나타낸 블럭도이다.
마이크로 프로세서(200)는, 연산 회로(201)(Arithmetic logic unit, ALU라고도 함), 연산 회로 제어부(202)(ALU Controller), 명령 해석부(203) (Instruction Decoder), 인터럽트 제어부(204)(Interrupt Controller), 타이밍 제어부(205)(Timing Controller), 레지스터(206)(Register), 레지스터 제어부(207)(Register Controller), 버스 인터페이스(208)(Bus I/F), 판독 전용 메모리(ROM)(209), 및 ROM 인터페이스(210)를 가지고 있다.
버스 인터페이스(208)를 통하여 마이크로 프로세서(200)에 입력된 명령은, 명령 해석부(203)에 입력되어, 디코드된 후, 연산 회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)에 입력된다. 연산 회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)는, 디코드된 명령에 기초하여, 다양한 제어를 행한다.
연산 회로 제어부(202)는, 연산 회로(201)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(204)는, 마이크로 프로세서(200)의 프로그램 실행 중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 처리하는 회로이며, 인터럽트 제어부(204)는, 인터럽트 요구의 우선도나 마스크 상태를 판단하여, 인터럽트 요구를 처리한다. 레지스터 제어부(207)는, 레지스터(206)의 어드레스를 생성하여, 마이크로 프로세서(200) 상태에 따라 레지스터(206)의 데이터의 판독이나 기입을 행한다. 타이밍 제어부(205)는, 연산 회로(201), 연산 회로 제어부(202), 명령 해석부(203), 인터럽트 제어부(204), 및 레지스터 제어부(207)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면, 타이밍 제어부(205)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있다. 도 10에 나타낸 바와 같이, 내부 클록 신호(CLK2)는 다른 회로에 입력된다.
다음에, 비접촉으로 데이터의 송수신을 행하는 기능, 및 연산 기능을 구비한 반도체 장치의 일례를 설명한다. 도 11은, 이러한 반도체 장치의 구성예를 나타낸 블럭도이다. 도 11에 나타낸 반도체 장치는, 무선 통신에 의해 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, 「RFCPU」라고 함)라고 부를 수 있다.
도 11에 나타낸 바와 같이, RFCPU(211)는, 아날로그 회로부(212)와 디지털 회로부(213)를 가지고 있다. 아날로그 회로부(212)로서, 공진 용량을 가지는 공진 회로(214), 정류 회로(215), 정전압 회로(216), 리셋 회로(217), 발진 회로(218), 복조 회로(219), 변조 회로(220) 및 전원 관리 회로(230)를 가지고 있다. 디지털 회로부(213)는, RF 인터페이스(221), 제어 레지스터(222), 클록 콘트롤러(223), CPU 인터페이스(224), 중앙 처리 유닛(CPU)(225), 랜덤 액세스 메모리(RAM)(226), 판독 전용 메모리(ROM)(227)를 가지고 있다.
RFCPU(211)의 동작의 개요는 이하와 같다. 안테나(228)가 수신한 신호는 공진 회로(214)에 의해 유도 기전력을 일으킨다. 유도 기전력은, 정류 회로(215)를 거쳐 용량부(229)에 충전된다. 이 용량부(229)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(229)는, RFCPU(211)를 구성하는 기판에 집적되어 있을 필요는 없고, 다른 부품으로서 RFCPU(211)에 내장할 수도 있다.
리셋 회로(217)는, 디지털 회로부(213)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원 전압의 상승에 지연하여 발생하는 신호를 리셋 신호로서 생성한다. 발진 회로(218)는, 정전압 회로(216)에 의해 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(219)는, 수신 신호를 복조하는 회로이며, 변조 회로(220)는, 송신하는 데이터를 변조하는 회로이다.
예를 들면, 복조 회로(219)는 로패스 필터로 형성되고, 진폭 변조(ASK) 방식의 수신 신호를 그 진폭의 변동을 기초로 2치화한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 때문에, 변조 회로(220)는, 공진 회로(214)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시키고 있다.
클록 콘트롤러(223)는, 전원 전압 또는 중앙 처리 유닛(225)에서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성하고 있다. 전원 전압의 감시는 전원 관리 회로(230)가 행하고 있다.
안테나(228)로부터 RFCPU(211)에 입력된 신호는 복조 회로(219)로 복조된 후, RF 인터페이스(221)에 의해 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(222)에 저장된다. 제어 커맨드에는, 판독 전용 메모리(227)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(226)로의 데이터의 기입, 중앙 처리 유닛(225)으로의 연산 명령 등이 포함되어 있다.
중앙 처리 유닛(225)은, CPU 인터페이스(224)를 통하여 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)에 액세스한다. CPU 인터페이스(224)는, 중앙 처리 유닛(225)이 요구하는 어드레스보다, 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222) 중 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙 처리 유닛(225)의 연산 방식에는, 판독 전용 메모리(227)에 OS( operating system)를 기억하게 하여, 기동과 동시에 프로그램을 판독 실행하는 방식을 채용할 수 있다. 또한, 연산 회로로서 전용의 회로를 형성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 또한, 이 연산 방식으로서 하드웨어와 소프트웨어를 병용하는 방식을 채용할 수도 있다. 이 방식에는, 전용의 연산 회로로 일부의 연산 처리를 행하고, 프로그램을 사용하여, 나머지의 연산을 중앙 처리 유닛(225)이 처리하는 방식을 적용할 수 있다.
다음에, 도 12, 도 13(A), 도 13(B), 도 14(A) 및 도 14(B)를 이용하여, 반도체 장치로서 표시 장치에 대해 설명한다.
SOI 기판의 베이스 기판에 표시 패널을 제작하기 위해 사용되는 마더 유리로 불리는 대면적 유리 기판을 이용할 수 있다. 도 12는 베이스 기판(101)에 마더 유리를 이용한 SOI 기판의 정면도이다.
도 12에 나타낸 바와 같이, 1장의 마더 유리(301)에는, 복수의 반도체 기판으로부터 분리된 반도체층(302)이 부착되어 있다. 마더 유리(301)로부터 복수의 표시 패널을 잘라내기 위해, 반도체층(302)을 표시 패널이 형성되는 영역(310)(이하, 「표시 패널 형성 영역(310)」이라고 부른다.) 내에 접합하는 것이 바람직하다. 표시 패널은, 주사선 구동 회로, 신호선 구동 회로, 화소부를 가진다. 그 때문에, 표시 패널 형성 영역(310)에서, 이것들이 형성되는 영역(주사선 구동 회로 형성 영역(311), 신호선 구동 회로 형성 영역(312), 화소 형성 영역(313))에 반도체층(302)을 접합한다.
도 13은 실시형태 1의 방법으로 제작된 액정 표시 장치를 설명하기 위한 도면이다. 도 13(A)은 액정 표시 장치의 화소의 평면도이며, 도 13(B)은 J-K 절단선에 의한 도 13(A)의 단면도이다.
도 13(A)에서, 반도체층(320)은, SOI 기판에 부착된 반도체층(302)으로 형성된 층이며, 화소의 TFT(325)를 구성한다. TFT(325)는, 실시형태 1의 방법으로 제작되어 있다. 물론, TFT(325)는 실시형태 2 내지 4의 방법으로 제작할 수도 있다.
도 13(A)에 나타낸 바와 같이, 화소는 반도체층(320), 반도체층(320)과 교차하고 있는 주사선(322), 주사선(322)과 교차하고 있는 신호선(323), 화소 전극(324), 화소 전극(324)과 반도체층(320)을 전기적으로 접속하는 전극(328)을 가진다.
도 13(B)에 나타낸 바와 같이, 베이스 기판(101) 위에, 접합층(114), 절연층(112)이 적층되어 있다. 절연층(112) 위에, TFT(325)의 반도체층(320)이 형성되어 있다. 베이스 기판(101)은 분할된 마더 유리(301)이다. 반도체층(320)은, SOI 기판의 반도체층을 에칭에 의해 소자 분리하여 형성된 층이다. 여기에서는, 반도체층(320)에, 채널 형성 영역(341), 게터링 사이트 영역(342)이 형성되어 있다. 게터링 사이트 영역(342)은, 도너 및 제 18 족 원소가 첨가된 n형의 고농도 불순물 영역으로서 형성되어 있다. TFT(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(323)에 포함되어 있다.
층간 절연막(327) 위에는, 신호선(323), 화소 전극(324) 및 전극(328)이 형성되어 있다. 또한, 층간 절연막(327) 위에는, 주상(柱狀) 스페이서(329)가 형성되고, 신호선(323), 화소 전극(324), 전극(328) 및 주상 스페이서(329)를 덮어 배향막(330)이 형성되어 있다. 대향 기판(332)에는, 대향 전극(333), 및 대향 전극(333)을 덮는 배향막(334)이 형성되어 있다. 주상 스페이서(329)는, 베이스 기판(101)과 대향 기판(332)의 간격을 유지하기 위해 형성된다. 주상 스페이서(329)에 의해 형성되는 간격에 액정층(335)이 형성되어 있다. 신호선(323) 및 전극(328)과 게터링 사이트 영역(342)과의 접속부는, 콘택트홀의 형성에 의해 층간 절연막(327)에 단차가 생기므로, 이 접속부에서는 액정층(335)의 액정의 배향이 흐트러지기 쉽다. 따라서, 이 단차부에 주상 스페이서(329)를 형성하여, 액정의 배향의 혼란을 막는다.
다음에, 일렉트로루미네슨스 표시 장치(이하, EL 표시 장치라고 함)에 대하여 설명한다. 도 14는 실시형태 2의 방법으로 제작된 EL 표시 장치를 설명하기 위한 도면이다. 도 14(A)는 EL 표시 장치의 화소의 평면도이며, 도 14(B)는, L-M 절단선에 의한 도 14(A)의 단면도이다.
도 14(A)에 나타낸 바와 같이, 화소는, TFT로 이루어진 선택용 트랜지스터(401), 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 전류 공급선(407), 및 화소 전극(408)을 포함한다. 일렉트로루미네슨스 재료를 포함하여 형성되는 층(이하, 「EL층」이라고 부름)이 한 쌍의 전극 사이에 끼워진 구조의 발광소자가 각 화소에 형성되어 있다. 발광소자의 한쪽의 전극이 화소 전극(408)이다. 본 실시형태에서는, SOI 기판(131)(도 1(G) 참조)이 이용되기 때문에, 도 14(B)에 나타낸 바와 같이, 베이스 기판(101) 위에, 접합층(114) 및 절연층(112)이 적층되어 있다. 이 절연층(112) 위에, 표시 제어용 트랜지스터(402)의 반도체층(404)과 함께, 선택용 트랜지스터(401)의 반도체층(403)이 존재한다.
선택용 트랜지스터(401)에서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른 한쪽은 전극(411)으로서 형성되어 있다. 표시 제어용 트랜지스터(402)는, 게이트 전극(412)이 전극(411)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극의 한쪽은, 화소 전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른 한쪽은, 전류 공급선(407)에 포함되어 있다.
표시 제어용 트랜지스터(402)는 p 채널형의 TFT이다. 도 14(B)에 나타낸 바와 같이, 반도체층(404)에는, 채널 형성 영역(451), p형의 고농도 불순물 영역(452), 및 게터링 사이트 영역(453)이 형성되어 있다. 게터링 사이트 영역(453)에는 고농도 불순물 영역(452)과 같은 공정으로 억셉터가 첨가되어 있고, p형의 도전성을 나타낸다.
표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮어, 층간 절연막(427)이 형성되어 있다. 층간 절연막(427) 위에, 신호선(406), 전류 공급선(407), 전극(411, 413) 등이 형성되어 있다. 또한, 층간 절연막(427) 위에는, 전극(413)에 전기적으로 접속되어 있는 화소 전극(408)이 형성되어 있다. 화소 전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸여 있다. 화소 전극(408) 위에는 EL층(429)이 형성되고, EL층(429) 위에는 대향 전극(430)이 형성되어 있다. 보강판으로서 대향 기판(431)이 설치되어 있고, 대향 기판(431)은 수지층(432)에 의해 베이스 기판(101)에 고정되어 있다.
EL 표시 장치의 계조의 제어는, 발광소자의 휘도를 전류로 제어하는 전류 구동 방식과, 전압으로 그 휘도를 제어하는 전압 구동 방식이 있지만, 전류 구동 방식은, 화소마다 트랜지스터의 특성값의 차이가 큰 경우, 채용하는 것은 곤란하고, 그를 위해서는 특성의 편차를 보정하는 보정 회로가 필요하게 된다. 실시형태 1 내지 4에 설명한 게터링 공정을 포함하는 반도체 장치의 제작 방법을 이용하여 EL 표시 장치를 제작함으로써, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 전기적인 특성의 편차가 없어지기 때문에, EL 표시 장치의 계조의 제어에 전류 구동 방식을 채용할 수 있다.
도 13, 도 14에 나타낸 바와 같이, 표시 장치 제작용의 마더 유리로 SOI 기판을 제작하고, 이 SOI 기판으로부터 표시 장치를 제작할 수 있다. 또한, 이 SOI 기판에는, 도 10 및 도 11에 설명한 바와 같은 마이크로 프로세서도 형성할 수 있으므로, 표시 장치 내에 컴퓨터의 기능을 탑재할 수도 있다. 또한, 비접촉으로 데이터의 입출력을 가능하게 한 표시 장치를 제작할 수도 있다.
즉, SOI 기판을 이용하여 다양한 전기 기기를 제작할 수 있다. 전기 기기로서는, 비디오 카메라, 디지털 카메라, 네비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 등), 컴퓨터, 게임기기, 휴대 정보 단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치 등이 포함된다. 또한, 화상 재생 장치란, 화상을 표시하기 위한 표시 장치를 구비하고 있고, DVD(digital versatile disc) 등의 기록 매체에 기억되어 있는 음성 데이터 및 화상 데이터를 재생하는 기능을 구비한 장치이다.
도 15를 이용하여, 전기 기기의 구체적인 양태를 설명한다. 도 15(A)는 휴대전화기(901)의 일례를 나타낸 외관도이다. 이 휴대전화기(901)는, 표시부(902), 조작 스위치(903) 등을 포함하여 구성되어 있다. 표시부(902)에, 도 13(A), 도 13(B)에 설명한 액정 표시 장치 또는 도 14(A), 도 14(B)에 설명한 EL 표시 장치를 적용함으로써, 표시 얼룩이 적고, 표시 품질이 뛰어난 표시부(902)로 할 수 있다.
또한, 도 15(B)는, 디지털 플레이어(911)의 구성예를 나타낸 외관도이다. 디지털 플레이어(911)는, 표시부(912), 조작부(913), 이어폰(914) 등을 포함하고 있다. 이어폰(914) 대신에 헤드폰이나 무선식 이어폰을 이용할 수 있다. 표시부(912)에, 도 13(A), 도 13(B)에 설명한 액정 표시 장치 또는 도 14(A), 도 14(B)에 설명한 EL 표시 장치를 적용함으로써, 화면 사이즈가 0.3 인치에서 2 인치 정도인 경우에도, 고정세한 화상 및 다량의 문자 정보를 표시할 수 있다.
또한, 도 15(C)는 전자책(921)의 외관도이다. 이 전자책(921)은, 표시부(922), 조작 스위치(923)를 포함하고 있다. 전자책(921)에는 모뎀을 내장하고 있어도 좋고, 도 11의 RFCPU를 내장시켜, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 표시부(922)에는, 도 13(A), 도 13(B)에 설명한 액정 표시 장치, 또는 도 14(A), 도 14(B)에 설명한 EL 표시 장치를 적용함으로써, 고화질의 표시를 행할 수 있다.
본 발명은 2007년 6월 20일자 일본국 특허출원 제2007-162444호 및 2007년 6월 20일자 일본국 특허출원 제2007-162464호를 기초로 한 출원이며 본원에 참조로서 인용되어 있다.

Claims (40)

  1. 소스 가스를 여기하여 발생되는 플라즈마 내에 포함되어 있는 이온종을 반도체 기판에 조사하여 상기 반도체 기판 중에 손상 영역을 형성하고,
    베이스 기판 또는 상기 반도체 기판의 적어도 한쪽 위에 접합층을 형성하고,
    상기 접합층을 사이에 두고 상기 베이스 기판과 상기 반도체 기판을 서로 부착시키고,
    상기 반도체 기판을 가열하여 상기 손상 영역에서 상기 반도체 기판을 분할하고, 상기 반도체 기판으로부터 분리된 제1 반도체층을 상기 베이스 기판 위에 형성하고,
    상기 제1 반도체층의 일부를 에칭하여 제2 반도체층을 형성하고,
    상기 제2 반도체층 위에 절연막을 형성하고,
    상기 제2 반도체층 위에 상기 절연막을 사이에 두고 게이트 전극을 형성하고,
    상기 제2 반도체층의 상기 게이트 전극과 중첩되지 않는 영역에 게터링 사이트 영역을 형성하고,
    상기 제2 반도체층 중의 금속 원소를 상기 게터링 사이트 영역에 게터링시키기 위한 가열 처리를 행하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 손상 영역을 형성하는 데, 이온 도핑 장치가 사용되는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 수소 가스를 사용하고,
    상기 수소 가스를 여기하여 발생되는 이온종으로서 H＋, H2 ＋ 및 H3 ＋를 포함하는 플라즈마를 생성하고, 상기 H＋, H2 ＋ 및 H3 ＋를 포함하는 이온 빔을 조사하고, 상기 손상 영역을 형성하는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 헬륨 가스를 사용하는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스에 할로겐 가스를 사용하는, 반도체 장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 베이스 기판은 유리 기판인, 반도체 장치의 제작 방법.
  7. 제 1 항에 있어서,
    상기 베이스 기판은, 알루미노 실리케이트 유리 기판, 알루미노 붕규산 유리 기판, 바륨 붕규산 유리 기판 중 어느 하나인, 반도체 장치의 제작 방법.
  8. 제 1 항에 있어서,
    상기 게터링 사이트 영역은 상기 제2 반도체층에 제 18 족 원소를 첨가하여 형성하는, 반도체 장치의 제작 방법.
  9. 제 1 항에 있어서,
    상기 게터링 사이트 영역은 제 18 족 원소와 도너 또는 액셉터로 기능하는 불순물을 첨가하여 형성하는, 반도체 장치의 제작 방법.
  10. 제 1 항에 있어서,
    상기 금속 원소는 Ti, Zn, Mo, Pb 중 적어도 어느 하나인, 반도체 장치의 제작 방법.
  11. 소스 가스를 여기하여 발생되는 플라즈마 내에 포함되는 이온종을 반도체 기판에 조사하여, 상기 반도체 기판 중에 손상 영역을 형성하고,
    베이스 기판 또는 상기 반도체 기판의 적어도 한쪽에 접합층을 형성하고,
    상기 접합층을 사이에 두고 상기 베이스 기판과 상기 반도체 기판을 서로 부착시키고,
    상기 반도체 기판을 가열하여 상기 손상 영역에서 상기 반도체 기판을 분할하고, 상기 반도체 기판으로부터 분리된 제1 반도체층을 상기 베이스 기판 위에 형성하고,
    상기 제1 반도체층의 일부를 에칭하여, 제2 반도체층을 형성하고,
    상기 제2 반도체층 위에 절연막을 형성하고,
    상기 제2 반도체층 위에 상기 절연막을 사이에 두고 게이트 전극을 형성하고,
    상기 제2 반도체층의 상기 게이트 전극과 중첩되지 않는 영역에, 도너 또는 억셉터로 기능하는 불순물 원소를 포함한, n형 또는 p형의 도전형을 나타내는 불순물 영역을 형성하고, 상기 불순물 영역에 이웃하는 게터링 사이트 영역을 형성하고,
    상기 제2 반도체층 중의 금속 원소를 상기 게터링 사이트 영역에 게터링시키기 위한 가열 처리를 행하는, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 손상 영역을 형성하는 데, 이온 도핑 장치가 사용되는, 반도체 장치의 제작 방법.
  13. 제 11 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 수소 가스를 이용하고,
    상기 수소 가스를 여기하여 발생되는 이온종으로서 H＋, H2 ＋ 및 H3 ＋를 포함하는 플라즈마를 생성하고, 상기 H＋, H2 ＋ 및 H3 ＋를 포함하는 이온 빔을 조사하고, 상기 손상 영역을 형성하는, 반도체 장치의 제작 방법.
  14. 제 11 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 헬륨 가스를 사용하는, 반도체 장치의 제작 방법.
  15. 제 11 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스에 할로겐 가스를 사용하는, 반도체 장치의 제작 방법.
  16. 제 11 항에 있어서,
    상기 베이스 기판은 유리 기판인, 반도체 장치의 제작 방법.
  17. 제 11 항에 있어서,
    상기 베이스 기판은, 알루미노 실리케이트 유리 기판, 알루미노 붕규산 유리 기판, 바륨 붕규산 유리 기판 중 어느 하나인, 반도체 장치의 제작 방법.
  18. 제 11 항에 있어서,
    상기 게터링 사이트 영역은 상기 제2 반도체층에 제 18 족 원소를 첨가하여 형성하는, 반도체 장치의 제작 방법.
  19. 제 11 항에 있어서,
    상기 게터링 사이트 영역은 불순물 영역에 불순물 원소를 첨가하고 상기 제2 반도체층에 제 18 족 원소를 첨가하여 형성하고,
    상기 게터링 사이트 영역은 불순물 영역으로써 동일한 전도형을 가진, 반도체 장치의 제작 방법.
  20. 제 11 항에 있어서,
    상기 금속 원소는 Ti, Zn, Mo, Pb 중 적어도 어느 하나인, 반도체 장치의 제작 방법.
  21. 소스 가스를 여기하여 발생되는 플라즈마에 포함되는 이온종을 반도체 기판에 조사하여 상기 반도체 기판 중에 손상 영역을 형성하고,
    베이스 기판 또는 상기 반도체 기판의 적어도 한쪽에 접합층을 형성하고,
    상기 접합층을 사이에 두고 상기 베이스 기판과 상기 반도체 기판을 서로 부착시키고,
    상기 반도체 기판의 가열에 의해 상기 손상 영역에서 상기 반도체 기판을 분할하고, 상기 반도체 기판으로부터 분리된 제1 반도체층을 상기 베이스 기판 위에 형성하고,
    상기 제1 반도체층을 에칭하여, 제2 반도체층 및 제3 반도체층을 형성하고,
    상기 제2 반도체층 및 제3 반도체층 위에 절연막을 형성하고,
    상기 제2 반도체층 및 제3 반도체층 위에 상기 절연막을 사이에 두고 게이트 전극을 형성하고,
    상기 제2 반도체층의 상기 게이트 전극과 중첩되지 않는 영역에 인이 첨가된 n형 도전성을 가지는 제1 게터링 사이트 영역을 형성하고,
    상기 제2 반도체층의 상기 게이트 전극과 중첩되지 않는 영역에 인과 붕소가 첨가된 p형 도전성을 가지는 제2 게터링 사이트 영역을 형성하고,
    상기 제2 반도체층 내의 금속 원소를 상기 제1 게터링 사이트 영역 내로 게터링시키고, 상기 제3 반도체층 내의 금속 원소를 상기 제2 게터링 사이트 영역 내로 게터링시키도록 가열을 행하는, 반도체 장치의 제작 방법.
  22. 제 21 항에 있어서,
    상기 손상 영역을 형성하는 데, 이온 도핑 장치가 사용되는, 반도체 장치의 제작 방법.
  23. 제 21 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 수소 가스를 이용하고,
    상기 수소 가스를 여기하여 발생되는 이온종으로서 H＋, H2 ＋ 및 H3 ＋를 포함하는 플라즈마를 생성하고, 상기 H＋, H2 ＋ 및 H3 ＋를 포함하는 이온 빔을 조사하고, 상기 손상 영역을 형성하는, 반도체 장치의 제작 방법.
  24. 제 21 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 헬륨 가스를 사용하는, 반도체 장치의 제작 방법.
  25. 제 21 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 할로겐 가스를 사용하는, 반도체 장치의 제작 방법.
  26. 제 21 항에 있어서,
    상기 베이스 기판은 유리 기판인, 반도체 장치의 제작 방법.
  27. 제 21 항에 있어서,
    상기 베이스 기판은, 알루미노 실리케이트 유리 기판, 알루미노 붕규산 유리 기판, 바륨 붕규산 유리 기판 중 어느 하나인, 반도체 장치의 제작 방법.
  28. 제 21 항에 있어서,
    상기 금속 원소는 Ti, Zn, Mo, Pb 중의 적어도 하나인, 반도체 장치의 제작 방법.
  29. 소스 가스를 여기하여 발생하는 플라즈마 내에 포함되는 이온종을 반도체 기판에 조사하여, 상기 반도체 기판 중에 손상 영역을 형성하고,
    베이스 기판 또는 상기 반도체 기판의 적어도 한쪽에 접합층을 형성하고,
    상기 접합층을 사이에 두고 상기 베이스 기판과 상기 반도체 기판을 서로 부착시키고,
    상기 반도체 기판의 가열에 의해 상기 손상 영역에서 상기 반도체 기판을 분할하고, 상기 반도체 기판으로부터 분리된 제1 반도체층을 상기 베이스 기판 위에 형성하고,
    상기 제1 반도체층 영역 내에 게터링 사이트 영역을 형성하고,
    상기 제1 반도체층 내의 금속 원소를 상기 게터링 사이트 영역 내로 게터링되도록 가열 처리를 행하고,
    상기 제1 반도체층의 일부를 에칭하여 제2 반도체층을 형성하고, 상기 제1 반도체층의 상기 부분은 상기 게터링 사이트 영역을 포함하는, 반도체 장치의 제작 방법.
  30. 제 29 항에 있어서,
    상기 손상 영역을 형성하는 데, 이온 도핑 장치가 사용되는, 반도체 장치의 제작 방법.
  31. 제 29 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 수소 가스를 이용하고,
    상기 수소 가스를 여기하여 발생되는 이온종으로서 H＋, H2 ＋ 및 H3 ＋를 포함하는 플라즈마를 생성하고, 상기 H＋, H2 ＋ 및 H3 ＋를 포함하는 이온 빔을 조사하고, 상기 손상 영역을 형성하는, 반도체 장치의 제작 방법.
  32. 제 29 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 헬륨 가스를 사용하는, 반도체 장치의 제작 방법.
  33. 제 29 항에 있어서,
    상기 손상 영역의 형성을 위한 소스 가스로 할로겐 가스를 사용하는, 반도체 장치의 제작 방법.
  34. 제 29 항에 있어서,
    상기 베이스 기판은 유리 기판인, 반도체 장치의 제작 방법.
  35. 제 29 항에 있어서,
    상기 베이스 기판은, 알루미노 실리케이트 유리 기판, 알루미노 붕규산 유리 기판, 바륨 붕규산 유리 기판 중 어느 하나인, 반도체 장치의 제작 방법.
  36. 제 29 항에 있어서,
    상기 게터링 사이트 영역은 상기 제1 반도체층의 상기 영역에 제 18 족 원소를 첨가하여 형성하는, 반도체 장치의 제작 방법.
  37. 제 29 항에 있어서,
    상기 게터링 사이트 영역은 상기 제1 반도체층의 상기 영역에 인 또는 비소 중 적어도 하나를 포함하는, 반도체 장치의 제작 방법.
  38. 제 29 항에 있어서,
    상기 게터링 사이트 영역은 상기 제1 반도체층의 상기 영역에 제 18 족 원소와 인을 첨가하여 형성하는, 반도체 장치의 제작 방법.
  39. 제 29 항에 있어서,
    상기 게터링 사이트 영역은 상기 제1 반도체층 영역에 인과 붕소를 첨가하여 형성하는, 반도체 장치의 제작 방법.
  40. 제 29 항에 있어서,
    상기 금속 원소는 Ti, Zn, Mo, Pb 중의 적어도 하나인, 반도체 장치의 제작 방법.
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