KR101561855B1 - Ｓｏｉ기판의 제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 유리기판 등 내열온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 반도체층을 구비한 SOI기판의 제조방법을 제공하는 것을 목적의 하나로 한다.
표면에 접합층이 형성되고, 소정의 깊이에 박리층이 형성된 반도체 기판과, 변형점이 700℃ 이하인 베이스기판을 준비하고, 반도체 기판과 베이스기판을 대향시켜, 접합층과 베이스기판을 접합하고, 가열 처리를 함으로써 박리층을 경계로 하여 반도체 기판의 일부를 분리시켜, 베이스기판 위에 단결정 반도체층을 형성하는 공정을 포함하고, 베이스기판으로서, 적어도 가열 처리에 의해서 등방적으로 수축하는 기판을 사용한다.
Figure 112008070913327-pat00001
SOI기판, 단결정 반도체층, 등방적 수축, 가열 처리, 열팽창 계수

Description

ＳＯＩ기판의 제작방법{Method for manufacturing SOI substrate}
본 발명은, SOI(Silicon on Insulator)기판에 관한 것이다. 또한, SOI기판을 사용하여 제조되는 반도체장치에 관한 것이다.
최근, 벌크형의 실리콘웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층이 존재하는 SOI기판을 사용한 집적회로가 개발되고 있다. SOI기판을 사용하는 것으로, 트랜지스터의 드레인과 기판간에서의 기생용량이 저감되기 때문에, SOI기판은 반도체 집적회로의 성능을 향상시키는 것으로서 주목 받고 있다.
SOI기판을 제조하는 방법의 하나로, 스마트 커트법이 알려져 있다(예를 들면, 특허문헌 1 참조). 스마트 커트법에 의한 SOI기판의 제작방법의 개요를 이하에 설명한다. 우선, 실리콘웨이퍼에 이온 주입법을 사용하여 수소이온을 주입함으로써 표면으로부터 소정의 깊이에 이온 주입층을 형성한다. 다음에, 산화실리콘막을 개재하여, 수소이온을 주입한 실리콘웨이퍼를 별도의 실리콘웨이퍼에 접합시킨다. 그 후, 가열 처리를 하는 것으로, 이온 주입층이 벽개면(劈開面)이 되고, 수소이온을 주입한 웨이퍼가 박막형으로 박리되어, 접합시킨 실리콘웨이퍼 위에 실리콘막을 형성할 수 있다. 스마트 커트법은 수소이온 주입 박리법이라고 부르는 경 우도 있다.
한편, 이러한 스마트 커트법을 이용하여 단결정 실리콘 박막을 유리기판 위에 형성하는 기술의 일례로서, 본 출원인에 의한 것이 알려져 있다(예를 들면, 특허문헌 2 참조).
[특허문헌 1] 일본 공개특허공보 2000-124092호
[특허문헌 2] 일본 공개특허공보 제(평)11-163363호
유리기판은 실리콘웨이퍼보다도 대면적이고 또한 저가의 기판으로, 주로, 액정표시장치의 제조에 사용되고 있다. 유리기판을 베이스기판으로 사용하는 것으로, 대면적이고 저가의 SOI기판을 제작하는 것이 가능하게 된다. 그러나, 기판 비용을 내리기 위해서 액정패널 등에 사용되는 내열성이 낮은 유리기판에 단결정 실리콘을 접합시켜 SOI기판을 형성하는 경우, 열처리 전후에 있어서 유리기판이 수축하여 버린다고 하는 문제가 생긴다. 특히, 특정한 방향으로 유리기판이 수축하면, 베이스기판 위에 형성되는 단결정 실리콘층에 변형이 생김으로써 접합 불량이 발생하고, 상기 단결정 실리콘층으로 트랜지스터를 제작하여도, 충분한 특성을 얻을 수 없다는 우려가 있다.
상술한 문제를 감안하여, 본 발명은, SOI기판에 있어서, 베이스기판으로서 유리기판 등의 내열온도가 낮은 기판을 사용하는 경우에도, 상기 베이스기판의 수축에 의해 생기는 접합 불량 등의 영향을 저감하는 것을 목적의 하나로 한다.
본 발명의 SOI기판의 제작방법의 하나는, 표면에 접합층이 형성되고, 소정의 깊이에 박리층이 형성된 반도체 기판과, 변형점이 700℃ 이하인 베이스기판을 준비하고, 반도체 기판과 베이스기판을 대향시켜, 접합층과 베이스기판을 접합하고, 가열 처리를 함으로써 박리층을 경계로 하여 반도체 기판의 일부를 분리시켜, 베이스기판 위에 단결정 반도체층을 형성하는 공정을 포함하고, 베이스기판으로서, 적어 도 가열 처리에 의해서 등방적으로 수축하는 기판을 사용한다. 또, 본 명세서에 있어서, 수축이란 열처리에 의해서 기판이 줄어드는 것을 말한다. 또한, 등방적으로 수축한다는 것은, 베이스기판의 표면과 평행한 면에서 각각 특정한 방위에 있어서의 수축률이 같은 정도인 것을 말한다. 바람직하게는, 베이스기판의 표면과 평행한 면에서 각각의 특정한 방위에 있어서의 수축률이 평균치(각각 특정한 방위의 수축률을 평균한 값)로부터 10% 이내인 것을 말한다.
또한, 본 발명의 SOI기판의 제작방법의 하나는, 표면에 절연층이 형성되고, 절연층 위에 접합층이 형성되고, 소정의 깊이에 박리층이 형성된 반도체 기판과, 변형점이 700℃ 이하인 베이스기판을 준비하고, 반도체 기판과 베이스기판을 대향시켜, 접합층과 베이스기판을 접합하고, 가열 처리를 함으로써 박리층을 경계로 하여 반도체 기판의 일부를 분리시켜, 베이스기판 위에 단결정 반도체층을 형성하는 공정을 포함하고, 베이스기판으로서, 적어도 가열 처리에 의해서 등방적으로 수축하는 기판을 사용한다.
또한, 본 발명의 SOI기판의 제작방법의 하나는, 상기 구성에 있어서, 절연층으로서, 유기 실란 가스를 사용하여 화학 기상 성장법에 의해 형성되는 산화실리콘막을 사용한다. 또한, 접합층으로서, 질소 함유층을 사용한다.
또한, 본 발명의 SOI기판의 제작방법의 하나는, 표면에 접합층이 형성되고, 소정의 깊이에 박리층이 형성된 반도체 기판과, 표면에 절연층이 형성되어 변형점이 700℃ 이하인 베이스기판을 준비하고, 반도체 기판과 베이스기판을 대향시켜, 접합층과 절연층의 표면을 접합하고, 가열 처리를 함으로써 박리층을 경계로 하여 반도체 기판의 일부를 분리시켜, 베이스기판 위에 단결정 반도체층을 형성하는 공정을 포함하고, 베이스기판으로서, 열처리에 의해 등방적으로 수축하는 기판을 사용한다. 이 경우에 있어서, 접합층으로서, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 형성되는 산화실리콘막을 사용하고, 절연층으로서, 질소 함유층을 사용할 수 있다.
또한, 본 발명의 SOI기판의 제작방법의 하나는, 상기 구성에 있어서, 가열 처리를, 400℃ 이상 700℃ 이하로 하는 것을 특징으로 하고 있다.
또한, 본 발명의 SOI기판의 제작방법의 하나는, 상기 구성에 있어서, 베이스기판으로서, 반도체 기판과 열팽창 계수가 동등하거나 또는 반도체 기판보다 열팽창 계수가 큰 기판을 사용하는 것을 특징으로 하고 있다. 예를 들면, 베이스기판의 열팽창 계수를, 반도체 기판의 열팽창 계수의 0.85배 내지 2배로 할 수 있다. 이 경우, 반도체 기판으로서 실리콘기판을 사용하고, 베이스기판으로서 열팽창 계수가 2.3×10-6 내지 5.0×10-6/℃ 인 기판을 사용할 수 있다. 또, 열팽창율 계수란, 온도의 상승에 의해서 물체의 길이, 부피가 팽창하는 비율을 1K(℃)당으로 나타낸 것이다.
또한, 본 발명의 SOI기판의 제작방법의 하나는, 상기 구성에 있어서, 베이스기판으로서, 유리기판을 사용하는 것을 특징으로 하고 있다. 유리기판으로서는, 표면 거칠기(Ra)가 0.3nm 이하인 것을 사용하는 것이 바람직하다. 또한, 표면이 연마된 유리기판을 베이스기판으로서 적용하여도 좋다.
또한, 본 명세서 중에서 반도체장치란, 반도체 특성을 이용하는 것으로 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, 반도체회로 및 전자기기는 모두 반도체장치에 포함된다.
또한, 본 명세서 중에서 표시장치란, 발광장치나 액정표시장치를 포함한다. 발광장치는 발광소자를 포함하고, 액정표시장치는 액정소자를 포함한다. 발광소자는, 전류 또는 전압에 의해서 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다.
본 발명에 의해, SOI기판에 있어서, 베이스기판으로서 유리기판 등 내열온도가 낮은 기판을 사용한 경우에도, 상기 베이스기판의 수축에 의해 생기는 접합 불량 등의 영향을 저감할 수 있다.
이하에, 본 발명의 실시형태를 도면에 기초하여 설명한다. 단, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 실시형태의 기재내용에 한정하여 해석되는 것은 아니다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, SOI기판의 제작방법의 일례에 관해서 도면을 참조하여 설명한다.
우선, 반도체 기판(101)을 준비하고, 반도체 기판(101)의 표면에 절연층(102)을 형성한다(도 1a 참조).
반도체 기판(101)은, 시판하는 반도체 기판을 사용할 수 있고, 예를 들면, 단결정의 실리콘기판이나 게르마늄기판, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 들 수 있다. 시판하는 실리콘기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm) 사이즈의 원형이 대표적이다. 또, 형상은 원형에 한정되지 않고 직사각형상 등으로 가공한 실리콘기판을 사용하는 것도 가능하다.
절연층(102)은, 평활면을 갖는 절연층을 사용하는 것이 바람직하고, 산화실리콘층이 적합하다. 바람직하게는, 산화실리콘층의 표면의 평균 면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 더욱 바람직하게는, 평균 면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하가 되도록 형성한다.
특히, 유기실란을 사용하여 화학 기상 성장법으로 제작되는 산화실리콘층이 바람직하다. 유기실란을 사용하여 형성된 산화실리콘층을 사용함으로써, 절연층(102)의 표면을 평탄하게 할 수 있기 때문이다.
유기실란으로서는, 테트라에톡시실란(약칭; TEOS : 화학식 Si(OC2H5)4), 테트라메틸실란(TMS : 화학식 Si(CH3)4), 트리메틸실란((CH3)3SiH), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라 잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유화합물을 사용할 수 있다.
여기에서는, 유기실란을 원료가스로 사용한 화학 기상 성장법에 의해 성막되는 산화실리콘층을 반도체 기판(101) 위에 형성한다. 그 외에도, 실란을 원료가스로 사용한 화학 기상 성장법에 의해 성막되는 산화실리콘층 또는 산화질화실리콘층을 적용할 수도 있다.
다음에, 절연층(102)을 개재하여, 전계로 가속된 이온으로 이루어지는 이온빔(121)을 반도체 기판(101)에 조사하여, 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에, 박리층(103)을 형성한다(도 1b 참조). 이온빔(121)은, 소스가스를 여기하여, 소스가스의 플라즈마를 생성하여, 플라즈마로부터 전계의 작용에 의해, 플라즈마에 포함되는 이온을 인출하는 것으로 생성된다.
박리층(103)이 형성되는 영역의 깊이는, 이온빔(121)의 가속 에너지와 이온빔(121)의 입사각에 의해서 조절할 수 있다. 가속 에너지는 가속전압, 도즈량 등에 의해 조절할 수 있다. 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 박리층(103)이 형성된다. 이온을 첨가하는 깊이로, 반도체 기판(101)으로부터 분리되는 반도체층의 두께가 결정된다. 박리층(103)이 형성되는 깊이는 10nm 이상 500nm 이하이고, 바람직한 깊이의 범위는 50nm 이상 200nm 이하이다.
이온을 반도체 기판(101)에 첨가하기 위해서는, 질량 분리를 동반하는 이온 주입법을 사용하여도 좋고, 질량 분리를 동반하지 않는 이온도핑법을 사용하여도 좋다.
소스가스에 수소(H2)를 사용하는 경우, 수소가스를 여기하여 H+, H2 +, H3 +를 포함하는 플라즈마를 생성할 수 있다. 소스가스로부터 생성되는 이온종의 비율은, 플라즈마의 여기방법, 플라즈마를 발생시키는 분위기의 압력, 소스가스의 공급량 등을 조절하는 것으로, 변화시킬 수 있다. 이온빔(121)에, H+, H2 +, H3 +의 총량에 대하여 H3 +가 50% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상이 더욱 바람직하다.
H3 +는 다른 수소이온종(H+, H2 +)보다, 수소원자의 수가 많고, 그 결과 질량이 크기 때문에, 같은 에너지로 가속되는 경우, H+, H2 + 보다도 반도체 기판(101)의 더욱 얕은 영역에 첨가된다. 따라서, 이온빔(121)에 포함되는 H3 +의 비율을 높게 함으로써, 수소이온의 평균 침입 깊이의 격차가 작아지기 때문에, 반도체 기판(101)에 수소의 깊이 방향의 농도 프로파일은 더욱 급준해지고, 그 프로파일의 피크 위치를 얕게 할 수 있다. 따라서, 이온빔(121)에 포함되는 H+, H2 +, H3 +의 총량에 대하여 H3 +가 50% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상이 더욱 바람직하다.
수소가스를 사용하여, 이온도핑법으로 이온 첨가를 하는 경우, 가속전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/㎠ 이상 6×1016ions/㎠ 이하로 할 수 있다. 이 조건으로 수소이온을 첨가하는 것으로, 이온빔(121)에 포함되는 이온종 및, 그 비율에 따라서도 다르지만, 박리층(103)을 반도체 기판(101)의 깊이 10nm 이상 500nm 이하의 영역에 형성할 수 있다.
또한, 이온빔(121)의 소스가스에 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종이 He+가 대부분이기 때문에, 질량 분리를 동반하지 않는 이온도핑법에서도, He+를 주된 이온으로서 반도체 기판(101)에 첨가할 수 있다. 따라서, 이온도핑법으로, 효율 좋고, 미소한 공공(空孔)을 박리층(103)에 형성할 수 있다. 헬륨을 사용하여, 이온도핑법으로 이온 첨가를 하는 경우, 가속전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/㎠ 이상 6×1016ions/㎠ 이하로 할 수 있다.
소스가스에 염소가스(Cl2가스), 불소가스(F2가스) 등의 할로겐가스를 사용할 수도 있다.
다음에, 절연층(102) 위에 질소 함유층(104)을 형성한다(도 1c 참조).
질소 함유층(104)은, 베이스기판과 접합되는 층(접합층)으로서 기능한다. 또한, 나중에 반도체 기판(101)의 일부를 베이스기판에 접합하여 단결정 구조를 갖는 반도체층(이하, 「단결정 반도체층」이라고 함)을 형성하였을 때에, 베이스기판에 포함되는 가동이온(mobile ions)이나 수분 등의 불순물이 단결정 반도체층으로 확산되는 것을 막기 위한 배리어층으로서도 기능한다.
질소 함유층(104)은, 적어도 질소, 규소를 포함하는 막이고, 예를 들면, CVD법 등을 사용하여 질화실리콘층, 질화산화실리콘층 또는 산화질화실리콘층을 단층 구조 또는 적층 구조로 형성한다. 질소 함유층(104)은, 10nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 범위로 형성하는 것이 바람직하다. 또한, 질소 함유층(104)은, 접합층으로서 기능하기 때문에 평활면을 갖는 절연층을 사용하는 것이 바람직하고, 표면의 평균 면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 더욱 바람직하게는, 평균 면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하가 되도록 형성하는 것이 바람직하다.
예를 들면, 질소 함유층(104)으로서, 플라즈마 CVD법을 사용하여 저온(100℃ 이상 내지 350℃ 이하, 바람직하게는 150℃ 이상 내지 300℃ 이하)으로 성막한 질화산화실리콘층이 적합하다. 플라즈마 CVD법을 사용하여 저온에서 형성함으로써, 평활면을 갖는 질화산화실리콘층을 얻을 수 있다. 또한, 질소 함유층(104)을 저온에서 성막함으로써, 막 중에 포함되는 H의 함유량을 많게 할 수 있고, 베이스기판과의 접합을 강고하게 하는 것이 가능하게 된다. 또한, 저온에서 행함으로써, 반도체 기판(101)에 형성한 박리층(103)으로부터 탈가스가 일어나는 것을 방지할 수 있다. 또, 반도체 기판(101)으로부터 단결정 반도체층을 박리하는 가열 처리는, 질소 함유층의 성막 온도보다도 높은 가열 처리 온도가 적용된다.
또한, 본 실시형태에서는, 절연층(102)으로서 평활면을 갖는 산화실리콘층을 형성함으로써, 상기 절연층(102) 위에 형성되는 질소 함유층(104)의 표면을 평탄하 게 하는 것이 가능해진다. 또, 반도체 기판(101)의 표면이 평탄한 경우에는, 절연층(102)을 형성하지 않는 구성으로 하여도 좋고, 예를 들면, 반도체 기판(101)측에서 산화질화실리콘층, 질화산화실리콘층의 단층, 또는 산화질화실리콘층과 질화산화실리콘층을 적층시켜 질소 함유층(104)으로 할 수 있다.
본 명세서 중에서, 산화질화실리콘이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 바람직하게는, 러더포드 후방 산란법(RBS : Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS : Hydrogen Forward Scattering)을 이용하여 측정한 경우에, 농도범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것으로, 바람직하게는, RBS 및 HFS를 사용하여 측정한 경우에, 농도범위로서 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, 실리콘이 25 내지 35원자%, 수소가 10 내지 30원자%의 범위로 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
다음에, 반도체 기판(101)과 베이스기판(110)을 접합한다(도 1d 참조). 반도체 기판(101) 위에 형성된 접합층으로서 기능하는 질소 함유층(104)과 베이스기판(110)의 표면을 밀착시킴으로써 접합이 형성된다. 이 접합은, 반데르발스 힘이 작용하고 있고, 베이스기판(110)과 반도체 기판(101)을 압접함으로써, Si-H나 Si- OH를 결합종으로 하여, 수소결합에 의한 강고한 접합을 형성하는 것이 가능해진다.
또, 반도체 기판(101)과 베이스기판(110)을 접합하기 전에, 메가소닉 세정, 또는 메가소닉 세정 및 오존수 세정을 함으로써, 기판 표면의 유기물 등의 먼지를 제거하고, 표면을 친수화할 수 있기 때문에 바람직하다. 또한, 질소 함유층(104)의 표면에 플라즈마처리를 함으로써, 기판 표면의 유기물 등의 먼지를 제거하여도 좋다.
베이스기판(110)은, 절연 표면을 갖는 기판을 사용한다. 구체적으로는, 베이스기판(110)으로서는, 알루미노실리케이트유리, 알루미노붕규산유리, 바륨붕규산유리같은 전자공업용으로 사용되는 유리기판을 사용할 수 있다. 또한, 베이스기판(110)으로서, 변형점이 700℃ 이하의 기판을 사용한다. 예를 들면, 베이스기판(110)으로서, 아사히유리사제의 유리기판(상품명 AN100)을 사용할 수 있다.
일반적으로, 베이스기판(110)으로서 대면적화가 가능하고 저가의 유리기판을 사용한 경우에는, 저비용화를 도모할 수 있다. 그러나, 유리기판은, 반도체 기판과 비교하여, 열처리에 의해 슈링크(shrink)되는(줄어드는) 경우가 있다. 또한, 유리기판의 제법 등에 따라, 수축률이 다른 경우나, 특정한 방향에 따라서 수축률이 다른 경우(도 13 참조)가 있다.
이 때문에, 반도체 기판(101)과 베이스기판(110)을 접합한 후에 열처리를 할 때에, 열처리에 의해 베이스기판(110)의 수축하는 쪽이 특정한 방향에 따라서 다른 (이방성이 있는) 경우에는, 베이스기판(110) 위에 형성되는 단결정 반도체층에도 특정한 방향으로 변형이 생길 우려가 있다. 그 결과, 특정한 방향에 응력이 생김 으로써 접합 불량이 발생하고, 상기 단결정 반도체층을 사용하여 트랜지스터 등의 소자를 형성한 경우에는, 소자의 특성에 영향이 생길 가능성이 있다.
이 때문에, 본 실시형태에서는, 베이스기판(110)으로서, 열처리에 의한 수축이 특정한 방향에 의존하지 않고, 열처리에 의해, 등방적으로 수축하는 기판을 사용한다. 이러한 베이스기판을 사용함으로써, 베이스기판(110) 위에 형성되는 단결정 반도체층에 특정한 방향으로 변형이 생기는 것을 억제할 수 있다. 또, 등방적으로 수축한다는 것은, 베이스기판(110)의 표면과 평행한 면에서 각각 특정한 방위에 있어서의 수축률이 같은 정도인 것을 말한다. 바람직하게는, 베이스기판(110)의 표면과 평행한 면에서 각각의 특정한 방위에 있어서의 수축률이 평균치(각각 특정한 방위의 수축률을 평균한 값)로부터 10% 이내인 것을 말한다. 예를 들면, 수축률의 평균치가 150ppm인 경우에는, 각각 특정한 방위(예를 들면, X축방향, Y축방향(X축과 90° 다른 방향))에 있어서의 수축률이 135ppm 내지 165ppm의 범위 내인 것을 가리킨다.
또, 본 실시형태에서는, 베이스기판(110)의 열팽창 계수가 반도체 기판(101)과 같은 정도이거나, 또는 상기 반도체 기판(101)보다 큰 기판을 사용하는 것이 바람직하다. 이러한 베이스기판을 사용함으로써, 열처리 시 반도체 기판(101)과 베이스기판(110)에 생기는 응력의 차를 저감하여, 반도체 기판(101)과 베이스기판(110)이 벗겨지는 것을 억제할 수 있다. 베이스기판(110)의 열팽창 계수를, 반도체 기판(101)의 열팽창 계수의 0.85배 내지 2배로 하는 것이 바람직하다. 예를 들면, 반도체 기판(101)으로서 단결정 실리콘기판을 사용한 경우에는, 실리콘의 열 팽창 계수가 2.6×10-6/℃(300℃까지)이기 때문에, 베이스기판(110; 예를 들면, 유리기판)으로서 열팽창 계수가 2.3×10-6 내지 5.0×10-6/℃(300℃까지)의 기판을 사용하는 것이 바람직하다.
또한, 베이스기판(110)의 표면은 평활한 것이 바람직하고, 표면의 평균 면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 더욱 바람직하게는, 평균 면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하가 되도록 형성하는 것이 바람직하다. 예를 들면, 베이스기판(110)으로서 유리기판을 사용하는 경우에는, 미리 유리기판의 표면에 연마처리를 하여도 좋다.
베이스기판(110)으로서, 유리기판을 사용함으로써, 예를 들면, 제6세대(1500mm×1850mm), 제7세대(1870mm×2200mm), 제8세대(2200mm×2400mm)라고 불리는 대면적의 마더유리기판을 사용할 수 있다. 대면적의 마더유리기판을 베이스기판(110)으로서 사용하여, 복수의 반도체 기판과 접합하여 SOI기판을 제조함으로써, SOI기판의 대면적화를 실현할 수 있다. 그 결과, 1장의 기판으로 제조할 수 있는 표시패널의 수(모따기 수)를 증대시키는 것이 가능해져, 생산성을 향상시킬 수 있다.
또한, 베이스기판(110)과 질소 함유층(104)의 접합을 양호하게 하기 위해서, 접합면을 활성화시켜 두어도 좋다. 예를 들면, 접합을 형성하는 면의 한쪽 또는 양쪽에 원자빔 또는 이온빔을 조사한다. 원자빔 또는 이온빔을 이용하는 경우에는, 아르곤 등의 불활성가스 중성 원자빔 또는 불활성가스 이온빔을 사용할 수 있 다. 그 외에, 플라즈마 조사 또는 라디칼처리를 하는 것으로 접합면을 활성화할 수도 있다. 이러한 표면처리에 의해, 400℃ 이하의 온도이어도 이종재료간의 접합을 형성하는 것이 용이해진다.
또한, 질소 함유층(104)을 개재하여 베이스기판(110)과 반도체 기판(101)을 접합한 후(도 2a 참조)에, 가열 처리와 가압처리의 한쪽 또는 양쪽을 행하는 것이 바람직하다. 가열 처리나 가압처리를 함으로써 베이스기판(110)과 반도체 기판(101)의 접합 강도를 향상시키는 것이 가능해진다. 가열 처리의 온도는, 베이스기판(110)의 내열온도 이하로 한다. 예를 들면, 본 실시형태에서는, 200℃로 하면 좋다. 가압처리는, 접합면에 수직의 방향으로 압력이 가해지도록 하여, 베이스기판(110) 및 반도체 기판(101)의 내압성을 고려하여 행한다.
다음에, 가열 처리를 하여 박리층(103)을 벽개면으로 하여 반도체 기판(101)의 일부를 베이스기판(110)으로부터 박리한다(도 2b 참조). 가열 처리의 온도는 절연층(102)의 성막 온도 이상, 베이스기판(110)의 내열온도 이하로 하는 것이 바람직하다. 예를 들면, 400℃ 내지 700℃의 가열 처리를 함으로써, 박리층(103)에 형성된 미소한 공동의 부피변화가 일어나, 상기 박리층(103)을 따라 벽개한다. 절연층(102)은 베이스기판(110)과 접합하고 있기 때문에, 베이스기판(110) 위에는 반도체 기판(101)과 같은 결정성의 단결정 반도체층(122)이 잔존하게 된다. 또, 가열 처리로서 RTA(Rapid Thermal Anneal)장치 등의 급속가열을 할 수 있는 장치를 사용하는 경우에는, 베이스기판(110)의 변형점보다 높은 온도로 가열 처리를 하여도 좋다.
이상의 공정에 의해, 베이스기판(110) 위에 절연층(102) 및 질소 함유층(104)을 개재하여 단결정 반도체층(122)이 형성된 SOI기판을 얻을 수 있다.
본 실시형태에서는, 도 2a, 2b에 있어서, 열처리를 하였지만, 상술한 바와 같이 베이스기판(110)으로서 열처리에 의해 등방적으로 수축하는 기판을 사용함으로써, 특정방향으로 수축하는 것을 방지할 수 있다. 그 결과, 박리 후에 베이스기판(110) 위에 형성된 단결정 반도체층(122)에 있어서 특정방향에 생기는 변형을 저감할 수 있다.
또, 본 실시형태에서 나타낸 SOI기판의 제작방법은, 상술한 방법에 한정되지 않는다. 예를 들면, 질소 함유층(104)의 형성 전이 아니라, 질소 함유층(104)을 형성한 후에, 절연층(102) 및 질소 함유층(104)을 개재하여 수소 등의 이온을 도입함으로써, 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에 박리층(103)을 형성하여도 좋다. 이온 도입 후에 질소 함유층(104)의 표층을 에칭하여, 이온의 첨가에 의해 질소 함유층(104)의 표면에 형성된 손상층을 제거하여도 좋다.
또한, 질소 함유층(104)을 개재하여 이온의 도입을 한 후, 질소 함유층(104)의 표면에 실란을 흡착시킨 후, 대기에 노출시킴으로써 질소 함유층(104) 위에 얇은 산화막(예를 들면, SiOx)을 형성하여도 좋다. 이 경우, 이온의 도입 후에 질소 함유층(104)의 표면을 친수화할 수 있고, 베이스기판(110)과의 결합을 강고하게 할 수 있다. 또, 산화막을 형성 후, 표면에 플라즈마 조사 또는 라디칼처리를 하는 것으로 접합면을 활성화하여도 좋다.
또한, 절연층(102)의 형성 후가 아니라 형성 전에, 수소 등의 이온을 도입함 으로써, 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에 박리층(103)을 형성하여도 좋다. 또, 이 경우, 이온의 도입에 따라 반도체 기판(101)의 표면에 불순물 등이 부착되는 것이나, 표면이 에칭되는 것을 방지하기 위해서, 반도체 기판(101)의 표면에 보호층을 형성하고, 상기 보호층을 개재하여 이온의 도입을 하는 것이 바람직하다.
보호층으로서는, 예를 들면, 반도체 기판(101)의 표면에 오존수, 과산화수소수, 황산과수(硫酸過水), 오존 분위기하에서 처리를 함으로써 얻어진 산화막을 사용할 수 있다. 또한, 그 외에도, 보호층으로서 산화 분위기 중에 할로겐(예를 들면, 염소)을 첨가한, 산화를 함으로써 얻어진 산화막을 사용할 수 있다. 산화막 중에 할로겐원소를 포함시킨 경우에는, 금속 등의 불순물을 포획하여 반도체 기판(101)의 오염을 방지하는 보호층으로서의 기능을 발현시킬 수 있다.
그 후, 반도체 기판(101) 위에 형성된 보호층의 위에 절연층(102) 및 질소 함유층(104)을 형성하여도 좋고, 이온의 도입 후 보호층을 제거한 후에 반도체 기판(101) 위에 절연층(102) 및 질소 함유층(104)을 형성하여도 좋다. 또한, 질소 함유층(104)을 형성하지 않고 보호층을 접합층으로서 베이스기판(110)과 접합시켜도 좋다.
또, 본 실시형태에서 나타낸 SOI기판의 제작방법은, 본 명세서의 다른 실시형태에서 나타낸 제작방법과 적절하게 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태와 다른 SOI기판의 제작방법에 관해서 도 면을 참조하여 설명한다. 구체적으로는, 표면에 질소 함유층이 형성된 베이스기판과 반도체 기판을 접합하는 경우에 관해서 설명한다.
우선, 반도체 기판(101)을 준비하고, 반도체 기판(101)의 표면에 절연층(202)을 형성한다(도 3a 참조).
본 실시형태에서는, 절연층(202)은 베이스기판과의 접합층으로서 기능하고, 반도체 기판(101)이 베이스기판과 접합을 형성하는 면에 형성한다. 단층 구조로 하여도 좋고 적층 구조로 하여도 좋지만, 베이스기판과 접합하는 면(이하, 「접합면」이라고도 함)이 평활면을 갖고 친수성 표면이 되는 절연층을 사용하는 것이 바람직하다. 평활면을 갖고 친수성 표면을 형성할 수 있는 절연층으로서는, 산화실리콘층이 적합하다. 바람직하게는, 산화실리콘층의 평균 면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 더욱 바람직하게는, 평균 면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하로 한다.
특히, 유기실란을 사용하여 화학 기상 성장법으로 제작되는 산화실리콘층이 바람직하다. 유기실란을 사용하여 형성된 산화실리콘층을 사용함으로써, 베이스기판과 단결정 반도체층의 접합을 강고하게 할 수 있기 때문이다.
유기실란으로서는, 테트라에톡시실란(약칭; TEOS : 화학식 Si(OC2H5)4), 테트라메틸실란(TMS : 화학식 Si(CH3)4), 트리메틸실란((CH3)3SiH), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등 의 실리콘 함유화합물을 사용할 수 있다.
여기에서는, 유기실란을 원료가스로 사용한 화학 기상 성장법에 의해 성막되는 산화실리콘층을 반도체 기판(101) 위에 형성한다. 그 외에도, 실란을 원료가스로 사용한 화학 기상 성장법에 의해 성막되는 산화실리콘층 또는 산화질화실리콘층을 적용할 수도 있다. 화학 기상 성장법에 의한 성막에서는, 반도체 기판(101)에 형성한 박리층(103)으로부터 탈가스가 일어나지 않을 정도의 온도를 적용한다. 예를 들면, 성막 온도를 350℃ 이하로 하는 것이 바람직하다. 또, 반도체 기판(101)으로부터 단결정 반도체층을 박리하는 가열 처리는, 화학 기상 성장법에 의한 성막 온도보다도 높은 가열 처리 온도가 적용된다.
다음에, 절연층(202)을 개재하여, 전계로 가속된 이온으로 이루어지는 이온빔(121)을 반도체 기판(101)에 조사하여, 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에, 박리층(103)을 형성한다(도 3b 참조). 또, 박리층(103)의 형성방법의 상세한 것에 대해서는 실시형태 1을 참조할 수 있기 때문에, 여기에서는 생략한다.
다음에, 표면에 질소 함유층(204)이 형성된 베이스기판을 준비하고, 반도체 기판(101)과 베이스기판(110)을 접합한다(도 3c 참조). 반도체 기판(101) 위에 형성된 접합층으로서 기능하는 절연층(202)과, 베이스기판(110) 위에 형성된 질소 함유층(204)의 표면을 밀착시킴으로써 접합이 형성된다. 이 접합은, 반데르발스 힘이 작용하고 있고, 베이스기판(110)과 반도체 기판(101)을 압접함으로써, Si-H나 Si-OH를 결합종으로 하여, 수소결합에 의한 강고한 접합을 형성하는 것이 가능해진 다.
또, 반도체 기판(101)과 베이스기판(110)을 접합하기 전에, 메가소닉 세정, 또는 메가소닉 세정 및 오존수 세정을 함으로써, 기판 표면의 먼지를 제거하여, 표면을 친수화할 수 있기 때문에 바람직하다. 또한, 질소 함유층(204)의 표면에 플라즈마처리를 함으로써, 기판 표면의 유기물 등의 먼지를 제거하여도 좋다.
베이스기판(110)으로서는, 상기 실시형태 1에서 나타낸 바와 같이, 열처리에 의한 수축이 특정한 방향에 의존하지 않고, 열처리에 의해 등방적으로 수축하는 기판을 사용한다. 또, 베이스기판(110)에 관해서는 실시형태 1을 참조할 수 있기 때문에, 여기에서는 생략한다.
질소 함유층(204)은, 반도체 기판(101) 위에 형성된 절연층(202)과 접합되는 층이 되고, 나중에 베이스기판(110) 위에 단결정 반도체층을 형성하였을 때에, 베이스기판(110)에 포함되는 가동이온이나 수분 등의 불순물이 단결정 반도체층으로 확산되는 것을 막기 위한 배리어층으로서 기능한다.
질소 함유층(204)은, CVD법이나 스퍼터링법 등을 사용하여 질화실리콘층, 질화산화실리콘층 또는 산화질화실리콘층을 단층 구조 또는 적층 구조로 형성한다. 질소 함유층(204)은, 10nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 범위로 형성하는 것이 바람직하다. 또한, 질소 함유층(204)은, 평활면을 갖는 절연층을 사용하는 것이 바람직하고, 표면의 평균 면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 더욱 바람직하게는, 평균 면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하가 되도록 형성하는 것이 바람직하다.
예를 들면, 질소 함유층(204)으로서, 플라즈마 CVD법을 사용하여 저온(100℃ 이상 내지 350℃ 이하, 바람직하게는 150℃ 이상 내지 300℃ 이하)에서 성막한 질화산화실리콘층이 적합하다. 플라즈마 CVD법을 사용하여 저온에서 형성함으로써, 평활면을 갖는 질화산화실리콘층을 얻을 수 있다. 또한, 질소 함유층(204)을 저온에서 성막함으로써, 막 중에 포함되는 H의 함유량을 많게 할 수 있고, 베이스기판과의 접합을 강고하게 하는 것이 가능하게 된다.
또한, 본 실시형태에서는, 유리 등 베이스기판(110) 위에 질소 함유층(204)을 형성하기 위해서, 베이스기판(110)의 표면이 평활한 것이 바람직하다. 예를 들면, 베이스기판(110)으로서, 표면의 평균 면 거칠기(Ra)가 0.5nm 이하, 제곱 평균 거칠기(Rms)가 0.6nm 이하, 더욱 바람직하게는, 평균 면 거칠기가 0.3nm 이하, 제곱 평균 거칠기가 0.4nm 이하의 유리기판을 사용하는 것이 바람직하다. 따라서, 예를 들면, 미리 표면의 연마처리를 한 유리기판 위에, 질소 함유층(204)을 형성하여도 좋다.
또한, 절연층(202) 및 질소 함유층(204)을 개재하여 베이스기판(110)과 반도체 기판(101)을 접합한 후(도 4a 참조)에는, 가열 처리와 가압처리의 한쪽 또는 양쪽을 행하는 것이 바람직하다. 가열 처리나 가압처리를 함으로써 베이스기판(110)과 반도체 기판(101)의 접합 강도를 향상시키는 것이 가능해진다. 가열 처리의 온도는, 베이스기판(110)의 내열온도 이하로 한다. 예를 들면, 본 실시형태에서는, 200℃에서 행하면 좋다. 가압처리는, 접합면에 수직의 방향에 압력이 가해지도록 하여, 베이스기판(110) 및 반도체 기판(101)의 내압성을 고려하여 행한다.
다음에, 가열 처리를 하여 박리층(103)을 벽개면으로 하여 반도체 기판(101)의 일부를 베이스기판(110)으로부터 박리한다(도 4b 참조). 가열 처리의 온도는 절연층(202)의 성막 온도 이상, 베이스기판(110)의 내열온도 이하로 하는 것이 바람직하다. 예를 들면, 400℃ 내지 700℃의 가열 처리를 함으로써, 박리층(103)에 형성된 미소한 공동의 부피변화가 일어나, 상기 박리층(103)을 따라 벽개한다. 절연층(202)은 질소 함유층(204)을 개재하여 베이스기판(110)과 접합하고 있기 때문에, 베이스기판(110) 위에는 반도체 기판(101)과 같은 결정성의 단결정 반도체층(122)이 잔존하게 된다.
이상의 공정에 의해, 베이스기판(110) 위에 절연층(202) 및 질소 함유층(204)을 개재하여 단결정 반도체층(122)이 형성된 SOI기판을 얻을 수 있다.
본 실시형태에서는, 도 4a, 4b에 있어서, 열처리를 하였지만, 상술한 바와 같이 베이스기판(110)으로서 열처리에 의해 등방적으로 수축하는 기판을 사용함으로써, 특정방향으로 수축하는 것을 방지할 수 있다. 그 결과, 박리 후에 베이스기판(110) 위에 형성된 단결정 반도체층(122)에 있어서 특정방향에 생기는 변형을 저감할 수 있다.
또, 본 실시형태에서 나타낸 SOI기판의 제작방법은, 본 명세서의 다른 실시형태에서 나타낸 제작방법과 적절하게 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에서 제작한 SOI기판을 사용하여, 반도체장치를 제작하는 방법을 설명한다.
우선, 도 5 및 도 6을 참조하여, 반도체장치의 제작방법으로서, n채널형 박막트랜지스터, 및 p채널형 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막트랜지스터(TFT)를 조합하는 것으로, 각종의 반도체장치를 형성할 수 있다.
SOI기판으로서, 실시형태 1의 방법으로 제작한 SOI기판을 사용하는 것으로 한다. 도 5a는, 도 1을 사용하여 설명한 방법으로 제작된 SOI기판의 단면도이다.
에칭에 의해, SOI기판의 단결정 반도체층(122)을 소자 분리하여, 도 5b에 도시하는 바와 같이 반도체층(151, 152)을 형성한다. 반도체층(151)은 n채널형의 TFT를 구성하고, 반도체층(152)은 p채널형의 TFT를 구성한다.
도 5c에 도시하는 바와 같이, 반도체층(151, 152) 위에 절연층(154)을 형성한다. 다음에, 절연층(154)을 개재하여 반도체층(151) 위에 게이트전극(155)을 형성하고, 반도체층(152) 위에 게이트전극(156)을 형성한다.
또, 단결정 반도체층(122)의 에칭을 하기 전에, TFT의 임계치 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 억셉터가 되는 불순물원소, 또는 인, 비소 등의 도너가 되는 불순물원소를 단결정 반도체층(122)을 첨가하는 것이 바람직하다. 예를 들면, n채널형 TFT가 형성되는 영역에 억셉터를 첨가하고, p채널형 TFT가 형성되는 영역에 도너를 첨가한다.
다음에, 도 5d에 도시하는 바와 같이 반도체층(151)에 n형의 저농도 불순물영역(157)을 형성하고, 반도체층(152)에 p형의 고농도 불순물영역(159)을 형성한다. 우선, 반도체층(151)에 n형의 저농도 불순물영역(157)을 형성한다. 이 때문에, p채널형 TFT가 되는 반도체층(152)을 레지스트로 마스크하여, 도너를 반도체 층(151)에 첨가한다. 도너로서 인 또는 비소를 첨가하면 좋다. 이온도핑법 또는 이온 주입법에 의해 도너를 첨가함으로써, 게이트전극(155)이 마스크가 되어, 반도체층(151)에 자기정합적으로 n형의 저농도 불순물영역(157)이 형성된다. 반도체층(151)의 게이트전극(155)과 겹치는 영역은 채널형성영역(158)이 된다.
다음에, 반도체층(152)을 덮는 마스크를 제거한 후, n채널형 TFT가 되는 반도체층(151)을 레지스트 마스크로 덮는다. 다음에, 이온도핑법 또는 이온 주입법에 의해 억셉터를 반도체층(152)에 첨가한다. 억셉터로서, 붕소를 첨가할 수 있다. 억셉터의 첨가공정에서는, 게이트전극(155)이 마스크로서 기능하여, 반도체층(152)에 p형의 고농도 불순물영역(159)이 자기정합적으로 형성된다. 고농도 불순물영역(159)은 소스영역 또는 드레인영역으로서 기능한다. 반도체층(152)의 게이트전극(156)과 겹치는 영역은 채널형성영역(160)이 된다. 여기에서는, n형의 저농도 불순물영역(157)을 형성한 후, p형의 고농도 불순물영역(159)을 형성하는 방법을 설명하였지만, 먼저 p형의 고농도 불순물영역(159)을 형성할 수도 있다.
다음에, 반도체층(151)을 덮는 레지스트를 제거한 후, 플라즈마 CVD법 등에 의해서 질화실리콘 등의 질소화합물이나 산화실리콘 등의 산화물로 이루어지는 단층 구조 또는 적층 구조의 절연막을 형성한다. 이 절연층을 수직방향의 이방성 에칭하는 것으로, 도 6a에 도시하는 바와 같이, 게이트전극(155, 156)의 측면에 접하는 사이드월 절연층(161, 162)을 형성한다. 이 이방성 에칭에 의해, 절연층(154)도 에칭된다.
다음에, 도 6b에 도시하는 바와 같이, 반도체층(152)을 레지스트(165)로 덮 는다. 반도체층(151)에 소스영역 또는 드레인영역으로서 기능하는 고농도 불순물영역을 형성하기 위해서, 이온 주입법 또는 이온도핑법에 의해, 반도체층(151)에 고도즈량으로 도너를 첨가한다. 게이트전극(155) 및 사이드월 절연층(161)이 마스크가 되어, n형의 고농도 불순물영역(167)이 형성된다. 다음에, 도너 및 억셉터의 활성화를 위한 가열 처리를 한다.
활성화의 가열 처리 후, 도 6c에 도시하는 바와 같이, 수소를 포함한 절연층(168)을 형성한다. 절연층(168)을 형성 후, 350℃ 이상 450℃ 이하의 온도로 가열 처리를 하여, 절연층(168) 중에 포함되는 수소를 반도체층(151, 152) 중으로 확산시킨다. 절연층(168)은, 프로세스 온도가 350℃ 이하의 플라즈마 CVD법으로 질화실리콘 또는 질화산화실리콘을 퇴적시키는 것으로 형성할 수 있다. 반도체층(151, 152)에 수소를 공급하는 것으로, 반도체층(151, 152) 중 및 절연층(154)과의 계면에서의 포획 중심이 되는 결함을 효과적으로 보상할 수 있다.
그 후, 층간절연층(169)을 형성한다. 층간절연층(169)은, 산화실리콘막, BPSG(Boron Phosphorus Silicon Glass)막 등의 무기재료로 이루어지는 절연막, 또는, 폴리이미드, 아크릴 등의 유기수지막으로부터 선택된 단층 구조의 막, 적층 구조의 막으로 형성할 수 있다. 층간절연층(169)에 콘택트홀을 형성한 후, 도 6c에 도시하는 바와 같이 배선(170)을 형성한다. 배선(170)의 형성에는, 예를 들면, 알루미늄막 또는 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막의 사이에 둔 3층 구조의 도전막으로 형성할 수 있다. 배리어 메탈막은, 몰리브덴, 크롬, 티타늄 등의 금속막으로 형성할 수 있다.
이상의 공정에 의해, n채널형 TFT와 p채널형 TFT를 갖는 반도체장치를 제작할 수 있다. SOI기판의 제작과정에서, 채널형성영역을 구성하는 반도체층의 금속원소의 농도를 저감시키고 있기 때문에, 오프전류가 작고, 임계치 전압의 변동이 억제된 TFT를 제작할 수 있다.
도 5 및 도 6을 참조하여 TFT의 제작방법을 설명하였지만, 용량, 저항 등 TFT와 함께 각종의 반도체소자를 형성하는 것으로, 고부가가치의 반도체장치를 제작할 수 있다. 이하, 도면을 참조하면서 반도체장치의 구체적인 형태를 설명한다.
우선, 반도체장치의 일례로서, 마이크로프로세서에 관해서 설명한다. 도 7은 마이크로프로세서(500)의 구성예를 도시하는 블록도이다.
마이크로프로세서(500)는, 연산회로(501; Arithmetic logic unit. ALU라고도 함), 연산회로 제어부(502; ALU Controller), 명령해석부(503; Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508; Bus I/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510)를 갖고 있다.
버스 인터페이스(508)를 통하여 마이크로프로세서(500)에 입력된 명령은, 명령해석부(503)에 입력되고, 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는, 디코드된 명령에 근거하여 여러 가지의 제어를 한다.
연산회로 제어부(502)는, 연산회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는, 마이크로프로세서(500)의 프로그램 실행 중에, 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를 처리하는 회로이고, 인터럽트 제어부(504)는, 인터럽트 요구의 우선도나 마스크상태를 판단하여, 인터럽트 요구를 처리한다. 레지스터 제어부(507)는, 레지스터(506)의 어드레스를 생성하여, 마이크로프로세서(500)의 상태에 따라서 레지스터(506)의 판독이나 기록을 한다. 타이밍 제어부(505)는, 연산회로(501), 연산회로 제어부(502), 명령해석부(503), 인터럽트 제어부(504), 및 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면, 타이밍 제어부(505)는, 기준 클록신호 CLK1을 바탕으로, 내부 클록신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있다. 도 7에 도시하는 바와 같이, 내부 클록신호 CLK2는 다른 회로에 입력된다.
다음에, 비접촉으로 데이터를 송수신하는 기능, 및 연산기능을 구비한 반도체장치의 일례를 설명한다. 도 8은 이러한 반도체장치의 구성예를 도시하는 블록도이다. 도 8에 도시하는 반도체장치는, 무선통신에 의해 외부장치와 신호를 송수신하여 동작하는 컴퓨터(이하, 「RFCPU」라고 함)라고 부를 수 있다.
도 8에 도시하는 바와 같이, RFCPU(511)는, 아날로그회로부(512)와 디지털회로부(513)를 갖고 있다. 아날로그회로부(512)로서, 공진용량을 갖는 공진회로(514), 정류회로(515), 정전압회로(516), 리셋회로(517), 발진회로(518), 복조회로(519)와, 변조회로(520), 전원관리회로(530)를 갖고 있다. 디지털회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이 스(524), 중앙처리유닛(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 갖고 있다.
RFCPU(511)의 동작의 개요는 이하와 같다. 안테나(528)가 수신한 신호는 공진회로(514)에 의해 유도기전력이 생긴다. 유도기전력은, 정류회로(515)를 거쳐서 용량부(529)에 충전된다. 이 용량부(529)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(529)는, RFCPU(511)를 구성하는 기판에 집적되어 있을 필요는 없고, 다른 부품으로서 RFCPU(511)에 내장할 수도 있다.
리셋회로(517)는, 디지털회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원전압의 상승에 지연되어 상승하는 신호를 리셋신호로서 생성한다. 발진회로(518)는, 정전압회로(516)에 의해 생성되는 제어신호에 따라서, 클록신호의 주파수와 듀티비를 변경한다. 복조회로(519)는, 수신신호를 복조하는 회로이고, 변조회로(520)는, 송신하는 데이터를 변조하는 회로이다.
예를 들면, 복조회로(519)는 로우패스 필터로 형성되고, 진폭변조(ASK)방식의 수신신호를, 그 진폭의 변동을 바탕으로 2치화(二値化)한다. 또한, 송신 데이터를 진폭변조(ASK)방식의 송신신호의 진폭을 변동시켜 송신하기 위해서, 변조회로(520)는, 공진회로(514)의 공진점을 변화시키는 것으로 통신신호의 진폭을 변화시키고 있다.
클록 컨트롤러(523)는, 전원전압 또는 중앙처리유닛(525)에 있어서의 소비전류에 따라서 클록신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성하고 있 다. 전원전압의 감시는 전원관리회로(530)가 행하고 있다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)에 대한 데이터의 기록, 중앙처리유닛(525)에 대한 연산명령 등이 포함되어 있다.
중앙처리유닛(525)은, CPU 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는, 중앙처리유닛(525)이 요구하는 어드레스보다, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522) 중 어느 하나에 대한 액세스신호를 생성하는 기능을 갖고 있다.
중앙처리유닛(525)의 연산방식은, 판독 전용 메모리(527)에 OS(operating system)를 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용회로로 연산회로를 구성하고, 연산처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부의 연산처리를 하고, 프로그램을 사용하여, 나머지의 연산을 중앙처리유닛(525)이 처리하는 방식을 적용할 수 있다.
다음에, 도 9 내지 도 11을 사용하여, 반도체장치로서 표시장치에 관해서 설명한다.
상기 실시형태 1, 2에서 설명한 SOI기판의 제작공정에서는, 유리기판을 베이 스기판(110)에 적용하는 것이 가능해진다. 따라서, 베이스기판(110)에 유리기판을 사용하여, 복수의 반도체층을 접합하는 것으로, 1변이 1미터를 초과하는 대면적의 SOI기판을 제조할 수 있다.
SOI기판 베이스기판에 표시패널을 제조하는 마더유리라고 불리는 대면적유리기판을 사용할 수 있다. 도 9는 베이스기판(110)에 마더유리를 사용한 SOI기판의 정면도이다. 이러한 대면적인 SOI기판에 복수의 반도체소자를 형성하는 것으로, 액정표시장치, 일렉트로루미네선스 표시장치를 제작할 수 있다. 또한, 이러한 표시장치뿐만 아니라, SOI기판을 사용하여, 태양 전지, 포토IC, 반도체 기억장치 등 각종의 반도체장치를 제조할 수 있다.
도 9에 도시하는 바와 같이, 1장의 마더유리(301)에는, 복수의 반도체 기판으로부터 박리된 단결정 반도체층(302)이 접합되어 있다. 마더유리(301)로부터 복수의 표시패널을 잘라내기 위해서, 단결정 반도체층(302)에 표시패널의 형성영역(310)이 포함되도록 하는 것이 바람직하다. 표시패널은, 주사선 구동회로, 신호선 구동회로, 화소부를 갖는다. 이 때문에 표시패널의 형성영역(310)에는, 이들이 형성되는 영역(주사선 구동회로 형성영역(311), 신호선 구동회로 형성영역(312), 화소형성영역(313))을 포함하고 있다.
도 10은 액정표시장치를 설명하기 위한 도면이다. 도 10a는 액정표시장치의 화소의 평면도이고, 도 10b는, J-K 절단선에 의한 도 10a의 단면도이다.
도 10a에 도시하는 바와 같이, 화소는, 단결정 반도체층(320), 단결정 반도체층(320)과 교차하고 있는 주사선(322), 주사선(322)과 교차하고 있는 신호 선(323), 화소전극(324), 화소전극(324)과 단결정 반도체층(320)을 전기적으로 접속하는 전극(328)을 갖는다. 단결정 반도체층(320)은, SOI기판에 접합된 단결정 반도체층(302)으로 형성된 층이며, 화소의 TFT(325)를 구성한다.
SOI기판에는 실시형태 1의 방법으로 제작한 SOI기판이 사용되고 있다. 도 10b에 도시하는 바와 같이, 베이스기판(110) 위에, 질소 함유층(104), 절연층(102) 및 단결정 반도체층(320)이 적층되어 있다. 베이스기판(110)은 분할된 마더유리(301)이다. TFT(325)의 단결정 반도체층(320)은, SOI기판의 반도체층을 에칭에 의해 소자 분리하여 형성된 층이다. 단결정 반도체층(320)에는, 채널형성영역(340), 도너가 첨가된 n형의 고농도 불순물영역(341)이 형성되어 있다. TFT(325)의 게이트전극은 주사선(322)에 포함되고, 소스전극 및 드레인전극의 한쪽은 신호선(323)에 포함되어 있다.
층간절연막(327) 위에는, 신호선(323), 화소전극(324) 및 전극(328)이 형성되어 있다. 층간절연막(327) 위에는, 기둥형 스페이서(329)가 형성되어 있다. 신호선(323), 화소전극(324), 전극(328) 및 기둥형 스페이서(329)를 덮고 배향막(330)이 형성되어 있다. 대향기판(332)에는, 대향전극(333), 대향전극을 덮는 배향막(334)이 형성되어 있다. 기둥형 스페이서(329)는, 베이스기판(110)과 대향기판(332)의 틈을 유지하기 위해서 형성된다. 기둥형 스페이서(329)에 의해서 형성되는 틈에 액정층(335)이 형성되어 있다. 신호선(323) 및 전극(328)과 고농도 불순물영역(341)의 접속부는, 콘택트홀의 형성에 의해서 층간절연막(327)에 단차가 생기기 때문에, 이 접속부에서는 액정층(335)의 액정의 배향이 흐트러지기 쉽다. 이 때문에, 이 단차부에 기둥형 스페이서(329)를 형성하여, 액정의 배향의 산란을 막는다.
다음에, 일렉트로루미네선스 표시장치(이하, EL 표시장치라고 함)에 관해서 도 11을 참조하여 설명한다. 도 11a는 EL 표시장치의 화소의 평면도이고, 도 11b는, J-K 절단선에 의한 도 11a의 단면도이다.
도 11a에 도시하는 바와 같이, 화소는, TFT로 이루어지는 선택용 트랜지스터(401), 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 및 전류공급선(407), 화소전극(408)을 포함한다. 일렉트로루미네선스 재료를 포함하여 형성되는 층(EL층)이 한 쌍의 전극간에 있는 구조의 발광소자가 각 화소에 형성되어 있다. 발광소자의 한쪽의 전극이 화소전극(408)이다. 또한, 반도체층(403)은, 선택용 트랜지스터(401)의 채널형성영역, 소스영역 및 드레인영역이 형성되어 있다. 반도체층(404)은, 표시 제어용 트랜지스터(402)의 채널형성영역, 소스영역 및 드레인영역이 형성되어 있다. 반도체층(403, 404)은, SOI기판에 접합된 단결정 반도체층(302)으로 형성된 층이다.
선택용 트랜지스터(401)에 있어서, 게이트전극은 주사선(405)에 포함되고, 소스전극 또는 드레인전극의 한쪽은 신호선(406)에 포함되고, 다른쪽은 전극(411)으로서 형성되어 있다. 표시 제어용 트랜지스터(402)는, 게이트전극(412)이 전극(411)과 전기적으로 접속되고, 소스전극 또는 드레인전극의 한쪽은, 화소전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른쪽은, 전류공급선(407)에 포함되어 있다.
표시 제어용 트랜지스터(402)는 p채널형의 TFT이다. 도 11b에 도시하는 바와 같이, 반도체층(404)에는, 채널형성영역(451), 및 p형의 고농도 불순물영역(452)이 형성되어 있다. 또, SOI기판은, 실시형태 1의 방법으로 제작한 SOI기판이 사용되고 있다.
표시 제어용 트랜지스터(402)의 게이트전극(412)을 덮고, 층간절연막(427)이 형성되어 있다. 층간절연막(427) 위에, 신호선(406), 전류공급선(407), 전극(411, 413) 등이 형성되어 있다. 또한, 층간절연막(427) 위에는, 전극(413)에 전기적으로 접속되어 있는 화소전극(408)이 형성되어 있다. 화소전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸여 있다. 화소전극(408) 위에는 EL층(429)이 형성되고, EL층(429) 위에는 대향전극(430)이 형성되어 있다. 보강판으로서 대향기판(431)이 형성되어 있고, 대향기판(431)은 수지층(432)에 의해 베이스기판(110)에 고정되어 있다.
EL 표시장치의 계조의 제어는, 발광소자의 휘도를 전류로 제어하는 전류구동방식과, 전압으로 그 기초를 제어하는 전압구동방식이 있지만, 전류구동방식은, 화소마다에 트랜지스터의 특성치의 차가 큰 경우, 채용하는 것은 곤란하고, 이 때문에 특성치의 차이를 보정하는 보정회로가 필요하게 된다. SOI기판의 제작공정, 및 게터링공정을 포함하는 제조방법으로 EL 표시를 제작하는 것으로, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 특성의 격차가 없어지기 때문에, 전류구동방식을 채용할 수 있다.
요컨대, SOI기판을 사용하는 것으로, 여러 가지의 전기기기를 제작할 수 있 다. 전기기기로서는, 비디오카메라, 디지털카메라, 내비게이션 시스템, 음향재생장치(카오디오, 오디오콤포 등), 컴퓨터, 게임기기, 휴대정보단말(모바일컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록매체를 구비한 화상재생장치(구체적으로는 DVD(digital versatile disc) 등의 기록매체에 기억된 음성데이터를 재생하고, 또한 기억된 화상데이터를 표시할 수 있는 표시장치를 구비한 장치) 등이 포함된다.
도 12를 사용하여, 전기기기의 구체적인 형태를 설명한다. 도 12a는 휴대전화기(901)의 일례를 도시하는 외관도이다. 이 휴대전화기(901)는, 표시부(902), 조작 스위치(903) 등을 포함하여 구성되어 있다. 표시부(902)에, 도 10에서 설명한 액정표시장치 또는 도 11에서 설명한 EL 표시장치를 적용하는 것으로, 표시 얼룩이 적고 화질이 우수한 표시부(902)로 할 수 있다.
또한, 도 12b는, 디지털플레이어(911)의 구성예를 도시하는 외관도이다. 디지털플레이어(911)는, 표시부(912), 조작부(913), 이어폰(914) 등을 포함하고 있다. 이어폰(914) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(912)에, 도 10에서 설명한 액정표시장치 또는 도 11에서 설명한 EL 표시장치를 적용하는 것으로, 화면 사이즈가 0.3인치부터 2인치 정도인 경우에도 고정밀 화상 및 다량의 문자정보를 표시할 수 있다.
또한, 도 12c는, 전자북(921)의 외관도이다. 이 전자북(921)은, 표시부(922), 조작 스위치(923)를 포함하고 있다. 전자북(921)에는 모뎀을 내장하고 있어도 좋고, 도 8의 RFCPU를 내장시켜, 무선으로 정보를 송수신할 수 있는 구성으 로 하여도 좋다. 표시부(922)에는, 도 10에서 설명한 액정표시장치, 또는 도 11에서 설명한 EL 표시장치를 적용하는 것으로, 고화질의 표시를 할 수 있다.
실시예 1
본 실시예에서는, 유리기판에 열처리를 한 경우의 수축률에 관해서 설명한다.
우선, 유리기판을 준비하고, 상기 유리기판 위에 소정의 간격을 형성하여 복수의 마커를 형성하였다. 계속해서, 유리기판에 열처리를 한 후에, X축방향과 Y축방향으로 수축한 양(수축량)을 각각 측정하여, 수축률을 구하였다.
유리기판으로서는, 아사히유리사제의 유리기판(상품명 AN100)을 사용하였다. 또한, 유리기판으로서 5인치 모서리의 정방형상을 사용하였다. 또, 유리기판에 있어서, 어떤 2변에 평행한 방향을 X축방향으로 하고, 다른 2변에 평행한 방향을 Y축방향으로 하였다.
마커로서는, 유리기판 위에 100nm의 산화질화실리콘막과 50nm의 어모퍼스 실리콘막을 순차로 적층한 후, 어모퍼스 실리콘막을 선택적으로 제거하여 패터닝된 어모퍼스 실리콘막을 유리기판의 네 코너에 형성하였다.
X축방향의 수축률은, 마커에 기초하여 열처리 후의 유리기판의 X축방향에서의 수축량을 측정한 후에, 상기 수축량을 X축방향에서의 열처리 전의 마커간 거리로 나누어 구하였다. 본 실시예에서는, 수축률(ppm)=(수축량(㎛)/마커간 거리(mm))×1000으로 하여 구하였다. 또, X축방향에서의 유리기판의 양단부(우단과 좌단)에서 구한 수축률의 평균을 X축방향의 수축률로 하였다. 또한, Y축방향의 수 축률도 X축방향과 같이 구하였다.
열처리는, 600℃에서 4시간 행하고, 그 후 유리기판을 냉각하였다.
본 실시예에서는, 같은 유리기판을 4장 준비하고, 4장의 기판(기판 A 내지 기판 D)에 관해서 같은 조건으로 실험을 하였다. 표 1에 기판 A 내지 기판 D에서의 수축률의 측정결과를 나타낸다.
Figure 112008070913327-pat00002
시료 A 내지 시료 D의 어떤 유리기판에 있어서나, X축방향의 수축률과 Y축방향의 수축률의 차가 작고, X축방향과 Y축방향에서의 수축률이 평균치(X축방향의 수축률과 Y축방향의 수축률을 평균한 값)로부터 10% 이내인 것을 확인할 수 있었다.
도 1은 본 발명의 SOI기판의 제작방법의 일례를 도시하는 도면.
도 2는 본 발명의 SOI기판의 제작방법의 일례를 도시하는 도면.
도 3은 본 발명의 SOI기판의 제작방법의 일례를 도시하는 도면.
도 4는 본 발명의 SOI기판의 제작방법의 일례를 도시하는 도면.
도 5는 본 발명의 SOI기판을 사용한 반도체장치의 제작방법의 일례를 도시하는 도면.
도 6은 본 발명의 SOI기판을 사용한 반도체장치의 제작방법의 일례를 도시하는 도면.
도 7은 본 발명의 SOI기판을 사용한 반도체장치의 일례를 도시하는 도면.
도 8은 본 발명의 SOI기판을 사용한 반도체장치의 일례를 도시하는 도면.
도 9는 본 발명의 SOI기판을 사용한 표시장치의 일례를 도시하는 도면.
도 10은 본 발명의 SOI기판을 사용한 표시장치의 일례를 도시하는 도면.
도 11은 본 발명의 SOI기판을 사용한 표시장치의 일례를 도시하는 도면.
도 12는 본 발명의 SOI기판을 사용한 전자기기를 도시하는 도면.
도 13은 열처리에 의한 베이스기판의 수축을 도시하는 도면.

Claims (43)

  1. SOI 기판을 제작하는 방법에 있어서:
    반도체 기판의 표면상에 절연층을 형성하는 단계;
    상기 반도체 기판의 상기 표면으로부터 소정의 깊이로 상기 반도체 기판 내에 박리층을 형성하는 단계;
    상기 박리층의 형성 후, 상기 반도체 기판의 상기 절연층 위에 접합층을 형성하는 단계;
    상기 반도체 기판과 베이스 기판이 서로 대향하도록 상기 베이스 기판에 상기 접합층을 접합하는 단계; 및
    상기 박리층에서 가열 처리에 의해 상기 반도체 기판의 일부를 분리함으로써 상기 베이스 기판 위에 단결정 반도체 층을 형성하는 단계를 포함하고,
    상기 박리층은 H+ 이온, H2 + 이온, 및 H3 + 이온을 포함하는 이온빔을 상기 반도체 기판에 조사함으로써 형성되고,
    상기 H3 + 이온의 비율은 상기 H+ 이온, 상기 H2 + 이온, 및 상기 H3 + 이온의 총량에 대하여 80 % 이상이고,
    상기 베이스 기판은 상기 가열 처리에 의해 등방적으로 수축하고,
    상기 베이스 기판은 700℃ 이하의 변형점을 갖는, SOI 기판 제작 방법.
  2. SOI 기판을 제작하는 방법에 있어서:
    반도체 기판의 표면상에 형성된 절연층, 상기 반도체 기판의 상기 표면으로부터 소정의 깊이에 형성된 박리층 및 상기 박리층의 형성 후, 상기 절연층 위에 형성된 접합층을 구비한 상기 반도체 기판을 준비하는 단계;
    상기 반도체 기판과 베이스 기판이 서로 대향하도록 상기 베이스 기판에 상기 접합층을 접합하는 단계; 및
    상기 박리층에서 가열 처리에 의해 상기 반도체 기판의 일부를 분리함으로써 상기 베이스 기판 위에 단결정 반도체 층을 형성하는 단계를 포함하고,
    상기 박리층은 H+ 이온, H2 + 이온, 및 H3 + 이온을 포함하는 이온빔을 상기 반도체 기판에 조사함으로써 형성되고,
    상기 H3 + 이온의 비율은 상기 H+ 이온, 상기 H2 + 이온, 및 상기 H3 + 이온의 총량에 대하여 80 % 이상이고,
    상기 베이스 기판은 상기 가열 처리에 의해 등방적으로 수축하고,
    상기 베이스 기판은 700℃ 이하의 변형점을 갖는, SOI 기판 제작 방법.
  3. 제 2 항에 있어서,
    유기 실란 가스를 사용하여 화학 기상 성장법에 의해 성막되는 실리콘 산화막이 상기 절연층으로서 사용되는, SOI 기판 제작 방법.
  4. SOI 기판을 제작하는 방법에 있어서:
    반도체 기판의 표면으로부터 소정의 깊이에 형성된 박리층 및 상기 박리층의 형성 후, 상기 반도체 기판의 상기 표면상에 형성된 접합층을 구비한 상기 반도체 기판을 준비하는 단계;
    상기 반도체 기판과 베이스 기판이 서로 대향하도록 상기 베이스 기판 위에 형성된 절연층에 상기 접합층을 접합하는 단계; 및
    상기 박리층에서 가열 처리에 의해 상기 반도체 기판의 일부를 분리함으로써 상기 베이스 기판 위에 단결정 반도체 층을 형성하는 단계를 포함하고,
    상기 박리층은 H+ 이온, H2 + 이온, 및 H3 + 이온을 포함하는 이온빔을 상기 반도체 기판에 조사함으로써 형성되고,
    상기 H3 + 이온의 비율은 상기 H+ 이온, 상기 H2 + 이온, 및 상기 H3 + 이온의 총량에 대하여 80 % 이상이고,
    상기 베이스 기판은 상기 가열 처리에 의해 등방적으로 수축하고,
    상기 베이스 기판은 700℃ 이하의 변형점을 갖는, SOI 기판 제작 방법.
  5. 제 4 항에 있어서,
    유기 실란 가스를 사용하여 화학 기상 성장법에 의해 성막되는 실리콘 산화막이 상기 접합층으로서 사용되고, 질소 함유층이 상기 절연층으로서 사용되는, SOI 기판 제작 방법.
  6. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서,
    질소 함유층이 상기 접합층으로서 사용되는, SOI 기판 제작 방법.
  7. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서,
    상기 가열 처리는 400℃ 이상 700℃ 이하의 온도에서 수행되는, SOI 기판 제작 방법.
  8. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서,
    상기 베이스 기판은 상기 반도체 기판의 열팽창 계수와 같은 정도이거나 더 큰 열팽창 계수를 갖는, SOI 기판 제작 방법.
  9. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서,
    상기 베이스 기판의 열팽창 계수는 상기 반도체 기판의 열팽창 계수의 0.85배 내지 2배인, SOI 기판 제작 방법.
  10. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서,
    실리콘 기판이 상기 반도체 기판으로서 사용되고, 2.3×10-6/℃ 내지 5.0×10-6/℃의 열팽창 계수를 갖는 기판이 상기 베이스 기판으로서 사용되는, SOI 기판 제작 방법.
  11. 제 1 항, 제 2 항, 및 제 4 항 중 어느 한 항에 있어서,
    유리 기판이 상기 베이스 기판으로서 사용되는, SOI 기판 제작 방법.
  12. 제 11 항에 있어서,
    상기 유리 기판의 표면은 연마되는, SOI 기판 제작 방법.
  13. 제 11 항에 있어서,
    상기 유리 기판의 평균 표면 거칠기는 0.3nm 이하인, SOI 기판 제작 방법.
  14. 반도체 장치를 제조하는 방법에 있어서:
    반도체 기판에 이온들을 첨가함으로써 상기 반도체 기판의 표면으로부터 소정의 깊이에 박리층을 형성하는 단계;
    상기 박리층의 형성 후, 상기 반도체 기판 위에 접합층을 형성하는 단계;
    상기 반도체 기판과 베이스 기판이 서로 대향하도록 상기 베이스 기판에 상기 접합층을 접합하는 단계;
    상기 박리층에서 가열 처리에 의해 상기 반도체 기판의 일부를 분리함으로써 상기 베이스 기판 위에 단결정 반도체 층을 형성하는 단계;
    상기 단결정 반도체 층을 패터닝(patterning)함으로써 적어도 하나의 반도체 섬을 형성하는 단계; 및
    게이트 절연막을 개재하여 상기 반도체 섬 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 박리층은 H+ 이온, H2 + 이온, 및 H3 + 이온을 포함하는 이온빔을 상기 반도체 기판에 조사함으로써 형성되고,
    상기 H3 + 이온의 비율은 상기 H+ 이온, 상기 H2 + 이온, 및 상기 H3 + 이온의 총량에 대하여 80 % 이상이고,
    상기 베이스 기판은 700℃ 이하의 변형점을 갖고,
    상기 베이스 기판은 상기 가열 처리에 의해 등방적으로 수축하는, 반도체 장치 제조 방법.
  15. 제 14 항에 있어서,
    상기 이온들을 첨가하는 단계는 상기 반도체 기판상에 형성된 절연막을 통해 수행되는, 반도체 장치 제조 방법.
  16. 제 15 항에 있어서,
    상기 절연막은 산화 실리콘을 포함하는, 반도체 장치 제조 방법.
  17. 제 14 항에 있어서,
    상기 반도체 기판에 첨가된 상기 이온들은 수소 이온을 포함하는, 반도체 장치 제조 방법.
  18. 제 14 항에 있어서,
    상기 소정의 깊이는 10nm 이상 500nm 이하인, 반도체 장치 제조 방법.
  19. 제 15 항에 있어서,
    유기 실란 가스를 사용하여 화학 기상 성장법에 의해 성막되는 실리콘 산화막이 상기 절연막으로서 사용되고, 질소 함유층이 상기 접합층으로서 사용되는, 반도체 장치 제조 방법.
  20. 제 14 항에 있어서,
    질소 함유층이 상기 접합층으로서 사용되는, 반도체 장치 제조 방법.
  21. 제 14 항에 있어서,
    상기 가열 처리는 400℃ 이상 700℃ 이하의 온도에서 수행되는, 반도체 장치 제조 방법.
  22. 제 14 항에 있어서,
    상기 베이스 기판은 상기 반도체 기판의 열팽창 계수와 같은 정도이거나 더 큰 열팽창 계수를 갖는, 반도체 장치 제조 방법.
  23. 제 14 항에 있어서,
    상기 베이스 기판의 열팽창 계수는 상기 반도체 기판의 열팽창 계수의 0.85배 내지 2배인, 반도체 장치 제조 방법.
  24. 제 14 항에 있어서,
    실리콘 기판이 상기 반도체 기판으로서 사용되고, 2.3×10-6/℃ 내지 5.0×10-6/℃의 열팽창 계수를 갖는 기판이 상기 베이스 기판으로서 사용되는, 반도체 장치 제조 방법.
  25. 제 14 항에 있어서,
    유리 기판이 상기 베이스 기판으로서 사용되는, 반도체 장치 제조 방법.
  26. 제 25 항에 있어서,
    상기 유리 기판의 표면은 연마되는, 반도체 장치 제조 방법.
  27. 제 25 항에 있어서,
    상기 유리 기판의 평균 표면 거칠기는 0.3nm 이하인, 반도체 장치 제조 방법.
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