JP5478789B2 - Ｓｏｉ基板の作製方法 - Google Patents

Ｓｏｉ基板の作製方法 Download PDF

Info

Publication number
JP5478789B2
JP5478789B2 JP2008160232A JP2008160232A JP5478789B2 JP 5478789 B2 JP5478789 B2 JP 5478789B2 JP 2008160232 A JP2008160232 A JP 2008160232A JP 2008160232 A JP2008160232 A JP 2008160232A JP 5478789 B2 JP5478789 B2 JP 5478789B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
substrate
semiconductor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008160232A
Other languages
English (en)
Other versions
JP2009033123A (ja
JP2009033123A5 (ja
Inventor
明久 下村
秀和 宮入
由里香 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008160232A priority Critical patent/JP5478789B2/ja
Publication of JP2009033123A publication Critical patent/JP2009033123A/ja
Publication of JP2009033123A5 publication Critical patent/JP2009033123A5/ja
Application granted granted Critical
Publication of JP5478789B2 publication Critical patent/JP5478789B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、シリコンなどでなる半導体層を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法、およびＳＯＩ基板から半導体装置を作製する方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、集積回路および電子機器は全て半導体装置である。
絶縁層上に薄い単結晶シリコン層が形成されているＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。薄い単結晶シリコン層の特長を活かすことで、集積回路中のトランジスタを素子ごとに完全に電気的に分離して形成することができ、トランジスタを完全空乏型とすることができるので、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。
ＳＯＩ基板を作製する方法の１つに、水素イオン注入工程と分離工程とを組み合わせた貼り合わせ法が知られている。この方法では、主に次のような工程を行って、ＳＯＩ基板を作製している。シリコンウエハに水素イオンを注入することによって、表面から所定の深さに損傷領域を形成する。ベース基板となる別のシリコンウエハを酸化して酸化シリコン膜を形成する。水素イオンを注入したシリコンウエハと、酸化シリコン膜が形成されたシリコンウエハを接合させて、２枚のシリコンウエハを貼り合わせる。加熱処理を行って、損傷領域でウエハを劈開させる。ベース基板に貼り合わせられたシリコン層の結合力を向上させるため、加熱処理を行う。
また、シリコンウエハから分離されたシリコン層をガラス基板に貼り合わせてＳＯＩ基板を作製する方法が知られている（特許文献１乃至３参照）。
特開平１１−１６３３６３号公報 特開２００４−０８７６０６号公報 特開２００５−２５２２４４号公報
従来のＳＯＩ基板の作製方法では、シリコンウエハに水素イオンを照射するには、イオン注入法が用いられる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を電界の作用により引き出し、さらに質量分離して所定の質量のイオン種を加速し、イオンビームとして被処理物に照射する方法である。また、イオンを照射する方法には、イオンドーピング法もある。イオンドーピング法とは、ソースガスをプラズマ化し、電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速し、イオンビームとして被処理物に照射する方法である。
本出願人の研究によって、イオンドーピング法で水素ガスから生成されたイオン種をシリコンウエハに照射して損傷領域を形成することで、ガラス基板の歪み点よりも低い温度の加熱処理によって、シリコンウエハを劈開させることが可能であることが分かった。この知見をもとに、ベース基板に、歪み点が７００℃以下のガラス基板を用い、イオンドーピング法で損傷領域を形成することでＳＯＩ基板の作製を行った。
イオンドーピング法でイオン照射を行うイオンドーピング装置は、一辺が１ｍを越えるガラス基板上に薄膜トランジスタを作製するために開発された装置である。そのため、イオンドーピング法は、質量分離を行うイオン注入法よりも、損傷領域を形成するタクトタイムを短縮することができるという利点がある。しかしながら、イオンドーピング法では質量分離を行わないため、イオンドーピング装置の電極などの材料に含まれている金属元素が水素イオンと共にシリコンウエハに打ち込まれるおそれがある。金属に汚染されたＳＯＩ基板は、トランジスタのしきい値電圧の変動、リーク電流の増加など、トランジスタの電気的特性の低下、および信頼性の低下を招く。
本発明は、金属元素による汚染の影響を抑えることが可能なＳＯＩの作製方法を提供することを課題の１つとする。また、金属汚染の影響を抑制し、歪み点が７００℃以下のベース基板に貼り付けられた半導体層から半導体装置を作製する方法を提供することを課題の１つとする。
本発明の１つは、半導体基板から分離された半導体層と、半導体層が固定されているベース基板を有するＳＯＩ基板を作製し、このＳＯＩ基板の半導体層から半導体素子を形成する半導体装置の作製方法に関する。
ＳＯＩ基板を作製するためには、ソースガスを励起してイオン種を生成し、半導体基板にイオン種を照射して、半導体基板中に損傷領域を形成する。ソースガスには、水素ガス、ヘリウムガスまたはハロゲンガスを用いることができる。
ベース基板と半導体基板を貼り合わせるための接合層は、ベース基板または半導体基板の少なくとも一方に形成される。半導体基板に接合層を形成する場合、損傷領域を形成した後に接合層を形成してもよいし、接合層を形成してから損傷領域を形成することもできる。
接合層を介して、ベース基板と半導体基板を密着させ、接合層の表面と当該接合層との接触面とを接合させることで、ベース基板と半導体基板を貼り合わせる。接合層との接触面は、例えば、ベース基板の表面、半導体基板の表面、絶縁膜の表面などである。
ベース基板と半導体基板を貼り合わせた後、半導体基板の加熱によって損傷領域に亀裂を生じさせて、半導体基板を分割する。このことにより、半導体基板から分離された半導体層がベース基板に固定されたＳＯＩ基板が作製される。
本発明では、ベース基板に貼り合わせられた半導体層の金属元素を除去するために、半導体層上に、ゲッタリングサイト層を形成する。ゲッタリングサイト層を形成した後、半導体層中の金属元素をゲッタリングサイト層にゲッタリングさせるための加熱処理を行う。この加熱処理は、例えば、処理温度４５０℃以上８５０℃以下で行うことができる。
ゲッタリングサイト層は、非晶質シリコン、非晶質シリコンゲルマニウムなどの非晶質半導体で形成することができる。ゲッタリングサイト層は、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ればれた１種類または２種類以上の第１８族元素を含む。ゲッタリングサイト層の第１８族元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下とするのが好ましい。
ゲッタリングサイト層の形成方法には、次の３つの方法があげられる。１つめは、ＣＶＤ法（化学的気相成長法）により、少なくとも第１８族元素ガスを含んだソースガスを用いて半導体を堆積させる方法である。２つめは、スパッタリング法により、プロセスガスに少なくとも第１８族元素ガスを用いて半導体膜を形成する方法である。３つめは、ＣＶＤ法またはスパッタリング法で半導体を堆積し、半導体に第１８族元素を添加する方法である。第１８族元素の添加は、イオンドーピング法またはイオン注入法で行うことができる。
ゲッタリングのための加熱処理の後、ゲッタリングサイト層と共に、半導体層の上面に残っている損傷領域も除去する。また、損傷領域だけでなく半導体層の上部を除去し、所望の厚さに半導体層を薄くすることもできる。この工程は、エッチング処理または研磨処理で行うことができる。また、エッチング処理と研磨処理の両方の処理で行うことができる。
本発明では、ゲッタリングサイト層を除去した後、半導体層をエッチングなどで素子分離を行い、半導体素子を構成する半導体層を形成する。
本発明では、ゲッタリングサイト層を除去した後、半導体層にレーザ光を照射することができる。レーザ光を照射することにより、半導体層の結晶欠陥が減少し、結晶性を向上させることができる。また、レーザ光を照射した後、半導体層の表面を研磨する研磨処理を行うことができる。
本発明では、ゲッタリングサイト層を形成する前に、ベース基板に貼り付けられた半導体層にレーザ光を照射することができる。レーザ光を照射することにより、半導体層の結晶欠陥が減少し、結晶性を向上させることができる。
また、本発明では、ベース基板に貼り合わせられた半導体層の金属元素を除去するため、ゲッタリング層を形成する代わりに、第１８族元素を半導体層に添加し、半導体層の上部にゲッタリングサイト領域を形成する。ゲッタリングサイト領域を形成した後、半導体層中の金属元素をゲッタリングサイト領域にゲッタリングさせるための加熱処理を行う。この加熱処理は、例えば、処理温度４５０℃以上８５０℃以下で行うことができる。ゲッタリングサイト領域を除去した後、半導体層をエッチングなどで素子分離を行い、半導体素子を構成する半導体層を形成する。
第１８族元素は、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅであり、ゲッタリングサイト領域に１種類または２種類以上の第１８族元素を添加することができる。ゲッタリングサイト領域の第１８族元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下とするのが好ましい。
本発明では、ゲッタリングのための加熱処理の後、ゲッタリングサイト領域を除去することで、半導体層を薄膜化することができる。ゲッタリングサイト領域を除去し、さらにその上部を除去し、所望の厚さに半導体層を薄くすることもできる。この工程は、エッチング処理または研磨処理で行うことができる。また、エッチング処理と研磨処理の両方の処理で行うことができる。
本発明では、ゲッタリングサイト領域を除去した後、半導体層にレーザ光を照射することができる。レーザ光を照射することにより、半導体層の結晶欠陥が減少するので、結晶性を向上させることができる。レーザ光を照射した後、半導体層の表面を研磨する研磨処理を行うことができる。
本発明では、ゲッタリングサイト領域を形成する前に、ベース基板に貼り付けられた半導体層にレーザ光を照射することができる。レーザ光を照射することにより、半導体層の結晶欠陥が減少し、結晶性を向上させることができる。
本発明では、ゲッタリングサイト層またはゲッタリングサイト領域に金属元素をゲッタリングさせる処理を行うため、半導体装置の作製過程で発生する金属汚染の影響を抑えることができる。そのため、トランジスタのしきい値電圧の変動の抑制、リーク電流の低下など、トランジスタの電気的特性の改善および信頼性を向上させることができる。
また、本発明では、ＳＯＩ基板の作製工程中に発生する金属汚染の影響を抑えることができるので、金属汚染が懸念されるイオンドーピング装置を肯定的に使用できるようになる。したがって、イオンドーピング装置を用いて、損傷領域を形成することで、タクトタイムの短縮を図ることができる。
ゲッタリングサイト層またはゲッタリングサイト領域に金属元素をゲッタリングさせるための熱処理は、ガラス基板の歪み点以下で実施することができるので、半導体層を貼り合わせるベース基板にガラス基板を使用することができる。したがって、高性能で、信頼性の高い半導体装置をガラス基板上に作製することが可能になる。
以下に、本発明を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施の形態の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照符号が付されている要素は同じ要素を表しており、材料、形状、作製方法などについて繰り返しになる説明は省略している。
（実施の形態１）
図１（Ａ）−図２（Ｅ）を用いて、本実施の形態ではＳＯＩ基板を作製する方法を説明する。図１（Ａ）−図２（Ｅ）はＳＯＩ基板の作製方法の一例を示す断面図である。
図１（Ａ）に示すように、ベース基板１０１を用意する。ベース基板１０１は、半導体基板から分割された半導体層を支持する支持基板である。ベース基板１０１には、液晶表示装置など電子工業製品に使用されている透光性のガラス基板を用いることができる。耐熱性、価格などの点から、ガラス基板には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上７００℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好ましい。また、半導体装置の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板の材料には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料がある。
また、ベース基板１０１には、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコン、シリコンゲルマニウム、炭化シリコンまたはガリウムヒ素など半導体でなる半導体基板などを用いることができる。
図１（Ｂ）に示すように半導体基板１１１を用意する。半導体基板１１１から分離された半導体層をベース基板１０１に貼り合わせることで、ＳＯＩ基板が作製される。半導体基板１１１としては、単結晶半導体基板が好ましい。多結晶半導体基板を用いることもできる。半導体基板１１１には、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる半導体基板を用いることができる。なお、本実施の形態では、ベース基板１０１には、半導体基板１１１よりも大きいサイズの基板が用いられている。
図１（Ｃ）に示すように、半導体基板１１１上に絶縁層１１２を形成する。絶縁層１１２は単層構造、２層以上の多層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。絶縁層１１２を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質である。また、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質である。酸化窒化物および窒化酸化物の組成は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）および水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定することができる。例えば、酸化窒化シリコンとは、酸素が５０原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれる物質が挙げられる。また、窒化酸化シリコンとしては、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質が挙げられる。なお、ここで述べた酸化窒化シリコンおよび窒化酸化シリコンの酸素、窒素、水素、Ｓｉの含有比率は、各物質を構成する元素の合計を１００原子％としたときの値である。
絶縁層１１２を構成する絶縁膜は、ＣＶＤ法、スパッタリング法、半導体基板１１１を酸化するまたは窒化するなどの方法により形成することができる。
ベース基板１０１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含む基板を用いた場合、このような不純物がベース基板１０１から、ＳＯＩ基板の半導体層に拡散することを防止できるような膜を少なくとも１層、絶縁層１１２に設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１１２をバリア層として機能させることができる。
例えば、絶縁層１１２を単層構造のバリア層として形成する場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で、絶縁層１１２を形成することができる。
絶縁層１１２を、バリア層として機能する２層構造の膜にする場合は、上層は、バリア機能の高い絶縁膜で構成する。上層は、厚さ５ｎｍ乃至２００ｎｍの窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。そのため、半導体基板１１１と接する下層の絶縁膜には、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜および酸化窒化シリコン膜、および半導体基板１１１を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは５ｎｍ以上３００ｎｍ以下とすることができる。
本実施の形態では、絶縁層１１２を絶縁膜１１２ａと絶縁膜１１２ｂでなる２層構造とする。絶縁層１１２をブロッキング膜として機能させる絶縁膜１１２ａと絶縁膜１１２ｂの組み合わせは、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
例えば、下層の絶縁膜１１２ａとしては、ソースガスにＳｉＨ４およびＮ２Ｏを用いてプラズマＣＶＤ法により酸化窒化シリコン膜を形成することができる。上層の絶縁膜１１２ｂとしては、ソースガスにＳｉＨ４、Ｎ２ＯおよびＮＨ３を用いてプラズマＣＶＤ法により窒化酸化シリコン膜を形成することができる。なお、絶縁膜１１２ａとして、ソースガスに有機シランガスと酸素を用いて、プラズマＣＶＤ法で酸化シリコン膜を形成することもできる。
有機シランとしては、珪酸エチル（ＴＥＯＳ、化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ、化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、またはトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などの化合物である。
次に、図１（Ｄ）に示すように、絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を半導体基板１１１に注入（照射）して、半導体基板１１１中に損傷領域１１３を形成する。このイオン照射工程は、加速されたイオン種でなるイオンビーム１２１を半導体基板１１１に照射することで、イオン種を構成する元素を半導体基板１１１に添加する工程である。よって、イオンビーム１２１を半導体基板１１１に照射すると、加速されたイオン種の衝撃により、半導体基板１１１の所定の深さに結晶構造が脆くなっている脆化層が形成される。この層が損傷領域１１３である。損傷領域１１３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の侵入角度によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に損傷領域１１３が形成される。つまり、イオンが侵入する深さで、半導体基板１１１から分離される半導体層の厚さが決定される。損傷領域１１３が形成される深さは５０ｎｍ以上５００ｎｍ以下であり、５０ｎｍ以上２００ｎｍ以下が好ましい。
イオンビーム１２１を半導体基板１１１に照射するには、質量分離を伴うイオン注入法だけでなく、質量分離を伴わないイオンドーピング法で行うことができる。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンドーピング法でイオン照射を行う場合、イオンビーム１２１に、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が７０％以上含まれるようにすることが好ましく、Ｈ３ ＋の割合は８０％以上がより好ましい。Ｈ３ ＋の割合を７０％以上とすることで、イオンビーム１２１に含まれるＨ２ ＋イオンの割合が相対的に小さくなるため、イオンビーム１２１に含まれる水素イオンの平均侵入深さのばらつきが小さくなるので、イオンの注入効率が向上し、タクトタイムを短縮することができる。
損傷領域１１３を浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、水素ガスを励起することで生成されたプラズマ中のＨ３ ＋イオンの割合を高くすることで、原子状水素（Ｈ）を効率よく、半導体基板１１１に添加することができる。それは、Ｈ３ ＋イオンはＨ＋イオンの３倍の質量を持つことから、同じ深さに水素原子を添加する場合、Ｈ３ ＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることが可能であるからである。イオンの加速電圧を高くすることで、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
よって、イオンビーム１２１に含まれるＨ３ ＋の割合を高くすることにより、水素の平均侵入深さのばらつきが小さくなるので、半導体基板１１１において、水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。
水素ガスを用いて、イオンドーピング法でイオン照射を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを照射することで、イオンビーム１２１に含まれるイオン種、およびその割合にもよるが、損傷領域１１３を半導体基板１１１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
例えば、半導体基板１１１が単結晶シリコン基板であり、絶縁膜１１２ａが厚さ５０ｎｍの酸化窒化シリコン膜であり、絶縁膜１１２ｂが厚さ５０ｎｍの窒化酸化シリコン膜の場合、ソースガスが水素であり、加速電圧４０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２の条件では、半導体基板１１１から厚さ１２０ｎｍ程度の半導体層を分離することができる。また、絶縁膜１１２ａを厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件で水素イオンを照射することで、半導体基板１１１から厚さ７０ｎｍ程度の半導体層を分離することができる。
イオン照射工程のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種がＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして半導体基板１１１に照射することができる。よって、イオンドーピング法で、効率良く、微小な空孔を損傷領域１１３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオン照射を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
損傷領域１１３を形成した後、絶縁層１１２の上面に、図１（Ｅ）に示すように、接合層１１４を形成する。接合層１１４を形成する工程では、半導体基板１１１の加熱温度は損傷領域１１３に添加した元素または分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は損傷領域１１３からガスが抜けない温度である。なお、接合層１１４は、イオン照射工程を行う前に形成することもできる。この場合は、接合層１１４を形成するときのプロセス温度を３５０℃以上にすることができる。
接合層１１４は、平滑で親水性の接合面を半導体基板１１１の表面に形成するための層である。そのため、接合層１１４の面粗さは、平均粗さＲａが０．８ｎｍ未満、二乗平均平方根粗さＲｍｓが０．９ｎｍ未満が好ましい。また、接合層１１４の厚さは５ｎｍ以上５００ｎｍ以下とすることができ、その厚さは１０ｎｍ以上２００ｎｍ以下が好ましい。
接合層１１４には、化学的な反応により形成される絶縁膜が好ましく、酸化シリコン膜が好ましい。接合層１１４として、プラズマＣＶＤ法で酸化シリコン膜を形成する場合には、ソースガスに有機シランガスおよび酸素（Ｏ２）ガスを用いることが好ましい。ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を有する酸化シリコン膜を形成することができる。また、熱ＣＶＤ法で、加熱温度が５００℃以下２００℃以上で形成されるＬＴＯ（低温酸化物、ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）で、接合層１１４を形成することができる。ＬＴＯの形成には、シリコンソースガスにモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスに一酸化二窒素（Ｎ２Ｏ）などを用いることができる。
なお、ベース基板１０１に半導体基板を用いる場合には、絶縁層１１２を形成せず、半導体基板１１１を酸化して、酸化膜でなる接合層１１４を形成することもできる。
図１（Ｆ）は接合工程を説明する断面図であり、ベース基板１０１と半導体基板１１１とを貼り合わせた状態を示している。接合工程を行うには、まず、ベース基板１０１、および接合層１１４と絶縁層１１２が形成された半導体基板１１１を超音波洗浄する。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。メガヘルツ超音波洗浄の後、ベース基板１０１および半導体基板１１１の双方、または一方をオゾン水で洗浄することが好ましい。オゾン水で洗浄することで、有機物の除去と、表面の親水性を向上させることができる。
洗浄工程の後、接合層１１４を介して、ベース基板１０１と半導体基板１１１を貼り合わせる。まず、接合層１１４とベース基板１０１の界面にファン・デル・ワールス力が作用する。力を加えて、ベース基板１０１の表面と接合層１１４の表面とを密着させると、ベース基板１０１と接合層１１４との界面に化学結合が形成され、ベース基板１０１と接合層１１４が接合する。接合工程は、加熱処理を伴わず、常温で行うことができるため、ベース基板１０１に、ガラス基板など耐熱性の低い基板を用いることが可能である。
ベース基板１０１と半導体基板１１１を密着させた後、ベース基板１０１と接合層１１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、損傷領域１１３に亀裂を発生させない温度とし、７０℃以上３００℃以下とすることができる。
次いで、４００℃以上の加熱処理を行い、損傷領域１１３において半導体基板１１１を分割し、半導体基板１１１から半導体層１１５Ａを分離する。図１（Ｇ）は、半導体基板１１１から半導体層１１５Ａを分離する分離工程を説明する図である。図１（Ｇ）に示すように、分離工程により、ベース基板１０１上に半導体層１１５Ａが形成される。参照符号１１１Ａを付した基板は、半導体層１１５Ａが分離された後の半導体基板１１１を示している。
４００℃以上の加熱処理を行うことで、ベース基板１０１と接合層１１４との接合での結合力が増加する。また、温度上昇によって、損傷領域１１３に形成されている微小な孔には、イオン照射工程で添加した元素が析出するので、内部の圧力が上昇する。圧力の上昇により損傷領域１１３の微小な孔に体積変化が起こり、損傷領域１１３に亀裂が生じ、損傷領域１１３に沿って半導体基板１１１が劈開される。接合層１１４はベース基板１０１に接合しているので、ベース基板１０１上には半導体基板１１１から分離された半導体層１１５Ａが固定される。半導体層１１５Ａを半導体基板１１１から分離するための加熱処理の温度は、ベース基板１０１の歪み点を越えない温度とし、４００℃以上７００℃以下で行うことができる。
図１（Ｇ）に示す分離工程で、ベース基板１０１に半導体層１１５Ａが貼り合わされたＳＯＩ基板１３１が作製される。ＳＯＩ基板１３１は、ベース基板１０１上に接合層１１４、絶縁層１１２半導体層１１５Ａの順に層が積層された積層構造を有し、ベース基板１０１と接合層１１４が接合している基板である。絶縁層１１２を形成しない場合は、ＳＯＩ基板１３１は接合層１１４に半導体層１１５Ａが接している基板となる。
なお、半導体基板１１１から半導体層１１５Ａを分離するための加熱処理は、結合力を強化するための加熱処理は、同じ装置で連続して行うことができる。また、２つの加熱処理を異なる装置で行うこともできる。例えば、同じ炉で行う場合は、まず、処理温度２００℃、処理時間２時間の加熱処理を行い。次いで、加熱温度を６００℃に上昇させ、６００℃、２時間の加熱処理を行う。そして、４００℃以下から室温程度の温度に冷却して、炉から、半導体基板１１１ＡおよびＳＯＩ基板１３１を取り出す。
異なる装置で加熱処理を行う場合は、例えば、炉において、処理温度２００℃、処理時間２時間の加熱処理を行った後、貼り合わされたベース基板１０１と半導体基板１１１を炉から搬出する。次いで、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置で、処理温度６００℃以上７００℃以下、処理時間１分以上３０分以下の加熱処理を行い、半導体基板１１１を損傷領域１１３で分割させる。
図２を用いて、ＳＯＩ基板１３１の半導体層１１５Ａから金属不純物を除去するゲッタリング方法を説明する。
まず、半導体層１１５Ａ上にゲッタリングサイト層１１６Ａを形成する。図２（Ａ）はゲッタリングサイト層１１６Ａの形成工程を説明するための断面図である。ゲッタリングサイト層１１６Ａの形成方法には大別すると２つの方法がある。１つは、ＣＶＤ法またはスパッタリング法などの方法で半導体膜を形成しながら、第１８族元素を添加する方法である。別の１つは、ＣＶＤ法またはスパッタリング法などの方法で半導体膜を形成し、イオンドーピング法またはイオン注入法により第１８族元素を半導体膜に添加する方法である。
ゲッタリングサイト層１１６Ａは、半導体層１１５Ａ表面の自然酸化膜を除去した後形成することが好ましい。例えば、フッ酸を含んだエッチャントで半導体層１１５Ａの表面をエッチングすることで、自然酸化膜を除去することができる。
ゲッタリングサイト層１１６Ａの結晶構造は非晶質が好ましい。ゲッタリングサイト層１１６Ａは、非晶質シリコン膜、非晶質シリコンゲルマニウム膜で形成することができる。ゲッタリングサイト層１１６Ａは、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ればれた１種類または２種類以上の第１８族元素を含む。
ゲッタリングサイト層の第１８族元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下とすることができ、その濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３以下とするのがより好ましい。ゲッタリングサイト層の第１８族元素の濃度は、二次イオン質量分析法（ＳＩＭＳ、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で分析することができる。ＳＩＭＳで分析した第１８族元素の深さ方向プロファイルにおいて、ピーク濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３以下となるように、ゲッタリングサイト層１１６Ａに第１８族元素を含ませる。
例えば、プラズマＣＶＤ法で、Ａｒを含んだ非晶質シリコン膜を形成するには、モノシラン（ＳｉＨ４）、水素（Ｈ２）およびアルゴン（Ａｒ）をソースガスに用いればよい。ソースガスにおいて、Ａｒに対するＳｉＨ４の流量比（ＳｉＨ４／Ａｒ）が１／９９９以上１／９以下とすることが好ましい。また、プロセス温度は３００℃以上５００℃以下が好ましい。ソースガスを励起させるためのＲＦパワー密度は、０．００１７Ｗ／ｃｍ２以上０．４８Ｗ／ｃｍ２以下とすることが好ましい。プロセス圧力は、１．３３３Ｐａ以上６６．６５Ｐａ以下が好ましい。
例えば、スパッタリング法で、Ａｒを含んだ非晶質シリコン膜を形成するには、ターゲットに単結晶シリコンを用い、プロセスガスにアルゴン（Ａｒ）を用いればよい。Ａｒガスをグロー放電させ、Ａｒイオンで単結晶シリコンターゲットをスパッタリングすることで、Ａｒを含んだ非晶質シリコン膜を形成することができる。非晶質シリコン膜中のＡｒの濃度は、グロー放電させるためのパワー、圧力、温度などにより調節することができる。プロセス圧力は、０．１Ｐａ以上５Ｐａ以下とすればよい。圧力は低いほど、非晶質シリコン膜中のＡｒの濃度を高くすることができ、１．５Ｐａ以下が好ましい。プロセス中にベース基板１０１を特段加熱する必要はなく、プロセス温度を３００℃以下とすることが好ましい。
スパッタリング法として、ＲＦスパッタリング法、ＤＣスパッタリング法を用いることができる。ＲＦスパッタリング法のほうが、非晶質シリコン膜のＡｒ濃度を１×１０２０ａｔｏｍｓ／ｃｍ３以上にすることが容易である。ＲＦスパッタリング法の場合、グロー放電を発生させるＲＦ電力密度を低くする方が膜中にＡｒを高濃度に含ませることができる。ＲＦ電力密度は０．１３７Ｗ／ｃｍ２以上６．８４７Ｗ／ｃｍ２以下とすることが好ましい。これは、スパッタリング装置の電極が直径３０．５ｃｍの場合、ＲＦパワーを０．１ｋＷ以上５ｋＷ以下とすることに対応する。
また、プラズマＣＶＤ法、熱ＣＶＤ法、またはスパッタリング法で非晶質シリコン膜を形成し、ソースガスにアルゴン（Ａｒ）を用い、イオンドーピング法またはイオン注入法によりＡｒイオンを非晶質シリコン膜に照射することで、Ａｒを含んだ非晶質シリコン膜を形成することができる。イオンの加速電圧およびドーズ量などを調節することで、非晶質シリコン膜中のＡｒの濃度を調節することができる。例えば、加速電圧１０ｋＶ以上５０ｋＶ以下、ドーズ量１×１０１２ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下とすればよい。
次に、ゲッタリングのための加熱処理を行う。図２（Ｂ）は加熱処理工程を説明するための図面である。加熱処理には炉を用いることができ、処理温度４５０℃以上８５０℃以下、処理時間１時間以上４時間以下とすることが好ましい。また、加熱雰囲気は窒素雰囲気、希ガス雰囲気などの不活性雰囲気が好ましい。不活性雰囲気とは、加熱処理時に、ゲッタリングサイト層１１６Ａの表面を酸化させないようにするための雰囲気である。
この加熱処理には、加熱用ランプ光源を備えたＲＴＡ装置を用いることができる。ＲＴＡ装置で行う場合には、加熱用のランプ光源を１秒乃至６０秒間、１回乃至１０回点灯させ、半導体層１１５Ａの温度を瞬間的に６００℃以上に上昇させる。半導体層１１５Ａの加熱温度は１０００℃以下が好ましく、ベース基板１０１の耐熱温度を考慮すると、好ましい温度範囲は６５０℃以上７５０℃以下である。
加熱処理により、半導体層１１５Ａに含まれている金属元素はゲッタリングサイト層１１６Ａに析出し、ゲッタリングサイト層１１６Ａに捕獲される。この結果、半導体層１１５Ａの金属元素の濃度を低下させることができる。図２（Ｂ）の参照符号１１５Ｂを付した層は、ゲッタリング処理により金属元素濃度が低減された半導体層１１５Ａに対応する。また、参照符号１１６Ｂを付した層は、ゲッタリング処理後のゲッタリングサイト層１１６Ａに対応する。なお、ゲッタリングサイト層１１６Ａを、非晶質シリコン膜などの非晶質半導体膜で形成した場合、このゲッタリングのための加熱処理によって、ゲッタリングサイト層１１６Ａは結晶化され、結晶化されたゲッタリングサイト層１１６Ｂが形成される。さらに、このゲッタリングのための加熱処理によって、半導体層１１５Ｂと接合層１１４の結合力を向上させることができる。
ところで、ＳＯＩ基板の半導体層が金属汚染される原因の１つとして、本実施の形態では、図１（Ｄ）の損傷領域１１３の形成にイオンドーピング法でイオンを照射する工程が挙げられる。図１５−図１８に、イオンドーピング法で水素イオンを照射したときの単結晶シリコンウエハの金属汚染を分析した結果を示す。
図１５は、ＩＣＰ質量分析法（ＩＣＰ−ＭＳ、Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による測定結果である。ＩＣＰ−ＭＳで分析した試料は、イオンドーピング法で水素イオンをドープした試料Ａと、水素イオンをドープしていない比較試料Ｘである。試料Ａは次のように作製した。単結晶のシリコンウエハの上面に、ＳｉＨ４およびＮ２Ｏを原料に、プラズマＣＶＤ法で厚さ６００ｎｍの酸化窒化シリコン膜を形成した。この酸化窒化シリコン膜を介して、イオンドーピング法で水素イオンをシリコンウエハに照射した。水素イオンのソースガスには水素を用いた。他方、比較試料Ｘは、試料Ａと同じ条件で、厚さ６００ｎｍの酸化窒化シリコン膜を形成したシリコンウエハであり、水素イオンはドープされていない。
試料Ａ、比較試料Ｘの酸化窒化シリコン膜中に含まれる元素をＩＣＰ−ＭＳで分析した結果が、図１５である。図１５には、試料Ａと比較試料Ｘで濃度が１０倍以上異なる金属元素を記載した。図１６は、図１５の表に記載したデータをグラフにしたものである。ＩＣＰ−ＭＳの分析結果から、水素イオンと共にＴｉ、Ｚｎ、Ｍｏ、およびＰｂのイオンが酸化窒化シリコン膜、およびシリコンウエハに打ち込まれたと考えられる。例えば、Ｍｏは、イオンドーピング装置の電極材料である。
そこで、イオンドーピング法で水素イオンをドープしたシリコンウエハ中の金属元素の深さ方向の分布（ｄｅｐｔｈ ｐｒｏｆｉｌｅ）をＳＩＭＳで分析した。図１７および図１８は、シリコンウエハ中の金属元素の深さ方向プロファイルである。図１７はＴｉのプロファイルであり、図１８はＭｏのプロファイルである。試料は、イオンドーピング法で水素イオンを照射した単結晶のシリコンウエハであり、酸化窒化シリコン膜は形成していない。図１７、図１８の深さ方向プロファイルから、質量分離を行わない水素イオンのドーピングによって、金属元素がシリコンウエハ内に打ち込まれることが理解できる。
図１５−図１８の分析結果は、損傷領域の形成にイオンドーピング法によってイオン照射を行うことで、ＳＯＩ基板の半導体層の金属汚染が顕在化することを示している。本発明はこの金属汚染を解消するものである。したがって、損傷領域１１３の形成に、イオンドーピング法によるイオン照射を肯定的に行うことができるようになる。つまり、本実施の形態により、イオンシャワードーピング装置で損傷領域１１３を形成することでタクトタイムを短縮するという効果と、金属汚染の影響を抑える効果を共に得ることができる。
ゲッタリングのための加熱処理後に、ゲッタリングサイト層１１６Ｂを除去する。ゲッタリングサイト層１１６Ｂの除去はエッチングにより行うことができる。ドライエッチングでゲッタリングサイト層１１６Ｂを除去する場合は、エッチングガスに、Ｃｌ２、ＢＣｌ３およびＳｉＣｌ４等の塩素系ガス、ＣＦ４、ＮＦ３およびＳＦ６等のフッ素系ガス、ＨＢｒ等の臭素系ガスを用いることができる。ウエットエッチングの場合は、エッチャントにテトラメチルアンモニウムハイドロオキサイド（（ＣＨ３）４ＮＯＨ、通称：ＴＭＡＨ）を含む水溶液などのアルカリ溶液を用いることができる。
ゲッタリングサイト層１１６Ｂは半導体膜でなるので、エッチングの処理時間を調節することで、ゲッタリングサイト層１１６Ｂのエッチング処理で、半導体層１１５Ｂの表面に残存している損傷領域１１３を除去することができる。また、エッチングの処理時間を調節することで、このエッチング処理で、半導体層１１５Ｂの上部を除去し、半導体層１１５Ｂを所望の厚さに薄くする薄膜化処理を行うことができる。図２（Ｃ）は、ゲッタリングサイト層１１６Ｂの除去工程で、半導体層１１５Ｂの薄膜化を行うことを説明するための断面図である。参照符号１１５Ｃを付された層は、薄膜化された半導体層１１５Ｂである。
また、エッチングの代わりに、化学的機械的研磨（ＣＭＰ、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理などにより、ゲッタリングサイト層１１６Ｂおよび損傷領域１１３の除去を行うこともできる。また、研磨処理によって、ゲッタリングサイト層１１６Ｂの除去および半導体層１１５Ｂの薄膜化を行うこともできる。また、初めに、エッチング処理を行い、次に研磨処理を行って、ゲッタリングサイト層１１６Ｂおよび損傷領域１１３の除去、あるいは、ゲッタリングサイト層１１６Ｂの除去と半導体層１１５Ｂの薄膜化を行うこともできる。
ＳＯＩ基板１３１の半導体層１１５Ｃは、イオン照射工程、分離工程などによって、結晶欠陥が形成されているため、半導体層１１５Ｃの結晶性を向上させるための加熱処理を行うことが好ましい。この加熱処理は、炉を用いた処理温度６００℃以上の熱処理、ＲＴＡ装置を用いたランプ光源による加熱処理、レーザ光の照射による処理などで行うことができる。レーザ光の照射処理は、処理時間が短く、ベース基板１０１の温度上昇を抑えることができる。
図２（Ｄ）は、半導体層１１５Ｃの結晶性回復のためのレーザ光の照射処理工程を説明する断面図である。図２（Ｄ）に示すように、レーザ光１２２を半導体層１１５Ｃの上面側から半導体層１１５Ｃに照射する。
レーザ光１２２の波長は、半導体層１１５Ｃ（半導体基板１１１）に吸収される波長とする。その波長は、半導体層１１５Ｃの厚さ、吸収率、レーザ光の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定することができる。例えば、波長は２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。また、レーザ光１２２のエネルギーは、レーザ光１２２の波長、レーザ光の表皮深さ、半導体層１１５Ｃの膜厚などを考慮して決定することができる。レーザ光１２２のエネルギーは、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすることができる。
レーザ光１２２の波長、およびエネルギーを調節して、半導体層１１５Ｃを溶融させるように照射することが好ましい。レーザ光１２２の照射によって半導体層１１５Ｃを溶融させ再結晶化させることで、結晶欠陥が減少され、結晶性が回復される。また、レーザ光１２２で半導体層１１５Ｃを溶融させることで、半導体層１１５Ｃの平坦性を向上させることができる。なお、図２（Ｃ）に示す半導体層１１５Ｂの薄膜化工程で、レーザ光１２２が効率良く吸収される厚さに、半導体層１１５Ｃの厚さを調節することができる。
レーザ光１２２の照射によって、半導体層１１５Ｃ表面の平坦性を向上させることができる。このことから、図２（Ｃ）の工程を、平坦化処理を伴わないエッチング処理で行った場合、半導体層１１５Ｃの結晶性の回復は、レーザ光の照射で行うことは非常に有用である。レーザ光１２２を照射した後、半導体層１１５Ｃの表面をＣＭＰなどの研磨処理を行うこともできる。
レーザ光１２２を発振するレーザは、連続発振レーザ、疑似連続発振レーザおよびパルス発振レーザを用いることができる。図２（Ｄ）の工程で使用されるレーザには、例えば、ＫｒＦレーザなどのエキシマレーザ、Ａｒレーザ、Ｋｒレーザなどの気体レーザがある。その他、固体レーザとして、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ２Ｏ３レーザなどがある。なお、エキシマレーザはパルス発振レーザであるが、ＹＡＧレーザなどの固体レーザには、連続発振レーザにも、疑似連続発振レーザにも、パルス発振レーザにもなるものがある。
レーザ光１２２の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気、希ガス雰囲気のような不活性雰囲気で行うことができる。不活性雰囲気中でレーザ光１２２を照射するには、気密性のあるチャンバー内でレーザ光１２２を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザ光１２２の被照射面に窒素ガスなど不活性ガスを吹き付けることで、窒素雰囲気を形成することもできる。なお、不活性雰囲気とは、レーザ光１２２の照射時に、半導体層１１５Ｃの表面を酸化させないようにするための雰囲気である。
レーザ光１２２を照射する雰囲気は窒素、希ガスなどの不活性雰囲気のほうが、大気雰囲気よりも半導体層１１５Ｃの平坦性を向上させる効果が高い。また、大気雰囲気よりも不活性雰囲気のほうが、半導体層１１５Ｃのクラックやリッジの発生を抑える効果が高いので、レーザ光１２２の使用可能なエネルギー範囲が広くなる。
以上の工程を経て形成されたＳＯＩ基板１３２の断面図を図２（Ｅ）に示す。参照符号１１５Ｅを付した層は、結晶欠陥が減少された半導体層１１５Ｃに対応する。ＳＯＩ基板１３２はベース基板１０１上に、接合層１１４、絶縁層１１２および半導体層１１５Ｅが積層された基板である。接合層１１４およびベース基板１０１が接合することで、半導体層１１５Ｅがベース基板１０１に固定されている。
本実施の形態のＳＯＩ基板の作製方法では、半導体層の金属元素の濃度を低減させているので、本実施の形態のＳＯＩ基板を用いることで、オフ電流が小さく、しきい値電圧の変動が抑制されたトランジスタを作製することができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる方法でＳＯＩ基板を作製する方法を説明する。図３（Ａ）−図３（Ｅ）はＳＯＩ基板の作製方法の一例を示す断面図である。
図１（Ａ）−図１（Ｇ）を用いて説明した工程を行い、ＳＯＩ基板１３１を形成する。図３（Ａ）はＳＯＩ基板１３１の断面図である。ＳＯＩ基板１３１はベース基板１０１上に、接合層１１４、絶縁層１１２および半導体層１１５Ａが積層された基板である。本実施の形態では、図３（Ｂ）−図３（Ｅ）に示す工程を行い、半導体層１１５Ａの金属元素を除去し、かつ半導体層１１５Ａの結晶性を向上させる。
ＳＯＩ基板１３１の半導体層１１５Ａは、イオン照射工程およびなどによって、結晶欠陥が形成されているため、半導体層１１５Ａの結晶性を向上させるための加熱処理を行う。この加熱処理は、炉を用いた処理温度６００℃以上の加熱処理、ＲＴＡ装置を用いたランプ光源による加熱処理、レーザ光の照射による処理などで行うことができる。レーザ光の照射処理は、処理時間が短く、ベース基板１０１の温度上昇を抑えることができる。また、実施の形態１で説明したように、レーザ光の照射により半導体層１１５Ａを溶融させることで、半導体層１１５Ａの結晶欠陥を低減でき、かつその表面を平坦化することができる。図３（Ｂ）はレーザ光の照射工程を説明する断面図である。
レーザ光１２２を半導体層１１５Ａに照射することにより、結晶性が向上され、かつ平坦化された半導体層１１５Ｆを形成することができる。このレーザ光１２２の照射工程は、図２（Ｄ）のレーザ光の照射工程と同様に行うことができる。
次に、半導体層１１５Ｆ上にゲッタリングサイト層１１６Ａを形成する。図３（Ｃ）はゲッタリングサイト層の形成工程を説明するための断面図である。ゲッタリングサイト層１１６Ａの形成は、図２（Ａ）を用いて説明したゲッタリングサイト層の形成方法と同様に行うことができる。レーザ光１２２の照射により半導体層１１５Ｆの表面に形成された自然酸化膜を除去した後、ゲッタリングサイト層１１６Ａを形成することが好ましい。フッ酸を含んだエッチャントで半導体層１１５Ｆの表面をエッチングすることで、自然酸化膜を除去することができる。
次に、ゲッタリングのための加熱処理を行う。図３（Ｄ）は加熱処理工程を説明するための図面である。加熱処理には炉を用いることができ、処理温度４５０℃以上８５０℃以下、処理時間１時間以上４時間以下とすることが好ましい。また、加熱雰囲気は窒素雰囲気などの不活性雰囲気が好ましい。
この加熱処理には、加熱用ランプ光源を備えたＲＴＡ装置を用いることができる。ＲＴＡ装置で行う場合には、加熱用のランプ光源を１秒乃至６０秒間、１回乃至１０回点灯させ、半導体層１１５Ｆの温度を瞬間的に６００℃以上に上昇させる。半導体層１１５Ｆの加熱温度は１０００℃以下が好ましく、ベース基板１０１の耐熱温度を考慮すると、好ましい温度範囲は６５０℃以上７５０℃以下である。
加熱処理により、半導体層１１５Ｆに含まれている金属元素はゲッタリングサイト層１１６Ａに析出し、ゲッタリングサイト層１１６Ａに捕獲される。この結果、半導体層１１５Ａの金属元素の濃度を低下させることができる。図３（Ｄ）において、参照符号１１５Ｇを付した層はゲッタリングのための加熱処理により、金属元素濃度が低減された半導体層１１５Ｆに対応する。また、参照符号１１６Ｂを付した層は、ゲッタリング処理後のゲッタリングサイト層１１６Ａに対応する。なお、ゲッタリングサイト層１１６Ａを、非晶質シリコン膜などの非晶質半導体膜で形成した場合、このゲッタリングのための加熱処理によって結晶化され、結晶化されたゲッタリングサイト層１１６Ｂが形成される。さらに、この加熱処理によって、半導体層１１５Ｆと接合層１１４の結合力を向上させることができる。
ゲッタリングのための加熱処理を完了した後に、ゲッタリングサイト層１１６Ｂを除去する。ゲッタリングサイト層１１６Ｂの除去はエッチングにより行うことができる。ドライエッチングでゲッタリングサイト層１１６Ｂを除去する場合は、エッチングガスに、Ｃｌ２、ＢＣｌ３およびＳｉＣｌ４等の塩素系ガス、ＣＦ４、ＮＦ３およびＳＦ６等のフッ素系ガス、ＨＢｒ等の臭素系ガスを用いることができる。ウエットエッチングの場合は、エッチャントにテトラメチルアンモニウムハイドロオキサイド（（ＣＨ３）４ＮＯＨ、通称：ＴＭＡＨ）を含む水溶液等のアルカリ溶液を用いることができる。
ゲッタリングサイト層１１６Ｂは半導体膜でなるので、エッチングの処理時間を調節することで、ゲッタリングサイト層１１６Ｂのエッチング処理で、半導体層１１５Ｇの表面に残存している損傷領域１１３を除去することができる。また、エッチングの処理時間を調節することで、半導体層１１５Ｇの上部を除去し、半導体層１１５Ｇを所望の厚さに薄くする薄膜化処理を行うことができる。図３（Ｅ）は、ゲッタリングサイト層１１６Ｂの除去工程で、半導体層１１５Ｇの薄膜化を行うことを説明するための断面図である。参照符号１１５Ｈを付された層は、薄膜化された半導体層１１５Ｇに対応する。
また、エッチングの代わりに、ＣＭＰなどの研磨処理などにより、ゲッタリングサイト層１１６Ｂおよび損傷領域１１３の除去を行うこともできる。また、研磨処理によって、ゲッタリングサイト層１１６Ｂの除去および半導体層１１５Ｇの薄膜化を行うこともできる。また、初めに、エッチング処理を行い、次に研磨処理を行って、ゲッタリングサイト層１１６Ｂおよび損傷領域１１３の除去、あるいは、ゲッタリングサイト層１１６Ｂの除去と半導体層１１５Ｇの薄膜化を行うこともできる。
以上の工程を経て形成されたＳＯＩ基板１３３の断面図を図３（Ｅ）に示す。ＳＯＩ基板１３３はベース基板１０１上に、接合層１１４、絶縁層１１２および半導体層１１５Ｈが積層された基板である。接合層１１４とベース基板１０１が接合することで、半導体層１１５Ｈがベース基板１０１に固定されている。
本実施の形態のＳＯＩ基板の作製方法では、半導体層の金属元素の濃度を低減させているので、本実施の形態のＳＯＩ基板を用いることで、オフ電流が小さく、しきい値電圧の変動が抑制されたトランジスタを作製することができる。
（実施の形態３）
本実施の形態では、実施の形態１と異なる方法でＳＯＩ基板を作製する方法を説明する。図４（Ａ）−図４（Ｅ）は、本実施の形態のＳＯＩ基板の作製方法の一例を示す断面図である。
まず、図１（Ａ）−図１（Ｇ）を用いて説明した工程を行い、ＳＯＩ基板１３１を形成する。ＳＯＩ基板１３１はベース基板１０１上に、接合層１１４、絶縁層１１２および半導体層１１５Ａが積層された基板である。次いで、ＳＯＩ基板１３１の半導体層１１５Ａの金属不純物を除去するゲッタリングを行う。
まず、半導体層１１５Ａの上部にゲッタリングサイト領域１１７Ａを形成する。図４（Ａ）はゲッタリングサイト領域１１７Ａの形成工程を説明するための断面図である。
ゲッタリングサイト領域１１７Ａは、イオンドーピング法またはイオン注入法により、第１８族元素のイオンを含むイオンビーム１２３を半導体層１１５Ａに照射することにより形成される。ゲッタリングサイト領域１１７Ａには、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ればれた１種類または２種類以上の第１８族元素を添加することができる。
ゲッタリングサイト領域１１７Ａの第１８族元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下とすることができ、その濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３以下とするのがより好ましい。ゲッタリングサイト領域の第１８族元素濃度は、二次イオン質量分析法（ＳＩＭＳ、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で分析することができる。ＳＩＭＳで分析した第１８族元素の深さ方向プロファイルにおいて、ピーク濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下の範囲、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３以下の範囲となるように、半導体層１１５Ａに第１８族元素を添加する。
ゲッタリングサイト領域１１７Ａの厚さはイオンビーム１２３を照射するときの、イオンビーム１２３の加速エネルギー、イオンビーム１２３の侵入角度によって調節することができる。この加速エネルギーは加速電圧、ドーズ量などにより調節できる。ゲッタリングサイト領域１１７Ａを半導体層１１５Ａの上部に形成するため、加速電圧は低電圧とし、例えば、１０ｋＶ以上５０ｋＶ以下とする。この加速電圧の範囲で、ドーズ量を、１×１０１２ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下の範囲で調節することで、半導体基板１１１が単結晶シリコン基板であり、Ａｒを添加する場合、半導体層１１５Ａ上面から深さ４０ｎｍ乃至１５０ｎｍの範囲にＡｒを添加することができる。すなわち、半導体層１１５Ａの上部に厚さ４０ｎｍ乃至１５０ｎｍ程度のゲッタリングサイト領域１１７Ａを形成することができる。
次に、ゲッタリングのための加熱処理を行う。図４（Ｂ）は加熱処理工程を説明するための図面である。この加熱処理は、図２（Ｂ）のゲッタリングのための加熱処理と同様に行うことができる。例えば、炉を用いる場合には、処理温度４５０℃以上８５０℃以下、処理時間１時間以上４時間以下とすることが好ましい。また、加熱雰囲気は窒素雰囲気、希ガスなどの不活性雰囲気が好ましい。不活性雰囲気とは、加熱処理射時に、半導体層１１５Ａの表面を酸化させないようにするための雰囲気である。
また、ＲＴＡ装置で行う場合には、加熱用のランプ光源を１秒乃至６０秒間、１回乃至１０回点灯させ、半導体層１１５Ａの温度を瞬間的に６００℃以上に上昇させる。半導体層１１５Ａの加熱温度は１０００℃以下が好ましく、ベース基板１０１の耐熱温度を考慮すると、好ましい温度範囲は６５０℃以上７５０℃以下である。
加熱処理により、半導体層１１５Ａに含まれている金属元素はゲッタリングサイト領域１１７Ａに析出し、ゲッタリングサイト領域１１７Ａに捕獲される。この結果、半導体層１１５Ａの金属元素の濃度を低下させることができる。図４（Ｂ）の参照符号１１５Ｊを付した層は、ゲッタリング処理により金属元素濃度が低減された半導体層１１５Ａに対応する。また、参照符号１１７Ｂを付した層は、ゲッタリング処理後のゲッタリングサイト領域１１７Ａに対応する。なお、ゲッタリングサイト領域１１７Ａを、非晶質シリコン膜など非晶質半導体膜で形成した場合、このゲッタリングのための加熱処理によって、ゲッタリングサイト領域１１７Ａは結晶化され、結晶化されたゲッタリングサイト領域１１７Ｂが形成される。さらに、このゲッタリングのための加熱処理によって、半導体層１１５Ｊと接合層１１４の結合力を向上させることができる。
実施の形態１で述べたように、損傷領域の形成にイオンドーピング法によってイオン照射を行うことで、ＳＯＩ基板の半導体層の金属汚染が顕在化する（図１５−図１８参照。）。本実施の形態もこの金属汚染を解消するものである。したがって、本実施の形態により、損傷領域１１３の形成に、イオンドーピング法によるイオン照射を肯定的に行うことができるようになる。つまり、本実施の形態により、イオンシャワードーピング装置で損傷領域１１３を形成することでタクトタイムを短縮するという効果と、金属汚染の影響を抑える効果を共に得ることができる。
ゲッタリングのための加熱処理後に、ゲッタリングサイト領域１１７Ｂを除去する。図４（Ｃ）は、ゲッタリングサイト領域１１７Ｂの除去工程で、半導体層１１５Ｊの薄膜化を行うことを説明するための断面図である。参照符号１１５Ｋを付された層はゲッタリングサイト領域１１７Ｂが除去された半導体層１１５Ｊである。ゲッタリングサイト領域１１７Ｂを除去することで、半導体基板１１１から分離された半導体層１１５Ｊ（１１５Ａ）よりも薄い半導体層１１５Ｋを形成することができる。つまり、この工程により半導体層１１５Ｊの薄膜化を行うことができる。また、この半導体層１１５Ｊの上面に残っていた損傷領域１１３を除去することができるので、半導体層１１５Ｋの結晶性を向上させることができる。従って、最終的に形成されるＳＯＩ基板から作製される半導体装置において、半導体層とその上面に形成される膜との界面準位密度を低下させることができる。
ゲッタリングサイト領域１１７Ｂの除去はエッチングにより行うことができる。ドライエッチングでゲッタリングサイト領域１１７Ｂを除去する場合は、エッチングガスに、Ｃｌ２、ＢＣｌ３およびＳｉＣｌ４等の塩素系ガス、ＣＦ４、ＮＦ３およびＳＦ６等のフッ素系ガス、ＨＢｒ等の臭素系ガスを用いることができる。ウエットエッチングの場合は、エッチャントにテトラメチルアンモニウムハイドロオキサイド（（ＣＨ３）４ＮＯＨ、通称：ＴＭＡＨ）を含む水溶液などのアルカリ溶液を用いることができる。
ゲッタリングサイト領域１１７Ｂをエッチングするエッチングガスまたはエッチャントにより半導体層１１５Ｋをエッチングすることができる。したがって、エッチング時間を調節し、ゲッタリングサイト領域１１７Ｂを除去し、さらに半導体層１１５Ｋの上部を除去することにより、半導体層１１５Ｊを所望の厚さに薄くする薄膜化処理を行うことができる。
また、エッチングの代わりに、化学的機械的研磨（ＣＭＰ、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理などにより、ゲッタリングサイト領域１１７Ｂの除去を行うことができる。さらに、研磨処理で半導体層１１５Ｋの薄膜化を行うこともできる。また、エッチング処理と研磨処理を組み合わせることもできる。
例えば、エッチングにより、ゲッタリングサイト領域１１７Ｂを除去し、次いで、半導体層１１５Ｋを研磨処理することで、残存したゲッタリングサイト領域１１７Ｂの除去および、半導体層１１５Ｋの表面の平坦化を行うことができる。また、エッチング処理で、ゲッタリングサイト領域１１７Ｂを除去と、半導体層１１５Ｋの薄膜化を行い、次いで、薄膜化された半導体層１１５Ｋを研磨処理することもできる。
ＳＯＩ基板１３１の半導体層１１５Ａは、イオン照射工程、分離工程などによって、結晶欠陥が形成されているため、この工程を経ている半導体層１１５Ｋの結晶性を向上させるための加熱処理を行うことが好ましい。この加熱処理は、炉を用いた処理温度６００℃以上の熱処理、ＲＴＡ装置を用いたランプ光源による加熱処理、レーザ光の照射による処理などで行うことができる。レーザ光の照射処理は、処理時間が短く、ベース基板１０１の温度上昇を抑えることができる。
図４（Ｄ）は、半導体層１１５Ｋの結晶性回復のためのレーザ光の照射処理工程を説明する断面図である。図４（Ｄ）に示すように、レーザ光１２２を半導体層１１５Ｋの上面側から半導体層１１５Ｋに照射する。このレーザ光１２２の照射処理工程は、図２（Ｄ）のレーザ光１２２の照射工程と同様に行うことができる。
レーザ光の照射によって、半導体層１１５Ｋ表面の平坦性を向上させることができる。このことから、図４（Ｃ）の工程を、平坦化処理を伴わないエッチング処理で行った場合、半導体層１１５Ｋの結晶性の回復は、レーザ光の照射で行うことは非常に有用である。レーザ光１２２を照射した後、半導体層１１５Ｋの表面をＣＭＰなどの研磨処理を行うこともできる。
以上の工程を経て形成されたＳＯＩ基板１３４の断面図を図４（Ｅ）に示す。参照符号１１５Ｌを付した層は、結晶欠陥が減少された半導体層１１５Ｋに対応する。ＳＯＩ基板１３４はベース基板１０１上に、接合層１１４、絶縁層１１２および半導体層１１５Ｌが積層された基板である。接合層１１４およびベース基板１０１が接合することで、半導体層１１５Ｌがベース基板１０１に固定されている。
本実施の形態のＳＯＩ基板の作製方法では、半導体層の金属元素の濃度を低減させているので、本実施の形態のＳＯＩ基板を用いることで、オフ電流が小さく、しきい値電圧の変動が抑制されたトランジスタを作製することができる。
（実施の形態４）
本実施の形態では、実施の形態１と異なる方法でＳＯＩ基板を作製する方法を説明する。図５はＳＯＩ基板の作製方法の一例を示す断面図である。
図１（Ａ）−図１（Ｇ）を用いて説明した工程を行い、ＳＯＩ基板１３１を形成する。図５（Ａ）はＳＯＩ基板１３１の断面図である。ＳＯＩ基板１３１はベース基板１０１上に、接合層１１４、絶縁層１１２および半導体層１１５Ａが積層された基板である。本実施の形態では、図５（Ｂ）−図５（Ｅ）に示す工程を行い、半導体層１１５Ａの金属元素を除去し、かつ半導体層１１５Ａの結晶性を向上させる。
次いで、実施の形態２と同様に、ＳＯＩ基板１３１の半導体層１１５Ａの結晶性を向上させるための加熱処理を行う。本実施の形態は、この加熱処理をレーザ光の照射処理で行う。図５（Ｂ）はレーザ光の照射工程を説明する断面図である。レーザ光１２２を半導体層１１５Ａに照射することにより、結晶性が向上され、かつ平坦化された半導体層１１５Ｆが形成される。このレーザ光１２２の照射工程は、図２（Ｄ）のレーザ光１２２の照射工程と同様に行うことができる。
次に、半導体層１１５Ｆ上部にゲッタリングサイト領域１１７Ａを形成する。図５（Ｃ）はゲッタリングサイト領域の形成工程を説明するための断面図である。ゲッタリングサイト領域１１７Ａの形成は、図４（Ａ）を用いて説明したゲッタリングサイト領域の作製方法と同様に行うことができる。イオンドーピング法またはイオン注入法により、第１８族元素イオンを含むイオンビーム１２３を半導体層１１５Ｆに照射することにより、半導体層１１５Ｆの上部にゲッタリングサイト領域１１７Ａを形成する。
次に、ゲッタリングのための加熱処理を行う。図５（Ｄ）は加熱処理工程を説明するための図面である。この加熱処理は、図４（Ｂ）のゲッタリングのための加熱処理と同様に行うことができる。加熱処理には炉を用いる場合には、処理温度４５０℃以上８５０℃以下、処理時間１時間以上４時間以下とすることが好ましい。また、加熱雰囲気は窒素雰囲気などの不活性雰囲気が好ましい。
また、ＲＴＡ装置で行う場合には、加熱用のランプ光源を１秒乃至６０秒間、１回乃至１０回点灯させ、半導体層１１５Ｆの温度を瞬間的に６００℃以上に上昇させる。半導体層１１５Ｆの加熱温度は１０００℃以下が好ましく、ベース基板１０１の耐熱温度を考慮すると、好ましい温度範囲は６５０℃以上７５０℃以下である。
加熱処理により、半導体層１１５Ｆに含まれている金属元素はゲッタリングサイト領域１１７Ａに析出し、ゲッタリングサイト領域１１７Ａに捕獲される。この結果、半導体層１１５Ｆの金属元素の濃度を低下させることができる。図５（Ｄ）において、参照符号１１５Ｍを付した層はゲッタリングのための加熱処理により、金属元素濃度が低減された半導体層１１５Ｆに対応する。また、参照符号１１７Ｂを付した層は、ゲッタリング処理後のゲッタリングサイト領域１１７Ａに対応する。なお、ゲッタリングサイト領域１１７Ａを、非晶質シリコン膜などの非晶質半導体膜で形成した場合、このゲッタリングのための加熱処理によって結晶化され、結晶化されたゲッタリングサイト領域１１７Ｂが形成される。さらに、この加熱処理によって、半導体層１１５Ｍと接合層１１４の結合力を向上させることができる。
ゲッタリングのための加熱処理後に、ゲッタリングサイト領域１１７Ｂを除去する。図５（Ｅ）はゲッタリングサイト領域１１７Ｂを除去した後のＳＯＩ基板１３５の断面図である。図５（Ｅ）において、参照符号１１５Ｎを付した層は、ゲッタリングサイト領域１１７Ｂが除去された半導体層１１５Ｆに相当する。ゲッタリングサイト領域１１７Ｂを除去することで、半導体基板１１１から分離された半導体層１１５Ｆ（１１５Ａ）よりも薄い半導体層１１５Ｎを形成することができる。つまり半導体層１１５Ｆの薄膜化を行うことができる。また、この工程で、半導体層１１５Ｆの上面に残っていた損傷領域１１３を除去することができるので、ＳＯＩ基板の半導体層１１５Ｎの結晶性を向上させることができる。従って、ＳＯＩ基板１３５から作製される半導体装置において、半導体層１１５Ｎとその上面に形成される膜との界面準位密度を低下させることができる。
ゲッタリングサイト領域１１７Ｂの除去はエッチングにより行うことができる。ドライエッチングでゲッタリングサイト領域１１７Ｂを除去する場合は、エッチングガスに、Ｃｌ２、ＢＣｌ３およびＳｉＣｌ４等の塩素系ガス、ＣＦ４、ＮＦ３およびＳＦ６等のフッ素系ガス、ＨＢｒ等の臭素系ガスを用いることができる。ウエットエッチングの場合は、エッチャントにテトラメチルアンモニウムハイドロオキサイド（（ＣＨ３）４ＮＯＨ、通称：ＴＭＡＨ）を含む水溶液などのアルカリ溶液を用いることができる。
ゲッタリングサイト領域１１７Ｂをエッチングするエッチングガスまたはエッチャントにより半導体層１１５Ｎをエッチングすることができる。したがって、エッチング時間を調節して、ゲッタリングサイト領域１１７Ｂを除去し、さらに半導体層１１５Ｎの上部を除去することにより、半導体層１１５Ｎを所望の厚さに薄くする薄膜化処理を行うことができる。図５（Ｅ）は、ゲッタリングサイト領域１１７Ｂの除去工程で、半導体層１１５Ｍの薄膜化を行うことを説明するための断面図である。参照符号１１５Ｎを付された層は、薄膜化された半導体層１１５Ｍである。
エッチングの代わりに、化学的機械的研磨（ＣＭＰ、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理などにより、ゲッタリングサイト領域１１７Ｂの除去を行うことができる。さらに、研磨処理で半導体層１１５Ｎの薄膜化も行うこともできる。また、エッチング処理と研磨処理を組み合わせることもできる。
例えば、エッチングにより、ゲッタリングサイト領域１１７Ｂを除去し、次いで、半導体層１１５Ｎを研磨処理することで、残存したゲッタリングサイト領域１１７Ｂの除去および半導体層１１５Ｎ表面の平坦化を行うことができる。また、エッチング処理で、ゲッタリングサイト領域１１７Ｂの除去と、半導体層１１５Ｎの薄膜化を行い、薄膜化された半導体層１１５Ｎを研磨処理することもできる。
以上の工程を経て形成されたＳＯＩ基板１３５の断面図が図５（Ｅ）である。ＳＯＩ基板１３５はベース基板１０１上に、接合層１１４、絶縁層１１２および半導体層１１５Ｎが積層された基板である。接合層１１４とベース基板１０１が接合することで、半導体層１１５Ｎがベース基板１０１に固定されている。
本実施の形態のＳＯＩ基板の作製方法では、半導体層の金属元素の濃度を低減させているので、本実施の形態のＳＯＩ基板を用いることで、オフ電流が小さく、しきい値電圧の変動が抑制されたトランジスタを作製することができる。
（実施の形態５）
本実施の形態では、実施の形態１と異なる方法でＳＯＩ基板を作製する方法を説明する。図６はＳＯＩ基板の作製方法の一例を示す断面図である。
図６（Ａ）に示すように、ＳＯＩ基板のベース基板となるベース基板１０１を用意する。ベース基板１０１を洗浄し、その上面に１０ｎｍ以上４００ｎｍ以下の厚さの絶縁層１０２を形成する。
絶縁層１０２は単層構造、２層以上の多層構造とすることができる。絶縁層１０２は、図１（Ｃ）の絶縁層１１２と同様に、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
また、ベース基板１０１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物が、ベース基板１０１からＳＯＩ基板の半導体層に拡散することを防止できるような膜を、絶縁層１０２に少なくとも１層以上設けることが好ましい。よって、絶縁層１０２は、絶縁層１１２と同様に、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを少なくとも１層含むように形成する。
絶縁層１０２は、絶縁層１１２と同様に形成することができるが、絶縁層１０２を２層構造とする場合、絶縁層１１２と積層順序を逆にすることが好ましい。すなわち、下層の絶縁膜１０２ａとして、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などの、不純物の拡散を防止するブロッキング効果が高い膜を形成する。上層の絶縁膜１０２ｂとして、絶縁膜１０２ａの内部応力を緩和する効果のある膜を形成する。
例えば、絶縁膜１０２ａと絶縁膜の１０２ｂの組み合わせは、窒化シリコン膜と酸化シリコン膜、窒化シリコン膜と酸化窒化シリコン膜、窒化酸化シリコン膜と酸化シリコン膜の、窒化酸化シリコン膜と酸化窒化シリコン膜などが挙げられる。なお、例示した組み合わせで、先に記載した膜が絶縁膜１０２ａであり、後に記載した膜が絶縁膜１０２ｂである。
本実施の形態では、絶縁層１０２をブロッキング膜として機能するように形成する。下層の絶縁膜１０２ａとして、ソースガスにＳｉＨ４、Ｎ２ＯおよびＮＨ３を用いてプラズマＣＶＤ法で窒化酸化シリコン膜を形成し、上層の絶縁膜１０２ｂとして、ソースガスにＳｉＨ４およびＮ２Ｏを用いてプラズマＣＶＤ法で酸化窒化シリコン膜を形成する。
絶縁層１０２を形成した後、図６（Ａ）に示すように、絶縁層１０２上に接合層１０４を形成する。この接合層１０４は、半導体基板１１１に形成される接合層１１４と同様に形成することができる。
図６（Ｂ）は半導体基板１１１の断面図である。半導体基板１１１を洗浄した後、図６（Ｃ）に示すように、半導体基板１１１表面に保護膜１１８を形成する。損傷領域を形成するためのイオン照射工程で半導体基板１１１が金属などの不純物に汚染されることを防止する、照射されるイオンの衝撃で半導体基板１１１が損傷することを防止するなどの目的のために、保護膜１１８を形成する。この保護膜１１８は、ＣＶＤ法などにより、酸化シリコン、窒化シリコン、窒化酸化シリコン、または酸化窒化シリコンなどを堆積することで形成できる。また、半導体基板１１１を酸化するまたは窒化することで、保護膜１１８を形成することができる。
図６（Ｄ）は損傷領域を形成する工程を示す断面図である。図１（Ｄ）の工程と同様に、半導体基板１１１に損傷領域１１３を形成する。損傷領域１１３を形成した後、図６（Ｅ）に示すように、保護膜１１８を除去する。なお、保護膜１１８を除去した後、図１（Ｅ）と同様に接合層１１４を形成することもできる。また、絶縁層１１２および接合層１１４を形成することもできる。また、保護膜１１８を残し、保護膜１１８上に接合層１１４を形成することもできる。
図６（Ｆ）は接合工程を説明する断面図であり、ベース基板１０１と半導体基板１１１を貼り合わせた状態が示されている。この接合工程は、図１（Ｆ）を用いて説明した接合工程と同様に行うことができる。すなわち、半導体基板１１１と接合層１０４を常温で密着させることで、半導体基板１１１と接合層１０４とを接合させ、半導体基板１１１とベース基板１０１とを貼り合わせる。
図６（Ｇ）は、半導体基板１１１から半導体層１１５Ａを分離する分離工程を説明する図である。図６（Ｇ）に示すように、分離工程により、ベース基板１０１上に半導体層１１５Ａが形成される。本実施の形態の分離工程は、図１（Ｇ）を用いて説明した分離工程と同様に行うことができる。半導体基板１１１と接合層１０４を接合した後、半導体基板１１１を４００℃以上７００℃以下の温度で加熱する。本実施の形態でも、４００℃以上の熱処理の前に、７０℃以上３００℃以下の加熱処理を行い、半導体基板１１１と接合層１０４との接合界面での結合力を増加させることが好ましい。
図６（Ｇ）に示す分離工程で、ベース基板１０１に半導体層１１５Ａが貼り合わせられたＳＯＩ基板１３６が作製される。このＳＯＩ基板１３６は、絶縁層１０２、接合層１０４、半導体層１１５Ａの順に層が積層されている多層構造の基板であり、接合層１０４と半導体層１１５Ａが接合されている。
次に、図２（Ｂ）−図２（Ｅ）に示す工程を行うことで、半導体層１１５Ａ中の金属元素濃度を低減させ、半導体層１１５Ａの結晶性の向上および薄膜化を行い、ＳＯＩ基板１３７を形成する。図６（Ｈ）はＳＯＩ基板１３７の断面図であり、半導体層１１５Ｅがベース基板１０１に貼り合わせられている。
なお、ＳＯＩ基板１３６に対して、図３（Ｂ）−図３（Ｅ）に示す工程を行って、半導体層１１５Ｈがベース基板１０１に貼り合わされたＳＯＩ基板を作製することもできる。また、ＳＯＩ基板１３６に対して、図４（Ａ）−図４（Ｅ）に示す工程を行って、半導体層１１５Ｌがベース基板１０１に貼り合わされたＳＯＩ基板を作製することもできる。また、ＳＯＩ基板１３６に対して、図５（Ｂ）−図５（Ｅ）に示す工程を行って、半導体層１１５Ｎがベース基板１０１に貼り合わされたＳＯＩ基板を作製することもできる。
本実施の形態のＳＯＩ基板の作製方法では、ＳＯＩ基板の作製過程において半導体層の金属元素の濃度を低減することができる。よって、本実施の形態のＳＯＩ基板を用いることで、オフ電流が小さく、しきい値電圧の変動が抑制されたトランジスタを作製することができる。
（実施の形態６）
実施の形態１乃至５のいずれか１の作製方法で作製したＳＯＩ基板を用いて、各種の半導体装置を作製することができる。本実施の形態では、半導体装置を作製する方法を説明する。
まず、図７および図８を参照して、半導体装置の作製方法として、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。
ここでは、ＳＯＩ基板として、実施の形態１の方法で作製したＳＯＩ基板１３３を用いることとする。図７（Ａ）は、図１および図２を用いて説明した方法で作製されたＳＯＩ基板１３３の断面図である。
エッチングにより、ＳＯＩ基板の半導体層１１５Ｅを素子分離して、図７（Ｂ）に示すように半導体層１５１、１５２を形成する。半導体層１５１はｎチャネル型のＴＦＴを構成し、半導体層１５２はｐチャネル型のＴＦＴを構成する。
図７（Ｃ）に示すように、半導体層１５１、および半導体層１５２上に絶縁層１５４を形成する。次に、絶縁層１５４を介して、半導体層１５１上にゲート電極１５５を形成し、半導体層１５２上にゲート電極１５６を形成する。
なお、半導体層１１５Ｅのエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を半導体層１１５Ｅに添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域にアクセプタを添加し、ｐチャネル型ＴＦＴが形成される領域にドナーを添加する。
次に、図７（Ｄ）に示すように半導体層１５１にｎ型の低濃度不純物領域１５７を形成し、半導体層１５２にｐ型の高濃度不純物領域１５９を形成する。まず、半導体層１５１にｎ型の低濃度不純物領域１５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体層１５２をレジストでマスクし、ドナーを半導体層１５１に添加する。ドナーとしてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法によりドナーを添加することにより、ゲート電極１５５がマスクとなり、半導体層１５１に自己整合的にｎ型の低濃度不純物領域１５７が形成される。半導体層１５１のゲート電極１５５と重なる領域はチャネル形成領域１５８となる。
次に、半導体層１５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体層１５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法によりアクセプタを半導体層１５２に添加する。アクセプタとして、ボロンを添加することができる。アクセプタの添加工程では、ゲート電極１５６がマスクとして機能して、半導体層１５２にｐ型の高濃度不純物領域１５９が自己整合的に形成される。高濃度不純物領域１５９はソース領域またはドレイン領域として機能する。半導体層１５２のゲート電極１５６と重なる領域は、チャネル形成領域１６０となる。ここでは、ｎ型の低濃度不純物領域１５７を形成した後、ｐ型の高濃度不純物領域１５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域１５９を形成することもできる。
次に、半導体層１５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図８（Ａ）に示すように、ゲート電極１５５、１５６の側面に接するサイドウォール絶縁層１６１、１６２を形成する。この異方性エッチングにより、絶縁層１５４もエッチングされる。
次に、図８（Ｂ）に示すように、半導体層１５２をレジスト１６５で覆う。半導体層１５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体層１５１に高ドーズ量でドナーを添加する。ゲート電極１５５およびサイドウォール絶縁層１６１がマスクとなり、ｎ型の高濃度不純物領域１６７が形成される。次に、ドナーおよびアクセプタの活性化のための加熱処理を行う。
活性化の加熱処理の後、図８（Ｃ）に示すように、水素を含んだ絶縁層１６８を形成する。絶縁層１６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁層１６８中に含まれる水素を半導体層１５１、１５２中に拡散させる。絶縁層１６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体層１５１、１５２に水素を供給することで、半導体層１５１、１５２中および絶縁層１５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。
その後、層間絶縁層１６９を形成する。層間絶縁層１６９は、酸化シリコン膜、ＢＰＳＧ（ボロンリンシリケートガラス）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁層１６９にコンタクトホールを形成した後、図８（Ｃ）に示すように配線１７０を形成する。配線１７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。
以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する半導体層の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたＴＦＴを作製することができる。
図７および図８を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗など各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図９はマイクロプロセッサ２００の構成例を示すブロック図である。
マイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部２０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ（ＲＯＭ）２０９、およびＲＯＭインターフェース２１０を有している。
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は、命令解析部２０３に入力され、デコードされた後、演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき、様々な制御を行う。
演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部２０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６のデータの読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、およびレジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図９に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図１０は、このような半導体装置の構成例を示すブロック図である。図１０に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
図１０に示すように、ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９、変調回路２２０および電源管理回路２３０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット（ＣＰＵ）２２５、ランダムアクセスメモリ（ＲＡＭ）２２６、読み出し専用メモリ（ＲＯＭ）２２７を有している。
ＲＦＣＰＵ２１１の動作の概要は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は、整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９は、ＲＦＣＰＵ２１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ２１１に組み込むこともできる。
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は、定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２１９は、受信信号を復調する回路であり、変調回路２２０は、送信するデータを変調する回路である。
例えば、復調回路２１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。
クロックコントローラ２２３は、電源電圧または中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。
中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット２２５の演算方式には、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、演算回路として専用の回路を設けて、演算処理をハードウェア的に処理する方式を採用することもできる。さらに、この演算方式としてハードウェアとソフトウェアを併用する方式を採用することもできる。この方式には、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット２２５が処理する方式を適用できる。
次に、図１１−図１３を用いて、半導体装置として表示装置について説明する。
図１乃至図６を用いて説明したＳＯＩ基板の作製工程では、無アルカリガラス基板などの各種のガラス基板をベース基板１０１に適用することが可能となる。従って、ベース基板１０１にガラス基板を用い、複数の半導体層を貼り合わせることで、一辺が１メートルを超える大面積なＳＯＩ基板を作製することができる。
ＳＯＩ基板のベース基板に表示パネルを作製するために使用されるマザーガラスと呼ばれる大面積ガラス基板を用いることができる。図１１はベース基板１０１にマザーガラスを用いたＳＯＩ基板の正面図である。このような大面積なＳＯＩ基板に複数の半導体素子を形成することで、液晶表示装置、エレクトロルミネッセンス表示装置を作製することができる。また、このような表示装置だけでなく、ＳＯＩ基板を用いて、太陽電池、フォトＩＣ、半導体記憶装置など各種の半導体装置を作製することができる。
図１１に示すように、１枚のマザーガラス３０１には、複数の半導体基板から分離された複数の半導体層３０２が貼り合わせられている。マザーガラス３０１から複数の表示パネルを切り出すために、半導体層３０２に表示パネルが形成される領域３１０（以下、「表示パネル形成領域３１０」と呼ぶ。）が含まれるようにすることが好ましい。表示パネルは、走査線駆動回路、信号線駆動回路、画素部を有する。そのため表示パネル形成領域３１０には、これらが形成される領域（走査線駆動回路形成領域３１１、信号線駆動回路形成領域３１２、画素形成領域３１３）を含んでいる。
図１２は、液晶表示装置を説明するための図面である。図１２（Ａ）は液晶表示装置の画素の平面図であり、図１２（Ｂ）はＪ−Ｋ切断線による図１２（Ａ）の断面図である。
図１２（Ａ）に示すように、画素は、半導体層３２０、半導体層３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と半導体層３２０を電気的に接続する電極３２８を有する。半導体層３２０は、ＳＯＩ基板に貼り合わせられた半導体層３０２から形成された層であり、画素のＴＦＴ３２５を構成する。
ＳＯＩ基板は、実施の形態１の方法で作製したＳＯＩ基板１３２が用いられている。図１２（Ｂ）に示すように、ベース基板１０１上に、接合層１１４、絶縁層１１２が積層されている。絶縁層１１２上に、ＴＦＴ３２５の半導体層３２０が設けられている。ベース基板１０１は分割されたマザーガラス３０１である。ＴＦＴ３２５の半導体層３２０は、ＳＯＩ基板の半導体層をエッチングにより素子分離することで形成された層である。ここでは、半導体層３２０には、チャネル形成領域３４１、ドナーが添加されたｎ型の高濃度不純物領域３４２が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。さらに、層間絶縁膜３２７上には柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、および対向電極３３３を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１０１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４２との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、説明する。図１３は、ＥＬ表示装置を説明するための図面である。図１３（Ａ）はＥＬ表示装置の画素の平面図であり、図１３（Ｂ）は、Ｌ−Ｍ切断線による図１３（Ａ）の断面図である。
図１３（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（以下、「ＥＬ層」と呼ぶ。）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体層４０３、４０４は、ＳＯＩ基板に貼り合わせられた半導体層３０２から形成された層である。
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１３（Ｂ）に示すように、半導体層４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態１の方法で作製したＳＯＩ基板１３２が用いられているので、図１３（Ｂ）に示すように、ベース基板１０１上に、接合層１１４および絶縁層１１２が積層されている。この絶縁層１１２上に、表示制御用トランジスタ４０２の半導体層４０４と共に、選択用トランジスタ４０１の半導体層４０３が存在する。
表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１０１に固定されている。
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその基礎を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程、およびゲッタリング工程を行ったＳＯＩ基板を用いて、ＥＬ表示装置を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに電気的な特性のばらつきがなくなるため、ＥＬ表示装置の階調の制御に電流駆動方式を採用することができる。
つまり、本発明に係るＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置などが含まれる。なお、画像再生装置は、画像を表示するための表示装置を備えており、ＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体に記憶された音声データおよび画像データを再生する機能を備えた装置である。
図１４を用いて、電気機器の具体的な態様を説明する。図１４（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１２（Ａ）、（Ｂ）で説明した液晶表示装置または図１３（Ａ）、（Ｂ）で説明したＥＬ表示装置を適用することで、表示むらが少なく表示品質の優れた表示部９０２とすることができる。
また、図１４（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１２（Ａ）、（Ｂ）で説明した液晶表示装置または図１３（Ａ）、（Ｂ）で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても。高精細な画像および多量の文字情報を表示することができる。
また、図１４（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムを内蔵していてもよいし、図１０のＲＦＣＰＵを内蔵させて、無線で情報を送受信できる構成としてもよい。表示部９２２には、図１２（Ａ）、（Ｂ）で説明した液晶表示装置、または図１３（Ａ）、（Ｂ）で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。
（Ａ）−（Ｇ）ＳＯＩ基板を作製する方法を説明する断面図。 （Ａ）−（Ｅ）ＳＯＩ基板を作製する方法を説明する断面図であり、図１（Ｇ）に続く工程を説明する断面図。 （Ａ）−（Ｅ）ＳＯＩ基板を作製する方法を説明する断面図。 （Ａ）−（Ｅ）ＳＯＩ基板を作製する方法を説明する断面図であり、図１（Ｇ）に続く工程を説明する断面図。 （Ａ）−（Ｅ）ＳＯＩ基板を作製する方法を説明する断面図。 （Ａ）−（Ｈ）ＳＯＩ基板を作製する方法を説明する断面図。 （Ａ）−（Ｄ）半導体装置を作製する方法を説明する断面図 （Ａ）−（Ｃ）半導体装置を作製する方法を説明する断面図であり、図７（Ｄ）に続く工程を説明する断面図。 マイクロプロセッサの構成を示すブロック図。 ＲＦＣＰＵの構成を示すブロック図。 ベース基板にマザーガラスを用いたＳＯＩ基板の平面図。 （Ａ）液晶表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図１２（Ａ）の断面図。 （Ａ）エレクトロルミネセンス表示装置の画素の平面図。（Ｂ）Ｌ−Ｍ切断線による図１３（Ａ）の断面図。 （Ａ）携帯電話の外観図。（Ｂ）デジタルプレーヤーの外観図。（Ｃ）電子ブックの外観図。 ＩＣＰ−ＭＳで検出された酸化窒化シリコン膜に含まれる金属元素とその濃度を示す表。 図１５の分析結果を表したグラフ。 ＳＩＭＳで分析したシリコンウエハ中のＴｉの深さ方向プロファイル。 ＳＩＭＳで分析したシリコンウエハ中のＭｏの深さ方向プロファイル。
符号の説明
１０１ ベース基板
１０２ 絶縁層
１０２ａ 絶縁膜
１０２ｂ 絶縁膜
１０４ 接合層
１１１ 半導体基板
１１１Ａ 半導体基板
１１２ 絶縁層
１１２ａ 絶縁膜
１１２ｂ 絶縁膜
１１３ 損傷領域
１１４ 接合層
１１５Ａ 半導体層
１１５Ｂ 半導体層
１１５Ｃ 半導体層
１１５Ｅ 半導体層
１１５Ｆ 半導体層
１１５Ｇ 半導体層
１１５Ｈ 半導体層
１１５Ｊ 半導体層
１１５Ｋ 半導体層
１１５Ｌ 半導体層
１１５Ｍ 半導体層
１１５Ｎ 半導体層
１１６Ａ ゲッタリングサイト層
１１６Ｂ ゲッタリングサイト層
１１７Ａ ゲッタリングサイト領域
１１７Ｂ ゲッタリングサイト領域
１１８ 保護膜
１２１ イオンビーム
１２２ レーザ光
１２３ イオンビーム
１３１ ＳＯＩ基板
１３２ ＳＯＩ基板
１３３ ＳＯＩ基板
１３４ ＳＯＩ基板
１３５ ＳＯＩ基板
１３６ ＳＯＩ基板
１３７ ＳＯＩ基板
１５１ 半導体層
１５２ 半導体層
１５４ 絶縁層
１５５ ゲート電極
１５６ ゲート電極
１５７ 低濃度不純物領域
１５８ チャネル形成領域
１５９ 高濃度不純物領域
１６０ チャネル形成領域
１６１ サイドウォール絶縁層
１６２ サイドウォール絶縁層
１６５ レジスト
１６７ 高濃度不純物領域
１６８ 絶縁層
１６９ 層間絶縁層
１７０ 配線
２００ マイクロプロセッサ
２０１ 演算回路
２０２ 演算回路制御部
２０３ 命令解析部
２０４ 制御部
２０５ タイミング制御部
２０６ レジスタ
２０７ レジスタ制御部
２０８ バスインターフェース
２０９ 読み出し専用メモリ（ＲＯＭ）
２１０ ＲＯＭインターフェース
２１１ ＲＦＣＰＵ
２１２ アナログ回路部
２１３ デジタル回路部
２１４ 共振回路
２１５ 整流回路
２１６ 定電圧回路
２１７ リセット回路
２１８ 発振回路
２１９ 復調回路
２２０ 変調回路
２２１ ＲＦインターフェース
２２２ 制御レジスタ
２２３ クロックコントローラ
２２４ ＣＰＵインターフェース
２２５ 中央処理ユニット（ＣＰＵ）
２２６ ランダムアクセスメモリ（ＲＡＭ）
２２７ 読み出し専用メモリ（ＲＯＭ）
２２８ アンテナ
２２９ 容量部
２３０ 電源管理回路
３０１ マザーガラス
３０２ 半導体層
３１０ 表示パネル形成領域
３１１ 走査線駆動回路形成領域
３１２ 信号線駆動回路形成領域
３１３ 画素形成領域
３２０ 半導体層
３２２ 走査線
３２３ 信号線
３２４ 画素電極
３２５ ＴＦＴ
３２７ 層間絶縁膜
３２８ 電極
３２９ 柱状スペーサ
３３０ 配向膜
３３２ 対向基板
３３３ 対向電極
３３４ 配向膜
３３５ 液晶層
３４１ チャネル形成領域
３４２ 高濃度不純物領域
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 半導体層
４０４ 半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
４５１ チャネル形成領域
４５２ 高濃度不純物領域
９０１ 携帯電話機
９０２ 表示部
９０３ 操作スイッチ
９１１ デジタルプレーヤー
９１２ 表示部
９１３ 操作部
９１４ イヤホン
９２１ 電子ブック
９２２ 表示部
９２３ 操作スイッチ

Claims (6)

  1. ベース基板と半導体基板とを用意する第１の工程を行い、
    前記半導体基板の表面に絶縁層を設ける第２の工程を行い、
    前記絶縁層を介して、前記半導体基板にイオンビームを照射し、前記半導体基板に損傷領域を設ける第３の工程を行い、
    前記絶縁層の上方に接合層を設ける第４の工程を行い、
    前記接合層を介して前記ベース基板と前記半導体基板とを貼り合わせ、前記損傷領域で前記半導体基板の一部を分割し、前記ベース基板の上方に前記接合層と前記絶縁層と半導体層とを設ける第５の工程を行い、
    前記半導体層の上方に、第１８族元素を有する半導体層を設ける第６の工程を行い、
    前記半導体層と、前記第１８族元素を有する半導体層と、に熱を加える第７の工程を行い、
    前記第１８族元素を有する半導体層を除去する第８の工程を行い、
    （Ａ）前記第３の工程において、前記半導体基板に金属が添加されてしまい、
    前記第７の工程において、前記金属を前記第１８族元素を有する半導体層にゲッタリングし、
    （Ｂ）前記イオンビームは、Ｈ ＋ とＨ ２ ＋ とＨ ３ ＋ とを有し、
    前記Ｈ ＋ と前記Ｈ ２ ＋ と前記Ｈ ３ ＋ との総量に対する前記Ｈ ３ ＋ の割合は７０％以上であることを特徴とするＳＯＩ基板の作製方法。
  2. 請求項１において、
    前記ベース基板は、アルカリ金属又はアルカリ土類金属を有し、
    前記絶縁層は、窒化シリコン膜を有し、
    前記絶縁層は、前記窒化シリコン膜と前記半導体基板との間に、酸化シリコン膜、酸化窒化シリコン膜、又は、熱酸化膜を有することを特徴とするＳＯＩ基板の作製方法。
  3. 請求項１において、
    前記ベース基板は、アルカリ金属又はアルカリ土類金属を有し、
    前記絶縁層は、窒化酸化シリコン膜を有し、
    前記絶縁層は、前記窒化酸化シリコン膜と前記半導体基板との間に、酸化シリコン膜、酸化窒化シリコン膜、又は、熱酸化膜を有することを特徴とするＳＯＩ基板の作製方法。
  4. 請求項１において、
    前記ベース基板は、アルカリ金属又はアルカリ土類金属を有し、
    前記絶縁層は、窒化アルミニウム膜を有し、
    前記絶縁層は、前記窒化シリコン膜と前記半導体基板との間に、酸化シリコン膜、酸化窒化シリコン膜、又は、熱酸化膜を有することを特徴とするＳＯＩ基板の作製方法。
  5. 請求項１において、
    前記ベース基板は、アルカリ金属又はアルカリ土類金属を有し、
    前記絶縁層は、窒化酸化アルミニウム膜を有し、
    前記絶縁層は、前記窒化酸化アルミニウム膜と前記半導体基板との間に、酸化シリコン膜、酸化窒化シリコン膜、又は、熱酸化膜を有することを特徴とするＳＯＩ基板の作製方法。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記第８の工程よりも後に、前記半導体層に希ガスを吹き付けながら、前記半導体層にレーザ光を照射する第９の工程を行うことを特徴とするＳＯＩ基板の作製方法。
JP2008160232A 2007-06-27 2008-06-19 Ｓｏｉ基板の作製方法 Expired - Fee Related JP5478789B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008160232A JP5478789B2 (ja) 2007-06-27 2008-06-19 Ｓｏｉ基板の作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2007168960 2007-06-27
JP2007168666 2007-06-27
JP2007168666 2007-06-27
JP2007168960 2007-06-27
JP2008160232A JP5478789B2 (ja) 2007-06-27 2008-06-19 Ｓｏｉ基板の作製方法

Publications (3)

Publication Number Publication Date
JP2009033123A JP2009033123A (ja) 2009-02-12
JP2009033123A5 JP2009033123A5 (ja) 2011-07-07
JP5478789B2 true JP5478789B2 (ja) 2014-04-23

Family

ID=40161086

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008160232A Expired - Fee Related JP5478789B2 (ja) 2007-06-27 2008-06-19 Ｓｏｉ基板の作製方法

Country Status (3)

Country Link
US (1) US7795111B2 (ja)
JP (1) JP5478789B2 (ja)
KR (1) KR101478812B1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Ｓｕｍｃｏ 貼合せｓｏｉウェーハの製造方法
WO2008132904A1 (en) * 2007-04-13 2008-11-06 Semiconductor Energy Laboratory Co., Ltd. Photovoltaic device and method for manufacturing the same
KR101404781B1 (ko) * 2007-06-28 2014-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5507063B2 (ja) 2007-07-09 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009135453A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP5688203B2 (ja) * 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5552276B2 (ja) * 2008-08-01 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
SG161151A1 (en) * 2008-10-22 2010-05-27 Semiconductor Energy Lab Soi substrate and method for manufacturing the same
SG162675A1 (en) * 2008-12-15 2010-07-29 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
JP2010239123A (ja) * 2009-03-12 2010-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TWI398961B (zh) * 2010-01-04 2013-06-11 Tainergy Tech Co Ltd 包含至少二次去除有害雜質步驟之太陽能電池的製造方法
FR2963982B1 (fr) 2010-08-20 2012-09-28 Soitec Silicon On Insulator Procede de collage a basse temperature
WO2013002227A1 (ja) * 2011-06-30 2013-01-03 シャープ株式会社 半導体基板の製造方法、半導体基板作成用基板、積層基板、半導体基板、及び電子デバイス
JP5926527B2 (ja) * 2011-10-17 2016-05-25 信越化学工業株式会社 透明ｓｏｉウェーハの製造方法
JP2013093489A (ja) * 2011-10-27 2013-05-16 Mitsubishi Electric Corp 半導体装置の製造方法
US9281233B2 (en) * 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
JP6442818B2 (ja) * 2013-09-04 2018-12-26 株式会社Sumco シリコンウェーハおよびその製造方法
US11255606B2 (en) * 2015-12-30 2022-02-22 Mattson Technology, Inc. Gas flow control for millisecond anneal system
US9966301B2 (en) * 2016-06-27 2018-05-08 New Fab, LLC Reduced substrate effects in monolithically integrated RF circuits
US10593818B2 (en) * 2016-12-09 2020-03-17 The Boeing Company Multijunction solar cell having patterned emitter and method of making the solar cell
JP6855124B2 (ja) * 2017-05-08 2021-04-07 株式会社ディスコ ゲッタリング層形成方法
JP2022144977A (ja) 2021-03-19 2022-10-03 キオクシア株式会社 半導体装置の製造方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02267950A (ja) 1989-04-07 1990-11-01 Sony Corp 半導体基板
JP2564935B2 (ja) 1989-04-20 1996-12-18 三菱電機株式会社 半導体装置
JP3293736B2 (ja) * 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5753560A (en) * 1996-10-31 1998-05-19 Motorola, Inc. Method for fabricating a semiconductor device using lateral gettering
US6027988A (en) * 1997-05-28 2000-02-22 The Regents Of The University Of California Method of separating films from bulk substrates by plasma immersion ion implantation
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
US6388652B1 (en) * 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6380007B1 (en) * 1998-12-28 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4066574B2 (ja) * 1999-03-04 2008-03-26 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
US6468923B1 (en) * 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
US7232742B1 (en) * 1999-11-26 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes forming a material with a high tensile stress in contact with a semiconductor film to getter impurities from the semiconductor film
JP2002033399A (ja) * 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
JP4316132B2 (ja) * 2000-12-19 2009-08-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI221645B (en) * 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4993810B2 (ja) * 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5088993B2 (ja) * 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) * 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2002343799A (ja) 2001-05-17 2002-11-29 Nec Corp Ｓｏｉ基板及び半導体装置の製造方法
TW541584B (en) * 2001-06-01 2003-07-11 Semiconductor Energy Lab Semiconductor film, semiconductor device and method for manufacturing same
US6743700B2 (en) * 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
US6566158B2 (en) * 2001-08-17 2003-05-20 Rosemount Aerospace Inc. Method of preparing a semiconductor using ion implantation in a SiC layer
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4772258B2 (ja) 2002-08-23 2011-09-14 シャープ株式会社 Ｓｏｉ基板の製造方法
WO2004040648A1 (ja) * 2002-10-30 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
US7446016B2 (en) * 2003-09-08 2008-11-04 Sumco Corporation Method for producing bonded wafer
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
JP2005311199A (ja) * 2004-04-23 2005-11-04 Canon Inc 基板の製造方法
WO2006032948A1 (en) * 2004-09-21 2006-03-30 S.O.I.Tec Silicon On Insulator Technologies Method for obtaining a thin layer by implementing co-implantation and subsequent implantation
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
US20070281440A1 (en) * 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
CN102592977B (zh) * 2007-06-20 2015-03-25 株式会社半导体能源研究所 半导体装置的制造方法
JP5325404B2 (ja) * 2007-09-21 2013-10-23 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法

Also Published As

Publication number Publication date
US7795111B2 (en) 2010-09-14
JP2009033123A (ja) 2009-02-12
US20090004821A1 (en) 2009-01-01
KR20080114525A (ko) 2008-12-31
KR101478812B1 (ko) 2015-01-02

Similar Documents

Publication Publication Date Title
JP5478789B2 (ja) Ｓｏｉ基板の作製方法
JP5383098B2 (ja) 半導体装置の作製方法
US8247307B2 (en) Manufacturing method of substrate provided with semiconductor films
JP5849077B2 (ja) Ｓｏｉ基板の作製方法
KR101561855B1 (ko) Ｓｏｉ기판의 제작방법
JP5542256B2 (ja) Ｓｏｉ基板の作製方法
JP5457002B2 (ja) 半導体装置の作製方法
KR101574138B1 (ko) Ｓｏｉ 기판의 제조방법
US8822305B2 (en) Substrate provided with semiconductor films and manufacturing method thereof
JP5500833B2 (ja) Ｓｏｉ基板の作製方法
KR20080101653A (ko) 반도체 기판 및 반도체 장치 및 그 제조 방법
JP2011077504A (ja) 半導体装置の作製方法
JP2010109353A (ja) Ｓｏｉ基板の作製方法
JP2010114431A (ja) Ｓｏｉ基板の作製方法
JP2010177662A (ja) Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP5580010B2 (ja) 半導体装置の作製方法
JP2010147313A (ja) Ｓｏｉ基板の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110519

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130529

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130530

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140211

R150 Certificate of patent or registration of utility model

Ref document number: 5478789

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees