JP2022144977A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体層内の金属原子を除去するための好適な層を形成することが可能な半導体装置の製造方法に関する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、基板上に、複数の金属原子を含む半導体層を形成し、前記半導体層上に、複数のシリコン原子および複数の窒素原子を含む第１層を形成することを含む。前記方法はさらに、前記半導体層内の前記金属原子の少なくとも一部を、前記第１層内に移動させ、前記半導体層内の前記金属原子の少なくとも一部を前記第１層内に移動させた後、前記第１層を除去することを含む。さらに、前記第１層内のシリコン原子および窒素原子の個数に対する窒素原子の個数の割合は、４／７よりも小さい。【選択図】図６

Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体層から、ゲッター層と呼ばれる層内に金属原子を除去する場合、好適なゲッター層を形成することが望まれる。
特許第３４２５３９２号公報 特開２００１－２２３２１９号公報 特開２００４－１２８４２１号公報 特開２００９－０３３１２３号公報
半導体層内の金属原子を除去するための好適な層を形成することが可能な半導体装置の製造方法に関する。
一の実施形態によれば、半導体装置の製造方法は、基板上に、複数の金属原子を含む半導体層を形成し、前記半導体層上に、複数のシリコン原子および複数の窒素原子を含む第１層を形成することを含む。前記方法はさらに、前記半導体層内の前記金属原子の少なくとも一部を、前記第１層内に移動させ、前記半導体層内の前記金属原子の少なくとも一部を前記第１層内に移動させた後、前記第１層を除去することを含む。さらに、前記第１層内のシリコン原子および窒素原子の個数に対する窒素原子の個数の割合は、４／７よりも小さい。
第１実施形態の半導体装置の構造を示す斜視図である。 第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。 第１実施形態の変形例の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の変形例の半導体装置の製造方法を示す断面図(2/2)である。 第２実施形態の半導体装置の製造方法を示す断面図(1/4)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/4)である。 第２実施形態の半導体装置の製造方法を示す断面図(3/4)である。 第２実施形態の半導体装置の製造方法を示す断面図(4/4)である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１４において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は、例えば３次元半導体メモリである。
図１の半導体装置は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、電極層６とを備えている。ブロック絶縁膜５は、絶縁膜５ａと、絶縁膜５ｂとを含んでいる。電極層６は、バリアメタル層６ａと、電極材層６ｂとを含んでいる。
図１の半導体装置では、基板上に複数の電極層および複数の絶縁層が交互に積層されており、これらの電極層および絶縁層内に複数のメモリホールが設けられている。図１は、これらの電極層のうちの１つの電極層６と、これらのメモリホールのうちの１つのメモリホールＭＨとを示している。これらの電極層は例えば、ワード線または選択線として機能する。
図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。図１では、電極層６がＸ方向およびＹ方向に拡がっており、メモリホールＭＨが、Ｚ方向に延びている。
コア絶縁膜１、チャネル半導体層２、トンネル絶縁膜３、電荷蓄積層４、および絶縁膜５ａは、メモリホールＭＨ内に形成されており、上記電極層と共に、３次元半導体メモリのメモリセルトランジスタ（メモリセル）および選択トランジスタを構成している。
絶縁膜５ａは、メモリホールＭＨ内の電極層および絶縁層の表面に形成され、電荷蓄積層４は、絶縁膜５ａの表面に形成されている。電荷蓄積層４は、メモリセルトランジスタ内に信号電荷を蓄積するために設けられている。トンネル絶縁膜３は、電荷蓄積層４の表面に形成され、チャネル半導体層２は、トンネル絶縁膜３の表面に形成されている。チャネル半導体層２は、メモリセルトランジスタおよび選択トランジスタのチャネルとして機能する。コア絶縁膜１は、チャネル半導体層２内に形成されている。
絶縁膜５ａは例えば、ＳｉＯ２膜（シリコン酸化膜）である。電荷蓄積層４は例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３は例えば、ＳｉＯＮ膜（シリコン酸窒化膜）である。チャネル半導体層２は例えば、ポリシリコン層である。コア絶縁膜１は例えば、ＳｉＯ２膜である。
絶縁膜５ｂ、バリアメタル層６ａ、および電極材層６ｂは、互いに隣接する絶縁層間に形成されており、上側の絶縁層の下面と、下側の絶縁層の上面と、絶縁膜５ａの側面とに順に形成されている。絶縁膜５ｂは例えば、Ａｌ２Ｏ３膜（アルミニウム酸化膜）などの金属絶縁膜である。バリアメタル層６ａは例えば、ＴｉＮ膜（チタン窒化膜）である。電極材層６ｂは例えば、Ｗ（タングステン）層である。
図２は、第１実施形態の半導体装置の構造を示す断面図である。図２は、図１のメモリホールＭＨのＸＺ断面を示している。
本実施形態の半導体装置は、図２に示すように、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積層４と、ブロック絶縁膜５と、複数の電極層６と、基板１１と、積層膜１２と、複数の絶縁層１３とを備えている。図２では、ブロック絶縁膜５が、絶縁膜５ａと、複数の絶縁膜５ｂとを含んでおり、各電極層６が、バリアメタル層６ａと、電極材層６ｂとを含んでいる。本実施形態の半導体装置はさらに、メモリホールＭＨと、エアギャップＡＧとを備えている。
基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図２は、図１と同様に、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。
積層膜１２は、基板１１上に交互に積層された複数の電極層６および複数の絶縁層１３を含んでいる。積層膜１２は、基板１１上に直接形成されていてもよいし、基板１１上に他の層を介して形成されていてもよい。絶縁層１３は例えば、ＳｉＯ２膜である。各電極層６内のバリアメタル層６ａおよび電極材層６ｂは、Ｚ方向に互いに隣接する絶縁層１３間に、絶縁膜５ｂを介して順に形成されている。
絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１は、メモリホールＭＨ内で積層膜１２の側面に順に形成されている。本実施形態の絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、およびチャネル半導体層２はさらに、メモリホールＭＨ外で積層膜１２の上面に順に形成されている。また、本実施形態のコア絶縁膜１は、空気で満たされたエアギャップＡＧを含んでいる。
図３～図８は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１１上に積層膜１２’を形成する（図３）。積層膜１２’は、基板１１上に複数の絶縁層１３と複数の犠牲層１５とを交互に形成することで形成される。犠牲層１５は例えば、ＳｉＮ膜である。犠牲層１５は、後述する工程で電極層６と置換するために形成される。図３に示す工程では、犠牲層１５の代わりに電極層６を形成することで、犠牲層１５を電極層６に置換する工程を省略してもよい。絶縁層１３は第１膜の例であり、犠牲層１５および電極層６は第２膜の例である。
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、積層膜１２’内にメモリホールＭＨを形成する（図４）。メモリホールＭＨは、開口部の例である。
次に、基板１１の全面に、絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、およびチャネル半導体層２を順に形成する（図５）。その結果、絶縁膜５ａ、電荷蓄積層４、トンネル絶縁膜３、およびチャネル半導体層２が、メモリホールＭＨ内の積層膜１２’の側面や、メモリホールＭＨ外の積層膜１２’の上面に順に形成される。本実施形態のチャネル半導体層２は、複数の金属原子２１を含むように形成される。図５は、チャネル半導体層２に含まれる金属原子２１を模式的に示している。金属原子２１は例えば、Ｆｅ（鉄）原子、Ｎｉ（ニッケル）原子、またはＣｕ（原子）である。チャネル半導体層２は、半導体層の例である。
次に、基板１１の全面にコア絶縁膜１を形成することで、メモリホールＭＨ内のチャネル半導体層２の側面や、メモリホールＭＨ外のチャネル半導体層２の上面にコア絶縁膜１を形成し、その後にメモリホールＭＨ外のコア絶縁膜１を除去する（図５）。その結果、コア絶縁膜１がメモリホールＭＨ内に埋め込まれる。コア絶縁膜１は、本実施形態ではエアギャップＡＧを含むように形成されるが、エアギャップＡＧを含まないように形成されてもよい。
次に、基板１１の全面にゲッター層１４を形成する（図５）。その結果、ゲッター層１４が、積層膜１２およびメモリホールＭＨの上方で、チャネル半導体層２およびコア絶縁膜１上に形成される。本実施形態のゲッター層１４は、メモリホールＭＨ内およびメモリホールＭＨ外のうち、メモリホールＭＨ外のみに形成される。ゲッター層１４は第１層の例である。
ゲッター層１４は例えば、複数のＳｉ原子および複数のＮ（窒素）原子を含んでいる。この場合、ゲッター層１４は、組成式「Ｓｉ３Ｎ４」で表されるシリコン窒化膜に比べて、Ｓｉリッチな態様でＳｉ原子およびＮ原子を含んでいることが望ましい。本実施形態のゲッター層１４内のＳｉ原子およびＮ原子の個数に対するＮ原子の個数の割合は、例えば４０％以下となっている。ゲッター層１４内のＳｉ原子の個数をＫ１で表し、ゲッター層１４内のＮ原子の個数をＫ２で表す場合には、この条件は、Ｋ２／（Ｋ１＋Ｋ２）≦０．４との不等式で表される。本実施形態のゲッター層１４は例えば、Ｎ原子を含むアモルファスＳｉ層（ＮドープａＳｉ層）であり、この不等式を満たすようにＳｉ原子およびＮ原子を含んでいる。また、本実施形態のゲッター層１４が、組成式「Ｓｉ３Ｎ４」で表されるシリコン窒化膜に比べて、Ｓｉリッチな態様でＳｉ原子およびＮ原子を含んでいる場合には、Ｋ２／（Ｋ１＋Ｋ２）＜４／７が成立する。
ゲッター層１４は例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により形成される。この場合、ＬＰＣＶＤ装置内のチャンバでは、Ｎ原子用のソースガスの流量とＳｉ原子用のソースガスの流量との比を１：５以下（例えば１：５～１：２０）に制御することで、ゲッター層１４を形成することが望ましい。これにより、上記不等式を満たすゲッター層１４を形成することが可能となる。Ｎ原子用のソースガスは、例えばＮＨ３（アンモニア）ガスである。Ｓｉ原子用のソースガスは、例えばＳｉＨ４（モノシラン）ガスである。本実施形態のゲッター層１４は、チャネル半導体層２内の金属原子２１をゲッタリングによりゲッター層１４へと除去するために使用される。
次に、チャネル半導体層２などを加熱する熱処理を行う（図６）。これにより、チャネル半導体層２内の金属原子２１の少なくとも一部を、ゲッター層１４内に移動させることができる。その結果、チャネル半導体層２内の金属原子２１の少なくとも一部がゲッター層１４へと除去され、チャネル半導体層２内の金属原子２１の濃度が低下する。この熱処理を、ゲッタリングアニールとも呼ぶ。
上記熱処理は例えば、４００℃以上の温度で行われる。これにより、チャネル半導体層２内の金属原子２１の濃度を十分に低下させることができる。
上記熱処理は、チャネル半導体層２が形成されたチャンバと同じチャンバ内で行ってもよい。例えば、チャネル半導体層２がＬＰＣＶＤ装置により形成される場合には、チャネル半導体層２の形成も上記熱処理も、ＬＰＣＶＤ装置のチャンバ内で行ってもよい。これにより、基板１１をチャンバ外に搬出せずに、チャネル半導体層２の形成から上記熱処理までの工程をチャンバ内で連続的に行うことが可能となり、半導体装置の製造工程数を低減することが可能となる。一般に、ＬＰＣＶＤ装置は加熱手段を備えているため、上記熱処理をこの加熱手段で行うことができる。
なお、金属原子２１は、Ｆｅ原子やＮｉ原子やＣｕ原子以外でもよい。このような金属原子２１、２２の例は、Ｃｏ（コバルト）原子、Ｓｎ（スズ）原子、Ｐｂ（鉛）原子、Ｐｄ（パラジウム）原子、Ｒｕ（ルテニウム）原子、Ｒｈ（ロジウム）原子、Ｏｓ（オスミウム）原子、Ｉｒ（イリジウム）原子、Ｐｔ（白金）原子、Ａｕ（金）原子、Ａｌ（アルミニウム）原子、Ａｇ（銀）原子などである。
次に、ゲッター層１４を除去する（図７）。ゲッター層１４は、薬液（例えば熱リン酸水溶液）を用いてウェットエッチングにより除去してもよいし、ガス（例えば塩素）を用いてドライエッチングにより除去してもよい。本実施形態では、ゲッター層１４が除去されることで、ゲッター層１４内に移動した金属原子２１も除去されることになる。
図７に示す工程（除去工程）は、チャネル半導体層２が形成されたチャンバと同じチャンバ内で行ってもよい。例えば、チャネル半導体層２がＬＰＣＶＤ装置により形成される場合には、チャネル半導体層２の形成、上記熱処理、および上記除去処理を、ＬＰＣＶＤ装置のチャンバ内で行ってもよい。これにより、基板１１をチャンバ外に搬出せずに、チャネル半導体層２の形成から上記除去処理までの工程をチャンバ内で連続的に行うことが可能となり、半導体装置の製造工程数を低減することが可能となる。例えば、チャンバ内に供給されるガスを、ＣＶＤ用のガスからエッチング用のガスへと変更することで、上記除去処理をＬＰＣＶＤ装置により行うことができる。
次に、リソグラフィおよびＲＩＥにより積層膜１２’内にスリット（図示せず）を形成し、スリットからのウェットエッチングにより犠牲層１５を除去する（図８）。その結果、積層膜１２’内の絶縁層１３間に、複数の空洞Ｃが形成される。
その後、これらの空洞Ｃ内に絶縁膜５ｂ、バリアメタル層６ａ、および電極材層６ｂを順に形成する。その結果、これらの空洞Ｃ内に複数の電極層６が形成され、基板１１上に積層膜１２が形成される（図２を参照）。このようにして、犠牲層１５が電極層６に置換され、本実施形態の半導体装置が製造される。
以下、引き続き図３～図８を参照して、本実施形態の半導体装置の製造方法のさらなる詳細を説明する。
仮に、ゲッター層１４が、複数のＳｉ原子と複数のＢ（ボロン）原子、複数のＰ（リン）原子、または複数のＡｓ（ヒ素）原子とを含む場合を想定する。このようなゲッター層１４の例は、Ｐ原子を含むアモルファスＳｉ層（ＰドープａＳｉ層）である。この場合、ゲッター層１４とその下位の層との間のエッチング選択比が小さくなり、ゲッター層１４を上記除去工程で除去できないおそれがある。
一方、本実施形態のゲッター層１４は例えば、複数のＳｉ原子と複数のＮ原子とを含んでいる。このようなゲッター層１４の例は、Ｎ原子を含むアモルファスＳｉ層（ＮドープａＳｉ層）である。これにより、ゲッター層１４とその下位の層との間のエッチング選択比を大きくすることが可能となり、ゲッター層１４を上記除去工程で除去することが可能となる。
また、実験によれば、ＮドープａＳｉ層によりゲッタリングを行うと、ＰドープａＳｉ層によりゲッタリングを行う場合に比べて、より多くの金属原子２１をチャネル半導体層２からゲッター層１４へと除去することができる。よって、本実施形態によれば、ゲッター層１４としてＮドープａＳｉ層を用いることで、ゲッター層１４のゲッタリング性能を向上させることが可能となる。理由は例えば、Ｎ原子はＰ原子よりも小さいため、Ｎ原子はＰ原子よりもＳｉ格子内に入りやすいことや、Ｎ濃度はＰ濃度よりも高くしやすいことなどが考えられる。
また、本実施形態のゲッター層１４内のＳｉ原子およびＮ原子の個数に対するＮ原子の個数の割合は、例えば４０％以下となっており、本実施形態の上記熱処理は、例えば４００℃以上の温度で行われる。これにより、好適なゲッター層１４の実現しつつ、チャネル半導体層２内の金属原子２１の濃度を十分に低下させることが可能となる。
図９と図１０は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
まず、図３～図５に示す工程を実施する。ただし、図５に示す工程では、ゲッター層１４上にゲッター層１６が形成される（図９）。その結果、図９に示す構造が実現される。ゲッター層１６は例えば、複数のＳｉ原子および複数のＰ原子を含んでいる。このようなゲッター層１６の例は、Ｐ原子を含むアモルファスＳｉ層（ＰドープａＳｉ層）である。ゲッター層１６は、第２層の例である。
次に、チャネル半導体層２などを加熱する熱処理を行う（図１０）。これにより、チャネル半導体層２内の金属原子２１の少なくとも一部を、ゲッター層１４およびゲッター層１６内に移動させることができる。その結果、チャネル半導体層２内の金属原子２１の少なくとも一部がゲッター層１４、１６へと除去され、チャネル半導体層２内の金属原子２１の濃度が低下する。図１０における熱処理は、図６における熱処理と同様に行うことが可能である。
次に、図７および図８に示す工程を実施する。ただし、図７に示す工程では、ゲッター層１４に加えて、ゲッター層１６が除去される。本変形例では、ゲッター層１４、１６が除去されることで、ゲッター層１４、１６内に移動した金属原子２１も除去されることになる。ゲッター層１６は、ゲッター層１４上に形成されるため、図７に示す工程で容易に除去することができる。このようにして、本変形例の半導体装置が製造される。本変形例の半導体装置の構造は、第１実施形態の半導体装置の構造と同じである。
以上のように、本実施形態では、チャネル半導体層２内の金属原子２１を、Ｎ原子を含むゲッター層１４（例えばＮドープａＳｉ層）を用いて除去する。よって、本実施形態によれば、チャネル半導体層２内の金属原子２１を好適なゲッター層１４を用いて除去することが可能となる。例えば、ゲッター層１４を容易に除去することや、ゲッター層１４のゲッタリング性能を向上させることが可能となる。
（第２実施形態）
図１１～図１４は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、図３～図５に示す工程を実施する。ただし、図５に示す工程では、コア絶縁膜１を形成しない（図１１）。その結果、図１１に示す構造が実現される。本実施形態のゲッター層１４は、メモリホールＭＨ内のチャネル半導体層２の側面や、メモリホールＭＨ外のチャネル半導体層２の上面に形成される。
次に、チャネル半導体層２などを加熱する熱処理を行う（図１２）。これにより、チャネル半導体層２内の金属原子２１の少なくとも一部を、ゲッター層１４内に移動させることができる。その結果、チャネル半導体層２内の金属原子２１の少なくとも一部がゲッター層１４へと除去され、チャネル半導体層２内の金属原子２１の濃度が低下する。チャネル半導体層２内の金属原子２１は、メモリホールＭＨ内のゲッター層１４へと除去されてもよいし、メモリホールＭＨ外のゲッター層１４へと除去されてもよい。図１２における熱処理は、図６における熱処理と同様に行うことが可能である。
次に、ゲッター層１４を除去する（図１３）。本実施形態では、ゲッター層１４が除去されることで、ゲッター層１４内に移動した金属原子２１も除去されることになる。図１３における除去処理は、図７における除去処理と同様に行うことが可能である。
次に、基板１１の全面にコア絶縁膜１を形成することで、メモリホールＭＨ内のチャネル半導体層２の側面や、メモリホールＭＨ外のチャネル半導体層２の上面にコア絶縁膜１を形成し、その後にメモリホールＭＨ外のコア絶縁膜１を除去する（図１４）。その結果、コア絶縁膜１がメモリホールＭＨ内に埋め込まれる。コア絶縁膜１は、本実施形態ではエアギャップＡＧを含むように形成されるが、エアギャップＡＧを含まないように形成されてもよい。
次に、リソグラフィおよびＲＩＥにより積層膜１２’内にスリット（図示せず）を形成し、スリットからのウェットエッチングにより犠牲層１５を除去する（図１４）。その結果、積層膜１２’内の絶縁層１３間に、複数の空洞Ｃが形成される。
その後、これらの空洞Ｃ内に絶縁膜５ｂ、バリアメタル層６ａ、および電極材層６ｂを順に形成する。その結果、これらの空洞Ｃ内に複数の電極層６が形成され、基板１１上に積層膜１２が形成される（図２を参照）。このようにして、犠牲層１５が電極層６に置換され、本実施形態の半導体装置が製造される。本実施形態の半導体装置の構造は、第１実施形態の半導体装置の構造と同じである。
以下、引き続き図１１～図１４を参照して、本実施形態の半導体装置の製造方法のさらなる詳細を説明する。
本実施形態のゲッター層１４は、メモリホールＭＨ外だけでなく、メモリホールＭＨ内にも形成される。そのため、一見すると、本実施形態のゲッター層１４は、第１実施形態のゲッター層１４よりも除去しにくいとも考えられる。しかしながら、本実施形態によれば、Ｎ原子を含むゲッター層１４（例えばＮドープａＳｉ層）を採用することで、容易に除去することが可能となる。
以上のように、本実施形態では、チャネル半導体層２内の金属原子２１を、Ｎ原子を含むゲッター層１４（例えばＮドープａＳｉ層）を用いて除去する。よって、本実施形態によれば、第１実施形態と同様に、チャネル半導体層２内の金属原子２１を好適なゲッター層１４を用いて除去することが可能となる。例えば、ゲッター層１４を容易に除去することや、ゲッター層１４のゲッタリング性能を向上させることが可能となる。
なお、第１および第２実施形態の半導体装置は、前述した３次元半導体メモリとは異なるタイプの３次元半導体メモリでもよいし、３次元半導体メモリ以外の半導体メモリでもよい。さらに、第１および第２実施形態の半導体装置は、半導体メモリ以外の半導体装置でもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な方法は、その他の様々な形態で実施することができる。また、本明細書で説明した方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：コア絶縁膜、２：チャネル半導体層、３：トンネル絶縁膜、
４：電荷蓄積層、５：ブロック絶縁膜、５ａ：絶縁膜、５ｂ：絶縁膜、
６：電極層、６ａ：バリアメタル層、６ｂ：電極材層、
１１：基板、１２：積層膜、１２’：積層膜、１３：絶縁層、
１４：ゲッター層、１５：犠牲層、１６：ゲッター層、
２１：金属原子

Claims (14)

  1. 基板上に、複数の金属原子を含む半導体層を形成し、
    前記半導体層上に、複数のシリコン原子および複数の窒素原子を含む第１層を形成し、
    前記半導体層内の前記金属原子の少なくとも一部を、前記第１層内に移動させ、
    前記半導体層内の前記金属原子の少なくとも一部を前記第１層内に移動させた後、前記第１層を除去する、
    ことを含み、
    前記第１層内のシリコン原子および窒素原子の個数に対する窒素原子の個数の割合は、４／７よりも小さい、半導体装置の製造方法。
  2. 前記金属原子は、Ｆｅ（鉄）原子、Ｎｉ（ニッケル）原子、Ｃｕ（銅）原子、Ｃｏ（コバルト）原子、Ｓｎ（スズ）原子、Ｐｂ（鉛）原子、Ｐｄ（パラジウム）原子、Ｒｕ（ルテニウム）原子、Ｒｈ（ロジウム）原子、Ｏｓ（オスミウム）原子、Ｉｒ（イリジウム）原子、Ｐｔ（白金）原子、Ａｕ（金）原子、Ａｌ（アルミニウム）原子、またはＡｇ（銀）原子である、請求項１に記載の半導体装置の製造方法。
  3. 前記第１層は、複数の窒素原子を含むシリコン層である、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１層内のシリコン原子および窒素原子の個数に対する窒素原子の個数の割合は、４０％以下である、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１層は、窒素原子用のソースガスの流量とシリコン原子用のソースガスの流量との比を１：５以下に制御することで形成される、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記基板上に複数の第１膜と複数の第２膜とを交互に形成し、
    前記第１および第２膜内に開口部を形成し、
    前記開口部内に電荷蓄積層を形成する、
    ことをさらに含み、
    前記半導体層は、前記開口部内に前記電荷蓄積層を介して形成される、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第１層は、前記開口部内および前記開口部外のうち、前記開口部外のみに形成される、請求項６に記載の半導体装置の製造方法。
  8. 前記第１層は、少なくとも前記開口部内に形成される、請求項６に記載の半導体装置の製造方法。
  9. 前記半導体層内の前記金属原子の少なくとも一部は、前記半導体層の熱処理により前記第１層内に移動する、請求項１から８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記熱処理は、４００℃以上の温度で行われる、請求項９に記載の半導体装置の製造方法。
  11. 前記第１層は、薬液またはガスを用いて除去される、請求項１から１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記第１層上に、複数のボロン原子、複数のリン原子、または複数のヒ素原子を含むシリコン層である第２層を形成し、
    前記半導体層内の前記金属原子の少なくとも一部を、前記第１および第２層内に移動させ、
    前記半導体層内の前記金属原子の少なくとも一部を前記第１および第２層内に移動させた後、前記第１および第２層を除去する、
    ことをさらに含む、請求項１から１１のいずれか１項に記載の半導体装置の製造方法。
  13. 基板上に、複数の金属原子を含む半導体層を形成し、
    前記半導体層上に、複数の窒素原子を含む第１層を形成し、
    前記半導体層内の前記金属原子の少なくとも一部を、前記第１層内に移動させ、
    前記半導体層内の前記金属原子の少なくとも一部を前記第１層内に移動させた後、前記第１層を除去する、
    ことを含む半導体装置の製造方法。
  14. 前記第１層は、複数のシリコン原子および複数の窒素原子を含む、請求項１３に記載の半導体装置の製造方法。
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