JP5315596B2 - 貼合せsoiウェーハの製造方法 - Google Patents
貼合せsoiウェーハの製造方法 Download PDFInfo
- Publication number
- JP5315596B2 JP5315596B2 JP2006200958A JP2006200958A JP5315596B2 JP 5315596 B2 JP5315596 B2 JP 5315596B2 JP 2006200958 A JP2006200958 A JP 2006200958A JP 2006200958 A JP2006200958 A JP 2006200958A JP 5315596 B2 JP5315596 B2 JP 5315596B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- bonded
- bonding
- soi
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
- H01L21/02052—Wet cleaning only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
Description
(2)SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む洗浄液によりウェーハ表面を処理することにより得られる貼合せSOIウェーハの製造方法。
(3)SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む処理液をウェーハ表面に塗布または滴下することにより得られる貼合せSOIウェーハの製造方法。
(i) 有機物を含む雰囲気中でウェーハ表面を洗浄すること、
(ii) 有機物を含む洗浄液によりウェーハ表面を処理すること、または
(iii) 有機物を含む処理液をウェーハ表面に塗布または滴下すること
により得られる。この方法によれば、簡単、且つ安価なゲッタリング源をSOI層と絶縁体層(酸化膜)の界面に形成させることができる。
前記(2)の本発明の貼合せSOIウェーハの製造方法は、SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせる際に、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む洗浄液によりウェーハ表面を処理することにより得られることを特徴とする方法である。
前記(3)の本発明の貼合せSOIウェーハの製造方法は、SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせる際に、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む処理液をウェーハ表面に塗布または滴下することにより得られることを特徴とする方法である。
なお、前記の「貼り合わせ前のウェーハ表面」とは、活性層ウェーハおよび支持ウェーハの両方若しくはいずれか一方をいう。
前記の図1に示したフローチャートの工程に従って、以下のように貼合せSOIウェーハを作製した。
前記の図2に示したフローチャートの工程に従って、貼合せSOIウェーハを作製した。
前記の図3に示したフローチャートの工程に従って、貼合せSOIウェーハを作製した。
11:支持ウェーハ
12:活性層ウェーハ、SOI層
13:酸化膜
14:自然酸化膜
15:結晶欠陥
Claims (3)
- SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、
貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、
前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む雰囲気中でウェーハ表面を洗浄することにより得られることを特徴とする貼合せSOIウェーハの製造方法。 - SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、
貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、
前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む洗浄液によりウェーハ表面を処理することにより得られることを特徴とする貼合せSOIウェーハの製造方法。 - SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、
貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、
前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む処理液をウェーハ表面に塗布または滴下することにより得られることを特徴とする貼合せSOIウェーハの製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006200958A JP5315596B2 (ja) | 2006-07-24 | 2006-07-24 | 貼合せsoiウェーハの製造方法 |
TW096125426A TW200822179A (en) | 2006-07-24 | 2007-07-12 | Method for manufacturing bonded SOI wafer and bonded SOI wafer manufactured thereby |
EP07014401.9A EP1883104B1 (en) | 2006-07-24 | 2007-07-23 | Method for manufacturing a bonded SOI wafer |
CN2007101369244A CN101114574B (zh) | 2006-07-24 | 2007-07-23 | 粘贴soi晶片的制造方法及通过该方法制造的粘贴soi晶片 |
US11/878,255 US7528049B2 (en) | 2006-07-24 | 2007-07-23 | Method for manufacturing bonded SOI wafer and bonded SOI wafer manufactured thereby |
SG200705417-4A SG139690A1 (en) | 2006-07-24 | 2007-07-24 | Method for manufacturing bonded soi wafer and bonded soi wafer manufactured thereby |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006200958A JP5315596B2 (ja) | 2006-07-24 | 2006-07-24 | 貼合せsoiウェーハの製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013084329A Division JP5630527B2 (ja) | 2013-04-12 | 2013-04-12 | 貼合せsoiウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008028244A JP2008028244A (ja) | 2008-02-07 |
JP5315596B2 true JP5315596B2 (ja) | 2013-10-16 |
Family
ID=38691873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006200958A Active JP5315596B2 (ja) | 2006-07-24 | 2006-07-24 | 貼合せsoiウェーハの製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7528049B2 (ja) |
EP (1) | EP1883104B1 (ja) |
JP (1) | JP5315596B2 (ja) |
CN (1) | CN101114574B (ja) |
SG (1) | SG139690A1 (ja) |
TW (1) | TW200822179A (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5315596B2 (ja) * | 2006-07-24 | 2013-10-16 | 株式会社Sumco | 貼合せsoiウェーハの製造方法 |
FR2919427B1 (fr) * | 2007-07-26 | 2010-12-03 | Soitec Silicon On Insulator | Structure a reservoir de charges. |
US20090242939A1 (en) * | 2008-03-25 | 2009-10-01 | Sumco Corporation | Wafer for backside illumination type solid imaging device, production method thereof and backside illumination solid imaging device |
JP2009283533A (ja) * | 2008-05-20 | 2009-12-03 | Sumco Corp | 裏面照射型固体撮像素子用ウェーハ、その製造方法及び裏面照射型固体撮像素子 |
JP5696349B2 (ja) * | 2008-09-05 | 2015-04-08 | 株式会社Sumco | 裏面照射型固体撮像素子用ウェーハの製造方法 |
JP5728902B2 (ja) * | 2010-11-25 | 2015-06-03 | 株式会社Sumco | Soiウェーハの製造方法並びにウェーハ貼り合わせシステム |
US9299556B2 (en) | 2010-12-27 | 2016-03-29 | Shanghai Simgui Technology Co. Ltd. | Method for preparing semiconductor substrate with insulating buried layer gettering process |
CN102130037B (zh) * | 2010-12-27 | 2013-03-13 | 上海新傲科技股份有限公司 | 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法 |
CN102130039B (zh) * | 2010-12-27 | 2013-04-10 | 上海新傲科技股份有限公司 | 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法 |
JP2013229356A (ja) | 2012-04-24 | 2013-11-07 | Mitsubishi Electric Corp | Soiウェハおよびその製造方法、並びにmemsデバイス |
JP5867291B2 (ja) * | 2012-05-24 | 2016-02-24 | 株式会社Sumco | Soiウェーハの製造方法 |
JP6303321B2 (ja) * | 2013-08-08 | 2018-04-04 | 株式会社Sumco | 貼り合わせウェーハの製造方法および貼り合わせウェーハ |
CN105448668B (zh) * | 2015-12-30 | 2018-09-14 | 西安立芯光电科技有限公司 | 一种改善SiNx在GaAs晶圆上粘附性的方法 |
US20170339100A1 (en) * | 2016-05-18 | 2017-11-23 | Empire Technology Development Llc | Device address update based on event occurrences |
TWI727515B (zh) * | 2018-11-30 | 2021-05-11 | 台灣積體電路製造股份有限公司 | 形成soi結構的方法 |
TWI796599B (zh) * | 2019-09-30 | 2023-03-21 | 台灣積體電路製造股份有限公司 | 絕緣層上半導體(soi)基底、形成絕緣層上半導體基底的方法以及積體電路 |
US11289330B2 (en) | 2019-09-30 | 2022-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator (SOI) substrate and method for forming |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3217089B2 (ja) * | 1991-08-23 | 2001-10-09 | 富士通株式会社 | Soiウェハおよびその製造方法 |
JPH06112451A (ja) * | 1992-09-29 | 1994-04-22 | Nagano Denshi Kogyo Kk | Soi基板の製造方法 |
JP4101340B2 (ja) * | 1997-12-12 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US6194290B1 (en) * | 1998-03-09 | 2001-02-27 | Intersil Corporation | Methods for making semiconductor devices by low temperature direct bonding |
US6274892B1 (en) * | 1998-03-09 | 2001-08-14 | Intersil Americas Inc. | Devices formable by low temperature direct bonding |
US6153495A (en) * | 1998-03-09 | 2000-11-28 | Intersil Corporation | Advanced methods for making semiconductor devices by low temperature direct bonding |
US5897362A (en) * | 1998-04-17 | 1999-04-27 | Lucent Technologies Inc. | Bonding silicon wafers |
JP3385972B2 (ja) * | 1998-07-10 | 2003-03-10 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法および貼り合わせウェーハ |
EP1187216B1 (en) | 1999-12-24 | 2018-04-04 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing bonded wafer |
JP2002359247A (ja) * | 2000-07-10 | 2002-12-13 | Canon Inc | 半導体部材、半導体装置およびそれらの製造方法 |
JP2002110684A (ja) * | 2000-09-27 | 2002-04-12 | Toshiba Corp | 半導体基板及びその製造方法 |
JP4628580B2 (ja) * | 2001-04-18 | 2011-02-09 | 信越半導体株式会社 | 貼り合せ基板の製造方法 |
KR100543252B1 (ko) * | 2001-05-29 | 2006-01-20 | 신닛뽄세이테쯔 카부시키카이샤 | Soi 기판 |
JP2004047515A (ja) * | 2002-07-08 | 2004-02-12 | Shin Etsu Chem Co Ltd | 石英基板の乾燥方法及び石英基板 |
JP2004079766A (ja) * | 2002-08-19 | 2004-03-11 | Yamaguchi Technology Licensing Organization Ltd | シリコン基材の硬化方法及びその硬化したシリコン基材 |
JP4344517B2 (ja) * | 2002-12-27 | 2009-10-14 | 富士通株式会社 | 半導体基板及びその製造方法 |
JP4581349B2 (ja) * | 2003-08-29 | 2010-11-17 | 株式会社Sumco | 貼合せsoiウェーハの製造方法 |
WO2005038899A1 (ja) * | 2003-10-21 | 2005-04-28 | Sumco Corporation | 高抵抗シリコンウェーハの製造方法、並びにエピタキシャルウェーハおよびsoiウェーハの製造方法 |
US8058652B2 (en) * | 2004-10-28 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device used as electro-optical device having channel formation region containing first element, and source or drain region containing second element |
US7193294B2 (en) * | 2004-12-03 | 2007-03-20 | Toshiba Ceramics Co., Ltd. | Semiconductor substrate comprising a support substrate which comprises a gettering site |
US7485928B2 (en) * | 2005-11-09 | 2009-02-03 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
JP5315596B2 (ja) * | 2006-07-24 | 2013-10-16 | 株式会社Sumco | 貼合せsoiウェーハの製造方法 |
JP5459899B2 (ja) * | 2007-06-01 | 2014-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
WO2008156040A1 (en) * | 2007-06-20 | 2008-12-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
US7795111B2 (en) * | 2007-06-27 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate and manufacturing method of semiconductor device |
-
2006
- 2006-07-24 JP JP2006200958A patent/JP5315596B2/ja active Active
-
2007
- 2007-07-12 TW TW096125426A patent/TW200822179A/zh unknown
- 2007-07-23 CN CN2007101369244A patent/CN101114574B/zh active Active
- 2007-07-23 US US11/878,255 patent/US7528049B2/en active Active
- 2007-07-23 EP EP07014401.9A patent/EP1883104B1/en active Active
- 2007-07-24 SG SG200705417-4A patent/SG139690A1/en unknown
Also Published As
Publication number | Publication date |
---|---|
CN101114574B (zh) | 2011-07-27 |
US7528049B2 (en) | 2009-05-05 |
CN101114574A (zh) | 2008-01-30 |
JP2008028244A (ja) | 2008-02-07 |
EP1883104A1 (en) | 2008-01-30 |
US20080020541A1 (en) | 2008-01-24 |
TW200822179A (en) | 2008-05-16 |
SG139690A1 (en) | 2008-02-29 |
TWI364059B (ja) | 2012-05-11 |
EP1883104B1 (en) | 2015-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5315596B2 (ja) | 貼合せsoiウェーハの製造方法 | |
JP5976013B2 (ja) | Soi構造体のデバイス層中の金属含有量の減少方法、およびこのような方法により製造されるsoi構造体 | |
JP2014508405A5 (ja) | ||
JP2006216826A (ja) | Soiウェーハの製造方法 | |
JP2009176860A (ja) | 貼り合わせウェーハの製造方法 | |
JP5499428B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP2009272471A (ja) | 貼り合わせウェーハの製造方法 | |
JP2008016534A (ja) | 貼り合わせウェーハの製造方法 | |
JP2002184960A (ja) | Soiウェーハの製造方法及びsoiウェーハ | |
WO2002025718A1 (fr) | Plaquette de recuit et son procede de fabrication | |
JP4817887B2 (ja) | 半導体基板の洗浄方法 | |
JP5630527B2 (ja) | 貼合せsoiウェーハの製造方法 | |
JP2009260085A (ja) | 半導体装置の製造方法および半導体基板の洗浄方法 | |
JP2019207923A (ja) | シリコンウェーハの洗浄方法 | |
JP6643873B2 (ja) | 2枚の基板を積層する方法 | |
US8076219B2 (en) | Reduction of watermarks in HF treatments of semiconducting substrates | |
WO2019087517A1 (ja) | 薄膜soi層を有するsoiウェーハの製造方法 | |
JP5766901B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP2014225699A (ja) | 貼合せsoiウェーハの製造方法 | |
JP6520777B2 (ja) | シリコン単結晶ウエハの評価方法 | |
JP5433927B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP2010135538A (ja) | 貼り合わせウェーハの製造方法 | |
JP2004031430A (ja) | Soiウエーハおよびその製造方法 | |
JPH0813165A (ja) | シリコンのエッチング方法 | |
JP5597915B2 (ja) | 貼り合わせウェーハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120814 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121010 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130212 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20130411 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130611 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130624 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5315596 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |