JP5315596B2 - 貼合せsoiウェーハの製造方法 - Google Patents

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Description

本発明は、デバイス動作に悪影響を及ぼすプロセス起因の重金属不純物を除去するためのゲッタリング層を有する貼合せSOIウェーハの製造方法に関する。
半導体デバイスの微細化、高集積化が進むに従って、ウェーハの汚染がデバイス特性に及ぼす影響が益々大きくなっている。ウェーハ加工、デバイス製造プロセスで導入されるプロセス起因の汚染、特に重金属不純物を集積回路の活性領域から除去する方法として、従来からゲッタリング技術が用いられてきた。
ゲッタリング技術としては、半導体基板の裏面に減圧CVD法により多結晶シリコンを堆積させ、これをゲッタリング源とする方法、酸素析出物あるいは転位等の結晶欠陥による重金属不純物捕獲能力を利用する方法などがよく知られている。
絶縁体上にSOI層が形成されたSOI(Silicon On Insulator)ウェーハにおいても従来の半導体基板におけるゲッタリングを応用した例は多いが、SOIウェーハではSOI層と支持側Si基板の中間に存在する酸化膜等の絶縁体層により重金属不純物の動きが阻害され、十分なゲッタリング効果が得られない。
このことから、ゲッタリング源の付加を効果的に行うためには、SOI層と絶縁体層(酸化膜)の界面にゲッタリング源を形成させ、この付加したゲッタリング源がデバイス領域に悪影響を及ぼさないような構造とすることが必要である。しかし、SOIウェーハは通常のウェーハより製造工程が複雑であるため製造コストが高く、その上ゲッタリング源を付加する工程が増えればSOIウェーハの製造コストは更に高くなる。
例えば、特許文献1には、支持基板(支持ウェーハ)上の酸化膜に炭素イオンを注入し、該酸化膜表面にSOI層用基板を貼り合わせた後、熱処理を行うことにより、該酸化膜とSOI層用基板の界面に炭素を核として酸素を析出させるSOIウェーハの製造方法が開示されている。しかしながら、この方法においても、支持基板上の酸化膜に炭素イオンを注入する工程や、貼り合わせ後、析出核の形成、成長のための熱処理工程が必要であり、製造コストの上昇は避けられない。
特許第3217089号
本発明はこのような状況に鑑みてなされたもので、簡単、且つ安価なゲッタリング源をSOI層と絶縁体層(酸化膜)の界面に形成し、デバイス特性や酸化膜耐圧特性を劣化させる重金属不純物を効果的に除去する機能を有する貼合せSOIウェーハの製造方法を提供することを目的としている。
本発明者らは、上記の目的を達成するため、工程を増やすことなく、従来のSOIウェーハの製造工程上でゲッタリング源を付加する方法について検討を重ねた。その結果、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせることにより、後工程の接合強化熱処理で、ゲッタリング作用がある微小な結晶欠陥を貼合せ界面に形成させ得ることを見出した。
本発明は上記知見に基づいてなされたもので、その要旨は、下記(1)〜(3)の貼合せSOIウェーハの製造方法にある。
(1)SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む雰囲気中でウェーハ表面を洗浄することにより得られる貼合せSOIウェーハの製造方法。
(2)SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む洗浄液によりウェーハ表面を処理することにより得られる貼合せSOIウェーハの製造方法。
(3)SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む処理液をウェーハ表面に塗布または滴下することにより得られる貼合せSOIウェーハの製造方法。
前記の「結晶欠陥」とは、ウェーハ表面に有機物が存在する状態で貼り合わせ、接合強化熱処理を行うことにより有機物が分解して生成した炭素(C)に起因する微小な結晶欠陥である。なお、結晶欠陥部が形成されている貼合せ界面における炭素の存在は、二次イオン質量分析(SIMS)により確認でき、また貼り合わせ表面における炭素の存在は、ガスクロマトグラフ質量分析(GC−MS)等により確認できる。
また、「有機物が存在する状態」とは、ウェーハの洗浄時またはウェーハの乾燥保管時にウェーハ表面に形成される自然酸化膜中に有機物が含有されている状態、あるいは、洗浄時または乾燥保管時に有機物がウェーハの表面に付着した状態をいう。
記の貼合せSOIウェーハの製造方法において、貼り合わせ前のウェーハ表面に有機物が存在する状態は、洗浄後のウェーハを有機物を含む雰囲気中で乾燥することによっても得ることができる。
上記製造方法により、支持ウェーハと、前記支持ウェーハ上に、酸化膜を介して貼り合わされたSOI層と、を備えた貼合せSOIウェーハであって、貼合せ界面に、炭素に起因する微小な結晶欠陥を有する貼合せSOIウェーハを得ることができる
この貼合せSOIウェーハにおいて、結晶欠陥の大きさを5〜50nmと規定することができる。すなわち、結晶欠陥は極めて微小なものである。なお、ここでいう「結晶欠陥の大きさ」とは、結晶欠陥を透過電子顕微鏡(TEM)により観察した場合に(後に示す図4参照)、写し出された像からその欠陥の最長部分の長さとして認定できる大きさを指す。
また、この貼合せSOIウェーハは、前記貼合せ界面において5×1018atoms/cm3以上の炭素濃度ピークが検出される貼合せSOIウェーハである。ここでいう「炭素濃度ピーク」とは、貼合せ界面を二次イオン質量分析(SIMS)により測定した結果である(後に示す図5(a)参照)。
本発明の貼合せSOIウェーハの製造方法は、ウェーハ表面に有機物が存在する状態で活性層ウェーハと支持ウェーハとを貼り合わせ、接合強化熱処理を行って、貼合せ界面に結晶欠陥を形成させる方法である。貼り合わせ前のウェーハ表面に有機物が存在する状態は、
(i) 有機物を含む雰囲気中でウェーハ表面を洗浄すること、
(ii) 有機物を含む洗浄液によりウェーハ表面を処理すること、または
(iii) 有機物を含む処理液をウェーハ表面に塗布または滴下すること
により得られる。この方法によれば、簡単、且つ安価なゲッタリング源をSOI層と絶縁体層(酸化膜)の界面に形成させることができる。
本発明の方法により製造された貼合せSOIウェーハは、貼合せ界面に炭素に起因する結晶欠陥を有しており、デバイス特性や酸化膜耐圧特性に悪影響を及ぼす重金属不純物を効果的に除去することができる。
以下に、前記(1)〜(3)の本発明の貼合せSOIウェーハの製造方法について、図面を参照して具体的に説明する。
前記(1)の本発明の貼合せSOIウェーハの製造方法は、SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせる際に、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む雰囲気中でウェーハ表面を洗浄することにより得られることを特徴とする方法である。
前記(2)の本発明の貼合せSOIウェーハの製造方法は、SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせる際に、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む洗浄液によりウェーハ表面を処理することにより得られることを特徴とする方法である。
前記(3)の本発明の貼合せSOIウェーハの製造方法は、SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせる際に、貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む処理液をウェーハ表面に塗布または滴下することにより得られることを特徴とする方法である。
なお、前記の「貼り合わせ前のウェーハ表面」とは、活性層ウェーハおよび支持ウェーハの両方若しくはいずれか一方をいう。
図1は、本発明の貼合せSOIウェーハの製造方法における要部の工程を模式的に例示するフローチャートである。以下に、ステップ1〜ステップ5に沿って説明する。
ステップ1では、SOI層となる活性層ウェーハ12と、表面に酸化膜(絶縁層)13を形成させた支持ウェーハ11を準備する。これら両ウェーハは、従来行われている方法に準じて作製されたものであればよい。
ステップ2では、活性層ウェーハ12と支持ウェーハ11とを貼り合わせる際に、貼り合わせ前のウェーハ(ここでは、活性層ウェーハ12および支持ウェーハ11を指す)の表面に有機物が存在する状態、すなわち、炭素を含む自然酸化膜14が形成された状態とする。支持ウェーハ11では、表面の酸化膜13上にも前記自然酸化膜14が形成される。
これは、その後に行う接合強化熱処理で、貼合せ界面にゲッタリング源として機能する結晶欠陥を形成させるためである。詳細についてはステップ4で述べる。
ウェーハ表面を前記有機物が存在する状態とするための具体的な方法としては、以下の方法が有効である。
一つは、ウェーハ表面を、有機物を含む雰囲気中で洗浄する方法である。貼合せSOIウェーハの製造においては、ウェーハを貼り合わせる前に、表面の不純物を除去するため、水酸化アンモニウムと過酸化水素水の混合液を用いるSC−1洗浄などにより、貼合せ前洗浄を行うが、その洗浄を前記雰囲気中で行うのである。
使用する有機物としては、芳香族炭化水素類、塩化炭化水素類、アルコール類、酢酸エステル類、ケトン類、エーテル類などの有機物が挙げられ、微量の炭素を含むものであってもよく、なかでもN−メチル−2−ピロリドンが好適である。N−メチル−2−ピロリドンは、ウェーハ加工過程で、ウェーハを研磨する際に疵の発生防止のために使用するワックスの除去剤であるため入手し易く、ウェーハ表面への吸着が容易である。
この有機物含有雰囲気中での貼合せ前洗浄により、ウェーハ表面に有機物が存在する状態とすることができる。ウェーハ表面に極微量の有機物が付着(存在)することによって貼合せ界面に結晶欠陥を形成させる作用効果が発現すると考えられる。
表1は、有機物としてN−メチル−2−ピロリドンを含む雰囲気中でSC−1洗浄したウェーハ表面の全付着有機物量の測定結果である。有機物量の測定は、ガスクロマトグラフ質量分析(GC−MS)により行った。なお、全付着有機物量のうちのおよそ80%がN−メチル−2−ピロリドンである。また、表1において、「酸化膜0.5μm付き」とは、表面に厚さ0.5μmの酸化膜(絶縁層)を形成させたウェーハであることを意味する。
Figure 0005315596
表1に示すように、N−メチル−2−ピロリドンを含む雰囲気中で洗浄したウェーハ(試料No.1およびNo.2)の表面には、N−メチル−2−ピロリドンが含まれない雰囲気中で洗浄したウェーハ(試料No.3およびNo.4)に比べて、100倍を超える有機物(つまり、N−メチル−2−ピロリドン)が検出されていることがわかる。また、N−メチル−2−ピロリドンの付着量は、酸化膜(絶縁層)の有無によってそれほど影響を受けないと考えられる。
続いて、ステップ3では、表面に有機物が存在する状態、すなわち炭素を含む自然酸化膜14が形成された状態の活性層ウェーハ12を、同じく表面に炭素を含む自然酸化膜14が形成された支持ウェーハ11の酸化膜13表面を貼合せ面として、支持ウェーハ11に貼り合わせる。これにより、前記有機物は貼合せ界面に閉じこめられた状態になる。
ステップ4では、この貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行う。貼合せ強度を確保するとともに、貼合せ界面に微小な結晶欠陥を形成させるための熱処理である。処理温度については、酸化膜が軟化してボイドを埋める効果が得られるように、1100℃以上にするのが望ましい。なお、処理温度の上限は、スリップ転位の発生を防止する観点から1300℃とするのが望ましい。
この処理によって、貼合せ界面の微量の有機物(炭素)を含む自然酸化膜が局所的に凝集する。自然酸化膜の局所的な凝集に伴い凝集した微量の有機物(炭素)は、大きさが50nm以下の微小な結晶欠陥15を形成する。この結晶欠陥15は「炭素−Si」からなるものと推察される。
図4は、後述する実施例で行った調査結果で、前記の接合強化熱処理を施した後の貼合せ界面(断面)の透過電子顕微鏡(TEM)による観察結果を模式的に示す図である。(a)はウェーハを洗浄する際の雰囲気中にN−メチル−2−ピロリドンが含まれる場合であり、(b)は含まれない場合である。
図4(a)に白抜き矢印を付して示すように、ウェーハ洗浄時の雰囲気中にN−メチル−2−ピロリドンが含まれる場合は、熱処理によって、活性層ウェーハ(SOI層)12と酸化膜13の貼合せ界面に微小な結晶欠陥15が形成される。その大きさは、同図中に示した0.5μmの長さを表すスケールとの対比から、50nm程度以下と推測される。これに対して、雰囲気中にN−メチル−2−ピロリドンが含まれない場合は、結晶欠陥の形成は認められない(図4(b))。
図5は、同じく実施例で行った調査結果で、前記の接合強化熱処理を施した後の貼合せ界面近傍での二次イオン質量分析(SIMS)による炭素(C)濃度の測定結果を例示する図である。(a)はウェーハを洗浄する際の雰囲気中にN−メチル−2−ピロリドンが含まれる場合であり、(b)は含まれない場合である。
図5において、横軸は接合強化熱処理を施した後の貼合せSOIウェーハにおける活性層ウェーハ(SOI層)側から支持ウェーハ側への距離(ここでは、「深さ」と記す)である。この横軸に沿って、図中に、SOI層、酸化膜および支持ウェーハ(支持基板)の存在部位を示した。縦軸は炭素濃度(atoms/cm3)である。また、白抜き矢印Aで示した炭素濃度がウェーハにおける炭素濃度のバックグランドレベルであり、同じく白抜き矢印Bで示した炭素濃度が酸化膜(絶縁層)における炭素濃度のバックグランドレベルである。
図5(a)に示すように、ウェーハ洗浄時の雰囲気中にN−メチル−2−ピロリドンが含まれる場合は、活性層ウェーハ(SOI層)と酸化膜(絶縁層)の貼合せ界面で炭素濃度がピークを示し、2×1020atoms/cm3の炭素(C)ピークが検出されていることがわかる。これに対して、雰囲気中にN−メチル−2−ピロリドンが含まれない場合は、図5(b)に示すように、何れの深さにおいても、このように顕著な炭素(C)ピークは検出されない(貼合せ界面において、5×1018atoms/cm3未満の炭素(C)ピークが認められるだけである)。換言すれば、貼合せ界面において5×1018atoms/cm3以上の炭素ピークが得られるように、貼り合わせ前のウェーハ表面に有機物が存在するように有機物量を調整すればよい。
ステップ5は活性層ウェーハ(SOI層)12の薄膜化の工程である。この工程では、機械加工、化学エッチング等、従来行われている方法に準じて薄膜化し、貼合せSOIウェーハ10を製造する。
図2は、本発明の貼合せSOIウェーハの製造方法における他の工程例を模式的に示すフローチャートである。
前記図1に示した工程と異なるのは、ステップ2で、活性層ウェーハ12と支持ウェーハ11とを貼り合わせる際に、活性層ウェーハ12の表面のみを、有機物が存在する状態、すなわち、炭素を含む自然酸化膜14が形成された状態とする点である。
ステップ3では、表面に炭素を含む自然酸化膜14が形成された活性層ウェーハ12を、炭素を含む自然酸化膜14が形成されていない支持ウェーハ11の酸化膜13表面を貼合せ面として、支持ウェーハ11に貼り合わせる。
図3は、本発明の貼合せSOIウェーハの製造方法におけるさらに他の工程例を模式的に示すフローチャートで、活性層ウェーハ12と支持ウェーハ11とを貼り合わせる際に、支持ウェーハ11の表面のみを、有機物が存在する状態、すなわち、炭素を含む自然酸化膜14が形成された状態とする場合である。
前記のステップ2で行う、ウェーハの表面に有機物が存在する状態とするための具体的な方法としては、前述した、有機物を含む雰囲気中でウェーハ表面を貼合せ前洗浄する方法の他に、洗浄後のウェーハを、有機物を含む雰囲気中で乾燥する方法も有効である。また、有機物を含む洗浄液によりウェーハ表面を処理する方法も有効である。ウェーハを製造する際には、前記貼合せ前洗浄に限らず、ウェーハ表面の不純物や微粒子を除去するために、各種の酸洗、洗浄を行うが、その際に使用される酸洗液や洗浄液に有機物を添加しておくのである。
さらに、有機物を含む処理液をウェーハ表面に塗布または滴下する方法も適用可能である。スピンコーティング技術を応用してウェーハ表面に処理液を薄く均一に広げる方法も有効である。
なお、これらの方法を適用する場合も、ウェーハ表面への極微量の付着によって結晶欠陥を形成させ得るので、有機物の濃度について特に限定はしない。
このように、ウェーハ表面、またはその上に形成させた酸化膜(絶縁層)表面の洗浄を有機物を含む雰囲気中で行う等の方法により、ウェーハの表面に微量の有機物(炭素)を含む自然酸化膜を形成して貼合せ界面に閉じこめた状態とし、続いて熱処理を施すことによって、貼合せ界面に微小な結晶欠陥を形成させることができる。
この結晶欠陥は、プロセス起因の重金属不純物を集積回路の活性領域から除去するゲッタリング作用がある。これは、前述の方法により作製したSOIウェーハのSOI層表面に形成されたデバイスの酸化膜耐圧特性の向上により確認できる。
以上説明したように、本発明の貼合せSOIウェーハの製造方法によれば、特別の工程を加えることなく、簡単、且つ安価なゲッタリング源を活性層ウェーハ(SOI層)と絶縁体層(酸化膜)の界面に形成させることができる。
次に、貼合せSOIウェーハについて述べる。
この貼合せSOIウェーハは、たとえば、前述した本発明の方法により製造することができる。この貼合せSOIウェーハは、貼合せ界面に炭素に起因する微小な結晶欠陥を有する。貼合せ界面に存在する結晶欠陥は、表1並びに図4、図5を参照して説明したように、炭素に起因する結晶欠陥である。
この貼合せSOIウェーハにおいて、結晶欠陥は、前記の図4に模式的に示したように、極めて微小である。したがって、結晶欠陥の大きさを5〜50nmと規定して、本発明の製造方法により得られる貼合せSOIウェーハを特定することが可能である。
この微小な結晶欠陥を有する貼合せSOIウェーハは、デバイス特性や酸化膜耐圧特性に悪影響を及ぼす重金属不純物を効果的に除去することができる。
また、本発明の製造方法により得られる貼合せSOIウェーハは、前記の図5(a)に示したように、貼合せ界面において5×1018atoms/cm3以上の炭素濃度ピークが検出されるという特徴的な炭素濃度分布が得られる。すなわち、貼合せ界面における炭素濃度ピークの値を規定して、本発明の製造方法により得られる貼合せSOIウェーハを特定することが可能である。
本発明の方法を適用して貼合せSOIウェーハを作製し、本発明の貼合せSOIウェーハの製造方法による効果を確認した。
(実施例1)
前記の図1に示したフローチャートの工程に従って、以下のように貼合せSOIウェーハを作製した。
すなわち、SOI層となる活性層ウェーハ12と、表面に厚さ1.0μmの酸化膜13を形成させた支持ウェーハ11を用い、有機物としてN−メチル−2−ピロリドンを含む雰囲気中でSC−1洗浄によりウェーハ(ここでは、活性層ウェーハ12および支持ウェーハ11を指す)表面の貼合せ前洗浄を行った。SC−1洗浄では、水酸化アンモニウムと過酸化水素水の濃度が常に一定になるように洗浄液に薬液を補充するとともに、洗浄液を、濾過器を通過させ循環させた。なお、洗浄液の温度は75℃、洗浄時間は10分とした。
次いで、活性層ウェーハ12と支持ウェーハ11を室温で貼り合わせ、その後、処理温度を1100℃以上として熱処理を施し、研削、研磨加工することにより、SOI層を5.0μmまで薄膜化した貼合せSOIウェーハを作製した。
このSOIウェーハの貼合せ界面(断面)の透過電子顕微鏡(TEM)による観察結果を模式的に示したのが前記の図4で、同図(a)に示したように、活性層ウェーハ12と酸化膜13の貼合せ界面に5〜50mの微小な結晶欠陥15が形成されていた。
さらに、このSOIウェーハの二次イオン質量分析(SIMS)による炭素(C)濃度の測定結果が前記の図5で、同図(a)に示したように、活性層ウェーハ(SOI層)と酸化膜の貼合せ界面に炭素の存在を示す2×1020atoms/cm3の炭素(C)ピークが検出された。
一方、比較のために、ウェーハ表面の貼合せ前洗浄をN−メチル−2−ピロリドンが含まれていない雰囲気中で実施すること以外はすべて実施例1と同一条件で作製したSOIウェーハは、透過電子顕微鏡(TEM)による観察で活性層ウェーハと酸化膜の貼合せ界面に、結晶欠陥は観察されず(図4(b)参照)、二次イオン質量分析(SIMS)においても炭素は検出されなかった(図5(b)参照)。
(実施例2)
前記の図2に示したフローチャートの工程に従って、貼合せSOIウェーハを作製した。
用いた活性層ウェーハ12、表面に酸化膜13を形成させた支持ウェーハ11は、実施例1で用いたものと同じである。また、ウェーハ(ここでは、活性層ウェーハ12を指す)表面に炭素を含む自然酸化膜14を形成させる方法を含め、その他の条件も、実施例1の場合と同じとした。
作製したSOIウェーハの貼合せ界面(断面)の透過電子顕微鏡(TEM)による観察、二次イオン質量分析(SIMS)による炭素(C)濃度の測定を行ったところ、前述の実施例1で作製したSOIウェーハの場合と比べ、活性層ウェーハ12の表面のみを有機物が存在する状態としていることから、有機物量が少ないために、炭素濃度のピーク値が若干減少する傾向が観察されたものの、5〜50mの微小な結晶欠陥15が観察され、1×1020atoms/cm3の炭素(C)ピークが検出された。
(実施例3)
前記の図3に示したフローチャートの工程に従って、貼合せSOIウェーハを作製した。
用いた活性層ウェーハ12および表面に酸化膜13を形成させた支持ウェーハ11は、実施例1で用いたものと同じである。また、ウェーハ(ここでは、支持ウェーハ11を指す)表面に炭素を含む自然酸化膜14を形成させる方法、その他の条件も、実施例1の場合と同じとした。
作製したSOIウェーハの貼合せ界面(断面)について、透過電子顕微鏡(TEM)による観察、二次イオン質量分析(SIMS)による炭素(C)濃度の測定を行ったが、前述の実施例1で作製したSOIウェーハの場合と同等の結果が得られた。
本発明の貼合せSOIウェーハの製造方法によれば、ウェーハ表面に有機物が存在する状態で活性層ウェーハと支持ウェーハとを貼り合わせ、接合強化熱処理を行って、貼合せ界面に結晶欠陥を形成させることにより、SOI層と絶縁体層(酸化膜)の界面に簡単、且つ安価なゲッタリング源を形成させることができる。また、本発明の製造方法により得られる貼合せSOIウェーハは、デバイス特性や酸化膜耐圧特性に悪影響を及ぼす重金属不純物を効果的に除去することができる。
したがって、本発明の製造方法は、デバイス特性に優れたSOIウェーハの製造方法として広く利用することができる。
本発明の貼合せSOIウェーハの製造方法における要部の工程を模式的に例示するフローチャートである。 本発明の貼合せSOIウェーハの製造方法における他の工程例を模式的に示すフローチャートである。 本発明の貼合せSOIウェーハの製造方法におけるさらに他の工程例を模式的に示すフローチャートである。 接合強化熱処理を施した後の貼合せ界面(断面)の透過電子顕微鏡(TEM)による観察結果を模式的に示す図で、(a)はウェーハを洗浄する際の雰囲気中にN−メチル−2−ピロリドンが含まれる場合、(b)は含まれない場合である。 接合強化熱処理を施した後の貼合せ界面近傍での二次イオン質量分析(SIMS)による炭素(C)の測定結果を例示する図で、(a)はウェーハを洗浄する際の雰囲気中にN−メチル−2−ピロリドンが含まれる場合、(b)は含まれない場合である。
符号の説明
10:貼合せSOIウェーハ
11:支持ウェーハ
12:活性層ウェーハ、SOI層
13:酸化膜
14:自然酸化膜
15:結晶欠陥

Claims (3)

  1. SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、
    貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ
    前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む雰囲気中でウェーハ表面を洗浄することにより得られることを特徴とする貼合せSOIウェーハの製造方法。
  2. SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、
    貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、
    前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む洗浄液によりウェーハ表面を処理することにより得られることを特徴とする貼合せSOIウェーハの製造方法。
  3. SOI層となる活性層ウェーハと支持ウェーハとを酸化膜を介して貼り合わせた後、前記活性層ウェーハを薄膜化することにより、埋め込み酸化膜上にSOI層が形成された貼合せSOIウェーハを製造する方法において、
    貼り合わせ前のウェーハ表面に有機物が存在する状態で貼り合わせ、貼合せ界面に前記有機物を閉じこめた状態で接合強化熱処理を行うことにより、貼合せ界面に結晶欠陥を形成させ、
    前記貼り合わせ前のウェーハ表面に有機物が存在する状態が、有機物を含む処理液をウェーハ表面に塗布または滴下することにより得られることを特徴とする貼合せSOIウェーハの製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Sumco 貼合せsoiウェーハの製造方法
FR2919427B1 (fr) * 2007-07-26 2010-12-03 Soitec Silicon On Insulator Structure a reservoir de charges.
US20090242939A1 (en) * 2008-03-25 2009-10-01 Sumco Corporation Wafer for backside illumination type solid imaging device, production method thereof and backside illumination solid imaging device
JP2009283533A (ja) * 2008-05-20 2009-12-03 Sumco Corp 裏面照射型固体撮像素子用ウェーハ、その製造方法及び裏面照射型固体撮像素子
JP5696349B2 (ja) * 2008-09-05 2015-04-08 株式会社Sumco 裏面照射型固体撮像素子用ウェーハの製造方法
JP5728902B2 (ja) * 2010-11-25 2015-06-03 株式会社Sumco Soiウェーハの製造方法並びにウェーハ貼り合わせシステム
US9299556B2 (en) 2010-12-27 2016-03-29 Shanghai Simgui Technology Co. Ltd. Method for preparing semiconductor substrate with insulating buried layer gettering process
CN102130037B (zh) * 2010-12-27 2013-03-13 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
CN102130039B (zh) * 2010-12-27 2013-04-10 上海新傲科技股份有限公司 采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法
JP2013229356A (ja) 2012-04-24 2013-11-07 Mitsubishi Electric Corp Soiウェハおよびその製造方法、並びにmemsデバイス
JP5867291B2 (ja) * 2012-05-24 2016-02-24 株式会社Sumco Soiウェーハの製造方法
JP6303321B2 (ja) * 2013-08-08 2018-04-04 株式会社Sumco 貼り合わせウェーハの製造方法および貼り合わせウェーハ
CN105448668B (zh) * 2015-12-30 2018-09-14 西安立芯光电科技有限公司 一种改善SiNx在GaAs晶圆上粘附性的方法
US20170339100A1 (en) * 2016-05-18 2017-11-23 Empire Technology Development Llc Device address update based on event occurrences
TWI727515B (zh) * 2018-11-30 2021-05-11 台灣積體電路製造股份有限公司 形成soi結構的方法
TWI796599B (zh) * 2019-09-30 2023-03-21 台灣積體電路製造股份有限公司 絕緣層上半導體(soi)基底、形成絕緣層上半導體基底的方法以及積體電路
US11289330B2 (en) 2019-09-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator (SOI) substrate and method for forming

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3217089B2 (ja) * 1991-08-23 2001-10-09 富士通株式会社 Soiウェハおよびその製造方法
JPH06112451A (ja) * 1992-09-29 1994-04-22 Nagano Denshi Kogyo Kk Soi基板の製造方法
JP4101340B2 (ja) * 1997-12-12 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6194290B1 (en) * 1998-03-09 2001-02-27 Intersil Corporation Methods for making semiconductor devices by low temperature direct bonding
US6274892B1 (en) * 1998-03-09 2001-08-14 Intersil Americas Inc. Devices formable by low temperature direct bonding
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US5897362A (en) * 1998-04-17 1999-04-27 Lucent Technologies Inc. Bonding silicon wafers
JP3385972B2 (ja) * 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
EP1187216B1 (en) 1999-12-24 2018-04-04 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
JP2002359247A (ja) * 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
JP2002110684A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体基板及びその製造方法
JP4628580B2 (ja) * 2001-04-18 2011-02-09 信越半導体株式会社 貼り合せ基板の製造方法
KR100543252B1 (ko) * 2001-05-29 2006-01-20 신닛뽄세이테쯔 카부시키카이샤 Soi 기판
JP2004047515A (ja) * 2002-07-08 2004-02-12 Shin Etsu Chem Co Ltd 石英基板の乾燥方法及び石英基板
JP2004079766A (ja) * 2002-08-19 2004-03-11 Yamaguchi Technology Licensing Organization Ltd シリコン基材の硬化方法及びその硬化したシリコン基材
JP4344517B2 (ja) * 2002-12-27 2009-10-14 富士通株式会社 半導体基板及びその製造方法
JP4581349B2 (ja) * 2003-08-29 2010-11-17 株式会社Sumco 貼合せsoiウェーハの製造方法
WO2005038899A1 (ja) * 2003-10-21 2005-04-28 Sumco Corporation 高抵抗シリコンウェーハの製造方法、並びにエピタキシャルウェーハおよびsoiウェーハの製造方法
US8058652B2 (en) * 2004-10-28 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device used as electro-optical device having channel formation region containing first element, and source or drain region containing second element
US7193294B2 (en) * 2004-12-03 2007-03-20 Toshiba Ceramics Co., Ltd. Semiconductor substrate comprising a support substrate which comprises a gettering site
US7485928B2 (en) * 2005-11-09 2009-02-03 Memc Electronic Materials, Inc. Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Sumco 貼合せsoiウェーハの製造方法
JP5459899B2 (ja) * 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2008156040A1 (en) * 2007-06-20 2008-12-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device

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