TWI727515B - 形成soi結構的方法 - Google Patents

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Abstract

本發明關於一種用於形成絕緣體上半導體(SOI)元件及 其SOI結構的方法，SOI元件具有雜質競爭層以在退火製程期間吸收潛在污染金屬顆粒。在一些實施例中，雜質競爭層形成於虛設基底上。絕緣層形成於支撐基底上方。將虛設晶圓的前側接合至絕緣層。執行退火製程且雜質競爭層自虛設基底的上部部分吸收金屬。隨後，移除包含雜質競爭層的虛設基底的大部分，保留絕緣層上的虛設基底的元件層。

Description

形成SOI結構的方法
本發明實施例是關於形成SOI結構的方法。
絕緣體上矽(silicon on insulator；SOI)技術在半導體製造中使用分層的矽-絕緣體-基底來代替習知矽基底。在電絕緣體之上製造基於SOI的元件，且優勢包含在微電子元件中減少寄生元件、減弱短通道效應、降低溫度依賴性、減小漏電流等。
在一些實施例中，本揭露內容是關於一種形成SOI結構的方法。所述方法包括為虛設晶圓製備虛設基底及在虛設基底上形成雜質競爭層。所述方法更包括設置在支撐基底上方包含絕緣層的載體晶圓及將虛設晶圓的前側接合至載體晶圓。所述方法更包括執行退火製程，其中雜質競爭層自虛設基底的上部部分吸收金屬。所述方法更包括移除包含雜質競爭層的虛設基底的大部分，保留載體晶圓的絕緣層上的虛設基底的元件層。
在其他實施例中，本揭露內容是關於一種形成SOI結構的方法。所述方法包括為虛設晶圓製備虛設基底及在虛設晶圓的背側上形成雜質競爭層。所述方法更包括設置在支撐基底上方包括絕緣層的載體晶圓及將虛設晶圓的前側接合至載體晶圓。所述 方法更包括執行退火製程。雜質競爭層自虛設基底的上部部分吸收金屬。所述方法更包括移除雜質競爭層及虛設基底的大部分，保留載體晶圓的絕緣層上的虛設基底的元件層。
在另外其他實施例中，本揭露內容是關於一種形成SOI結構的方法。所述方法包括為虛設晶圓製備虛設基底及在虛設基底上形成雜質競爭層。所述方法更包括在雜質競爭層上形成元件層及設置在支撐基底上方包括絕緣層的載體晶圓。所述方法更包括將虛設晶圓的前側接合至載體晶圓。所述方法更包括執行退火製程，其中虛設基底自元件層吸收金屬。所述方法更包括執行薄化製程以移除虛設基底且保留載體晶圓的絕緣層上的元件層的至少一部分。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400:橫截面視圖
102:支撐基底
104:絕緣層
106、118、126:虛設基底
108:雜質競爭層
110:富氫區
112:污染金屬顆粒
114:殘餘部分
116、120:元件層
120a、132a:頂部部分
130:磊晶層
132:頂部元件層
142:載體晶圓
144:虛設晶圓
146:前側
148:背側
2500:流程圖
2502、2504、2506、2508、2510、2512:動作
結合隨附圖式閱讀以下實施方式時將最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1為根據一些實施例繪示一種具有雜質競爭層的SOI結構的橫截面視圖。
圖2為根據一些替代性實施例繪示一種具有雜質競爭層的SOI結構的橫截面視圖。
圖3為根據一些替代性實施例繪示一種具有雜質競爭層的SOI結構的橫截面視圖。
圖4至圖10、圖11至圖12、圖13至圖18以及圖19至圖 24分別示出根據一些實施例的在各種製造階段處的具有雜質競爭層的SOI結構的一系列橫截面視圖。
圖25示出根據一些實施例的用於製造SOI結構的方法的流程圖。
本揭露內容提供用於實施本揭露內容的不同特徵的諸多不同實施例或實例。以下描述組件及配置的具體實例以簡化本揭露內容。當然，這些實例僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......之上(above)」、「上部(upper)」以及類似者的空間相對術語來描述如圖式中所示出的一個部件或特徵與另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
此外，為便於描述，本文中可使用「第一」、「第二」、「第 三」等來區分圖式或一系列圖式的不同部件。「第一」、「第二」、「第三」等並不意欲描述對應部件。因此，結合第一圖式描述的「第一介電層(first dielectric layer)」可能未必對應於結合另一圖式描述的「第一介電層」。
作為一實例，SOI結構的製備可包含以下步驟。首先，設置主晶圓(在本揭露內容中亦可稱作載體晶圓)。載體晶圓可包含安置於支撐基底上方的內埋氧化物層。此外，製備虛設晶圓。虛設晶圓包含安置於虛設基底上的矽層。隨後，將主晶圓與虛設晶圓接合在一起。隨後使接合晶圓經歷拆分(splitting)製程以移除虛設基底及矽層的一部分，保留形成於內埋氧化物層上的頂部矽層。可以若干方式執行拆分製程，諸如研磨或智慧切割(smart-cut)。頂部矽層中的高量殘餘金屬為SOI結構的普遍問題。舉例而言，就藉由智慧切割製程來製造的SOI結構而言，歸因於氫植入，植入區將聚集潛在金屬污染。晶圓接合製程為另一原因，將金屬污染聚集至內埋氧化物層與頂部矽層之間的接合界面中並因此在頂部矽層中產生高量殘餘金屬。殘餘金屬污染物可包含鐵(Fe)、鉬(Mo)、鈦(Ti)、銅(Cu)以及鎳(Ni)，且可在冷卻製程期間分離(segregate)至晶圓表面並導致表面缺陷。
鑒於以上所述，本揭露內容的一些態樣是關於一種SOI結構及其製造方法以減輕在SOI結構製造製程期間的金屬污染。SOI製造製程包含將虛設晶圓接合至載體晶圓，隨後執行拆分製程以在載體晶圓上形成頂部矽層。在虛設晶圓上形成額外雜質競爭層作為金屬去疵層(metal gettering layer)以減小SOI結構的金屬污染。因此，SOI結構及其形成的半導體元件已消除或至少減 小金屬污染。可在最終薄化製程之後移除雜質競爭層。在一些實施例中，雜質競爭層亦可充當蝕刻終止層以用於虛設晶圓的隨後移除製程。作為一實例，雜質競爭層可包含具有諸如鍺、硼以及碳的去疵源的磊晶p型矽層。
在一些實施例中，可在接合製程前將雜質競爭層植入虛設晶圓內。雜質競爭層可在虛設晶圓的虛設基底上或虛設基底內形成。虛設晶圓的基底可包含高摻雜矽基底，諸如摻雜濃度大於1017每立方公分的p型摻雜矽。雜質競爭層可包含碳、硼、磷、氦或其組合的植入。隨後，將虛設晶圓接合至載體晶圓，隨後進行接合退火製程。在接合退火製程期間，雜質競爭層自頂部矽層吸收金屬。隨後，將載體晶圓與虛設晶圓分隔開。在晶圓分隔步驟中，移除虛設晶圓的雜質競爭層及虛設基底兩者。
在一些替代性實施例中，並非在基底內形成雜質競爭層，而是在與頂部矽層相對的虛設晶圓的背部上形成雜質競爭層。可經由對虛設基底進行背側噴砂(backside sandblasting)製程、去疵乾式研磨製程、沉積多晶矽膜、氮氧化矽膜、矽鍺膜或氮化矽膜來形成雜質競爭層。隨後，將虛設晶圓接合至載體晶圓，隨後進行退火製程。在接合退火製程期間，雜質競爭層自頂部矽層吸收金屬。隨後，將晶圓分隔開。在晶圓分隔步驟中，移除虛設晶圓的雜質競爭層及基底兩者。此外，並非使用智慧切割製程，而是可藉由非智慧製程將載體晶圓與虛設晶圓分隔開。雜質競爭層可在虛設晶圓的基底內或所述基底的背部上形成，並隨後連同虛設基底一起自載體晶圓移除，保留載體晶圓上的金屬污染減小的頂部矽層。
在一些替代性實施例中，並非在虛設基底上形成額外競爭層，而是虛設晶圓的基底可經高度摻雜並充當厚雜質競爭體。更低摻雜的磊晶層(例如P摻雜磊晶層)沉積於高度摻雜的虛設基底(例如P++，大於1017每立方公分的摻雜濃度)上。在接合退火製程期間，雜質競爭體(P++基底)聚集潛在金屬污染。隨後，可移除P++虛設基底及P磊晶層的一部分。
圖1繪示繪示根據一些實施例的具有雜質競爭層108的SOI結構的橫截面視圖100。SOI結構可包含具有安置於支撐基底102上方的絕緣層104的載體晶圓142。在一些實施例中，支撐基底102為或包括單晶矽、其他矽材料、其他半導體材料、玻璃、二氧化矽、氧化鋁或其任何組合。支撐基底102可具有圓形頂部佈局及/或具有約200毫米、300毫米或450毫米的直徑。支撐基底102亦可具有其他形狀及/或一些其他尺寸。支撐基底102可具有高電阻及/或低氧濃度。高電阻及低氧濃度各自減小基底及/或RF損失。高電阻可例如大於約1千歐姆/公分、3千歐姆/公分、4千歐姆/公分或9千歐姆/公分，及/或可例如在約1千歐姆/公分至4千歐姆/公分、約4千歐姆/公分至9千歐姆/公分或約1千歐姆/公分至9千歐姆/公分之間。低氧濃度可例如小於約1ppma、2ppma或5ppma，及/或可例如在約0.1ppma至2.5ppma、約2.5ppma至5.0ppma或約0.1ppma至5.0ppma之間。在一些實施例中，支撐基底102摻雜有p型摻雜劑或n型摻雜劑。在一些實施例中，支撐基底102的厚度為約720微米至780微米、約720微米至750微米或約750微米至780微米。絕緣層104可為例如二氧化矽或藍寶石。絕緣層104可覆蓋支撐基底102的外表面。在一些實施 例中，絕緣層104的厚度為約0.2微米至2.0微米、約0.2微米至1.1微米或約1.1微米至2.0微米。
將虛設晶圓144接合至載體晶圓142。虛設晶圓144包含虛設基底106。在一些實施例中，虛設基底106為或包括單晶矽、其他矽材料、其他半導體材料或前述的任何組合。虛設基底106可具有圓形頂部佈局及/或具有約200毫米、300毫米或450毫米的直徑。虛設基底106亦可具有其他形狀及/或一些其他尺寸。在一些實施例中，虛設基底106為塊狀半導體基底及/或為半導體晶圓。在一些實施例中，虛設基底106的厚度為約720微米至780微米、約720微米至750微米或約750微米至780微米。在一些實施例中，富氫區110安置於自虛設晶圓144的前側146的虛設基底106內的位置處。
在一些實施例中，雜質競爭層108安置於虛設基底106內。雜質競爭層108可藉由碳植入製程、硼植入製程、磷植入製程、氦植入製程或其組合經由對虛設基底106的內部位置進行植入製程來形成。雜質競爭層108經組態以在執行熱製程時吸收污染金屬顆粒112。在熱製程期間，雜質競爭層108自載體晶圓142與虛設晶圓144之間的界面區域朝雜質競爭層108吸收潛在污染顆粒112，如由連接至顆粒112的箭頭所示出。因此，將潛在污染顆粒112自靠近絕緣層104的虛設基底106的頂部部分移除。熱製程可與接合退火製程整合並加強虛設晶圓144與載體晶圓142的接合。在一些實施例中，在約300℃至1150℃、約300℃至725℃或約735℃至1150℃的溫度下執行退火製程。在一些實施例中，將退火製程執行約2小時至5小時、約2小時至3.5小時或約3.5 小時至5小時。在一些實施例中，在約1標準大氣壓、約0.5標準大氣壓至1.0標準大氣壓、約1.0標準大氣壓至1.5標準大氣壓或約0.5標準大氣壓至1.5標準大氣壓的壓力下執行退火製程。在一些實施例中，在氮氣(例如N2)及/或一些其他氣流流動於圖10的結構上方時執行退火製程。氣體的流動速率可例如每分鐘約1標準公升(standard litre per minute；slm)至每分鐘約20標準公升、每分鐘約1標準公升至每分鐘約10標準公升或每分鐘約10標準公升至每分鐘約20標準公升。
圖1中繪示的SOI結構為用於製備SOI基底的中間結構。在熱製程之後，沿富氫區110拆分虛設晶圓144及載體晶圓142以自虛設晶圓144部分地移除虛設基底106的一部分，並保留頂部部分作為用於SOI基底的元件層116。對剩餘在載體晶圓142上的虛設基底106的一部分執行化學機械研磨(chemical mechanical polish；CMP)以使剩餘部分平坦，並清理富氫區110的殘餘部分114。虛設基底106的剩餘部分界定載體晶圓142的元件層116。
圖2繪示根據一些替代性實施例的具有雜質競爭層108的SOI結構的橫截面視圖200。虛設晶圓144的虛設基底118可為高度摻雜的(例如P++，大於1017每立方公分的摻雜濃度)並連同雜質競爭層108一起充當吸收污染金屬顆粒的厚雜質競爭體。在一些實施例中，虛設基底118可具有低電阻，所述低電阻可例如小於約8歐姆/公分(Ω/cm)、10歐姆/公分或12歐姆/公分，及/或可例如為約8歐姆/公分至12歐姆/公分、約8歐姆/公分至10歐姆/公分或約10歐姆/公分至12歐姆/公分。圖1中繪示的富氫 區110可能不存在且可藉由薄化製程移除虛設晶圓144。薄化製程移除虛設晶圓144的一部分(其可包含整個虛設基底118及元件層120的一部分)。在一些實施例中，對包含元件層120的虛設晶圓144執行薄化製程直至保留具有預定厚度的頂部部分為止。預定厚度可例如約20微米至45微米、約20微米至32.5微米或約32.5微米至45微米。
圖3為繪示根據一些替代性實施例的具有雜質競爭層的SOI結構的橫截面視圖300。與圖2相比，更低摻雜的磊晶層130(例如P摻雜磊晶層)可沉積於高度摻雜的虛設基底126上。雜質競爭層108可在磊晶層130內的內部位置處形成。執行薄化製程以移除虛設基底126、雜質競爭層108以及磊晶層130的一部分，並保留具有預定厚度的頂部部分132a。預定厚度可例如約20微米至45微米、約20微米至32.5微米或約32.5微米至45微米。
圖4至圖10為根據一些實施例繪示一種使用雜質競爭層抓住污染顆粒的SOI結構的製造方法的橫截面視圖400至橫截面視圖1000。
如圖4的橫截面視圖400中所繪示，設置載體晶圓142。載體晶圓142包含支撐基底102。在支撐基底102上形成絕緣層104。在一些實施例中，支撐基底102為或包括單晶矽、其他矽材料、其他半導體材料、玻璃、二氧化矽、氧化鋁或其任何組合。在一些實施例中，支撐基底102具有圓形頂部佈局及/或具有約200毫米、300毫米或450毫米的直徑。在其他實施例中，支撐基底102具有其他形狀及/或一些其他尺寸。在一些實施例中，支撐基底102具有高電阻及/或低氧濃度。高電阻及低氧濃度各自減小基 底及/或RF損失。高電阻可例如大於約1千歐姆/公分、3千歐姆/公分、4千歐姆/公分或9千歐姆/公分，及/或可例如在約1千歐姆/公分至4千歐姆/公分、約4千歐姆/公分至9千歐姆/公分或約1千歐姆/公分至9千歐姆/公分之間。低氧濃度可例如小於約1ppma、2ppma或5ppma，及/或可例如在約0.1ppma至2.5ppma、約2.5ppma至5.0ppma或約0.1ppma至5.0ppma之間。在一些實施例中，支撐基底102具有低電阻以降低基底成本，因為高電阻基底可例如比低電阻基底昂貴。低電阻可例如小於約8歐姆/公分、10歐姆/公分或12歐姆/公分，及/或可例如在約8歐姆/公分至12歐姆/公分、約8歐姆/公分至10歐姆/公分或約10歐姆/公分至12歐姆/公分之間。在一些實施例中，支撐基底102摻雜有p型摻雜劑或n型摻雜劑。支撐基底102的電阻可例如受支撐基底102的摻雜濃度控制。在一些實施例中，支撐基底102的厚度為約720微米至780微米、約720微米至750微米或約750微米至780微米。絕緣層104可為例如二氧化矽或藍寶石。在一些實施例中，絕緣層104可藉由對支撐基底102執行熱製程來形成以形成熱氧化物層。在其他實施例中，絕緣層104可藉由沉積製程形成，諸如化學氣相沉積製程(chemical vapor deposition；CVD)、物理氣相沉積製程(physical vapor deposition；PVD)或原子層沉積製程(atomic layer deposition；ALD)。絕緣層104可形成為覆蓋支撐基底102的外表面。在一些實施例中，絕緣層104的厚度為約0.2微米至2.0微米、約0.2微米至1.1微米或約1.1微米至2.0微米。
如圖5中的橫截面視圖500中所繪示，設置虛設晶圓144。虛設晶圓144包含虛設基底106。在一些實施例中，虛設基 底106為或包括單晶矽、其他矽材料、其他半導體材料或前述的任何組合。在一些實施例中，虛設基底106摻雜有p型摻雜劑或n型摻雜劑及/或具有低電阻率。低電阻可例如小於約0.01歐姆/公分或0.02歐姆/公分及/或可例如為約0.01歐姆/公分至0.2歐姆/公分。在一些實施例中，虛設基底106具有比支撐基底102更低的電阻。在一些實施例中，虛設基底106具有圓形頂部佈局及/或具有約200毫米、300毫米或450毫米的直徑。在其他實施例中，虛設基底106具有其他形狀及/或一些其他尺寸。在一些實施例中，虛設基底106為塊狀半導體基底及/或為半導體晶圓。在一些實施例中，虛設基底106的厚度為約720微米至780微米、約720微米至750微米或約750微米至780微米。在一些實施例中，虛設基底106的厚度與支撐基底102的厚度相同或大約相同。
亦如圖5的橫截面視圖500中所繪示，雜質競爭層108形成於虛設基底106中。在一些實施例中，雜質競爭層108可藉由碳植入製程、硼植入製程、磷植入製程、氦植入製程或其組合經由對虛設基底106的內部位置進行植入製程來形成。
如圖6的橫截面視圖600中所繪示，在一些實施例中，將氫離子植入至虛設基底106中以形成內埋於虛設基底106中的富氫區110。可自虛設晶圓144的前側146執行氫植入製程以在虛設基底106內的位置處形成富氫區110。氫植入製程可將一些潛在金屬污染(出於示出目的由顆粒112繪示)聚集至虛設晶圓144。
如圖7的橫截面視圖700中所繪示，將虛設晶圓144自前側146接合至載體晶圓142。所述接合將虛設晶圓144與載體晶圓142擠壓在一起並形成接合界面，絕緣層104與載體晶圓142 的頂部部分在所述接合界面處直接接觸。所述接合可例如藉由熔融接合(fusion bonding)製程、真空接合製程或其他接合製程執行。可例如在約1標準大氣壓(atm)、約0.5標準大氣壓至1.0標準大氣壓、約1.0標準大氣壓至1.5標準大氣壓或約0.5標準大氣壓至1.5標準大氣壓的壓力下執行熔融接合。可例如在約0.5毫巴(mBar)至100毫巴、約0.5毫巴至50毫巴或約50毫巴至100毫巴的壓力下執行真空接合。接合製程亦可將一些潛在金屬污染(出於示出目的由顆粒112繪示)聚集至載體晶圓142與虛設晶圓144之間的界面。
如圖8的橫截面視圖800中所繪示，執行退火製程。在退火製程期間，雜質競爭層108自載體晶圓142與虛設晶圓144之間的界面區域朝雜質競爭層108吸收潛在污染顆粒112，如由連接至顆粒112的箭頭所示出。因此，將潛在污染顆粒112自靠近絕緣層104的虛設基底106的頂部部分移除。退火製程可與接合退火製程整合並加強虛設晶圓144與載體晶圓142的接合。退火製程亦可藉由促進脆性氫化矽的形成及鍵聯沿富氫區110形成連接空隙(connecting voids)。在一些實施例中，在約300℃至1150℃、約300℃至725℃或約735℃至1150℃的溫度下執行退火製程。在一些實施例中，將退火製程執行約2小時至5小時、約2小時至3.5小時或約3.5小時至5小時。在一些實施例中，在約1標準大氣壓、約0.5標準大氣壓至1.0標準大氣壓、約1.0標準大氣壓至1.5標準大氣壓或約0.5標準大氣壓至1.5標準大氣壓的壓力下執行退火製程。在一些實施例中，在氮氣(例如N2)及/或一些其他氣流流動於圖10的結構上方時執行退火製程。氣體的流動 速率可例如每分鐘約1標準公升(slm)至每分鐘約20標準公升、每分鐘約1標準公升至每分鐘約10標準公升或每分鐘約10標準公升至每分鐘約20標準公升。
如圖9的橫截面視圖900中所繪示，使虛設晶圓144及載體晶圓142沿富氫區110的空隙斷裂並分隔開以自虛設晶圓144部分地移除虛設基底106的一部分。
如圖10的橫截面視圖1000中所繪示，對剩餘在載體晶圓142上的虛設基底106的一部分執行化學機械研磨(CMP)以使剩餘部分平坦，並清理富氫區110的殘餘部分114。虛設基底106的剩餘部分界定載體晶圓142的元件層116。
圖11至圖12為繪示一種使用雜質競爭層抓住污染顆粒的SOI結構的製造方法的一些替代性實施例的橫截面視圖1100至橫截面視圖1200。除了並非如圖5中所繪示在虛設基底106內形成雜質競爭層104，而是如圖11所示可在虛設基底106的背側148上形成雜質競爭層104以外，由圖11至圖12所繪示的實施例可具有與圖4至圖10所繪示的類似處理步驟。雜質競爭層108可藉由沉積製程形成，諸如化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)或原子層沉積製程(ALD)。雜質競爭層108可藉由對虛設基底106進行背側噴砂製程或去疵乾式研磨製程來形成。雜質競爭層108可為或包括單晶矽層、多晶矽層或氮氧化矽層。隨後在退火製程期間，如圖12所繪示，雜質競爭層108自載體晶圓142與虛設晶圓144之間的界面區域朝雜質競爭層108吸收潛在污染顆粒112，如由連接至顆粒112的箭頭所示出。因此，將潛在污染顆粒112自靠近絕緣層104的虛設基底106的頂部部分移 除。退火製程可與接合退火製程整合並加強虛設晶圓144與載體晶圓142的接合。隨後，類似於與圖9及圖10相關聯所繪示及先前所描述，將虛設基底106的一部分自虛設晶圓144移除，保留虛設基底106的剩餘部分，所述剩餘部分界定載體晶圓142的元件層116。雖然富氫區110在圖4至圖12中所示出的實施例的一些圖式中繪示，但應理解，用以分隔虛設晶圓144與載體晶圓142的替代性製造方法可在無富氫區110的情況下併入於此等實施例中。舉例而言，與下述圖18及圖24相關聯所示出的分隔方法可由在圖4至圖12中所示出的實施例併入。
圖13至圖18為根據一些替代性實施例繪示一種使用雜質競爭層抓住污染顆粒的SOI結構的製造方法的橫截面視圖1300至橫截面視圖1800。
如圖13的橫截面視圖1300中所繪示，設置載體晶圓142。載體晶圓142包含支撐基底102。絕緣層104在支撐基底102上形成。在一些實施例中，支撐基底102為或包括單晶矽、其他矽材料、其他半導體材料、玻璃、二氧化矽、氧化鋁或其任何組合。在一些實施例中，支撐基底102具有圓形頂部佈局及/或具有約200毫米、300毫米或450毫米的直徑。在其他實施例中，支撐基底102具有其他形狀及/或一些其他尺寸。在一些實施例中，支撐基底102摻雜有p型摻雜劑或n型摻雜劑。支撐基底102的p型摻雜濃度可在約1014每立方公分至約1016每立方公分範圍內。在一些實施例中，絕緣層104可藉由對支撐基底102執行熱製程來形成以形成熱氧化物層。在其他實施例中，絕緣層104可藉由沉積製程形成，諸如化學氣相沉積製程(CVD)、物理氣相沉積製 程(PVD)或原子層沉積製程(ALD)。絕緣層104可形成為覆蓋支撐基底102的外表面。
如圖14的橫截面視圖1400中所繪示，設置虛設晶圓144。虛設晶圓144包含虛設基底118。在一些實施例中，虛設基底118為或包括單晶矽、其他矽材料、其他半導體材料或前述的任何組合。在一些實施例中，虛設基底118摻雜有p型摻雜劑或n型摻雜劑及/或具有低電阻率。作為一實例，虛設基底118可為摻雜濃度大於1017每立方公分的p型摻雜矽。虛設基底118的電阻可例如受虛設基底118的摻雜濃度控制。虛設基底118的電阻可例如小於約0.01歐姆/公分或0.02歐姆/公分及/或可例如為約0.01歐姆/公分至0.2歐姆/公分。在一些實施例中，虛設基底118具有比支撐基底102更低的摻雜濃度及電阻。在一些實施例中，虛設基底118具有圓形頂部佈局及/或具有約200毫米、300毫米或450毫米的直徑。在其他實施例中，虛設基底118具有其他形狀及/或一些其他尺寸。在一些實施例中，虛設基底118為塊狀半導體基底及/或為半導體晶圓。在一些實施例中，虛設基底118的厚度為約720微米至780微米、約720微米至750微米或約750微米至780微米。在一些實施例中，虛設基底118的厚度與支撐基底102的厚度相同或大約相同。
如圖15的橫截面視圖1500中所繪示，在虛設基底118上形成元件層120。元件層120可為或包括半導體材料(諸如矽)。元件層120可藉由磊晶沉積製程形成，諸如化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)或原子層沉積製程(ALD)。舉例而言，元件層120可為位於虛設基底118上的摻雜濃度在約 1014每立方公分至約1016每立方公分範圍內的p型摻雜磊晶矽層。
如圖16的橫截面視圖1600中所繪示，將虛設晶圓144接合至載體晶圓142。所述接合將虛設晶圓144與載體晶圓142擠壓在一起並在絕緣層104與元件層120直接接觸處形成接合界面。所述接合可例如藉由熔融接合製程、真空接合製程或其他接合製程執行。接合製程亦可將一些潛在金屬污染(出於示出目的由顆粒112繪示)聚集至載體晶圓142與虛設晶圓144之間的界面。
如圖17的橫截面視圖1700中所繪示，執行退火製程。在退火製程期間，高度摻雜的虛設基底118充當厚雜質競爭體並自元件層120及載體晶圓142與虛設晶圓144之間的界面朝雜質競爭層108吸收潛在污染顆粒112，如由連接至顆粒112的箭頭所示出。因此，自元件層120及載體晶圓142與虛設晶圓144之間的界面移除潛在污染顆粒112。退火製程可與接合退火製程整合並加強虛設晶圓144與載體晶圓142的接合。
如圖18的橫截面視圖1800中所繪示，對虛設晶圓144執行薄化製程。薄化製程去除可包含全部虛設基底118及部分元件層120的虛設晶圓144的大部分。在一些實施例中，對包含元件層120的虛設晶圓144執行薄化製程直至保留具有預定厚度的元件層120的頂部部分120a。預定厚度可例如約20微米至45微米、約20微米至32.5微米或約32.5微米至45微米。薄化製程可包含磨削製程、化學機械研磨製程以及濕式蝕刻製程，諸如HNA(氫氟酸、硝酸、乙酸(hydrofluoric,nitric,acetic))及TMAH(氫氧化四甲銨(tetramethylammonium hydroxide))。
圖19至圖24為根據一些替代性實施例繪示一種使用雜質競爭層抓住污染顆粒的SOI結構的製造方法的橫截面視圖1900至橫截面視圖2400。
如圖19的橫截面視圖1900中所繪示，設置載體晶圓142。載體晶圓142包含支撐基底102。絕緣層104在支撐基底102上形成。在一些實施例中，支撐基底102為或包括單晶矽、其他矽材料、其他半導體材料、玻璃、二氧化矽、氧化鋁或其任何組合。在一些實施例中，支撐基底102具有圓形頂部佈局及/或具有約200毫米、300毫米或450毫米的直徑。在其他實施例中，支撐基底102具有其他形狀及/或一些其他尺寸。在一些實施例中，支撐基底102摻雜有p型摻雜劑或n型摻雜劑。支撐基底102的p型摻雜濃度可在約1014每立方公分至約1016每立方公分範圍內。在一些實施例中，絕緣層104可藉由沉積製程形成，諸如化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)或原子層沉積製程(ALD)。絕緣層104可在支撐基底102的頂表面上形成。支撐基底102的側表面及底表面可以不存在絕緣層104。
如圖20的橫截面視圖2000中所繪示，設置虛設晶圓144。虛設晶圓144包含虛設基底126。在一些實施例中，虛設基底126為或包括單晶矽、其他矽材料、其他半導體材料或前述的任何組合。在一些實施例中，虛設基底126摻雜有p型摻雜劑或n型摻雜劑及/或具有低電阻率。作為一實例，虛設基底126可為摻雜濃度大於1017每立方公分的p型摻雜矽。
亦如圖20的橫截面視圖2000中所繪示，在虛設基底126上形成下部元件層130。下部元件層130可為或包括半導體材料 (諸如矽)。下部元件層130可藉由磊晶沉積製程形成，諸如化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)或原子層沉積製程(ALD)。舉例而言，下部元件層130可為位於虛設基底126上的摻雜濃度在約1014每立方公分至約1016每立方公分範圍內的p型摻雜磊晶矽層。
亦如圖21的橫截面視圖2100中所繪示，雜質競爭層108形成於虛設基底126中。在一些實施例中，雜質競爭層108可藉由在下部元件層130上沉積磊晶層來形成。雜質競爭層108可為或包括作為去疵源的矽、鍺或其他摻雜有硼、碳或其他摻雜劑的半導體材料。舉例而言，雜質競爭層108可為或包括摻雜有硼及碳的磊晶矽鍺層。上部元件層132可隨後在雜質競爭層108上形成。上部元件層132可為或包括半導體材料(諸如矽)。上部元件層132可藉由磊晶沉積製程形成，諸如化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)或原子層沉積製程(ALD)。舉例而言，上部元件層132可為位於虛設基底126上的摻雜濃度在約1014每立方公分至約1016每立方公分範圍內的p型摻雜磊晶矽層。
如圖22的橫截面視圖2200中所繪示，將虛設晶圓144接合至載體晶圓142。所述接合將虛設晶圓144與載體晶圓142擠壓在一起並在絕緣層104與上部元件層132直接接觸處形成接合界面。所述接合可例如藉由熔融接合製程、真空接合製程或其他接合製程執行。接合製程亦可將一些潛在金屬污染(出於示出目的由顆粒112繪示)聚集至載體晶圓142與虛設晶圓144之間的界面。
如圖23的橫截面視圖2300中所繪示，執行退火製程。 在退火製程期間，雜質競爭層108及充當厚雜質競爭體的高度摻雜的虛設基底126自載體晶圓142與虛設晶圓144之間的界面朝雜質競爭層108吸收潛在污染顆粒112，如由連接至顆粒112的箭頭所示出。因此，自載體晶圓142與虛設晶圓144之間的界面移除潛在污染顆粒112。退火製程可與接合退火製程整合並加強虛設晶圓144與載體晶圓142的接合。
如圖24的橫截面視圖2400中所繪示，對虛設晶圓144執行薄化製程。薄化製程移除虛設晶圓144的大部分(其可包含虛設基底118、下部元件層130、雜質競爭層108以及上部元件層132的一部分)，並保留具有預定厚度的上部元件層132的頂部部分132a。預定厚度可例如約20微米至45微米、約20微米至32.5微米或約32.5微米至45微米。在一些實施例中，藉由複數個蝕刻步驟執行薄化製程，所述蝕刻步驟可包含終止在雜質競爭層108上的第一蝕刻步驟、移除雜質競爭層108並終止在上部元件層132上的第二蝕刻步驟以及用更精確的蝕刻控制對上部元件層132執行的第三蝕刻步驟。作為一實例，用於第一蝕刻步驟的第一蝕刻劑可包含TMAH且可具有下部元件層130相對於雜質競爭層108的大於100的蝕刻速率比。用於第二蝕刻步驟的第二蝕刻劑可包含氫氟酸或硝酸且可具有雜質競爭層108相對於上部元件層132的至少大於7的蝕刻速率比。
圖25示出根據一些實施例的用於製造SOI結構的方法的流程圖2500。SOI結構包含在虛設晶圓中形成以提供污染金屬去疵的雜質競爭層。形成SOI結構的實例方法在圖4至圖10、圖11至圖12、圖13至圖18以及圖19至圖24中繪示。儘管相關於圖 25中所繪示的方法來描述圖4至圖10、圖11至圖12、圖13至圖18以及圖19至圖24，但應瞭解，揭露於圖4至圖10、圖11至圖12、圖13至圖18以及圖19至圖24中的結構不限於圖25中所繪示的方法，而是可作為獨立於圖25中所繪示的方法的結構而獨立存在。同樣地，儘管相關於圖25中所繪示的方法來描述圖4至圖10、圖11至圖12、圖13至圖18以及圖19至圖24，但應瞭解，圖25中所繪示的方法不限於揭露於圖4至圖10、圖11至圖12、圖13至圖18以及圖19至圖24中的結構，而是可獨立於揭露於4至圖10、圖11至圖12、圖13至圖18以及圖19至圖24中的結構而獨立存在。此外，儘管所揭露的方法(例如圖25中所繪示的方法)在下文示出及描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所示出次序。舉例而言，除了本文中所示出及/或描述的彼等動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。另外，可能並不需要所有示出的動作來實施本文中的描述的一或多個態樣或實施例。另外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在動作2502處，為虛設晶圓製備虛設基底。參見例如由圖5至圖6、圖11、圖14至圖15或圖20至圖21中所繪示的橫截面視圖所繪示。
在動作2504處，為虛設晶圓形成雜質競爭層。參見例如由圖5、圖11或圖21中所繪示的橫截面視圖所繪示。
在動作2506處，提供載體晶圓，所述載體晶圓具有在支撐基底上方的絕緣層。參見例如由圖4、圖13或圖19中所繪示的 橫截面視圖所繪示。
在動作2508處，接合虛設晶圓與載體晶圓。參見例如由圖7、圖16或圖22中所繪示的橫截面視圖所繪示。
在動作2510處，執行退火製程。在退火製程期間，雜質競爭層自虛設基底吸收金屬。參見例如由圖8、圖12、圖17或圖23中所繪示的橫截面視圖所繪示。
在動作2512處，移除雜質競爭層及虛設基底的至少一部分，保留載體晶圓上的元件層。參見例如由圖9、圖10、圖18或圖24中所繪示的橫截面視圖所繪示。
因此，如可自以上瞭解，本揭露內容是關於一種SOI結構及相關方法。在退火製程期間形成及使用雜質競爭層或雜質競爭體來吸收金屬顆粒並減少SOI結構的半導體層的污染。雜質競爭層定位在虛設晶圓的背側內或虛設晶圓的背側上的位置處且可包括具有去疵源的摻雜半導體材料。
在一些實施例中，本揭露內容是關於一種形成SOI結構的方法。所述方法包括為虛設晶圓製備虛設基底及在虛設基底上形成雜質競爭層。所述方法更包括設置在支撐基底上方包含絕緣層的載體晶圓及將虛設晶圓的前側接合至載體晶圓。所述方法更包括執行退火製程，其中雜質競爭層自虛設基底的上部部分吸收金屬。所述方法更包括移除包含雜質競爭層的虛設基底的大部分，保留載體晶圓的絕緣層上的虛設基底的元件層。
在一些實施例中，藉由碳植入製程將所述雜質競爭層植入所述虛設基底中。在一些實施例中，在將所述虛設晶圓接合至所述絕緣層之前，更包括：在所述虛設晶圓的所述前側處執行氫 植入製程以在所述元件層下方的所述虛設基底內的位置處形成富氫區。在一些實施例中，在形成所述雜質競爭層之後執行所述氫植入製程。在一些實施例中，藉由硼植入製程將所述雜質競爭層植入所述虛設基底中。在一些實施例中，藉由磷植入製程將所述雜質競爭層植入所述虛設基底中。在一些實施例中，藉由氦植入製程將所述雜質競爭層植入所述虛設基底中。在一些實施例中，在所述接合前，對所述支撐基底執行熱製程以形成熱氧化物層作為所述絕緣層。在一些實施例中，所述虛設晶圓的所述虛設基底為摻雜濃度大於1017每立方公分的p型摻雜矽。在一些實施例中，更包括形成位於所述虛設基底上的摻雜濃度在約1014每立方公分至約1016每立方公分範圍內的p型摻雜磊晶矽層。在一些實施例中，更包括對所述虛設晶圓的背側執行研磨製程以移除所述虛設基底及所述p型摻雜磊晶矽層的一部分，保留所述絕緣層上的所述p型摻雜磊晶矽層的頂部部分。
在其他實施例中，本揭露內容是關於一種形成SOI結構的方法。所述方法包括為虛設晶圓製備虛設基底及在虛設晶圓的背側上形成雜質競爭層。所述方法更包括設置在支撐基底上方包括絕緣層的載體晶圓及將虛設晶圓的前側接合至載體晶圓。所述方法更包括執行退火製程。雜質競爭層自虛設基底的上部部分吸收金屬。所述方法更包括移除雜質競爭層及虛設基底的大部分，保留載體晶圓的絕緣層上的虛設基底的元件層。
在其他實施例中，所述雜質競爭層藉由對所述虛設基底進行背側噴砂製程或去疵乾式研磨製程來形成。在其他實施例中，所述雜質競爭層藉由多晶矽層或氮氧化矽層的沉積製程形成。
在另外其他實施例中，本揭露內容是關於一種形成SOI結構的方法。所述方法包括為虛設晶圓製備虛設基底及在虛設基底上形成雜質競爭層。所述方法更包括在雜質競爭層上形成元件層及設置在支撐基底上方包括絕緣層的載體晶圓。所述方法更包括將虛設晶圓的前側接合至載體晶圓。所述方法更包括執行退火製程，其中虛設基底自元件層吸收金屬。所述方法更包括執行薄化製程以移除虛設基底且保留載體晶圓的絕緣層上的元件層的至少一部分。
在另外其他實施例中，所述虛設基底為摻雜濃度大於1017每立方公分的p型摻雜矽。在另外其他實施例中，所述雜質競爭層藉由沉積摻雜有硼及碳的磊晶矽鍺層來形成。在另外其他實施例中，所述薄化製程對所述雜質競爭層的蝕刻速率比對所述元件層的蝕刻速率大至少7倍。在另外其他實施例中，所述雜質競爭層形成為厚度在約5奈米至約15奈米範圍內。在另外其他實施例中，更包括形成位於所述雜質競爭層與所述虛設基底之間的摻雜濃度在約1014每立方公分至約1016每立方公分範圍內的p型矽層。
前文概述若干實施例的特徵，以使得在所屬技術領域中具有通常知識者可較好地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
100:橫截面視圖
102:支撐基底
104:絕緣層
106:虛設基底
108:雜質競爭層
110:富氫區
112:污染金屬顆粒
116:元件層
142:載體晶圓
144:虛設晶圓
146:前側
148:背側

Claims (9)

  1. 一種形成SOI結構的方法，所述方法包括：為虛設晶圓製備虛設基底；在所述虛設基底上形成雜質競爭層；在支撐基底上方形成絕緣層；將所述虛設晶圓的前側接合至所述絕緣層；執行退火製程，其中所述雜質競爭層自所述虛設基底的上部部分吸收金屬；以及移除包含所述雜質競爭層的所述虛設基底的大部分，且保留所述絕緣層上的所述虛設基底的剩餘部分作為元件層，其中在將所述虛設晶圓接合至所述絕緣層之前，更包括：在所述虛設晶圓的所述前側處執行氫植入製程以在所述元件層下方的所述虛設基底內的位置處形成富氫區。
  2. 如請求項1所述的形成SOI結構的方法，其中藉由碳植入製程將所述雜質競爭層植入所述虛設基底中。
  3. 如請求項1所述的形成SOI結構的方法，其中所述虛設晶圓的所述虛設基底為摻雜濃度大於1017每立方公分的p型摻雜矽。
  4. 如請求項3所述的形成SOI結構的方法，更包括形成位於所述虛設基底上的摻雜濃度在約1014每立方公分至約1016每立方公分範圍內的p型摻雜磊晶矽層。
  5. 一種形成SOI結構的方法，所述方法包括：為虛設晶圓製備虛設基底；在所述虛設晶圓的背側上形成雜質競爭層； 在支撐基底上方形成絕緣層；將所述虛設晶圓的前側接合至所述絕緣層；執行退火製程，其中所述雜質競爭層自所述虛設基底的上部部分吸收金屬；以及移除所述雜質競爭層及所述虛設基底的大部分，保留所述絕緣層上的所述虛設基底的元件層，其中在將所述虛設晶圓接合至所述絕緣層之前，更包括：在所述虛設晶圓的所述前側處執行氫植入製程以在所述元件層下方的所述虛設基底內的位置處形成富氫區。
  6. 如請求項5所述的形成SOI結構的方法，其中所述雜質競爭層藉由對所述虛設基底進行背側噴砂製程或去疵乾式研磨製程來形成。
  7. 如請求項5所述的形成SOI結構的方法，其中所述雜質競爭層藉由多晶矽層或氮氧化矽層的沉積製程形成。
  8. 一種形成SOI結構的方法，所述方法包括：為虛設晶圓製備虛設基底；在所述虛設基底上形成雜質競爭層；在所述雜質競爭層上形成元件層；在支撐基底上方形成絕緣層；將所述虛設晶圓的前側接合至所述絕緣層；執行退火製程，其中所述雜質競爭層及充當厚雜質競爭體的高度摻雜的所述虛設基底中的兩者均自所述元件層吸收金屬；以及執行薄化製程以移除所述虛設基底且保留所述絕緣層上的所述元件層。
  9. 如請求項8所述的形成SOI結構的方法，其中所述雜質競爭層藉由沉積摻雜有硼及碳的磊晶矽鍺層來形成。
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