CN111261576B - 形成绝缘体上硅结构的方法 - Google Patents

形成绝缘体上硅结构的方法 Download PDF

Info

Publication number
CN111261576B
CN111261576B CN201911205419.XA CN201911205419A CN111261576B CN 111261576 B CN111261576 B CN 111261576B CN 201911205419 A CN201911205419 A CN 201911205419A CN 111261576 B CN111261576 B CN 111261576B
Authority
CN
China
Prior art keywords
layer
impurity
dummy substrate
dummy
competition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911205419.XA
Other languages
English (en)
Other versions
CN111261576A (zh
Inventor
郑有宏
陈步芳
吴政达
江柏融
李汝谅
卢一斌
陈彦秀
杜友伦
叶玉隆
林诗杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/546,798 external-priority patent/US11232974B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111261576A publication Critical patent/CN111261576A/zh
Application granted granted Critical
Publication of CN111261576B publication Critical patent/CN111261576B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

本申请的各个实施例涉及一种形成具有杂质竞争层的绝缘体上硅(SOI)器件的方法以及SOI结构，以在退火工艺期间吸收潜在的污染物金属颗粒。在一些实施例中，在伪衬底上形成杂质竞争层。在支撑衬底上方形成绝缘层。将伪晶圆的前侧接合到绝缘层。执行退火工艺，其中杂质竞争层从伪衬底的上部吸收金属。然后，去除包括杂质竞争层的伪衬底的主要部分，在绝缘层上留下伪衬底的器件层。本发明的实施例还涉及形成绝缘体上硅结构的方法。

Description

形成绝缘体上硅结构的方法
技术领域
本发明的实施例涉及形成绝缘体上硅结构的方法。
背景技术
绝缘体上硅(SOI)技术使用层状硅-绝缘体-衬底代替半导体制造中的传统硅衬底。基于SOI的器件在电绝缘体之上制造，并且益处包括较低的寄生器件、减小的短沟道效应、降低的温度依赖性、微电子器件中的较低的泄漏电流等。
发明内容
本发明的实施例提供了一种形成绝缘体上硅结构的方法，所述方法包括：制备用于伪晶圆的伪衬底；在所述伪衬底上形成杂质竞争层；在所述支撑衬底上方形成绝缘层；将所述伪晶圆的前侧接合到所述绝缘层；执行退火工艺，其中，所述杂质竞争层从所述伪衬底的上部吸收金属；以及去除包括所述杂质竞争层的所述伪衬底的主要部分，并且在所述绝缘层上留下所述伪衬底的剩余部分作为器件层。
本发明的另一实施例提供了一种形成绝缘体上硅结构的方法，所述方法包括：制备用于伪晶圆的伪衬底；在所述伪晶圆的背侧上形成杂质竞争层；在支撑衬底上方形成绝缘层；将所述伪晶圆的前侧接合到所述绝缘层；执行退火工艺，其中，所述杂质竞争层从所述伪衬底的上部吸收金属；以及去除所述杂质竞争层和所述伪衬底的主要部分，在所述绝缘层上留下所述伪衬底的器件层。
本发明的又一实施例提供了一种形成绝缘体上硅结构的方法，所述方法包括：制备用于伪晶圆的伪衬底；在所述伪衬底上形成杂质竞争层；在所述杂质竞争层上形成器件层；在支撑衬底上方形成绝缘层；将所述伪晶圆的前侧接合到所述绝缘层；执行退火工艺，其中，所述伪衬底从所述器件层吸收金属；以及执行减薄工艺以去除所述伪衬底，并且在所述绝缘层上留下所述器件层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示出根据一些实施例的具有杂质竞争层的SOI结构的截面图。
图2是示出根据一些可选实施例的具有杂质竞争层的SOI结构的截面图。
图3是示出根据一些可选实施例的具有杂质竞争层的SOI结构的截面图。
图4至图10、图11至图12、图13至图18和图19至图24分别示出了根据一些实施例的在各个制造阶段的具有杂质竞争层的SOI结构的一系列截面图。
图25示出了根据一些实施例的用于制造SOI结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
此外，为了便于描述，这里可以使用“第一”、“第二”、“第三”等来区分图或一系列图的不同元件。“第一”、“第二”、“第三”等不旨在描述相应的元件。因此，结合第一图描述的“第一介电层”可以不必对应于结合另一图描述的“第一介电层”。
作为示例，SOI结构的制备可以包括以下步骤。首先，提供主晶圆(在本发明中也可以称为载体晶圆)。载体晶圆可以包括设置在支撑衬底上的掩埋氧化物层。此外，制备伪晶圆。伪晶圆包括设置在伪衬底上的硅层。然后，将主晶圆和伪晶圆接合在一起。然后使接合的晶圆经受分裂工艺以去除伪衬底和硅层的一部分，留下在掩埋氧化物层上形成的顶部硅层。分裂工艺可以以多种方式执行，诸如抛光或智能切割。顶部硅层中的高残余金属是SOI结构的共同关注点。例如，对于通过智能切割工艺制造的SOI结构，由于氢注入，注入区将聚集潜在的金属污染物。晶圆接合工艺是将金属污染物聚集到掩埋氧化物层和顶部硅层之间的接合界面中，然后在顶部硅层中产生高残余金属的另一个原因。残留的金属污染物可以包括铁(Fe)、钼(Mo)、钛(Ti)、铜(Cu)和镍(Ni)，并且可以在冷却工艺中偏析到晶圆表面并导致表面缺陷。
鉴于以上所述，本发明的一些方面涉及SOI结构及其制造方法，以在SOI结构制造工艺期间减轻金属污染。SOI制造工艺包括将伪晶圆接合到载体晶圆，然后进行分裂工艺以在载体晶圆上形成顶部硅层。在伪晶圆上形成另外的杂质竞争层作为金属吸杂层，以减少SOI结构的金属污染。结果，SOI结构和由其形成的半导体器件消除或至少减少了金属污染。在最终的减薄工艺之后，可以去除杂质竞争层。在一些实施例中，杂质竞争层还可以用作用于伪晶圆的稍后的去除工艺的蚀刻停止层。作为示例，杂质竞争层可以包括具有吸杂源(诸如锗、硼和碳)的外延p型硅层。
在一些实施例中，可以在接合工艺之前将杂质竞争层注入到伪晶圆内。杂质竞争层可以形成在伪晶圆的伪衬底上或内。伪晶圆的衬底可以包括高度掺杂硅衬底，诸如掺杂浓度大于1017cm-3的p型掺杂硅。杂质竞争层可包括碳、硼、磷、氦或它们的组合的注入。接下来，将伪晶圆接合到载体晶圆，然后进行接合退火工艺。在接合退火工艺期间，杂质竞争层从顶部硅层吸收金属。然后，分离载体晶圆和伪晶圆。在晶圆分离步骤中，去除杂质竞争层和伪晶圆的伪衬底。
在一些可选实施例中，代替在衬底内形成杂质竞争层，杂质竞争层也可以形成在伪晶圆的与顶部硅层相对的背面上。可以通过背面喷砂工艺、对伪衬底的吸杂干抛光工艺、多晶硅膜、氧氮化硅膜、硅锗膜或氮化硅膜的沉积来形成杂质竞争层。接下来，将伪晶圆接合到载体晶圆，然后进行退火工艺。在接合退火工艺期间，杂质竞争层从顶部硅层吸收金属。然后，分离晶圆。在晶圆分离步骤中，去除杂质竞争层和伪晶圆的衬底。而且，代替使用智能切割工艺，载体晶圆和伪晶圆可以通过非智能工艺分离。杂质竞争层可以形成在伪晶圆的衬底内或背面上，并且随后与伪衬底一起从载体晶圆去除，在载体晶圆上留下具有减少的金属污染的顶部硅层。
在一些可选实施例中，代替在伪衬底上形成另外的竞争层，伪晶圆的衬底可以是高度掺杂的并且用作厚杂质竞争体。在重掺杂的伪衬底(例如P++，掺杂浓度大于1017cm-3)上沉积较少掺杂的外延层(例如P掺杂外延层)。在接合退火工艺期间，杂质竞争体(P++衬底)聚集潜在的金属污染物。然后，可以去除P++伪衬底和P-Epi层的一部分。
图1示出了根据一些实施例的示出具有杂质竞争层108的SOI结构的截面图100。SOI结构可以包括载体晶圆142，载体晶圆142具有设置在支撑衬底102上的绝缘层104。在一些实施例中，支撑衬底102是或包括单晶硅、一些其他硅材料、一些其他半导体材料、玻璃、二氧化硅、氧化铝或其任何组合。支撑衬底102可具有圆形顶部布局和/或具有约200、300或450毫米的直径。支撑衬底102还可以具有一些其他形状和/或一些其他尺寸。支撑衬底102可以具有高电阻和/或低氧浓度。高电阻和低氧浓度分别降低了衬底和/或RF损耗。高电阻可以例如大于约1、3、4或9kΩ/cm，和/或可以例如在约1-4kΩ/cm、约4-9kΩ/cm之间或约1-9kΩ/cm。低氧浓度可以例如小于约1、2或5ppma，和/或可以例如在约0.1-2.5ppma之间、约2.5-5.0ppma之间或约0.1-5.0ppma之间。在一些实施例中，支撑衬底102掺杂有p型或n型掺杂剂。在一些实施例中，支撑衬底102的厚度为约720-780微米、约720-750微米或约750-780微米。绝缘层104可以是例如二氧化硅或蓝宝石。绝缘层104可以覆盖支撑衬底102的外表面。在一些实施例中，绝缘层104的厚度为约0.2-2.0微米、约0.2-1.1微米或约1.1-2.0微米。
伪晶圆144接合到载体晶圆142。伪晶圆144包括伪衬底106。在一些实施例中，伪衬底106是或包括单晶硅、一些其他硅材料、一些其他半导体材料或者前述的任何组合。伪衬底106可具有圆形顶部布局和/或具有约200、300或450毫米的直径。伪衬底106还可以具有一些其他形状和/或一些其他尺寸。在一些实施例中，伪衬底106是块状半导体衬底和/或是半导体晶圆。在一些实施例中，伪衬底106的厚度为约720-780微米、约720-750微米或约750-780微米。在一些实施例中，富氢区110从伪晶圆144的前侧146设置在伪衬底106内的位置处。
在一些实施例中，杂质竞争层108设置在伪衬底106内。杂质竞争层108可以通过注入工艺形成到伪衬底106的内部位置，通过碳注入工艺、硼注入工艺、磷注入工艺、氦注入工艺或它们的组合。杂质竞争层108配置为在执行热工艺时吸收污染金属颗粒112。在热工艺期间，杂质竞争层108从载体晶圆142和伪晶圆144之间的界面区域朝向杂质竞争层108吸收潜在污染颗粒112，如连接到颗粒112的箭头所示。因此，潜在污染颗粒112从伪衬底106的靠近绝缘层104的顶部去除。热工艺可以与接合退火工艺集成，并加强伪晶圆144和载体晶圆142的接合。在一些实施例中，退火工艺在约300-1150℃、约300-725℃或约735-1150℃的温度下执行。在一些实施例中，退火工艺执行约2-5小时、约2-3.5小时或约3.5-5小时。在一些实施例中，退火工艺在约1atm、约0.5-1.0atm、约1.0-1.5或约0.5-1.5atm的压力下执行。在一些实施例中，在氮气(例如，N2)和/或一些其他气体流过图10的结构上方的同时执行退火工艺。气体的流速可以是例如约1-20标准升每分钟(slm)、约1-10slm或约10-20slm。
图1中所示的SOI结构是用于制备SOI衬底的中间结构。在热工艺之后，伪晶圆144和载体晶圆142沿着富氢区110分开，以从伪晶圆144部分地去除伪衬底106的一部分，并留下顶部作为用于SOI衬底的器件层116。对保留在载体晶圆142上的伪衬底106的部分执行化学机械抛光(CMP)，以使剩余部分变平，并清除富氢区110的残留部分114。伪衬底106的剩余部分限定载体晶圆142的器件层116。
图2示出了根据一些可选实施例的具有杂质竞争层128的SOI结构的截面图200。伪晶圆144的伪衬底118可以是高度掺杂的(例如P++，掺杂浓度大于1017cm-3)并且用作与杂质竞争层128一起吸收污染金属颗粒的厚杂质竞争体。在一些实施例中，伪衬底118可以具有低电阻，电阻可以例如小于约8、10或12Ω/cm，和/或可以例如为约8-12Ω/cm、约8-10Ω/cm或约10-12Ω/cm。可以不存在图1中所示的富氢区110，并且可以通过减薄工艺去除伪晶圆144。减薄工艺去除伪晶圆144的一部分，该部分可包括整个伪衬底118和器件层120的一部分。在一些实施例中，减薄工艺执行到包括器件层120的伪晶圆144中，直到留下具有预定厚度的顶部。预定厚度可以是例如约20-45微米、约20-32.5微米或约32.5-45微米。
图3是示出根据一些可选实施例的具有杂质竞争层的SOI结构的截面图。与图2相比，可以在高度掺杂的伪衬底126上沉积较少掺杂的外延层130(例如，P掺杂的外延层)。杂质竞争层128可以形成在外延层130内的内部位置处。执行减薄工艺以去除伪衬底126、杂质竞争层128和外延层130的一部分，并留下具有预定厚度的顶部132。预定厚度可以是例如约20-45微米、约20-32.5微米或约32.5-45微米。
图4至图10是示出根据一些实施例的制造SOI结构的方法的截面图400-1000，该SOI结构使用杂质竞争层来获得污染颗粒。
如图4的截面图400所示，提供载体晶圆142。载体晶圆142包括支撑衬底102。绝缘层104形成在支撑衬底102上。在一些实施例中，支撑衬底102是或包括单晶硅、一些其他硅材料、一些其他半导体材料、玻璃、二氧化硅、氧化铝或其任何组合。在一些实施例中，支撑衬底102具有圆形顶部布局和/或具有约200、300或450毫米的直径。在其他实施例中，支撑衬底102具有一些其他形状和/或一些其他尺寸。在一些实施例中，支撑衬底102具有高电阻和/或低氧浓度。高电阻和低氧浓度分别降低了衬底和/或RF损耗。高电阻可以例如大于约1、3、4或9kΩ/cm，和/或可以例如在约1-4kΩ/cm之间、约4-9kΩ/cm之间或约1-9kΩ/cm之间。低氧浓度可以例如小于约1、2或5ppma，和/或可以例如在约0.1-2.5ppma之间、约2.5-5.0ppma之间或约0.1-5.0ppma之间。在一些实施例中，支撑衬底102具有低电阻以降低衬底成本，因为高电阻衬底可能例如比低电阻衬底更昂贵。例如，低电阻可小于约8、10或12Ω/cm，和/或可为例如约8-12Ω/cm、约8-10Ω/cm或约10-12Ω/cm。在一些实施例中，支撑衬底102掺杂有p型或n型掺杂剂。支撑衬底102的电阻可以例如通过支撑衬底102的掺杂浓度来控制。在一些实施例中，支撑衬底102的厚度是约720-780微米、约720-750微米、约720-750微米或约750-780微米。绝缘层104可以是例如二氧化硅或蓝宝石。在一些实施例中，可以通过对支撑衬底102执行热工艺以形成热氧化物层来形成绝缘层104。在其他实施例中，绝缘层104可以通过沉积工艺形成，诸如化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)。绝缘层104可以形成为覆盖支撑衬底102的外表面。在一些实施例中，绝缘层104的厚度为约0.2-2.0微米、约0.2-1.1微米或约1.1-2.0微米。
如图5的截面图500所示，提供伪晶圆144。伪晶圆144包括伪衬底106。在一些实施例中，伪衬底106是或包括单晶硅、一些其他硅材料、一些其他半导体材料或前述的任何组合。在一些实施例中，伪衬底106掺杂有p型或n型掺杂剂和/或具有低电阻率。低电阻可以例如小于约0.01或0.02Ω/cm和/或可以例如约0.01-0.2Ω/cm。在一些实施例中，伪衬底106具有比支撑衬底102低的电阻。在一些实施例中，伪衬底106具有圆形顶部布局和/或具有约200、300或450毫米的直径。在其他实施例中，伪衬底106具有一些其他形状和/或一些其他尺寸。在一些实施例中，伪衬底106是块状半导体衬底和/或是半导体晶圆。在一些实施例中，伪衬底106的厚度为约720-780微米、约720-750微米或约750-780微米。在一些实施例中，伪衬底106的厚度与支撑衬底102的厚度相同或大致相同。
还在图5的截面图500中示出，在伪衬底106中形成杂质竞争层108。在一些实施例中，可以通过注入工艺将杂质竞争层108形成到伪衬底106的内部位置，通过碳注入工艺、硼注入工艺、磷注入工艺、氦注入工艺或它们的组合。
如图6的截面图600所示，在一些实施例中，将氢离子注入到伪衬底106中以形成掩埋在伪衬底106中的富氢区110。氢注入工艺可以从伪晶圆144的前侧146执行以在伪衬底106内的位置处形成富氢区110。氢注入工艺可以聚集一些潜在的金属污染物(由颗粒112示出，用于说明目的)到伪晶圆144。
如图7的截面图700所示，伪晶圆144从前侧146接合到载体晶圆142。接合将伪晶圆144和载体晶圆142压在一起并形成接合界面，在接合界面处，绝缘层104与载体晶圆142的顶部直接接触。例如，可以通过熔融接合、真空接合或一些其他接合工艺来执行接合。熔融接合可以例如在约1标准大气压(atm)、约0.5-1.0atm、约1.0-1.5或约0.5-1.5atm的压力下执行。真空接合可以例如在约0.5-100毫巴(mBar)、约0.5-50mbar或约50-100mBar的压力下执行。接合工艺还可以将一些潜在的金属污染物(为了说明目的由颗粒112示出)聚集到载体晶圆142和伪晶圆144之间的界面。
如图8的截面图800所示，执行退火工艺。在退火工艺期间，杂质竞争层108从载体晶圆142和伪晶圆144之间的界面区域朝向杂质竞争层108吸收潜在污染颗粒112，如连接到颗粒112的箭头所示。因此，从靠近绝缘层104的伪衬底106的顶部去除潜在污染颗粒112。退火工艺可以与接合退火工艺集成，并加强伪晶圆144和载体晶圆142的接合。退火工艺还可以通过促进脆性氢化硅的形成和连接而沿富氢区110形成连接空隙。在一些实施例中，退火工艺在约300-1150℃、约300-725℃或约735-1150℃的温度下执行。在一些实施例中，退火工艺执行约2-5小时、约2-3.5小时或约3.5-5小时。在一些实施例中，退火工艺在约1atm、约0.5-1.0atm、约1.0-1.5或约0.5-1.5atm的压力下执行。在一些实施例中，在氮气(例如，N2)和/或一些其他气体流过图10的结构的同时执行退火工艺。气体的流速可以是例如约1-20标准升每分钟(slm)、约1-10slm或约10-20slm。
如图9的截面图900所示，伪晶圆144和载体晶圆142沿着富氢区110的空隙断裂并分离，以从伪晶圆144部分地去除伪衬底106的一部分。
如图10的截面图1000所示，对保留在载体晶圆142上的伪衬底106的一部分执行化学机械抛光(CMP)，以使剩余部分变平，并清理富基区110的残留部分114。伪衬底106的剩余部分限定载体晶圆142的器件层116。
图11至图12是截面图1100-1200，示出了制造SOI结构的方法的一些可选实施例，该SOI结构使用杂质竞争层来获得污染颗粒。图11和图12所示的实施例可以具有与图4至图10所示的类似的处理步骤，除了如图5所示代替在伪衬底106内形成杂质竞争层108之外，杂质竞争层108可以形成在伪衬底106的背侧148上，如图11所示。杂质竞争层108可以通过沉积工艺形成，诸如化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)。杂质竞争层108可以通过背侧喷砂工艺或吸杂干抛光工艺形成到伪衬底106。杂质竞争层108可以是或包括单晶硅层、多晶硅层或氮氧化硅层。然后在退火工艺期间，如图12所示，杂质竞争层108从载体晶圆142和伪晶圆144之间的界面区域朝向杂质竞争层108吸收潜在污染颗粒112，如连接到颗粒112的箭头所示。因此，潜在的污染颗粒112从靠近绝缘层104的伪衬底106的顶部去除。退火工艺可以与接合退火工艺集成并加强伪晶圆144和载体晶圆142的接合。然后，类似于图9和图10所示和先前与图9和图10相关的描述，伪衬底106的一部分从伪晶圆144去除，留下伪衬底106的剩余部分限定载体晶圆142的器件层116。尽管在图4至图12所示的实施例的一些图中示出了富氢区110，可以理解，在没有富氢区110的情况下，可以将用于分离伪晶圆144和载体晶圆142的可选制造方法结合在这些实施例中。例如，下面的与图18和图24相关示出的分离方法可以通过图4至图12中所示的实施例结合。
图13至图18是示出根据一些可选实施例的制造SOI结构的方法的截面图1300-1800，该SOI结构使用杂质竞争层来获得污染颗粒。
如图13的截面图1300所示，提供载体晶圆142。载体晶圆142包括支撑衬底102。绝缘层104形成在支撑衬底102上。在一些实施例中，支撑衬底102是或包括单晶硅、一些其他硅材料、一些其他半导体材料、玻璃、二氧化硅、氧化铝或其任何组合。在一些实施例中，支撑衬底102具有圆形顶部布局和/或具有约200、300或450毫米的直径。在其他实施例中，支撑衬底102具有一些其他形状和/或一些其他尺寸。在一些实施例中，支撑衬底102掺杂有p型或n型掺杂剂。支撑衬底102的p型掺杂浓度可以在约1014cm-3至约1016cm-3的范围内。在一些实施例中，可以通过对支撑衬底102执行热工艺以形成热氧化物层来形成绝缘层104。在其他实施例中，绝缘层104可以通过沉积工艺形成，诸如化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)。可以形成覆盖支撑衬底102的外表面的绝缘层104。
如图14的截面图1400所示，提供伪晶圆144。伪晶圆144包括伪衬底118。在一些实施例中，伪衬底118是或包括单晶硅、一些其他硅材料、一些其他半导体材料或前述的任何组合。在一些实施例中，伪衬底118掺杂有p型或n型掺杂剂和/或具有低电阻率。作为示例，伪衬底118可以是掺杂浓度大于1017cm-3的p型掺杂硅。伪衬底118的电阻可以例如通过伪衬底118的掺杂浓度来控制。伪衬底118的电阻可以例如小于约0.01或0.02Ω/cm和/或可以例如约为0.01-0.2Ω/cm。在一些实施例中，伪衬底118具有比支撑衬底102更低的掺杂浓度和电阻。在一些实施例中，伪衬底118具有圆形顶部布局和/或具有约200、300或450毫米的直径。在其他实施例中，伪衬底118具有一些其他形状和/或一些其他尺寸。在一些实施例中，伪衬底118是块状半导体衬底和/或是半导体晶圆。在一些实施例中，伪衬底118的厚度为约720-780微米、约720-750微米或约750-780微米。在一些实施例中，伪衬底118的厚度与支撑衬底102的厚度相同或大致相同。
如图15的截面图1500所示，器件层120形成在伪衬底118上。器件层120可以是或包括诸如硅的半导体材料。器件层120可以通过外延沉积工艺形成，诸如化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)。例如，器件层120可以是位于伪衬底118上的p型掺杂外延硅层，掺杂浓度范围为约1014cm-3至约1016cm-3。
如图16的截面图1600所示，将伪晶圆144接合到载体晶圆142。接合将伪晶圆144和载体晶圆142压在一起并形成接合界面，在该界面处绝缘层104与器件层120直接接触。例如，可以通过熔融接合、真空接合或一些其他接合工艺来执行接合。接合工艺还可以将一些潜在的金属污染物(为了说明目的由颗粒112示出)聚集到载体晶圆142和伪晶圆144之间的界面。
如图17的截面图1700所示，执行退火工艺。在退火工艺期间，高度掺杂的伪衬底118用作厚杂质竞争体，并且从器件层120和载体晶圆142与伪晶圆144之间的界面朝向杂质竞争层108吸收潜在污染颗粒112，如连接到颗粒112的箭头所示。因此，从器件层120和载体晶圆142与伪晶圆144之间的界面去除了潜在的污染颗粒112。退火工艺可以与接合退火工艺集成在一起，并且加强伪晶圆144和载体晶圆142的接合。
如图18的截面图1800所示，对伪晶圆144执行减薄工艺。减薄工艺去除伪晶圆144的主要部分，该主要部分可包括整个伪衬底118和器件层120的部分。在一些实施例中，在包括器件层120的伪晶圆144中执行减薄工艺，直到留下具有预定厚度的器件层120的顶部120a。预定厚度可以是例如约20-45微米、约20-32.5微米或约32.5-45微米。减薄工艺可包括研磨工艺、化学机械抛光工艺和湿蚀刻工艺，诸如HNA(氢氟酸、硝酸、乙酸)和TMAH(四甲基氢氧化铵)。
图19至图24是截面图1900-2400，示出了根据一些可选实施例的制造SOI结构的方法，该SOI结构使用杂质竞争层来获得污染颗粒。
如图19的截面图1900所示，提供载体晶圆142。载体晶圆142包括支撑衬底122。绝缘层104形成在支撑衬底122上。在一些实施例中，支撑衬底122是或包括单晶硅、一些其他硅材料、一些其他半导体材料、玻璃、二氧化硅、氧化铝或其任何组合。在一些实施例中，支撑衬底122具有圆形顶部布局和/或具有约200、300或450毫米的直径。在其他实施例中，支撑衬底122具有一些其他形状和/或一些其他尺寸。在一些实施例中，支撑衬底122掺杂有p型或n型掺杂剂。支撑衬底122的p型掺杂浓度可以在约1014cm-3至约1016cm-3的范围内。在一些实施例中，绝缘层104可以通过沉积工艺形成，诸如化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)。绝缘层104可以形成在支撑衬底122的顶面上。支撑衬底122的侧表面和底面可以不存在绝缘层104。
如图20的截面图2000所示，提供伪晶圆144。伪晶圆144包括伪衬底126。在一些实施例中，伪衬底126是或包括单晶硅、一些其他硅材料、一些其他半导体材料或前述的任何组合。在一些实施例中，伪衬底126掺杂有p型或n型掺杂剂和/或具有低电阻率。作为示例，伪衬底126可以是掺杂浓度大于1017cm-3的p型掺杂硅。
还在图20的截面图2000中示出，下部器件层130形成在伪衬底126上。下部器件层130可以是或包括诸如硅的半导体材料。下部器件层130可以通过外延沉积工艺形成，诸如化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)。例如，下部器件层130可以是伪衬底126上的p型掺杂外延硅层，掺杂浓度在约1014cm-3至约1016cm-3的范围内。
也在图21的截面图2100中示出，在伪衬底126中形成杂质竞争层108。在一些实施例中，可以通过在下部沉积外延层来形成杂质竞争层108。杂质竞争层108可以是或包括硅、锗或其他半导体材料，掺杂硼、碳或其他掺杂剂作为吸杂源。例如，杂质竞争层108可以是或包括掺杂硼和碳的外延硅锗层。随后可以在杂质竞争层108上形成上部器件层132。上部器件层132可以是或包括诸如硅的半导体材料。上部器件层132可以通过外延沉积工艺形成，诸如化学气相沉积工艺(CVD)、物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)。例如，上部器件层132可以是位于伪衬底126上的p型掺杂外延硅层，掺杂浓度在约1014cm-3至约1016cm-3的范围内。
如图22的截面图2200所示，伪晶圆144接合到载体晶圆142。接合将伪晶圆144和载体晶圆142压在一起并形成接合界面，在该接合界面处绝缘层104与上部器件层132直接接触。例如，可以通过熔融接合、真空接合或一些其他接合工艺来执行接合。接合工艺还可以将一些潜在的金属污染物(为了说明目的由颗粒112示出)聚集到载体晶圆142和伪晶圆144之间的界面。
如图23的截面图2300所示，执行退火工艺。在退火工艺期间，杂质竞争层108和用作厚杂质竞争体的高度掺杂伪衬底126从载体晶圆142和伪晶圆144之间的界面朝向杂质竞争层108吸收潜在污染颗粒112，如连接到颗粒112的箭头所示。因此，从载体晶圆142和伪晶圆144之间的界面去除了潜在的污染颗粒112。退火工艺可以与接合退火工艺集成在一起并加强伪晶圆144和载体晶圆142的接合。
如图24的截面图2400所示，对伪晶圆144执行减薄工艺。减薄工艺去除伪晶圆144的主要部分，该主要部分可包括伪衬底126、下部器件层130、杂质竞争层108和上部器件层132的一部分，并留下具有预定厚度的上部器件层132的顶部132a。预定厚度可以是例如约20-45微米、约20-32.5微米或约32.5-45微米。在一些实施例中，通过多个蚀刻步骤执行减薄工艺，可包括在杂质竞争层108上停止的第一蚀刻步骤、去除杂质竞争层108并在上部器件层132上停止的第二蚀刻步骤以及以更精确的蚀刻控制对上部器件层132执行的第三蚀刻步骤。作为示例，用于第一蚀刻步骤的第一蚀刻剂可以包括TMAH，并且可以具有下部器件层130相对于杂质竞争层108的大于100的蚀刻速率比率。用于第二蚀刻步骤的第二蚀刻剂可以包括氢氟酸或硝酸，并且可以具有杂质竞争层108相对于上部器件层132的至少大于7的蚀刻速率比率。
图25示出了根据一些实施例的用于制造SOI结构的方法的流程图。SOI结构包括在伪晶圆中形成的杂质竞争层，以提供污染金属吸杂。形成SOI结构的示例性方法示于图4至图10、图11至图12、图13至图18和图19至图24中。虽然关于图25中所示的方法描述了图4至图10、图11至图12、图13至图18和图19至图24，可以理解，图4至图10、图11至图12、图13至图18和图19至图24中所公开的结构不限于图25所示的方法，而是可以单独作为独立于图25所示方法的结构。类似地，尽管关于图4至图10、图11至图12、图13至图18和图19至图24描述了图25所示的方法，可以理解，图25中所示的方法不限于图4至图10、图11至图12、图13至图18和图19至图24中公开的结构，而是可以独立于图4至图10、图11至图12、图13至图18和图19至图24中公开的结构而独立存在。而且，尽管所公开的方法(例如，图25中所示的方法)在下面被示出和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在动作2502处，制备用于伪晶圆的伪衬底。例如，参见图5至图6、图11、图14至图15或图20至图21中所示的截面图所示。
在动作2504处，形成用于伪晶圆的杂质竞争层。例如，参见图5、图11或图21中所示的截面图所示。
在动作2506处，提供载体晶圆，载体晶圆具有位于支撑衬底上方的绝缘层。例如，参见图4、图13或图19中所示的截面图所示。
在动作2508处，接合伪晶圆和载体晶圆。例如，参见图7、图16或图22中所示的截面图所示。
在动作2510处，执行退火工艺。在退火工艺期间，杂质竞争层从伪衬底吸收金属。例如，参见图8、图12、图17或图23中所示的截面图所示。
在动作2512处，去除杂质竞争层和伪衬底的至少一部分，在载体晶圆上留下器件层。例如，参见图9、图10、图18或图24中所示的截面图所示。
因此，如从上文可以理解的，本发明涉及SOI结构和相关方法。在退火工艺期间形成并使用杂质竞争层或主体以吸收金属颗粒并减少SOI结构的半导体层的污染。杂质竞争层位于伪晶圆内或背侧上的位置，并且可以包括具有吸杂源的掺杂半导体材料。
在一些实施例中，本发明涉及一种形成SOI结构的方法。该方法包括制备用于伪晶圆的伪衬底和在伪衬底上形成杂质竞争层。该方法还包括提供载体晶圆，该载体晶圆包括绝缘层，绝缘层位于支撑衬底上方，并且将伪晶圆的前侧接合到载体晶圆。该方法还包括执行退火工艺，其中杂质竞争层从伪衬底的上部吸收金属。该方法还包括去除包括杂质竞争层的伪衬底的主要部分，在载体晶圆的绝缘层上留下伪衬底的器件层。
在上述方法中，其中，通过碳注入工艺将所述杂质竞争层注入所述伪衬底中。
在上述方法中，在将所述伪晶圆结合到所述绝缘层之前，还包括：在所述伪晶圆的前侧处执行氢注入工艺，以在所述器件层下方的所述伪衬底内的位置处形成富氢区。
在上述方法中，在将所述伪晶圆结合到所述绝缘层之前，还包括：在所述伪晶圆的前侧处执行氢注入工艺，以在所述器件层下方的所述伪衬底内的位置处形成富氢区，其中，在形成所述杂质竞争层之后执行所述氢注入工艺。
在上述方法中，其中，通过硼注入工艺将所述杂质竞争层注入所述伪衬底中。
在上述方法中，其中，通过磷注入工艺将所述杂质竞争层注入所述伪衬底中。
在上述方法中，其中，通过氦注入工艺将所述杂质竞争层注入所述伪衬底中。
在上述方法中，在所述接合之前，对所述支撑衬底执行热工艺以形成作为所述绝缘层的热氧化物层。
在上述方法中，其中，所述伪晶圆的所述伪衬底是掺杂浓度大于1017cm-3的p型掺杂硅。
在上述方法中，其中，所述伪晶圆的所述伪衬底是掺杂浓度大于1017cm-3的p型掺杂硅，还包括在所述伪衬底上形成p型掺杂的外延硅层，所述p型掺杂的外延硅层的掺杂浓度在1014cm-3至1016cm-3的范围内。
在上述方法中，其中，所述伪晶圆的所述伪衬底是掺杂浓度大于1017cm-3的p型掺杂硅，还包括在所述伪衬底上形成p型掺杂的外延硅层，所述p型掺杂的外延硅层的掺杂浓度在1014cm-3至1016cm-3的范围内，对所述伪晶圆的背侧执行抛光工艺，以去除所述伪衬底和所述p型掺杂的外延硅层的部分，在所述绝缘层上留下所述p型掺杂的外延硅层的顶部。
在其他实施例中，本发明涉及形成SOI结构的方法。该方法包括制备用于伪晶圆的伪衬底，以及在伪晶圆的背侧上形成杂质竞争层。该方法还包括提供载体晶圆，该载体晶圆包括绝缘层，绝缘层位于支撑衬底上方，并且将伪晶圆的前侧接合到载体晶圆。该方法还包括执行退火工艺。杂质竞争层从伪衬底的上部吸收金属。该方法还包括去除杂质竞争层和伪衬底的主要部分，在载体晶圆的绝缘层上留下伪衬底的器件层。
在上述方法中，其中，通过对所述伪衬底的背侧喷砂工艺或吸杂干抛光工艺形成所述杂质竞争层。
在上述方法中，其中，通过多晶硅层或氮氧化硅层的沉积工艺形成所述杂质竞争层。
在其他实施例中，本发明涉及形成SOI结构的方法。该方法包括制备用于伪晶圆的伪衬底和在伪衬底上形成杂质竞争层。该方法还包括在杂质竞争层上形成器件层，并提供载体晶圆，载体晶圆包括位于支撑衬底上方的绝缘层。该方法还包括将伪晶圆的前侧接合到载体晶圆。该方法还包括执行退火工艺，其中伪衬底从器件层吸收金属。该方法还包括执行减薄工艺以去除伪衬底，并且在载体晶圆的绝缘层上留下器件层的至少部分。
在上述方法中，其中，所述伪衬底是掺杂浓度大于1017cm-3的p型掺杂硅。
在上述方法中，其中，通过沉积掺杂硼和碳的外延硅锗层来形成所述杂质竞争层。
在上述方法中，其中，所述减薄工艺对所述杂质竞争层的蚀刻速率比对所述器件层的蚀刻速率大至少7倍。
在上述方法中，其中，所述杂质竞争层形成为具有5nm至15nm的范围内的厚度。
在上述方法中，还包括在所述杂质竞争层和所述伪衬底之间形成p型硅层，所述p型硅层的掺杂浓度在1014cm-3至1016cm-3的范围内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成绝缘体上硅结构的方法，所述方法包括：
制备用于伪晶圆的伪衬底；
在所述伪衬底上形成杂质竞争层；
在支撑衬底上方形成绝缘层；
将所述伪晶圆的前侧接合到所述绝缘层；
执行退火工艺，其中，所述杂质竞争层从所述伪衬底的上部吸收金属；以及
去除包括所述杂质竞争层的所述伪衬底的主要部分，并且在所述绝缘层上留下所述伪衬底的剩余部分作为器件层，
其中，去除所述伪衬底的部分包括在所述杂质竞争层上停止的第一蚀刻步骤，去除所述杂质竞争层并且在所述器件层上停止的第二蚀刻步骤，以及以小于所述第二蚀刻步骤的蚀刻速率的蚀刻速率对所述器件层执行的第三蚀刻步骤；
其中，用于所述第一蚀刻步骤的第一蚀刻剂具有所述伪衬底相对于所述杂质竞争层的大于100的蚀刻速率比率，并且其中，用于所述第二蚀刻步骤的第二蚀刻剂具有所述杂质竞争层相对于所述器件层的至少大于7的蚀刻速率比率。
2.根据权利要求1所述的方法，其中，通过碳注入工艺将所述杂质竞争层注入所述伪衬底中。
3.根据权利要求1所述的方法，其中，所述支撑衬底的p型掺杂浓度在1014cm-3至1016cm-3的范围内。
4.根据权利要求3所述的方法，其中，所述支撑衬底具有低氧浓度，所述低氧浓度在0.1-2.5ppma之间。
5.根据权利要求1所述的方法，其中，通过硼注入工艺将所述杂质竞争层注入所述伪衬底中。
6.根据权利要求1所述的方法，其中，通过磷注入工艺将所述杂质竞争层注入所述伪衬底中。
7.根据权利要求1所述的方法，其中，通过氦注入工艺将所述杂质竞争层注入所述伪衬底中。
8.根据权利要求1所述的方法，在所述接合之前，对所述支撑衬底执行热工艺以形成作为所述绝缘层的热氧化物层。
9.根据权利要求1所述的方法，其中，所述伪晶圆的所述伪衬底是掺杂浓度大于1017cm-3的p型掺杂硅。
10.根据权利要求9所述的方法，还包括在所述伪衬底上形成p型掺杂的外延硅层，所述p型掺杂的外延硅层的掺杂浓度在1014cm-3至1016cm-3的范围内。
11.根据权利要求10所述的方法，还包括：对所述伪晶圆的背侧执行抛光工艺，以去除所述伪衬底和所述p型掺杂的外延硅层的部分，在所述绝缘层上留下所述p型掺杂的外延硅层的顶部。
12.一种形成绝缘体上硅结构的方法，所述方法包括：
制备用于伪晶圆的伪衬底；
在所述伪晶圆的背侧上形成杂质竞争层；
在支撑衬底上方形成绝缘层；
将所述伪晶圆的前侧接合到所述绝缘层；
执行退火工艺，其中，所述杂质竞争层从所述伪衬底的上部吸收金属；以及
去除所述杂质竞争层和所述伪衬底的主要部分，在所述绝缘层上留下所述伪衬底的器件层，
其中，所述伪晶圆的所述伪衬底是掺杂浓度大于1017cm-3的p型掺杂硅，并且所述伪晶圆中没有富氢区。
13.根据权利要求12所述的方法，其中，通过对所述伪衬底的背侧喷砂工艺或吸杂干抛光工艺形成所述杂质竞争层。
14.根据权利要求12所述的方法，其中，通过多晶硅层或氮氧化硅层的沉积工艺形成所述杂质竞争层。
15.一种形成绝缘体上硅结构的方法，所述方法包括：
制备用于伪晶圆的伪衬底；
在所述伪衬底上形成杂质竞争层；
在所述杂质竞争层上形成器件层；
在支撑衬底上方形成绝缘层；
将所述伪晶圆的前侧接合到所述绝缘层；
执行退火工艺，其中，所述伪衬底从所述器件层吸收金属；以及
执行减薄工艺以去除所述伪衬底，并且在所述绝缘层上留下所述器件层，
其中，执行减薄工艺以去除所述伪衬底包括在所述杂质竞争层上停止的第一蚀刻步骤，去除所述杂质竞争层并且在所述器件层上停止的第二蚀刻步骤，以及以小于所述第二蚀刻步骤的蚀刻速率的蚀刻速率对所述器件层执行的第三蚀刻步骤；
其中，用于所述第一蚀刻步骤的第一蚀刻剂具有所述伪衬底相对于所述杂质竞争层的大于100的蚀刻速率比率，并且其中，用于所述第二蚀刻步骤的第二蚀刻剂具有所述杂质竞争层相对于所述器件层的至少大于7的蚀刻速率比率。
16.根据权利要求15所述的方法，其中，所述伪衬底是掺杂浓度大于1017cm-3的p型掺杂硅。
17.根据权利要求15所述的方法，其中，通过沉积掺杂硼和碳的外延硅锗层来形成所述杂质竞争层。
18.根据权利要求15所述的方法，其中，所述器件层具有20-45微米的厚度。
19.根据权利要求15所述的方法，其中，所述杂质竞争层形成为具有5nm至15nm的范围内的厚度。
20.根据权利要求15所述的方法，还包括在所述杂质竞争层和所述伪衬底之间形成p型硅层，所述p型硅层的掺杂浓度在1014cm-3至1016cm-3的范围内。
CN201911205419.XA 2018-11-30 2019-11-29 形成绝缘体上硅结构的方法 Active CN111261576B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862773304P 2018-11-30 2018-11-30
US62/773,304 2018-11-30
US16/546,798 2019-08-21
US16/546,798 US11232974B2 (en) 2018-11-30 2019-08-21 Fabrication method of metal-free SOI wafer

Publications (2)

Publication Number Publication Date
CN111261576A CN111261576A (zh) 2020-06-09
CN111261576B true CN111261576B (zh) 2022-09-23

Family

ID=70850289

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911205419.XA Active CN111261576B (zh) 2018-11-30 2019-11-29 形成绝缘体上硅结构的方法

Country Status (3)

Country Link
KR (1) KR20200066565A (zh)
CN (1) CN111261576B (zh)
TW (1) TWI727515B (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031439A (ja) * 1998-07-13 2000-01-28 Fuji Electric Co Ltd Ｓｏｉ基板およびその製造方法
WO2001054178A1 (en) * 2000-01-20 2001-07-26 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
FR2898431B1 (fr) * 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Ｓｕｍｃｏ 貼合せｓｏｉウェーハの製造方法
US7781306B2 (en) * 2007-06-20 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same
US8128749B2 (en) * 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US20090117708A1 (en) * 2007-11-01 2009-05-07 Sumco Corporation Method for manufacturing soi substrate
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
JP2011253906A (ja) * 2010-06-01 2011-12-15 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
US9613849B2 (en) * 2012-11-22 2017-04-04 Shin-Etsu Chemical Co., Ltd. Composite substrate manufacturing method, and composite substrate
JP6516957B2 (ja) * 2013-09-04 2019-05-22 株式会社Sumco エピタキシャルウェーハの製造方法及び貼り合わせウェーハの製造方法
WO2015186625A1 (ja) * 2014-06-03 2015-12-10 株式会社日本製鋼所 ゲッタリング層を持つ半導体の製造方法、半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
CN111261576A (zh) 2020-06-09
KR20200066565A (ko) 2020-06-10
TWI727515B (zh) 2021-05-11
TW202029414A (zh) 2020-08-01

Similar Documents

Publication Publication Date Title
JP5706391B2 (ja) Ｓｏｉウエーハの製造方法
CN110875241B (zh) 用于形成绝缘体上半导体（soi）衬底的方法
WO2010122701A1 (ja) Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
US20100176495A1 (en) Low cost fabrication of double box back gate silicon-on-insulator wafers
JP2008505482A (ja) シリコン・ゲルマニウム・バッファで絶縁体上に歪みＳｉ／ＳｉＧｅを形成する方法
JP2002359247A (ja) 半導体部材、半導体装置およびそれらの製造方法
US7033869B1 (en) Strained silicon semiconductor on insulator MOSFET
JP5183958B2 (ja) Ｓｏｉウエーハの製造方法
US11232975B2 (en) Semiconductor-on-insulator (SOI) substrate having dielectric structures that increase interface bonding strength
US11705328B2 (en) Semiconductor-on-insulator (SOI) substrate and method for forming
KR102407399B1 (ko) 무금속 soi 웨이퍼의 제조 방법
US9299556B2 (en) Method for preparing semiconductor substrate with insulating buried layer gettering process
JP5292810B2 (ja) Ｓｏｉ基板の製造方法
CN111261576B (zh) 形成绝缘体上硅结构的方法
US7312125B1 (en) Fully depleted strained semiconductor on insulator transistor and method of making the same
JP4613656B2 (ja) 半導体ウエーハの製造方法
JPH11330437A (ja) Ｓｏｉ基板とその製造方法
US11923237B2 (en) Manufacturing method of semiconductor device
US11456204B1 (en) Silicon-on-insulator wafer and low temperature method to make thereof
WO2022179615A1 (zh) 绝缘体上半导体结构的制造方法
CN102543671A (zh) 半导体晶片的制造方法
JP2007227459A (ja) Ｓｏｉ基板の製造方法
JP2006332221A (ja) 半導体ウェハの不純物除去方法および半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant