JP2002359247A - 半導体部材、半導体装置およびそれらの製造方法 - Google Patents

半導体部材、半導体装置およびそれらの製造方法

Info

Publication number
JP2002359247A
JP2002359247A JP2001107340A JP2001107340A JP2002359247A JP 2002359247 A JP2002359247 A JP 2002359247A JP 2001107340 A JP2001107340 A JP 2001107340A JP 2001107340 A JP2001107340 A JP 2001107340A JP 2002359247 A JP2002359247 A JP 2002359247A
Authority
JP
Japan
Prior art keywords
semiconductor
substrate
layer
insulating layer
semiconductor member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001107340A
Other languages
English (en)
Inventor
Kazutaka Momoi
一隆 桃井
Nobuhiko Sato
信彦 佐藤
Noriaki Honma
則秋 本間
Takao Yonehara
隆夫 米原
Masataka Ito
正孝 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2001107340A priority Critical patent/JP2002359247A/ja
Priority to US09/899,257 priority patent/US6639327B2/en
Publication of JP2002359247A publication Critical patent/JP2002359247A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】デバイス活性領域が重金属によって汚染されな
い半導体部材、半導体装置及びそれらの製造方法を提供
する。 【解決手段】支持基板、該支持基板上に形成された絶縁
層および該絶縁層上に形成された半導体層から構成され
る半導体部材において、該半導体部材に内在する一つの
界面に沿って複数の微小空隙が配された単一層領域が存
在する。その半導体部材の製造方法は、該半導体層を有
する移設層領域を備えた第１の基板と、第２の基板と、
を用意する工程と、該移設層領域を該第１の基板から該
第２の基板に移す移設工程と、から構成され、該移設工
程には、該第１の基板と該第２の基板とをそれらの間に
該複数の微小空隙が配されるように貼り合わせる、貼り
合わせ工程と、該微小空隙が配された該単一層領域に金
属不純物を捕獲するゲッタリング工程と、が含まれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩなどに好適
な半導体部材、半導体装置、及びそれらの製造方法に関
する。更に詳しくは、重金属元素の捕獲（ゲッタリン
グ，gettering)能力を有する、半導体部材、半導体装
置、及びそれらの製造方法に関する。
【０００２】
【従来の技術】半導体部材としては、異種の半導体材料
からなる層を少なくとも2層積層した構成の基板や、絶
縁層上に半導体層を積層したＳＯＩ基板などが知られて
いる。
【０００３】バルクSiウエハでは、Si結晶中の重金属元
素の偏析係数が極端に小さいため、代表的なウエハ製造
方法、例えばＣＺ法等によって極めて高純度な結晶を得
ることができる。
【０００４】これに対してＳＯＩウエハは、バルクSiを
出発材料とし、どのような作製方法を採用しても必ず絶
縁層形成や表面平坦化のために熱処理工程を通過する。
熱処理工程では高温のガスの流れに乗って炉体の部材や
ヒーター中に含まれる重金属元素が飛来しやすく、これ
が製造途中のＳＯＩウエハ中に拡散する可能性がある。
【０００５】また、イオン注入を用いる場合は、真空容
器または注入イオンの通路に存在する部材にイオンが照
射されることにより、部材構成元素がイオン化し、ウエ
ハに注入すべき主たる元素と同時に製造途中のＳＯＩウ
エハへ注入されてしまう可能性がある。
【０００６】Si結晶中に進入した重金属元素は、高温処
理中は結晶中を自由に拡散するが、冷却過程で徐々に拡
散が制限され、最終的にはSiとの反応によるシリサイド
化合物の形成や酸素との反応による酸化物の形成によっ
て固定化される。例えば、「シリコン 結晶成長とウェ
ーハ加工 阿部孝夫著 培風館」２３３ページに記載さ
れているように、NiやCuはシリサイドを形成してSi結晶
中の微小欠陥の周囲に集積することが知られている。ま
たFeが酸化膜を有するSi結晶中に拡散すると、J. Appl.
Phys.，83, 583 (1998). に記載されているように、
Si／SiO2界面でやはりシリサイドを形成して偏析するこ
とが知られている。
【０００７】このような重金属元素は、Si結晶中に欠陥
を作ること、およびSiバンドギャップ内に深い準位を形
成することがある。デバイス活性領域である単結晶半導
体層部分に欠陥が形成された場合、この部分に作製され
たチップは不良品となってしまう。また重金属元素によ
る深い準位の形成は、チップの電気特性を変化させる原
因となり、やはりチップ歩留まりを低下させる。デバイ
スの微細化、高集積化に伴い、欠陥や準位形成領域の素
子サイズに対する比率が高まることにより、重金属元素
による汚染低減に対する要求は非常に厳しくなってきて
いる。
【０００８】デバイス製造工程では数多くのプロセスが
存在し、常に全プロセスが正常な状態を保ちつづけるこ
とが難しく、いくつかの工程で突発的な異常が発生し、
製造途中のウエハを重金属元素で汚染させてしまう可能
性がある。デバイス製造は日数を要するため、完成品に
なってから途中工程の異常に気づいた場合、その間流動
しているウエハ全てが不良品になってしまう可能性があ
る。
【０００９】このような事態を避けるために、バルクSi
ウエハでは、ウエハ裏面や内部に重金属元素を捕獲する
ためのゲッタリングサイトを設けることにより、デバイ
スプロセスで突発的にウエハ中に混入する重金属元素に
よる汚染を防止している。
【００１０】次のようなゲッタリング手法がよく知ら
れ、デバイスプロセスにおけるデバイス活性領域からの
重金属元素の除去に効果的に用いられている。 １． Ｚウエハの酸素析出現象を利用したイントリンジ
ックゲッタリング(intrinsic gettering)によるウエハ
内部へのゲッタリング ２． バックサイドダメージ、ポリシリコン膜形成、リ
ン拡散等のエクストリンジックゲッタリング（extrinsi
c gettering）によるウエハ裏面へのゲッタリング 一方、バルクSiと同様にデバイス工程のスターティング
マテリアルであるＳＯＩウエハに対しても重金属元素に
よる汚染低減に対する要求が高まっており、ＳＯＩウエ
ハメーカーでは主に、製造工程において重金属元素をウ
エハ中に混入させないという方向から金属汚染低減に対
する様々な努力を重ねてきた。
【００１１】しかしながら熱処理工程時に危惧される重
金属元素による汚染を常に完全に防止することはきわめ
て難しく、出荷されるＳＯＩウエハ全ての金属汚染レベ
ルを厳密に保証することは困難である。またＳＯＩウエ
ハ作製工程中の熱処理やイオン注入によって重金属元素
による汚染がウエハ中に混入した場合には、ゲッタリン
グサイトにこれらの重金属元素を捕獲するような部位が
必要となる。
【００１２】更に、仮に完全な結晶品質を有するＳＯＩ
ウエハが作製されたとしても、デバイスプロセスにおけ
る熱処理時に重金属元素による汚染が発生した場合、こ
のことによるチップ歩留まり低下が懸念される。
【００１３】ＳＯＩウエハにおいてトランジスタのよう
な半導体デバイスが作製される領域は、絶縁層(酸化膜)
上の極薄単結晶Si上に限られる。この領域に重金属元素
による汚染がなく、かつ絶縁層である酸化膜が均質に形
成されていれば、重金属元素の汚染によるチップ歩留ま
りの低下を防ぐことができる。
【００１４】ＳＯＩウエハの作製方法には、大きく分け
てＳＩＭＯＸ（Separation by Ion-Implanted Oxygen）
と称されるSi単結晶基体中に酸素イオンを注入すること
によって絶縁層を形成する方法と、異なる２枚の半導体
基板を貼り合わせ、研磨あるいは分離によって単結晶半
導体層を形成する方法とがある。
【００１５】絶縁層である酸化膜の品質は、均質な熱酸
化膜で構成される貼り合わせ方式の方が、酸素イオン打
ち込みとアニールによって形成されるＳＩＭＯＸよりも
高いと考えられる。また、ＳＩＭＯＸでは、酸素イオン
打ち込みによって単結晶半導体層に結晶欠陥が形成され
やすい。よって、高品質なＳＯＩウエハを製造すること
がより容易な方法は、貼り合わせ方式であると考えられ
る。
【００１６】既にＳＩＭＯＸにおいては、酸素イオン打
ち込みとその後の熱処理によって、絶縁層が形成される
と同時に絶縁層直下にＯＳＦ（Oxidation Induced Stac
kingFaults）が形成され、熱処理工程時に混入する危険
性があるCuやNiが、効果的にこのＯＳＦに捕獲されるた
め、単結晶半導体層が重金属元素で汚染されにくいこと
が知られている。このことは、ＳＩＭＯＸ製造工程時
に、何ら特殊工程を要することなく自発的にゲッタリン
グサイトが形成されることを意味しており、コスト面で
の優位性がある。
【００１７】一方、貼り合わせＳＯＩウエハにおいて
も、基板内部にゲッタリングサイトを形成し、重金属元
素を捕獲させる試みがなされてきた。
【００１８】例えば、特開平６−１６３８６２号公報に
記載の方法では、貼り合わせる、いずれか一方の基板に
高濃度リン拡散層、イオン注入層または格子不整合層を
作製し、この部分をゲッタリングサイトとしている。
【００１９】また、特開平８−２９３５８９号公報に記
載の方法では、支持基板側に２段階の熱処理を施して酸
素析出物を形成後、冷却時の熱応力によって表面近傍に
転位群を形成させ、２ヶ所のゲッタリングサイトを設け
ている。
【００２０】さらに、特開平８−１１６０３８号公報に
記載の方法では、支持基板の裏面に高濃度リン拡散層を
設け、ここをゲッタリングサイトとしている。
【００２１】Miao Zhangらによる論文Journal of Appli
ed Physics, Volume 86, Number 8,15 October 1999に
は、水素やヘリウムなどのイオン注入とその後の熱処理
によりＳＯＩウエハ内に多数のマイクロキャビティを形
成すると、これに金属不純物がゲッタリングされること
が記載されている。
【００２２】ここで図を参照して従来のＳＯＩ基板につ
いて説明する。
【００２３】図１６は、従来の半導体部材としてのＳＯ
Ｉ基板の断面図である。
【００２４】ＳＯＩ基板１は、シリコンウエハなどの単
結晶半導体からなる支持基板２上に、埋め込み絶縁層３
を介して、シリコンからなる単結晶の半導体層４を有し
ている。ＳＯＩ基板１の表面からのイオン注入と熱処理
により、支持基板２の中、即ち、支持基板２の上界面か
ら所定の深さの層領域５に多数のマイクロキャビティ６
を形成する。
【００２５】図１７は、従来の別のＳＯＩ基板の形態で
あり、単結晶半導体層４の中に多数のマクロキャビティ
６が形成されている。
【００２６】
【発明が解決しようとする課題】しかしながら、従来の
技術では、金属不純物をマイクロキャビティに捕獲しよ
うとして、熱処理などを行うと、マイクロキャビティが
崩壊することがあり、場合によってはマイクロキャビテ
ィを有する層領域に亀裂が生じることになる。
【００２７】特に、イオン注入と熱処理によるマイクロ
キャビティの生成量と生成部位は、注入イオン種の注入
エネルギーとドーズ量に依存し、しかも、イオンの注入
飛程内に所定の分布をもってマイクロキャビティが生成
される。したがって、マイクロキャビティを有する層領
域の厚さが厚くなり、層領域内でその厚さ方向にマイク
ロキャビティが多数重なって形成されるために、層領域
の機械的強度が弱いものとなっている。場合によって
は、思わぬところにマイクロキャビティが形成され、そ
こに金属不純物が捕獲され、半導体デバイスの製造設計
の際に悪影響を与えることにもなりかねない。
【００２８】また、ＳＯＩ基板の形成後にマイクロキャ
ビティを形成する場合には、半導体層を通してイオンを
注入するので、半導体層に欠陥が生じることになる。
【００２９】以上のように、実用的で、優れた特性の半
導体部材を提供するに、従来の技術では未だ不十分であ
り、改善の余地が残されていた。
【００３０】本発明の目的は、従来よりも優れた特性を
有する実用的な半導体部材、半導体装置、及びそれらの
製造方法を提供することにある。
【００３１】本発明の別の目的は、マイクロキャビティ
の崩壊を抑制して半導体部材の機械的強度を維持し、良
好なゲッタリング作用をもつ半導体部材、半導体装置、
及びそれらの製造方法を提供することにある。
【００３２】本発明のさらに別の目的は、ゲッタリング
サイトの形成が容易な半導体部材の製造方法を提供する
ことにある。
【００３３】
【課題を解決するための手段】本発明は、支持基板、該
支持基板上に形成された絶縁層および該絶縁層上に形成
された半導体層を備えた半導体部材において、該半導体
部材は、金属不純物を捕獲する為の、該半導体部材に内
在する一つの界面に沿って複数の微小空隙が配された単
一層領域を有することを特徴とする。
【００３４】前記界面は前記半導体層と前記絶縁層との
界面であることが好ましい。
【００３５】前記界面は貼り合わせ界面であることが好
ましい。
【００３６】前記絶縁層は前記支持基板上に形成された
埋め込み絶縁層であり、前記半導体層は該埋め込み絶縁
層上に形成された単結晶半導体層であり、前記界面は、
該単結晶半導体層と該埋め込み絶縁層との界面または該
埋め込み絶縁層と前記支持基板との界面であることが好
ましい。
【００３７】前記単一層領域に捕獲されているＮｉ濃度
は５×１０10／ｃｍ2以下であることが好ましい。
【００３８】前記絶縁層は前記支持基板上に形成された
埋め込み絶縁層であり、前記半導体層は該埋め込み絶縁
層上に形成された単結晶半導体層であり、厚さ方向にお
ける前記微小空隙の長さは、該単結晶半導体層または該
埋め込み絶縁層の厚さよりも短いことが好ましい。
【００３９】前記微小空隙は、前記界面に平行な面にお
いて、縦辺が１０ｎｍ〜１００ｎｍであり、横辺が１０
ｎｍ〜１００ｎｍである四角形、或いはそれに相当する
面積を持つ微小空隙であることが好ましい。
【００４０】前記微小空隙は、前記界面に平行な面にお
いて、縦辺及び横辺がそれぞれ結晶方位に平行な四角形
であることが好ましい。
【００４１】前記界面に沿った面内における前記微小空
隙の密度は、５×１０9／ｃｍ2〜５×１０11／ｃｍ2で
あることが好ましい。
【００４２】前記微小空隙の内面は被膜で覆われている
ことが好ましい。
【００４３】また、本発明は、支持基板、該支持基板上
に形成された絶縁層および該絶縁層上に形成された半導
体層を備えた半導体部材に内在する一つの界面に沿って
複数の微小空隙が配された単一層領域を有する、半導体
部材の製造方法において、該半導体層を有する移設層領
域を備えた第１の基板と、第２の基板と、を用意する工
程と、該移設層領域を該第１の基板から該第２の基板に
移す移設工程と、を含み、該移設工程は、該第１の基板
と該第２の基板とをそれらの間に、金属不純物を捕獲す
る為の該複数の微小空隙が配されるように貼り合わせ
る、貼り合わせ工程を含むことを特徴とする。
【００４４】前記界面は前記半導体層と前記絶縁層との
界面であることが好ましい。
【００４５】前記移設層領域の表面又は前記第２の基板
の表面のうち一方の面が絶縁性表面であり、他方の面が
半導体表面であり、前記貼り合わせ工程は、それらの面
を密着させる工程を含むことが好ましい。
【００４６】貼り合わせ面に前記微小空隙が配されるに
適した貼り合わせ条件を設定し、該貼り合わせ条件下に
おいて前記貼り合わせを行うことが好ましい。
【００４７】前記貼り合わせ条件は、前記貼り合わせ面
を疎水化すること、貼り合わせ雰囲気を酸化性雰囲気と
すること、及び貼り合わせ強度を高めるための熱処理を
９００℃以上で行うことを含むことが好ましい。
【００４８】前記貼り合わせ条件は、前記半導体層をエ
ピタキシャル成長させる時の初期の基板温度を９００℃
〜１１００℃とすることを含むことが好ましい。
【００４９】前記貼り合わせ条件は、貼り合わせ熱処理
の時の基板温度を９００℃〜１２００℃とすることを含
むことが好ましい。
【００５０】前記貼り合わせ条件は、前記貼り合わせ面
を弗化水素含有液で洗浄することを含むことが好まし
い。
【００５１】前記貼り合わせ条件は、水および酸素のう
ち少なくとも一種を含む雰囲気で貼り合わせを行うこと
を含むことが好ましい。
【００５２】前記第１の基板として、分離層上に前記半
導体層を有する移設層領域を備えた基板を用意すること
が好ましい。
【００５３】前記分離層は、機械的強度が相対的に低い
層であることが好ましい。
【００５４】前記分離層は、陽極化成により形成された
多孔質層であることが好ましい。
【００５５】前記分離層は、イオン注入により形成され
た層であることが好ましい。
【００５６】前記第１の基板から前記半導体層を有する
移設層領域を除いた部分を除く除去工程を含むことが好
ましい。
【００５７】前記貼り合わせ工程後に、前記複数の微小
空隙が配された単一層領域に金属不純物を捕獲するゲッ
タリング工程を含むことが好ましい。
【００５８】前記貼り合わせ工程後に、前記複数の微小
空隙が配された単一層領域に金属不純物を捕獲するゲッ
タリング工程として、不活性雰囲気或いは還元性雰囲気
での熱処理を含むことが好ましい。
【００５９】前記金属不純物は、Cr、Fe、NiおよびCuの
うち少なくとも一種類である。
【００６０】本発明は、支持基板、該支持基板上に形成
された埋め込み絶縁層および該埋め込み絶縁層上に形成
された単結晶半導体層を備えた半導体部材の該単結晶半
導体層に半導体素子が形成されている半導体装置におい
て、該半導体部材は、金属不純物を捕獲する為の、該埋
め込み絶縁層の少なくとも一つの界面に沿って複数の微
小空隙が配された単一層領域を有することを特徴とす
る。
【００６１】前記単一層領域に、金属不純物が捕獲され
ていることが好ましい。
【００６２】前記金属不純物は、Cr、Fe、NiおよびCuの
うち少なくとも一種類である。
【００６３】前記半導体素子は、完全空乏型の絶縁ゲー
ト型トランジスタであり、前記微小空隙は、前記埋め込
み絶縁層と前記支持基板との界面に沿って配されている
ことが好ましい。
【００６４】前記半導体素子は、部分空乏型の絶縁ゲー
ト型トランジスタであり、前記微小空隙は、前記埋め込
み絶縁層と前記支持基板との界面に沿って配されている
ことが好ましい。
【００６５】前記半導体素子は、部分空乏型の絶縁ゲー
ト型トランジスタであり、前記微小空隙は、前記埋め込
み絶縁層と前記半導体層との界面に沿って配されている
ことが好ましい。
【００６６】本発明は、支持基板、該支持基板上に形成
された埋め込み絶縁層および該埋め込み絶縁層上に形成
された単結晶半導体層からなる半導体部材の該単結晶半
導体層に半導体素子が形成されている半導体装置の製造
方法において、該半導体素子を形成するための形成工程
と、該形成工程中、又は形成工程後の少なくともいずれ
かにおいて、該埋め込み絶縁層の少なくとも一つの界面
に沿って複数の微小空隙が配された単一層領域に、金属
不純物を捕獲するゲッタリング工程と、を含むことを特
徴とする。
【００６７】本発明は、支持基板、該支持基板上に形成
された絶縁層および該絶縁層上に形成された半導体層を
備えた半導体部材において、金属不純物を捕獲するため
の複数の微小空隙が、該半導体部材に内在する一つの面
に沿って、該半導体部材の厚さ方向において互いに重な
らないように配されていることを特徴とする。
【００６８】本発明は、支持基板、該支持基板上に形成
された絶縁層および該絶縁層上に形成された半導体層を
備えた半導体部材に内在する一つの界面に沿って、複数
の微小空隙が、該半導体部材の厚さ方向において互いに
重ならないように配された、半導体部材の製造方法にお
いて、半導体層を有する移設層領域を有する第１の基板
と、第２の基板と、を用意する工程と、該移設層領域を
該第１の基板から該第２の基板に移す移設工程と、を含
み、該移設工程は、前記第１の基板と前記第２の基板と
を、それらの間に金属不純物を捕獲するための前記複数
の微小空隙が配されるように、貼り合わせる工程を含む
ことを特徴とする。
【００６９】本発明は、支持基板、該支持基板上に形成
された埋め込み絶縁層および該埋め込み絶縁層上に形成
された単結晶半導体層を備えた半導体部材の該単結晶半
導体層に半導体素子が形成されている半導体装置におい
て、該埋め込み絶縁層の少なくとも一つの界面に沿っ
て、金属不純物を捕獲する為の複数の微小空隙が、該半
導体部材の厚さ方向において互いに重ならないように、
配されていることを特徴とする。
【００７０】本発明は、支持基板、該支持基板上に形成
された埋め込み絶縁層および該埋め込み絶縁層上に形成
された単結晶半導体層を備えた半導体部材の該単結晶半
導体層に半導体素子が形成されている半導体装置の製造
方法において、該半導体素子を形成するための形成工程
と、該半導体素子の形成工程中、又は形成工程後の少な
くともいずれかにおいて、該埋め込み絶縁層の界面に沿
って、該半導体部材の厚さ方向において互いに重ならな
いように、配された複数の微小空隙に、金属不純物を捕
獲するゲッタリング工程と、を含むことを特徴とする。
【００７１】本発明は、支持基板、該支持基板上に形成
された絶縁層および該絶縁層上に形成された半導体層を
備えた半導体部材において、該半導体部材の表面に平行
な面において、縦辺が１０ｎｍ〜１００ｎｍであり、横
辺が１０ｎｍ〜１００ｎｍである複数の微小空隙が、５
×１０9／ｃｍ2〜５×１０11／ｃｍ2の密度で該面に沿
って分散配置されていることを特徴とする。
【００７２】本発明は、支持基板、該支持基板上に形成
された絶縁層および該絶縁層上に形成された半導体層を
備えた半導体部材の表面に平行な面において、縦辺が１
０ｎｍ〜１００ｎｍであり、横辺が１０ｎｍ〜１００ｎ
ｍである複数の微小空隙が、５×１０9／ｃｍ2〜５×１
０11／ｃｍ2の密度で該面に沿って分散配置されてい
る、半導体部材の製造方法であって、該半導体層を有す
る移設層領域を備えた第１の基板と、第２の基板と、を
用意する工程と、該移設層領域を該第１の基板から該第
２の基板に移す移設工程と、を含み、該移設工程は、該
第１の基板と該第２の基板とを、それらの間に該複数の
微小空隙が配されるように貼り合わせる、貼り合わせ工
程を含むことを特徴とする。
【００７３】本発明は、支持基板、該支持基板上に形成
された埋め込み絶縁層および該埋め込み絶縁層上に形成
された単結晶半導体層を備えた半導体部材の該単結晶半
導体層に半導体素子が形成されている半導体装置におい
て、該埋め込み絶縁層の少なくとも一つの界面におい
て、縦が１０ｎｍ〜１００ｎｍであり、横が１０ｎｍ〜
１００ｎｍである複数の微小空隙が、５×１０9／ｃｍ2
〜５×１０11／ｃｍ2の密度で該界面に沿って分散配置
されていることを特徴とする。
【００７４】本発明は、支持基板、該支持基板上に形成
された埋め込み絶縁層および該埋め込み絶縁層上に形成
された単結晶半導体層を備えた半導体部材の該単結晶半
導体層に半導体素子が形成されている半導体装置の製造
方法において、該半導体素子の形成工程中、又は形成工
程後の少なくともいずれかにおいて、該埋め込み絶縁層
の少なくとも一つの界面において、縦辺が１０ｎｍ〜１
００ｎｍであり、横辺が１０ｎｍ〜１００ｎｍであり、
５×１０9／ｃｍ2〜５×１０11／ｃｍ2の密度で該界面
に沿って分散配置されている複数の微小空隙に、金属不
純物を捕獲するための熱処理を行うことを特徴とする。
【００７５】本発明は、半導体部材において、該半導体
部材に内在する一つの界面に沿って複数の微小空隙が配
された金属不純物を捕獲するための単一層領域を有する
ことを特徴とする。
【００７６】本発明は、半導体部材に内在する一つの界
面に沿って複数の微小空隙が配された単一層領域を有す
る、半導体部材の製造方法において、半導体層を有する
移設層領域を備えた第１の基板と、第２の基板と、を用
意する工程と、該移設層領域を該第１の基板から該第２
の基板に移す移設工程と、を含み、該移設工程は、該第
１の基板と該第２の基板とをそれらの間に、金属不純物
を捕獲する為の該複数の微小空隙が配されるように貼り
合わせる、貼り合わせ工程を含むことを特徴とする。
【００７７】本発明は、半導体部材の単結晶半導体層に
半導体素子が形成されている半導体装置において、該半
導体部材は、金属不純物を捕獲する為の、少なくとも一
つの界面に沿って複数の微小空隙が配された単一層領域
を有することを特徴とする。
【００７８】本発明は、半導体部材の単結晶半導体層に
半導体素子が形成されている半導体装置の製造方法にお
いて、該半導体素子を形成するための形成工程と、該形
成工程中、又は形成工程後の少なくともいずれかにおい
て、該埋め込み絶縁層の少なくとも一つの界面に沿って
複数の微小空隙が配された単一層領域に、金属不純物を
捕獲するゲッタリング工程と、を含むことを特徴とす
る。
【００７９】本発明は、半導体部材において、金属不純
物を捕獲するための複数の微小空隙が、該半導体部材に
内在する一つの面に沿って、該半導体部材の厚さ方向に
おいて互いに重ならないように配されていることを特徴
とする。
【００８０】本発明は、半導体部材に内在する一つの界
面に沿って、複数の微小空隙が、該半導体部材の厚さ方
向において互いに重ならないように配された、半導体部
材の製造方法において、半導体層を有する移設層領域を
有する第１の基板と、第２の基板と、を用意する工程
と、該移設層領域を該第１の基板から該第２の基板に移
す移設工程と、を含み、該移設工程は、前記第１の基板
と前記第２の基板とを、それらの間に金属不純物を捕獲
するための前記複数の微小空隙が配されるように、貼り
合わせる工程を含むことを特徴とする。
【００８１】本発明は、半導体部材の単結晶半導体層に
半導体素子が形成されている半導体装置において、該埋
め込み絶縁層の少なくとも一つの界面に沿って、金属不
純物を捕獲する為の複数の微小空隙が、該半導体部材の
厚さ方向において互いに重ならないように、配されてい
ることを特徴とする。
【００８２】本発明は、半導体部材の単結晶半導体層に
半導体素子が形成されている半導体装置の製造方法にお
いて、該半導体素子を形成するための形成工程と、該半
導体素子の形成工程中、又は形成工程後の少なくともい
ずれかにおいて、該埋め込み絶縁層の界面に沿って、該
半導体部材の厚さ方向において互いに重ならないよう
に、配された複数の微小空隙に、金属不純物を捕獲する
ゲッタリング工程と、を含むことを特徴とする。
【００８３】本発明は、半導体部材において、該半導体
部材の表面に平行な面において、縦辺が１０ｎｍ〜１０
０ｎｍであり、横辺が１０ｎｍ〜１００ｎｍである複数
の微小空隙が、５×１０9／ｃｍ2〜５×１０11／ｃｍ2
の密度で該面に沿って分散配置されていることを特徴と
する。
【００８４】本発明は、半導体部材の表面に平行な面に
おいて、縦辺が１０ｎｍ〜１００ｎｍであり、横辺が１
０ｎｍ〜１００ｎｍである複数の微小空隙が、５×１０
9／ｃｍ2〜５×１０11／ｃｍ2の密度で該面に沿って分
散配置されている、半導体部材の製造方法であって、半
導体層を有する移設層領域を備えた第１の基板と、第２
の基板と、を用意する工程と、該移設層領域を該第１の
基板から該第２の基板に移す移設工程と、を含み、該移
設工程は、該第１の基板と該第２の基板とを、それらの
間に該複数の微小空隙が配されるように貼り合わせる、
貼り合わせ工程を含むことを特徴とする。
【００８５】本発明は、半導体部材の該単結晶半導体層
に半導体素子が形成されている半導体装置において、少
なくとも一つの界面において、縦が１０ｎｍ〜１００ｎ
ｍであり、横が１０ｎｍ〜１００ｎｍである複数の微小
空隙が、５×１０9／ｃｍ2〜５×１０11／ｃｍ2の密度
で該界面に沿って分散配置されていることを特徴とす
る。
【００８６】本発明は、半導体部材の単結晶半導体層に
半導体素子が形成されている半導体装置の製造方法にお
いて、該半導体素子の形成工程中、又は形成工程後の少
なくともいずれかにおいて、該埋め込み絶縁層の少なく
とも一つの界面において、縦辺が１０ｎｍ〜１００ｎｍ
であり、横辺が１０ｎｍ〜１００ｎｍであり、５×１０
9／ｃｍ2〜５×１０11／ｃｍ2の密度で該界面に沿って
分散配置されている複数の微小空隙に、金属不純物を捕
獲するための熱処理を行うことを特徴とする。
【００８７】
【発明の実施の形態】図１は、本発明の実施形態による
半導体部材の模式的断面図である。
【００８８】ここでは、半導体部材としてＳＯＩ基板を
例に挙げて説明する。ＳＯＩ基板１は、シリコンウエハ
などの単結晶半導体他の材料からなる支持基板２上に、
埋め込み絶縁層３を介して、シリコンなどからなる単結
晶の半導体層４を有している。
【００８９】７は微小空隙であり、埋め込み絶縁層３の
下界面に沿って、複数配置されている。複数の微小空隙
７の殆どは、半導体部材の表面に平行な面（Ｘ−Ｙ面）
に分散配置されており、深さ方向Ｚ（半導体部材の厚さ
方向）においては、複数の微小空隙は重なっていない。
【００９０】換言すれば微小空隙を有する層領域５は、
微小空隙の単一層領域（モノレイヤー）となっており、
機械的強度が十分に高い、ゲッタリングサイトを提供し
ている。
【００９１】この形態では、ゲッタリングサイトが半導
体４層から離れているので、半導体層４全体を金属不純
物汚染から護ることができる。この形態は、部分空乏型
だけではなく完全空乏型の絶縁ゲート型トランジスタを
作るためのウエハなどに好ましく用いられる。
【００９２】図２は、本発明の別の実施形態による半導
体部材の模式的断面図である。
【００９３】ここでも、半導体部材としてＳＯＩ基板を
例に挙げて説明する。ＳＯＩ基板１は、シリコンウエハ
などの単結晶半導体他の材料からなる支持基板２上に、
埋め込み絶縁層３を介して、シリコンなどからなる単結
晶半導体層４を有している。
【００９４】７は微小空隙であり、埋め込み絶縁層３の
上界面に沿って、複数配置されている。複数の微小空隙
７の殆どは、半導体部材の表面に平行な面に分散配置さ
れており、深さ方向Ｚにおいては、複数の微小空隙は重
なっていない。
【００９５】換言すれば微小空隙を有する層領域５は、
微小空隙の単一層領域となっており、機械的強度が十分
に高い、ゲッタリングサイトを提供している。
【００９６】この形態では、半導体層４にゲッタリング
サイトが形成されるが、半導体層４の最下面に形成され
るので、半導体デバイスが作り込まれる半導体層４の表
面側は金属不純物汚染から護られる。
【００９７】この形態は、絶縁層３が１μｍを超えるよ
うな比較的厚い絶縁層の場合であって、酸化膜中での拡
散速度が遅いFeなどの金属不純物を捕獲する場合に顕著
な効果を奏する。
【００９８】また、この形態は、部分空乏型のトランジ
スタを作製する場合に好適に用いられる。
【００９９】図３は、本発明の更に別の実施形態による
半導体部材の模式的断面図である。
【０１００】これはちょうど図１の形態と図２の形態と
を組み合わせたものであり、埋め込み絶縁層の上下２つ
の界面に沿って微小空隙が複数配置されている。
【０１０１】製造上は、図１、２に示した実施形態の方
がより低コストで作製することができる。
【０１０２】本発明に好適に用いられる半導体層４の厚
さは、特に限定されるものではないが、例えば１０ｎｍ
〜１０μｍ程度の範囲から選択しうる。半導体層４は単
層である必要はなく、たとえばシリコン層とシリコンゲ
ルマニウムの層との組合わせのように、複数の半導体材
料からなる層の積層体であってもよい。
【０１０３】本発明に好適に用いられる絶縁層３の厚さ
は、特に限定されるものではないが、例えば１０ｎｍ〜
１０μｍ程度の範囲から選択しうる。
【０１０４】本発明に好適に用いられる支持基板２の厚
さは、特に限定されるものではないが、例えば１０μｍ
〜１０ｍｍ程度の範囲から選択しうる。そして、支持基
板は、好ましくは単結晶シリコンなどからなる半導体基
板が用いられ、必要に応じて表面に多結晶シリコン層な
どを堆積させたものであってもよい。
【０１０５】本発明に用いられる微小空隙は、貼り合わ
せに不具合があった場合に貼り合わせ界面に生じる直径
１ｍｍ〜直径１ｃｍ程度のボイドとは異なり、当該ボイ
ドに比べて非常に小さいものである。
【０１０６】図４は、本発明に用いられる微小空隙を示
す模式的平面図であり、微小空隙が形成された平面（界
面）上における形状を模式的に示している。縦辺Ａが１
０ｎｍ〜１００ｎｍ、横辺Ｂが１０ｎｍ〜１００ｎｍの
四角形となっている。更には、縦辺Ａ及び横辺Ｂが結晶
方位に平行であるとよい。
【０１０７】図５は、本発明に用いられる微小空隙を示
す模式的断面であり、層領域の厚さ方向（Ｚ方向）にお
ける微小空隙の長さＣは、単結晶半導体層或いは埋め込
み絶縁層の厚さよりも、十分に短いものであり、１００
ｎｍ以下、より好ましくは１ｎｍ〜１００ｎｍである。
【０１０８】このように本発明の微小空隙はナノメータ
サイズであることから、ナノギャップと云うこともでき
る。
【０１０９】微小空隙の形状はこの四角形に限定される
ことはなく、これに相当する面積を持つものであれば、
三角形、或いは五角形以上の多角形、円形、楕円形、更
には不規則な形の微小空隙であってもよい。
【０１１０】又、微小空隙の内面に酸化膜などの被膜を
形成することも好ましいものであり、こうすると微小空
隙の熱変形や凝集などをより一層防止できる。
【０１１１】埋め込み絶縁層の上下２つの界面のよう
に、ある面内における微小空隙の密度は、所定のゲッタ
リング能力をもち、且つその面における機械的強度が十
分な強さに維持されるように、５×１０9／ｃｍ2〜５×
１０11／ｃｍ2にするとよい。
【０１１２】図６、７は、いずれも本発明に用いられる
微小空隙の一例を示しており、図６は微小空隙を有する
界面の透過型電子顕微鏡による暗視野像（TEM像）を示
す図面であり、図７は微小空隙を有する界面の透過型電
子顕微鏡による明視野像（TEM像）を示す図面である。
この２つの図面から多数の四角形状の微小空隙が分散し
て配されていることがわかる。
【０１１３】図８は、本発明に用いられる微小空隙の一
例を示しており、半導体部材の断面における透過型電子
顕微鏡による明視野像（TEM像）を示す図面である。上
方の埋め込み絶縁層と下方の半導体支持基板との界面に
沿って、半導体支持基板側に凹んだ微小空隙が３つ互い
に離間して配置されていることがわかる。
【０１１４】図９、図１０は、それぞれ本発明と比較例
（微小空隙を形成しなかったもの）とによる半導体部材
表面をマイクロドロップ法により６×１０10ａｔｏｍｓ
／ｃｍ2のＮｉで強制汚染した後、窒素雰囲気中におい
て、１０５０℃で、3時間の熱処理を行った場合の、半
導体部材の表面からの深さ方向（厚さ方向）における各
種原子の分布の様子の一例を示す。このような分布の様
子は２次イオン質量分光分析（以下、ＳＩＭＳという）
によって確認することができる。
【０１１５】絶縁物中では２次イオン発生効率が上昇す
るために、シリコン（Ｓｉ）の濃度が局所的に増加して
いる領域が埋め込み絶縁層としての酸化シリコン層を示
している。
【０１１６】本発明に係わる図９では、微小空隙が配さ
れた埋め込み絶縁層の下界面付近の層領域にＮｉが良好
にゲッタリングされた結果、比較例による図１０に比べ
て約１０倍のＮｉが局所的に多く検出され、また表面側
でのＮｉのピークの広がりが狭くなっていることがわか
る。微小空隙を有する界面付近（深さが約０．２μｍ〜
０．３μｍの領域）におけるＮｉ濃度（ピークＮｉ濃度
の積分値）は６×１０ 12ａｔｏｍｓ／ｃｍ2として検出
されている。微小空隙の無い比較例では、Ｎｉ濃度は５
×１０11ａｔｏｍｓ／ｃｍ2として検出されている。
【０１１７】同様にＮｉに代えて、Ｆｅを拡散させ、Ｓ
ＩＭＳによりＦｅの分布の様子を確認したところ、微小
空隙が配された埋め込み絶縁層の下界面付近の層領域に
おいては、比較例より約２倍のＦｅが検出された。
【０１１８】更に、同様にＣｕを拡散させ、ＳＩＭＳに
よりＣｕの分布の様子を確認したところ、微小空隙が配
された埋め込み絶縁層の下界面付近の層領域において
は、比較例より約３．５倍のＣｕが検出された。
【０１１９】特に、埋め込み絶縁層の下界面近傍に微小
空隙を形成した場合には、Ｃｕは７００℃、１時間程度
の低温熱処理で良好にゲッタリングできる。ＦｅやＮｉ
は埋め込み絶縁層を透過し難いので、望ましくは１００
０℃、１時間程度の熱処理を行うとよい。
【０１２０】埋め込み絶縁層の上界面付近に微小空隙を
有する場合には、Ｃｕ、Ｆｅ、Ｎｉいずれにおいても７
００℃、１時間程度の低温熱処理でゲッタリングでき
る。
【０１２１】例えば、SOIウエハのような形態で半導体
部材を出荷する場合には、微小空隙を有する単一層領域
に捕獲されているＮｉ濃度は５×１０10／ｃｍ2以下、
Ｃｕ濃度は１×１０11／ｃｍ2以下にするとより好まし
いものである。
【０１２２】（半導体部材の製造方法）本発明の実施形
態による半導体部材の製造方法について説明する。
【０１２３】図１１（ａ）に示すように、半導体層１３
と絶縁層１４とを有する移設層領域１６を有する第１の
基板１１と、第２の基板１５と、を用意する。
【０１２４】次に、移設層領域１３を第２の基板１５に
移設する工程を図１１（ｂ）、図１１（ｃ）に示す。
【０１２５】図１１（ｂ）に示すように、第１の基板１
１と第２の基板１５とを、それらの間に複数の微小空隙
７が配されるように、貼り合わせる。この時に、第２の
基板の表面には絶縁層を形成しない方がよい。こうする
と、図１に示した構造体と同様に、半導体支持基板とな
る第２の基板１５と絶縁層１４との界面に沿って微小空
隙７が配されるようになる。
【０１２６】或いは、半導体層１３の表面には、絶縁層
１４を形成せずに、第２の基板１５の表面に絶縁層を形
成してもよい。こうすると、図２に示した構造体のよう
に、半導体層と絶縁層との間の界面に沿って微小空隙７
が配されるようになる。
【０１２７】上述した微小空隙７を形成するためには、
貼り合わせ面を若干のマイクロラフネスが残る程度に平
坦化すること、基板を疎水性洗浄液により洗浄し、貼り
合わせ面を疎水性にすること、貼り合わせ熱処理の温度
を９００℃〜１２００℃で行うこと、半導体層１３の成
長初期の温度を９００℃〜１１００℃とすること、など
の諸条件を組み合わせた条件下で、貼り合わせを行う。
【０１２８】図１１（ｃ）に示すように、第１の基板と
第２の基板とが貼り合わされて形成された多層構造体か
ら、不要な部分、つまり移設層領域１６以外の第１の基
板１５を除去する。不要な部分の除去方法は、裏面から
の研削、ラッピング、研磨、エッチングから選択される
少なくとも一つの方法を用いるとよい。或いは、移設層
領域１６の下方において不要な部分と移設層領域１６と
を分離する方法を用いてもよい。分離方法としては、多
層構造体の側面に固体の楔を挿入して、第１及び第２の
基板を互いに引き離す力を加える方法、多層構造体を分
離するに十分な熱を加える方法、超音波振動を加える方
法、多層構造体の側面に流体の楔を挿入して、第１及び
第２の基板を互いに引き離す力を加える方法、などがあ
る。
【０１２９】そして、新たに露出した半導体層の表面が
荒れている場合には、研磨したり、或いは水素含有還元
性雰囲気において熱処理（水素アニール）を行って、半
導体層の表面を平滑化したりする。研磨後或いは研磨す
ることなく、水素アニールを行うと、万が一水素アニー
ル途中で金属不純物が半導体部材内に混入した場合であ
ってもその金属不純物が微小空隙に捕獲（ゲッタリン
グ）される。
【０１３０】図１２は別の実施形態による半導体部材の
製造方法を示す。
【０１３１】図１２（ａ）に示すように、シリコンのよ
うな半導体からなる第１の基板１１の表面に、陽極化成
などの手法により、単結晶シリコンの多孔質体などから
なる多孔質層１２を形成する。多孔質層１２は単層であ
ってもよいし、互いに多孔度の異なる複数の多孔質層か
らなる多層構造体あってもよい。後者の場合には、表面
側に多孔度の低い多孔質層が形成され、それより下方側
に多孔度が高い多孔質層が形成されるようにするとよ
い。そして、必要に応じて、多孔質層１２を酸化性雰囲
気中で４００℃程度で熱処理し、多孔質層１２の孔内壁
面に酸化シリコンのような被膜を形成する。更に必要に
応じて、被膜が形成された多孔質層１２を希弗化水素酸
などに浸して、多孔質層１２の層表面の被膜を除去す
る。
【０１３２】図１２（ｂ）に示すように、多孔質層１２
上に非多孔質の単結晶シリコンなどからなる半導体層１
３を形成する。必要に応じて、半導体層１３の形成前
に、水素含有雰囲気中で熱処理（水素ベーク）を行い多
孔質層１２の層表面にある表面孔の少なくともいくつか
を封止するとよい。また、水素ベークを開始した後、若
干のシリコン含有ガスを加えて、表面孔の封止を促進
し、その後、再び水素ベークを行い、更に、より多いシ
リコン含有ガスを供給して半導体層１２を成長させるこ
とも好ましいものである。この時の温度は９００℃〜１
１００℃にするとよい。
【０１３３】図１２（ｃ）に示すように、熱酸化やＣＶ
Ｄにより、半導体層１３上に絶縁層１４を形成する。
【０１３４】少なくとも第２の基板のシリコンからなる
表面を疎水化するために、弗化水素を含む水溶液によっ
て洗浄し、純水でリンスし、乾燥させる。
【０１３５】図１２（ｄ）に示すように、大気中で、別
に用意したシリコンなどからなる第２の基板１５を、第
１の基板に貼り合わせ、酸化性雰囲気中で、９００℃〜
１２００℃の貼り合わせ熱処理を行う。こうして多層構
造体が形成される。
【０１３６】図１２（ｅ）に示すように、第１の基板１
１の非多孔質部分を研削、ラッピング、研磨、エッチン
グなどにより除去し、露出した多孔質層１２をエッチン
グなどにより除去する。或いは、前述した方法で、多孔
質層１２の内部或いはその上下界面に亀裂を生じさせ
て、多孔質層１２を境に第１の基板１５を半導体層１３
から分離し、半導体層１３上に残留多孔質層がある場合
にはそれをエッチングなどにより除去してもよい。
【０１３７】こうして、半導体層１３は、第１の基板１
１から第２の基板１５上に移設され、ＳＯＩ基板が得ら
れる。
【０１３８】そして、新たに露出した半導体層１３の表
面が荒れている場合には、研磨したり、或いは水素アニ
ールを行って、半導体層１３の表面を平滑化したりす
る。
【０１３９】不図示ではあるが、その後、更にＳｉＧ
ｅ，ＧａＡｓ，ＩｎＰｎなどの化合物半導体層などをヘ
テロエピタキシャル成長させることもできる。
【０１４０】図１３は更に別の実施形態による半導体部
材の製造方法を示す。
【０１４１】図１３（ａ）に示すように、シリコンのよ
うな半導体からなる第１の基板１１の表面に、必要に応
じて、エピタキシャル成長により単結晶の半導体層１３
を形成し、更に、熱酸化などの手法により、酸化シリコ
ンなどからなる絶縁層１４を形成する。
【０１４２】図１３（ｂ）に示すように、絶縁層１４を
通して、水素、又は希ガスから選択される少なくとも一
種のイオン１８を第１の基板１１に打ち込み、半導体層
１３の下方付近にイオン注入層１７を形成する。このイ
オン注入層１７が後に分離層として働く。イオン注入層
は相対的に注入イオン濃度の高い層領域を示しており、
その上下の界面が明確に存在するわけではない。
【０１４３】別にシリコンからなる第２の基板１５を用
意し、少なくとも第２の基板１５のシリコンからなる表
面は、弗化水素を含む水溶液によって洗浄し、純水でリ
ンスし、乾燥させ、疎水面を得る。
【０１４４】図１３（ｃ）に示すように、大気中で、第
２の基板１５を絶縁層１４を介して第１の基板１１に密
着させて、多層構造体を得る。
【０１４５】図１３（ｄ）に示すように、酸化性雰囲気
中で、５００℃〜８００℃、５分〜３０分程度の貼り合
わせ熱処理を行うと、イオン注入層１７内においてマイ
クロキャビティが発生し、変形して、イオン注入層１７
内に亀裂が生じ。多層構造体が２つに分離される。分離
後更に酸素又は窒素含有雰囲気中において９００℃〜１
２００℃、３０分〜１２０分間の熱処理を行う。この
時、絶縁層１４と第２の基板１５との貼り合わせ強度が
向上し、貼り合わせ界面の半導体側に微小空隙が配され
る。
【０１４６】こうして、半導体層１３は、第１の基板１
１から第２の基板１５上に移設され、ＳＯＩ基板が得ら
れる。
【０１４７】そして、新たに露出した半導体層１３の表
面にはイオン注入によりダメージを受けた層領域１７Ａ
が残り、表面が荒れているので、必要に応じて、エッチ
ングしたり、研磨したり、或いは水素アニールを行う。
エッチングや研磨はダメージを受けた層領域を除去する
ことができ、研磨や水素アニールは半導体層の表面を平
滑化できる。
【０１４８】こうして図１３（ｅ）に示すように表面が
平滑なＳＯＩ基板が得られる。
【０１４９】図１４は更に別の実施形態による半導体部
材の製造方法を示す。
【０１５０】図１４（ａ）に示すように、シリコンのよ
うな半導体からなる第１の基板１１の表面に、必要に応
じて、エピタキシャル成長により単結晶の半導体層１３
を形成し、更に、熱酸化などの手法により、酸化シリコ
ンなどからなる絶縁層１４を形成する。
【０１５１】図１４（ｂ）に示すように、絶縁層１４を
通して、水素、又は希ガスから選択される少なくとも一
種のイオン１８を第１の基板に低ドーズ量で打ち込み、
半導体層の下方付近に低濃度のイオン注入層１７を形成
する。このイオン注入層１７が分離層として働く。
【０１５２】別にシリコンからなる第２の基板１５を用
意し、少なくとも第２の基板１５のシリコンからなる表
面は、弗化水素を含む水溶液によって洗浄し、純水でリ
ンスし、乾燥させ、疎水面を得る。
【０１５３】図１４（ｃ）に示すように、大気中で、第
２の基板１５を絶縁層１４を介して第１の基板１１に貼
り合わせて、多層構造体を得る。
【０１５４】酸化性雰囲気中で、５００℃〜８００℃、
５〜３０分程度の貼り合わせ熱処理を行う。先の工程で
ドーズ量を少なくしたので、このとき、イオン注入層１
７内においては、マイクロキャビティが発生しても、イ
オン注入層１７内に亀裂は生じない。
【０１５５】図１４（ｄ）に示すように、多層構造体の
側面に固体或いは流体の楔などを挿入し外力１９を加え
る。この外力は第１及び第２の基板１１、１５を引き剥
がすような方向２０の力を付与する作用を奏する。こう
して、イオン注入層１７の基板周辺部に亀裂を発生さ
せ、これを伝播させて、半導体層１３を第１の基板１１
から分離する。
【０１５６】図１４（ｅ）に示すように、半導体層１３
は、第１の基板１１から第２の基板１５上に移設され、
ＳＯＩ基板が得られる。
【０１５７】そして、新たに露出した半導体層の表面
に、イオン注入によりダメージを受けた層領域が残った
り、亀裂により表面が荒れている場合には、必要に応じ
て、エッチングしたり、研磨したり、或いは水素アニー
ルを行う。エッチングや研磨はダメージを受けた層領域
を除去することができ、研磨や水素アニールは半導体層
の表面を平滑化できる。
【０１５８】本発明に用いられる微小空隙の形成方法と
しては、上述した方法の他に、単結晶シリコン或いは多
結晶シリコンなどからなる半導体基板の貼り合わせ面
に、低エネルギー、低ドーズ量でイオン注入を行って微
小空隙のモノレイヤーや微小空隙のモノレイヤーとなる
微細な凹凸を形成して貼り合わせる方法、或いはエッチ
ングなどの別の手法で、表面に微小空隙となる微細な凹
凸を形成してから、貼り合わせる方法であってもよい。
【０１５９】（半導体装置及びその製造方法）図１５を
参照して、本発明の半導体装置の製造方法について説明
する。
【０１６０】図１５は、本発明の好適な実施の形態に係
る半導体装置の製造方法を示す図である。
【０１６１】まず、図１〜３に示したような半導体部材
を用意する。
【０１６２】そして、埋め込み絶縁層１０４上の非多孔
質半導体層（ＳＯＩ層）１０３を島状にパターニングす
る方法、又は、ＬＯＣＯＳと呼ばれる酸化法等により、
トランジスタを形成すべき活性領域１０３’及び素子分
離領域５４を形成する（図１５（ａ）参照）。
【０１６３】次いで、ＳＯＩ層の表面にゲート絶縁膜５
６を形成する（図１５（ａ）参照）。ゲート絶縁膜５６
の材料としては、例えば、酸化シリコン、窒化シリコ
ン、酸化窒化シリコン、酸化アルミニウム、酸化タンタ
ル、酸化ハフニウム、酸化チタン、酸化スカンジウム、
酸化イットリウム、酸化ガドリニウム、酸化ランタン、
酸化ジルコニウム、及びこれらの混合物ガラス等が好適
である。ゲート酸化膜５６は、例えば、ＳＯＩ層の表面
を酸化させたり、ＣＶＤ法又はＰＶＤ法によりＳＯＩ層
の表面に該当する物質を堆積させたりすることにより形
成される。
【０１６４】次いで、ゲート絶縁膜５６上にゲート電極
５５を形成する（図１５（ａ）参照）。ゲート電極５５
は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶
シリコンや、タングステン、モリブデン、チタン、タン
タル、アルミニウム、銅などの金属又はこれらの少なく
とも１種を含む合金や、モリブデンシリサイド、タング
ステンシリサイド、コバルトシリサイドなどの金属珪化
物や、チタンナイトライド、タングステンナイトライ
ド、タンタルナイトライドなどの金属窒化物などで構成
される。ゲート絶縁膜５６は、例えばポリサイドゲート
のように、互いに異なる材料からなる複数の層を積層し
て形成してもよい。ゲート電極５５は、例えば、サリサ
イド（セルフアラインシリサイド）と呼ばれる方法で形
成してもよいし、ダマシンゲートプロセスと呼ばれる方
法で形成してもよいし、他の方法で形成してもよい。以
上の工程により図１５（ａ）に示す構造体が得られる。
【０１６５】次いで、燐、砒素、アンチモンなどのＮ型
不純物又はボロンなどのＰ型不純物を活性領域１０３’
に導入することにより、比較的低濃度のソース、ドレイ
ン領域５８を形成する（図１５（ｂ）参照）。不純物
は、例えば、イオン打ち込み及び熱処理などにより導入
することができる。
【０１６６】次いで、ゲート電極５５を覆うようにして
絶縁膜を形成した後に、これをエッチバックすることに
より、ゲート電極５９の側部にサイドウォール５９を形
成する。
【０１６７】次いで、再び上記と同一の導電型の不純物
を活性領域１０３’に導入し、比較的高濃度のソース、
ドレイン領域５７を形成する。以上の工程により図１５
（ｂ）に示す構造体が得られる。
【０１６８】次いで、ゲート電極５５の上面並びにソー
ス及びドレイン領域５７の上面に金属珪化物層６０を形
成する。金属珪化物層６０の材料としては、例えば、ニ
ッケルシリサイド、チタンシリサイド、コバルトシリサ
イド、モリブデンシリサイド、タングステンシリサイド
などが好適である。これらの珪化物は、ゲート電極５５
の上面並びにソース及びドレイン領域５７の上面を覆う
ように金属を堆積させて、その後、熱処理を施すことに
よって、該金属とその下部のシリコンとを反応させた後
に、該金属のうち未反応部分を硫酸などのエッチャント
で除去することによって形成することができる。ここ
で、必要に応じて、珪化物層の表面を窒化させてもよ
い。以上の工程により図１５（ｃ）に示す構造体が得ら
れる。
【０１６９】次いで、シリサイド化したゲート電極の上
面並びにソース及びドレイン領域の上面を覆うように絶
縁膜６１を形成する（図１５（ｄ）参照）。絶縁膜６１
の材料としては、燐及び／又はボロンを含む酸化シリコ
ンなどが好適である。
【０１７０】次いで、必要に応じて、ＣＭＰ法により絶
縁膜６１にコンタクトホールを形成する。ＫｒＦエキシ
マレーザ、ＡｒＦエキシマレーザ、Ｆ2エキシマレー
ザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィ
ー技術を適用すると、一辺が０．２５ミクロン未満の矩
形のコンタクトホール、又は、直径が０．２５ミクロン
未満の円形のコンタクトホールを形成することができ
る。
【０１７１】次いで、コンタクトホール内に導電体を充
填する。導電体の充填方法としては、バリアメタル６２
となる高融点金属やその窒化物の膜をコンタクトホール
の内壁に形成した後に、タングステン合金、アルミニウ
ム、アルミニウム合金、銅、銅合金などの導電体６３
を、ＣＶＤ法、ＰＶＤ法、めっき法などを利用して堆積
させる方法が好適である。ここで、絶縁膜６１の上面よ
りも高く堆積した導電体をエッチバック法やＣＭＰ法に
より除去してもよい。また、導電体の充填に先立って、
コンタクトホールの底部に露出したソース及びドレイン
領域の珪化物層の表面を窒化させてもよい。以上の工程
によりＳＯＩ層にＦＥＴ等のトランジスタを作り込むこ
とができ、図１５（ｄ）に示す構造のトランジスタを有
する半導体装置が得られる。
【０１７２】ここで、ゲート電極に電圧を印加してゲー
ト絶縁膜下に広がる空乏層が埋め込み絶縁層１０４の上
面に届くように活性層（ＳＯＩ層）１０３’の厚さ及び
不純物濃度を定めると、形成されたトランジスタは、完
全空乏型トランジスタとして動作する。また、空乏層が
埋め込み絶縁層１０４の上面に届かないように活性層
（ＳＯＩ層）１０３’の厚さ及び不純物濃度を定める
と、形成されたトランジスタは、部分空乏型トランジス
タとして動作する。本発明においては、上述した工程中
或いはその後に、熱処理を行い、微小空隙に金属不純物
をゲッタリングさせる。
【０１７３】
【実施例】（実施例１）比抵抗値０．０１５ Ωｃｍ、
厚さ７２５ μｍの８インチSi(１００) P+型半導体ウエ
ハからなる第１の基板を多数用意した。これらの基板１
１を洗浄後、図１２(a)に示すように陽極化成法によっ
て表面層から１３μｍの深さまでの領域を多孔質化して
多孔質層１２を形成した。多孔質層の形成条件は、以下
の通りである。
【０１７４】化成液：HF (３５ wt.％)水溶液＋C2H5OH
(１０ wt.％)水溶液 化成時間：１１分 化成電流：８．１５ ｍＡ／ｃｍ2 続いて、多孔質層の孔がその後の熱処理で構造変化し、
後述する選択エッチング性が劣化するのを防止する目的
で、４００℃で６０分間の熱酸化を実施し、孔壁に極薄
熱酸化膜を形成した。
【０１７５】希弗化水素酸により多孔質層の層表面の酸
化膜を除去してから、エピタキシャル成長装置に第１の
基板をセットした。エピタキシャル成長装置内に水素ガ
スを導入しながら、９００℃程度の温度まで昇温した。
【０１７６】その後図１２(b)に示すように、エピタキ
シャル成長によって厚さ１７４ｎｍの単結晶半導体層１
３を形成した。
【０１７７】（評価１）ここまでの工程で加工された多
数の試料から、一つの試料を選択し、これら試料におけ
る単結晶半導体層１３中の重金属元素の濃度を、誘導結
合プラズマ質量分析法（ＩＣＰ−ＭＳ）によって定量し
た。その結果を表１に示す。表１は本発明によるはり合
わせＳＯＩウエハ製造工程におけるエピタキシャル成長
した膜中の金属不純物の定量分析結果を示したものであ
る。
【０１７８】
【表１】 評価結果は、Cr、 Fe、 Ni、 Cu全ての重金属元素につ
いて、 ５×１０9 ａｔｏｍｓ／ｃｍ2未満であった。こ
の濃度レベルは、ＩＴＲＳ(International Technology
Roadmap for Semiconductors)ロードマップによれば、
２００５年にスターティングマテリアルに要求される表
面金属汚染レベルと同等であり、単結晶半導体層１３中
は重金属元素による汚染について非常に清浄である。次
に、残りの試料の単結晶半導体層１３の上部に、１，０
００℃にて１２分４５秒間のウエット酸化を施すことに
よって厚さ１０９ｎｍの絶縁層１４を形成した。そし
て、この半導体基板を洗浄した。こうして絶縁層１４
（厚さ１００ｎｍ）、単結晶半導体層１３（厚さ１０８
ｎｍ）、多孔質層１２（厚さ１３μｍ）からなる図１２
(c)に示すような３層構造を形成した。
【０１７９】（評価２）図１２(c)の基板を洗浄後した
後に、多数の試料の中から一つの試料を選択し、絶縁層
１４中に含まれる重金属元素をＩＣＰ−ＭＳによって定
量した。その結果を表２に示す。表２は本発明による貼
り合わせＳＯＩウエハ製造工程における熱絶縁層中の金
属不純物の定量分析結果を示したものである。
【０１８０】
【表２】 評価結果はCr、 Fe、 Ni、 Cu全ての重金属元素につい
て、５×１０9 ａｔｏｍｓ／ｃｍ2未満であった。絶縁
層１４は重金属元素による汚染がほとんど見られず非常
に清浄であった。
【０１８１】更に、第２半導体基板として、厚さが７２
５ μｍで比抵抗値が１０〜２０ ΩｃｍのSi(100) ８
インチSiウエハを用意した。
【０１８２】図１２(d)のように、第２半導体基板１５
を用意し、クラス１クリーンルーム内で図１２(c)の３
層構造を有する第１半導体基板１１に空気中で貼り合わ
せた。
【０１８３】貼り合わせ直前に、図１２(c)の３層構造
を有する側の第１半導体基板１１の表面、および、第２
半導体基板１５の表面共に疎水性洗浄液により洗浄し
た。疎水性表面は、貼り合わせ前洗浄の最終工程を希HF
洗浄（その後純水リンスしてもよい）とすることによっ
て達成することができる。
【０１８４】図１２(d)の構造を保ったまま、貼り合わ
せ強度を高める目的で窒素と酸素の混合ガス雰囲気中で
１，１００℃にて６０分間の貼り合わせ熱処理としての
「アニール酸化」を実施した。
【０１８５】アニール後に図１２(d)の構造を第１半導
体基板１１の裏面側から機械的に研削した。多孔質層１
２の裏面側が現れた時点で研削を止め、HF濃度が０．６
wt.%のHF水溶液と、Ｈ2Ｏ2 濃度が６．０ wt.%の過酸
化水素水との混合液からなるエッチング液によって多孔
質層１２を３時間エッチングした。このエッチングは選
択エッチングであり、多孔質層１２のエッチングレート
は、単結晶半導体層１３のエッチングレートの約１０5
倍である。よって、エッチングは単結晶半導体層１３が
露出した段階で完全に停止し、図１２(e)に示すＳＯＩ
構造となった。
【０１８６】更に、表面を平坦化させる目的で、１，０
５０℃にて３時間の水素アニールを実施し、洗浄するこ
とによって、最終的に厚さ１００ｎｍの単結晶半導体層
１３と、厚さ１００ｎｍの絶縁層１４を有するＳＯＩ基
板、図１２(e)が完成した。
【０１８７】（評価３）こうして得られたＳＯＩ構造の
試料から単結晶半導体層をアルカリエッチングにより除
去した後に、貼り合わせ界面に形成された微小空隙を平
面ＴＥＭにより観察した。その結果、微小空隙は１辺１
０〜２０ｎｍ程度の長方形であり、長方形の各辺がシリ
コン結晶の結晶方位
【０１８８】
【数１】 のどちらかに平行であることがわかった。
【０１８９】この微小空隙は異方性を持ち、かつウエハ
面内に均一に散在していた。密度は２．５×１０10／ｃ
ｍ2程度であり、この試料（８インチウエハ）では、微
小空隙の数は７．９×１０12程度であった。
【０１９０】微小空隙部分を断面ＴＥＭにより観察した
ところ、図５に示すように、絶縁層３と支持基板７との
界面(貼り合わせ界面)で、微小空隙７が支持基板７側に
凹んだ状態で存在していた。微小空隙７の深さは、１ｎ
ｍ〜５ｎｍ程度であった。
【０１９１】この微小空隙７は、単結晶半導体層と熱酸
化膜の界面には存在せず、貼り合わせ界面にのみ特徴的
に観察された。よって、金属不純物は、貼り合わせ界面
の支持基板側に捕獲される。
【０１９２】（評価４）ゲッタリングサイトの有効性を
確認するために、得られたＳＯＩ構造の試料を更に熱処
理し、ＩＣＰ−ＭＳにより分析した。
【０１９３】分析方法は、以下の通りである。
【０１９４】超純水と、ＨＮＯ3濃度が６８ wt. %の硝
酸を５０ｍＬずつ混合し、ここに０．７ｍＬのＨＦ濃度
が３８ wt. %の弗化水素酸を添加したエッチング液を調
製した。なお、HNO3とHFは共に、金属不純物濃度 が１
０ｐｐｔ未満である超高純度規格品である。また、分析
前処理は、クラス１０００クリーンルーム内のクラス１
クリーンドラフト中で行った。このエッチング液１２ｍ
Ｌを試料となるＳＯＩウエハ表面に塗布し、１０分間エ
ッチングしたところ、埋め込み絶縁層の表面が露出し
た。このエッチング液をテフロン（登録商標）製蒸発皿
に完全に回収し、「エッチング(単結晶半導体層)」と名付
けた。
【０１９５】次に、露出した絶縁層を密閉容器中でHF蒸
気によって分解した。分解後、ＨＮＯ3濃度が４０ wt.
% の硝酸を１２ｍＬウエハ表面に塗布し、５分間放置し
た後にテフロン製蒸発皿に回収し、「エッチング(熱酸化
膜)」と名付けた。酸化膜中に存在していた金属不純物が
HNO3の強い酸化力で回収されるものの、エッチング液にH
Fが添加されていないため、支持基板をエッチングするこ
となく、酸化膜中の重金属元素のみを回収することがで
きる。
【０１９６】更に、超純水と硝酸を各４８．５ｍＬ、弗
化水素酸を３ｍＬの割合で混合したエッチング液によ
り、支持基板を約５００ｎｍだけエッチングした。エッ
チング液はテフロン製蒸発皿に回収し、「エッチング(支
持基板)」と名付けた。
【０１９７】以上３種類のエッチング液を、クリーンド
ラフト中でホットプレート上にて２００℃で加熱し、エ
ッチング液を蒸発・乾固させた。蒸発に要した時間は、
２時間であった。
【０１９８】蒸発皿を室温まで冷却させた後、各皿にＨ
ＮＯ3濃度が１wt. %の硝酸を１ｍＬずつ添加し、分析検
体とした。
【０１９９】ＩＣＰ−ＭＳによる検量線法からＳＯＩウ
エハの各層中の金属不純物濃度を求め、試料液量 (１ｍ
Ｌ)、金属元素の原子量、およびウエハ面積から、ａｔ
ｏｍｓ／ｃｍ2単位で金属不純物濃度を算出した。
【０２００】なお、蒸発・乾固の操作により、エッチン
グ液中の微量金属不純物までもが濃縮される懸念や、蒸
発皿からの汚染溶出等の影響が懸念されるため、前処理
で用いたエッチング液の残りを利用して、空試験を実施
した。空試験は各エッチング液について３検体ずつ実施
したが、いずれのエッチング液についてもウエハ表面濃
度換算で７×１０8 ａｔｏｍｓ／ｃｍ2未満であったた
め、ウエハ回収試料のＩＣＰ−ＭＳによる定量結果をそ
のままウエハ表面の金属元素濃度とした。
【０２０１】表３はＳＯＩウエハ内部の各層中における
金属不純物の定量分析結果を示したものである。
【０２０２】
【表３】 （比較例１）比較試料として、支持基板となるシリコン
ウエハを熱酸化して、表面に熱酸化膜を形成し、第１の
基板と貼り合わせてＳＯＩウエハを作製した。シリコン
ウエハを熱酸化すること以外は本実施例と同じ条件で行
った。この比較試料ＳＯＩウエハを熱処理し、分析し
た。
【０２０３】表４は比較試料によるＳＯＩウエハ内部の
各層中における金属不純物の定量分析結果を示したもの
である。
【０２０４】
【表４】 熱酸化膜形成時に生じる熱酸化膜／Si界面には、実施例
のような空隙が生じない。このため、熱酸化膜同士の貼
り合わせによる酸化膜／支持基板界面には、図５のよう
な空隙は形成されなかった。
【０２０５】表３から、本発明による貼り合わせＳＯＩ
基板の製造方法により、熱処理によって基板中に混入し
たFe、Ni、Cuといった重金属元素が、効果的に貼り合わ
せ界面支持基板上部に存在する空隙に捕獲（ゲッタリン
グ）されていることがわかる。この結果、半導体デバイ
スが作製されるデバイス活性領域である単結晶半導体層
（単結晶Si層）と、熱酸化膜は、試料への重金属元素の
混入にもかかわらず清浄な状態となっている。
【０２０６】一方、熱酸化膜同士の貼り合わせによる比
較試料の場合、表４からわかるように、Cuが熱酸化膜中
に多く堆積していることがわかった。酸化膜中に耐圧劣
化の原因となるCuが偏析している状態はチップ歩留まり
の低下をもたらす。
【０２０７】（評価５）上記実施例１によって製造され
た、貼り合わせＳＯＩウエハを熱処理炉に投入した後、
中心部分一点をＳＩＭＳによって分析した。Cu濃度の深
さ方向のプロファイルは、貼り合わせ界面の支持基板側
表面近傍のみにピークを有しており、ピーク面積を積分
したところ、１．４×１０11 ａｔｏｍｓ／ｃｍ2であっ
た。この結果は、ＩＣＰ−ＭＳによる定量結果とよく一
致しており、一点の分析結果と面内平均の分析結果の値
が等しいことは、Cu汚染がウエハ面内で均一に捕獲され
ていることを意味する。つまり、ゲッタリング効果は、
ウエハ面内全体にわたって有効である。
【０２０８】（評価６）実施例１によって形成されたゲ
ッタリング部位のゲッタリング能力の強さを定性的に評
価するために、次のような比較実験を実施した。
【０２０９】上記熱処理炉に、清浄なバルクSi基板と、
上記実施例１によって製造された、はり合わせＳＯＩ基
板とを投入し、熱処理後に表面自然酸化膜中に含まれる
Cu濃度をＩＣＰ−ＭＳによって分析した。その結果を表
５に示す。この実験により実施例１によって形成された
ＳＯＩウエハのゲッタリングサイトのゲッタリング能力
がバルクSiに比べて高いことを示している。
【０２１０】
【表５】 Shabani等がJ. Electrochem. Soc., 143, 2025 (1996).
に記載しているように、P型半導体基板中において、Cu
は低温で外方拡散し、最終的に表面に析出する。このた
め、表５においてバルクSiでは、４．０×１０10 ａｔ
ｏｍｓ／ｃｍ2 のCuが検出された。ところが本発明によ
るＳＯＩ基板では、同時に熱処理されたにもかかわら
ず、Cu量は ０．５×１０10 ａｔｏｍｓ／ｃｍ2未満で
あった。この結果は、ゲッタリングサイトが存在しない
貼り合わせＳＯＩウエハに関しては、表面上に一部が析
出する可能性があるCuが、基板内部にゲッタリングされ
ていることを意味する。よって、ＳＯＩ基板中のゲッタ
リング部位のCu捕獲能力が極めて高いことがわかる。
【０２１１】また、実施例１の表３の結果からわかるよ
うに、図１のような構成の場合には、ゲッタリングサイ
トは重金属元素の偏析がデバイス特性に影響しない支持
基板部分であるため、従来報告されてきた単結晶半導体
層下部にリン高濃度拡散層を形成しゲッタリングサイト
とする、例えば特開平６−１６３８６２号公報のような
技術と比較して、単結晶半導体層に重金属元素がゲッタ
リングされることによる欠陥形成の可能性がないため、
チップの電気特性に与える優位性が高い。
【０２１２】（実施例２）本実施例では、実施例１の工
程の一部を変更してＳＯＩ基板を作製した。
【０２１３】実施例１と異なる点は、貼り合わせ部分の
強度を高めるための熱処理の温度を１，１００℃から
１，０００℃に変更したことである。
【０２１４】形成された空隙のサイズや数は１，１００
℃の場合に比べて殆ど変化がなかった。
【０２１５】また、貼り合わせ熱処理の温度を４００℃
としたところ、微小空隙は形成されず、原子間の未結合
によるセンチメートルオーダーからミリメートルオーダ
ーのボイドが局在する構造となった。
【０２１６】（比較例２）実施例１における貼り合わせ
前の洗浄において、支持基板側の最終洗浄を希アンモニ
ア水と希弗化水素酸とからなる洗浄液を用いたＳＣ−１
洗浄に変更しＳＯＩウエハの比較試料を作製した。この
場合、貼り合わせ前の支持基板表面全面には、自然酸化
膜層が形成されているので、２つの貼り合わせ面はいず
れも酸化シリコンからなる。この比較試料の断面をＴＥ
Ｍによって観察したところ、微小空隙は形成されなかっ
た。すなわち、貼り合わせ基板表面の水との親和性が微
小空隙形成に重要な役割を果たしている。
【０２１７】（比較例３）実施例１における貼り合わせ
雰囲気をSiと反応しない不活性ガス雰囲気に変えてＳＯ
Ｉウエハを作製した。微小空隙は形成されなかった。ま
た、貼り合わせを真空中で実施したところ、同様に微小
空隙は形成されなかった。この結果から実施例１の方法
では貼り合わせ後の界面に空気中の水分、酸素、窒素等
を挟み込むことが、空隙形成のために必要であることが
わかった。
【０２１８】（実施例３）多孔質層を形成する側の半導
体基板に、表面荒れの多い基板を使用して、実施例１と
同一条件で貼り合わせＳＯＩウエハを作製した。その結
果、微小空隙のサイズは変わらなかったものの、その数
は７．５×１０10／ｃｍ2となり、実施例１の値に比べ
て約３倍に増加した。
【０２１９】（実施例４）貼り合わせ界面に形成される
空隙の数は、エピタキシャル成長の初期に成長膜の２次
元成長を促進するためにモノシランガスを微少量導入す
る工程時の基板温度を制御することによって変化させる
ことができる。
【０２２０】この実施例では、実施例１におけるエピタ
キシャル成長初期にモノシランガスを微量導入し、基板
温度を１，１００℃に設定して、多孔質層の表面孔を十
分に封止した。その後、原料ガスをジクロールシランに
替えて、高堆積速度でエピタキシャル成長を行った。
【０２２１】それ以外の工程は実施例１と同じである。
又、エピタキシャル成長の初期にモノシランガスを微量
導入する時の基板温度を１，１００℃から９５０℃に変
更して、ＳＯＩ基板を作製した。９５０℃の場合には、
微小空隙の数が１．３×１０11／ｃｍ2となり、１，１
００℃に設定した場合と比較して、その微小空隙の数が
約５倍に増大した。よって空隙の数は、多孔質層を形成
する側の第１の基板の工程温度を制御して、任意に調整
できる。
【０２２２】以上の結果から、微小空隙形成の有無に
は、貼り合わせる基板の水との親和性と貼り合わせ雰囲
気が重要な役割を果たすことがわかった。また、微小空
隙のサイズや数には、多孔質層を形成する基板の表面
性、エピタキシャル成長初期の基板温度、または貼り合
わせ後のアニール酸化の温度が重要な役割を果たすこと
がわかった。
【０２２３】このため、多孔質層を形成する基板の表面
性、エピタキシャル成長初期の基板温度を任意に変化さ
せ、基板表面を疎水性として貼り合わせ、アニール酸化
の温度を変化させることによって、微小空隙のサイズや
数を任意に変えられるようになった。
【０２２４】（実施例５）比抵抗値０．０１５ Ωｃ
ｍ、厚さ７２５ μｍの８インチSi(１００) P+型半導体
ウエハからなる基板を用意した。これらの基板を洗浄
後、陽極化成法によって表面層から所定の深さまでの領
域を多孔質化して多孔質層を形成した。多孔質層の形成
時における初期の電流密度を８．１５ ｍＡ／ｃｍ2とし
て、１１分間処理を行い、基板の表面側に多孔度が低い
第１の多孔質層領域を形成した。その後、電流密度を３
３ ｍＡ／ｃｍ2に変更して、１分間処理を行い、第１の
多孔質層領域より薄く且つ多孔度が高い第２の多孔質層
領域を第１の多孔質層領域の下方に形成した。
【０２２５】続いて、４００℃で６０分間の熱酸化を実
施し、孔壁に極薄熱酸化膜を形成した。
【０２２６】希弗化水素酸により多孔質層の層表面の酸
化膜を除去してから、エピタキシャル成長装置に多孔質
化された基板をセットした。エピタキシャル成長装置内
に水素ガスを導入しながら、９００℃程度の温度まで昇
温した。
【０２２７】その後、エピタキシャル成長によって厚さ
４５ｎｍの単結晶半導体層を形成した。
【０２２８】次に、単結晶半導体層の上部に、ウエット
酸化を施すことによって厚さ５０ｎｍの絶縁層を形成し
た。そして、この半導体基板を洗浄した。こうして、絶
縁層、単結晶半導体層、多孔質層からなる３層構造を基
板表面に形成した。
【０２２９】更に、第２半導体基板１５として、厚さが
７２５ μｍで比抵抗値が１０〜２０ ΩｃｍのSi(100)
８インチSiウエハを用意した。
【０２３０】貼り合わせ直前に、３層構造を有する側の
第１半導体基板の表面、および、第２半導体基板の表面
を共に希HF洗浄で洗浄し、その後純水でリンスしてか
ら、乾燥させた。クラス１クリーンルーム内で３層構造
を有する第１半導体基板と第2半導体基板とを空気中で
貼り合わせた。
【０２３１】貼り合わせた状態を保ったまま、貼り合わ
せ強度を高める目的で窒素と酸素の混合ガス雰囲気中で
１，１００℃にて６０分間の貼り合わせ熱処理としての
「アニール酸化」を実施し、こうして貼り合わせ基板を
得た。
【０２３２】貼り合わせ基板の側面の、ウエハのベベリ
ングに因る凹部に、楔を挿入し、貼り合わせ基板を２つ
に分離する力を外部から加えた。こうして、多孔度の高
い多孔質層領域内に、互いに多孔度が異なる多孔質層領
域の界面に沿って、亀裂が入り、貼り合わせ基板は２つ
に完全に分かれた。
【０２３３】第２半導体基板の表面に露出した多孔質層
を、ＨＦ濃度が０．６ wt.%の水溶液と、Ｈ2Ｏ2 濃度が
６．０ wt.%の過酸化水素水との混合液からなるエッチ
ング液によって多孔質層をエッチングした。
【０２３４】更に、１０５０℃にて３時間の水素アニー
ルを実施し、洗浄することによって、最終的に厚さ２０
ｎｍの単結晶半導体層と、厚さ５０ｎｍの埋め込み絶縁
層を有するＳＯＩ基板を得た。
【０２３５】続いて、ＣＶＤ装置内にＳＯＩ基板を配し
て、水素ガス３０ｓｌｍ、モノシランガス１００ｓｃｃ
ｍ、２体積％に希釈されたゲルマンガス３００ｓｃｃｍ
を供給して、圧力を１．３×１０4Paに維持して、ラン
プにより６５０℃に基板を加熱して、Ｇｅ濃度が３０原
子％のシリコンゲルマニウム単結晶の層を３０ｎｍの厚
さでヘテロエピタキシャル成長させた。こうして、絶縁
層上に互いに異なる組成の複数の半導体層を形成した。
【０２３６】こうして得られたＳＯＩ構造の試料の貼り
合わせ界面を平面ＴＥＭ観察したところ、実施例１と同
様な微小空隙が観察された。また、実施例１と同様にし
て、得られたＳＯＩ構造の試料におけるゲッタリング効
果を確認した。
【０２３７】（実施例６）実施例５と同様にして、多孔
質化された基板を形成し、孔壁に極薄熱酸化膜を形成し
た。
【０２３８】希弗化水素酸により多孔質層の層表面の酸
化膜を除去してから、エピタキシャル成長装置に多孔質
化された基板をセットした。エピタキシャル成長装置内
に水素ガスを導入しながら、９００℃程度の温度まで昇
温した。
【０２３９】その後、エピタキシャル成長によって厚さ
１６０ｎｍの単結晶半導体層を形成した。
【０２４０】次に、単結晶半導体層の上部に、ウエット
酸化を施すことによって厚さ５０ｎｍの熱酸化膜を形成
した。
【０２４１】更に、実施例５と同様に、第２半導体基板
を用意し、貼り合わせ直前に、３層構造を有する側の第
１半導体基板の表面、および、第２半導体基板の表面を
共に希HF洗浄で洗浄し、その後純水でリンスしてから、
乾燥させた。クラス１クリーンルーム内で３層構造を有
する第１半導体基板と第２半導体基板とを空気中で貼り
合わせた。
【０２４２】貼り合わせた状態を保ったまま、貼り合わ
せ強度を高める目的で窒素と酸素の混合ガス雰囲気中で
１，１００℃にて６０分間の貼り合わせ熱処理としての
「アニール酸化」を実施し、こうして貼り合わせ基板を
得た。
【０２４３】実施例５と同様に、貼り合わせ基板を２つ
に完全に分離し、第２半導体基板の表面に露出した多孔
質層をエッチング除去し、水素アニールを実施した。
【０２４４】この第２半導体基板上の単結晶半導体層を
アンモニア水と過酸化水素水との混合液に浸して８0℃
で単結晶半導体層を厚さ１１５ｎｍ除去した。こうし
て、最終的に厚さ２０ｎｍの単結晶半導体層と、厚さ５
０ｎｍの埋め込み熱酸化膜を有するＳＯＩ基板を得た。
【０２４５】続いて、ＣＶＤ装置内にＳＯＩ基板を配し
て、水素ガス３０ｓｌｍ、モノシランガス１００ｓｃｃ
ｍ、２体積％に希釈されたゲルマンガス３００ｓｃｃｍ
を供給して、圧力を１．３×１０4Ｐａに維持して、ラ
ンプにより６５０℃に基板を加熱して、Ｇｅ濃度が３０
原子％のシリコンゲルマニウム単結晶の層を３０ｎｍの
厚さでヘテロエピタキシャル成長させた。
【０２４６】こうして得られたＳＯＩ構造の試料の貼り
合わせ界面を平面ＴＥＭ観察したところ、実施例１と同
様な微小空隙が観察された。また、実施例１と同様にし
て、得られたＳＯＩ構造の試料におけるゲッタリング効
果を確認した。
【０２４７】実施例５、６における、シリコンゲルマニ
ウム層のCVDにおいては、水素ガス流量は２５〜４５ｓ
ｌｍ、モノシランガス流量は５０〜２００ｓｃｃｍ、希
釈されたゲルマンガス流量は１〜５００ｓｃｃｍ程度の
範囲から適宜選択してもよい。同様に圧力は１．３×１
０3Ｐａ〜１．３×１０4Ｐａ、基板温度は６５０℃〜６
８０℃とすることも出来る。また、こうして得られる、
成長速度は１０ｎｍ／分〜５０ｎｍ／分である。
【０２４８】また、Ｇｅ濃度は０原子％〜３０原子％程
度の範囲で層厚方向に変化していてもよく、更にシリコ
ンゲルマニウム単結晶の層の上方に更に単結晶シリコン
層を形成することも好ましいものである。
【０２４９】そして、微小空隙はヘテロエピタキシャル
成長させた単結晶半導体層による応力を緩和する作用も
あるので、ＳＯＩ層として互いに異なる単結晶半導体層
を２層以上積層する場合には、埋め込み絶縁膜のＳＯＩ
層側界面に微小空隙を形成することも好ましいものであ
る。
【０２５０】
【発明の効果】以上、詳述したように、本発明によれ
ば、従来よりも優れた特性を有する実用的な半導体部
材、半導体装置、及びそれらの製造方法を提供すること
ができる。
【０２５１】また、本発明によれば、マイクロキャビテ
ィの崩壊を抑制して半導体部材の機械的強度を維持し、
良好なゲッタリング作用をもつ半導体部材、半導体装
置、及びそれらの製造方法を提供することができる。
【０２５２】さらに、本発明によれば、ゲッタリングサ
イトの形成が容易な半導体部材の製造方法を提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体部材の模式的断
面図である。
【図２】本発明の別の実施形態による半導体部材の模式
的断面図である。
【図３】本発明の更に別の実施形態による半導体部材の
模式的断面図である。
【図４】本発明に用いられる微小空隙の模式的平面図で
ある。
【図５】本発明の実施形態による微小空隙を含む層領域
近傍の模式的断面図である。
【図６】本発明に用いられる微小空隙のＴＥＭ像を示す
図である。
【図７】本発明に用いられる微小空隙のＴＥＭ像を示す
図である。
【図８】本発明に用いられる微小空隙のＴＥＭ像を示す
図である。
【図９】金属不純物のゲッタリングの様子を説明するた
めの図である。
【図１０】金属不純物のゲッタリングの様子を説明する
ための図である。
【図１１】本発明の実施形態による半導体部材の製造方
法を説明するための模式的断面図である。
【図１２】本発明の別の実施形態による半導体部材の製
造方法を説明するための模式的断面図である。
【図１３】本発明の更に別の実施形態による半導体部材
の製造方法を説明するための模式的断面図である。
【図１４】本発明の他の実施形態による半導体部材の製
造方法を説明するための模式的断面図である。
【図１５】本発明の実施形態による半導体装置の製造方
法を説明するための模式的断面図である。
【図１６】従来の半導体部材の模式的断面図である。
【図１７】従来の半導体部材の模式的断面図である。
【符号の説明】
１ 半導体部材 ２ 支持基板 ３、１４、１０４ 絶縁層または埋め込み絶縁層 ４、１３ 半導体層、単結晶Ｓｉ層または単結晶半導体
層 ５ 層領域 ７ 微小空隙 １１ 第１の基板 １２ 多孔質層 １５ 第２の基板 １６ 移設層領域 １７ 分離層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/76 Ｐ (72)発明者 本間 則秋 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 米原 隆夫 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 伊藤 正孝 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 5F032 AA03 AA06 AA09 CA17 DA13 DA54 DA55 DA67 DA71 5F052 KB05

Claims (57)

    【特許請求の範囲】
  1. 【請求項１】支持基板、該支持基板上に形成された絶縁
    層および該絶縁層上に形成された半導体層を備えた半導
    体部材において、該半導体部材は、金属不純物を捕獲す
    る為の、該半導体部材に内在する一つの界面に沿って複
    数の微小空隙が配された単一層領域を有することを特徴
    とする半導体部材。
  2. 【請求項２】前記界面は前記半導体層と前記絶縁層との
    界面である請求項１に記載の半導体部材。
  3. 【請求項３】前記界面は貼り合わせ界面である請求項１
    に記載の半導体部材。
  4. 【請求項４】前記絶縁層は前記支持基板上に形成された
    埋め込み絶縁層であり、前記半導体層は該埋め込み絶縁
    層上に形成された単結晶半導体層であり、前記界面は、
    該単結晶半導体層と該埋め込み絶縁層との界面または該
    埋め込み絶縁層と前記支持基板との界面である請求項１
    に記載の半導体部材。
  5. 【請求項５】前記単一層領域に捕獲されているＮｉ濃度
    は５×１０10／ｃｍ 2以下である請求項１に記載の半導
    体部材。
  6. 【請求項６】前記絶縁層は前記支持基板上に形成された
    埋め込み絶縁層であり、前記半導体層は該埋め込み絶縁
    層上に形成された単結晶半導体層であり、厚さ方向にお
    ける前記微小空隙の長さは、該単結晶半導体層または該
    埋め込み絶縁層の厚さよりも短い請求項１に記載の半導
    体部材。
  7. 【請求項７】前記微小空隙は、前記界面に平行な面にお
    いて、縦辺が１０ｎｍ〜１００ｎｍであり、横辺が１０
    ｎｍ〜１００ｎｍである四角形、或いはそれに相当する
    面積を持つ微小空隙である請求項１に記載の半導体部
    材。
  8. 【請求項８】前記微小空隙は、前記界面に平行な面にお
    いて、縦辺及び横辺がそれぞれ結晶方位に平行な四角形
    である請求項１に記載の半導体部材。
  9. 【請求項９】前記界面に沿った面内における前記微小空
    隙の密度は、５×１０9／ｃｍ2〜５×１０11／ｃｍ2で
    ある請求項１に記載の半導体部材。
  10. 【請求項１０】前記微小空隙の内面は被膜で覆われてい
    る請求項１に記載の半導体部材。
  11. 【請求項１１】支持基板、該支持基板上に形成された絶
    縁層および該絶縁層上に形成された半導体層を備えた半
    導体部材に内在する一つの界面に沿って複数の微小空隙
    が配された単一層領域を有する、半導体部材の製造方法
    において、 該半導体層を有する移設層領域を備えた第１の基板と、
    第２の基板と、を用意する工程と、 該移設層領域を該第１の基板から該第２の基板に移す移
    設工程と、を含み、 該移設工程は、該第１の基板と該第２の基板とをそれら
    の間に、金属不純物を捕獲する為の該複数の微小空隙が
    配されるように貼り合わせる、貼り合わせ工程を含むこ
    とを特徴とする半導体部材の製造方法。
  12. 【請求項１２】前記界面は前記半導体層と前記絶縁層と
    の界面である請求項１１に記載の半導体部材の製造方
    法。
  13. 【請求項１３】前記移設層領域の表面又は前記第２の基
    板の表面のうち一方の面が絶縁性表面であり、他方の面
    が半導体表面であり、前記貼り合わせ工程は、それらの
    面を密着させる工程を含む請求項１１に記載の半導体部
    材の製造方法。
  14. 【請求項１４】貼り合わせ面に前記微小空隙が配される
    に適した貼り合わせ条件を設定し、該貼り合わせ条件下
    において前記貼り合わせを行う請求項１１に記載の半導
    体部材の製造方法。
  15. 【請求項１５】前記貼り合わせ条件は、前記貼り合わせ
    面を疎水化すること、貼り合わせ雰囲気を酸化性雰囲気
    とすること、及び貼り合わせ強度を高めるための熱処理
    を９００℃以上で行うことを含む請求項１４に記載の半
    導体部材の製造方法。
  16. 【請求項１６】前記貼り合わせ条件は、前記半導体層を
    エピタキシャル成長させる時の初期の基板温度を９００
    ℃〜１１００℃とすることを含む請求項１４に記載の半
    導体部材の製造方法。
  17. 【請求項１７】前記貼り合わせ条件は、貼り合わせ熱処
    理の時の基板温度を９００℃〜１２００℃とすることを
    含む請求項１４に記載の半導体部材の製造方法。
  18. 【請求項１８】前記貼り合わせ条件は、前記貼り合わせ
    面を弗化水素含有液で洗浄することを含む請求項１４に
    記載の半導体部材の製造方法。
  19. 【請求項１９】前記貼り合わせ条件は、水および酸素の
    うち少なくとも一種を含む雰囲気で貼り合わせを行うこ
    とを含む請求項１４に記載の半導体部材の製造方法。
  20. 【請求項２０】前記第１の基板として、分離層上に前記
    半導体層を有する移設層領域を備えた基板を用意する請
    求項１１に記載の半導体部材の製造方法。
  21. 【請求項２１】前記分離層は、機械的強度が相対的に低
    い層である請求項２０に記載の半導体部材の製造方法。
  22. 【請求項２２】前記分離層は、陽極化成により形成され
    た多孔質層である請求項２０に記載の半導体部材の製造
    方法。
  23. 【請求項２３】前記分離層は、イオン注入により形成さ
    れた層である請求項２０に記載の半導体部材の製造方
    法。
  24. 【請求項２４】前記第１の基板から前記半導体層を有す
    る移設層領域を除いた部分を除く除去工程を含む請求項
    １１に記載の半導体部材の製造方法。
  25. 【請求項２５】前記貼り合わせ工程後に、前記複数の微
    小空隙が配された単一層領域に金属不純物を捕獲するゲ
    ッタリング工程を含む請求項１１に記載の半導体部材の
    製造方法。
  26. 【請求項２６】前記貼り合わせ工程後に、前記複数の微
    小空隙が配された単一層領域に金属不純物を捕獲するゲ
    ッタリング工程として、不活性雰囲気或いは還元性雰囲
    気での熱処理を含む請求項１１に記載の半導体部材の製
    造方法。
  27. 【請求項２７】前記金属不純物は、Cr、Fe、NiおよびCu
    のうち少なくとも一種類である請求項１１に記載の半導
    体部材の製造方法。
  28. 【請求項２８】支持基板、該支持基板上に形成された埋
    め込み絶縁層および該埋め込み絶縁層上に形成された単
    結晶半導体層を備えた半導体部材の該単結晶半導体層に
    半導体素子が形成されている半導体装置において、 該半導体部材は、金属不純物を捕獲する為の、該埋め込
    み絶縁層の少なくとも一つの界面に沿って複数の微小空
    隙が配された単一層領域を有することを特徴とする半導
    体装置。
  29. 【請求項２９】前記単一層領域に、金属不純物が捕獲さ
    れている請求項２８に記載の半導体装置。
  30. 【請求項３０】前記金属不純物は、Cr、Fe、NiおよびCu
    のうち少なくとも一種類である請求項２９に記載の半導
    体装置。
  31. 【請求項３１】前記半導体素子は、完全空乏型の絶縁ゲ
    ート型トランジスタであり、前記微小空隙は、前記埋め
    込み絶縁層と前記支持基板との界面に沿って配されてい
    る請求項２８に記載の半導体装置。
  32. 【請求項３２】前記半導体素子は、部分空乏型の絶縁ゲ
    ート型トランジスタであり、前記微小空隙は、前記埋め
    込み絶縁層と前記支持基板との界面に沿って配されてい
    る請求項２８に記載の半導体装置。
  33. 【請求項３３】前記半導体素子は、部分空乏型の絶縁ゲ
    ート型トランジスタであり、前記微小空隙は、前記埋め
    込み絶縁層と前記半導体層との界面に沿って配されてい
    る請求項２８に記載の半導体装置。
  34. 【請求項３４】支持基板、該支持基板上に形成された埋
    め込み絶縁層および該埋め込み絶縁層上に形成された単
    結晶半導体層からなる半導体部材の該単結晶半導体層に
    半導体素子が形成されている半導体装置の製造方法にお
    いて、 該半導体素子を形成するための形成工程と、 該形成工程中、又は形成工程後の少なくともいずれかに
    おいて、該埋め込み絶縁層の少なくとも一つの界面に沿
    って複数の微小空隙が配された単一層領域に、金属不純
    物を捕獲するゲッタリング工程と、を含むことを特徴と
    する半導体装置の製造方法。
  35. 【請求項３５】前記金属不純物は、Cr、Fe、NiおよびCu
    のうち少なくとも一種類である請求項３４に記載の半導
    体装置の製造方法。
  36. 【請求項３６】支持基板、該支持基板上に形成された絶
    縁層および該絶縁層上に形成された半導体層を備えた半
    導体部材において、 金属不純物を捕獲するための複数の微小空隙が、該半導
    体部材に内在する一つの面に沿って、該半導体部材の厚
    さ方向において互いに重ならないように配されているこ
    とを特徴とする半導体部材。
  37. 【請求項３７】支持基板、該支持基板上に形成された絶
    縁層および該絶縁層上に形成された半導体層を備えた半
    導体部材に内在する一つの界面に沿って、複数の微小空
    隙が、該半導体部材の厚さ方向において互いに重ならな
    いように配された、半導体部材の製造方法において、 半導体層を有する移設層領域を有する第１の基板と、第
    ２の基板と、を用意する工程と、 該移設層領域を該第１の基板から該第２の基板に移す移
    設工程と、を含み、 該移設工程は、前記第１の基板と前記第２の基板とを、
    それらの間に金属不純物を捕獲するための前記複数の微
    小空隙が配されるように、貼り合わせる工程を含むこと
    を特徴とする半導体部材の製造方法。
  38. 【請求項３８】支持基板、該支持基板上に形成された埋
    め込み絶縁層および該埋め込み絶縁層上に形成された単
    結晶半導体層を備えた半導体部材の該単結晶半導体層に
    半導体素子が形成されている半導体装置において、 該埋め込み絶縁層の少なくとも一つの界面に沿って、金
    属不純物を捕獲する為の複数の微小空隙が、該半導体部
    材の厚さ方向において互いに重ならないように、配され
    ていることを特徴とする半導体装置。
  39. 【請求項３９】前記微小空隙に、金属不純物が捕獲され
    ている請求項３８に記載の半導体装置。
  40. 【請求項４０】支持基板、該支持基板上に形成された埋
    め込み絶縁層および該埋め込み絶縁層上に形成された単
    結晶半導体層を備えた半導体部材の該単結晶半導体層に
    半導体素子が形成されている半導体装置の製造方法にお
    いて、 該半導体素子を形成するための形成工程と、 該半導体素子の形成工程中、又は形成工程後の少なくと
    もいずれかにおいて、該埋め込み絶縁層の界面に沿っ
    て、該半導体部材の厚さ方向において互いに重ならない
    ように、配された複数の微小空隙に、金属不純物を捕獲
    するゲッタリング工程と、を含むことを特徴とする半導
    体装置の製造方法。
  41. 【請求項４１】支持基板、該支持基板上に形成された絶
    縁層および該絶縁層上に形成された半導体層を備えた半
    導体部材において、 該半導体部材の表面に平行な面において、縦辺が１０ｎ
    ｍ〜１００ｎｍであり、横辺が１０ｎｍ〜１００ｎｍで
    ある複数の微小空隙が、５×１０9／ｃｍ2〜５×１０11
    ／ｃｍ2の密度で該面に沿って分散配置されていること
    を特徴とする半導体部材。
  42. 【請求項４２】支持基板、該支持基板上に形成された絶
    縁層および該絶縁層上に形成された半導体層を備えた半
    導体部材の表面に平行な面において、縦辺が１０ｎｍ〜
    １００ｎｍであり、横辺が１０ｎｍ〜１００ｎｍである
    複数の微小空隙が、５×１０9／ｃｍ2〜５×１０11／ｃ
    ｍの密度で該面に沿って分散配置されている、半導体部
    材の製造方法であって、 該半導体層を有する移設層領域を備えた第１の基板と、
    第２の基板と、を用意する工程と、 該移設層領域を該第１の基板から該第２の基板に移す移
    設工程と、を含み、 該移設工程は、該第１の基板と該第２の基板とを、それ
    らの間に該複数の微小空隙が配されるように貼り合わせ
    る、貼り合わせ工程を含むことを特徴とする半導体部材
    の製造方法。
  43. 【請求項４３】支持基板、該支持基板上に形成された埋
    め込み絶縁層および該埋め込み絶縁層上に形成された単
    結晶半導体層を備えた半導体部材の該単結晶半導体層に
    半導体素子が形成されている半導体装置において、 該埋め込み絶縁層の少なくとも一つの界面において、縦
    が１０ｎｍ〜１００ｎｍであり、横が１０ｎｍ〜１００
    ｎｍである複数の微小空隙が、５×１０9／ｃｍ2〜５×
    １０11／ｃｍ2の密度で該界面に沿って分散配置されて
    いることを特徴とする半導体装置。
  44. 【請求項４４】前記微小空隙に、金属不純物が捕獲され
    ている請求項４３に記載の半導体装置。
  45. 【請求項４５】支持基板、該支持基板上に形成された埋
    め込み絶縁層および該埋め込み絶縁層上に形成された単
    結晶半導体層を備えた半導体部材の該単結晶半導体層に
    半導体素子が形成されている半導体装置の製造方法にお
    いて、 該半導体素子の形成工程中、又は形成工程後の少なくと
    もいずれかにおいて、該埋め込み絶縁層の少なくとも一
    つの界面において、縦辺が１０ｎｍ〜１００ｎｍであ
    り、横辺が１０ｎｍ〜１００ｎｍであり、５×１０9／
    ｃｍ2〜５×１０11／ｃｍ2の密度で該界面に沿って分散
    配置されている複数の微小空隙に、金属不純物を捕獲す
    るための熱処理を行うことを特徴とする半導体装置の製
    造方法。
  46. 【請求項４６】半導体部材において、該半導体部材に内
    在する一つの界面に沿って複数の微小空隙が配された金
    属不純物を捕獲するための単一層領域を有することを特
    徴とする半導体部材。
  47. 【請求項４７】半導体部材に内在する一つの界面に沿っ
    て複数の微小空隙が配された単一層領域を有する、半導
    体部材の製造方法において、 半導体層を有する移設層領域を備えた第１の基板と、第
    ２の基板と、を用意する工程と、 該移設層領域を該第１の基板から該第２の基板に移す移
    設工程と、を含み、 該移設工程は、該第１の基板と該第２の基板とをそれら
    の間に、金属不純物を捕獲する為の該複数の微小空隙が
    配されるように貼り合わせる、貼り合わせ工程を含むこ
    とを特徴とする半導体部材の製造方法。
  48. 【請求項４８】半導体部材の単結晶半導体層に半導体素
    子が形成されている半導体装置において、 該半導体部材は、金属不純物を捕獲する為の、少なくと
    も一つの界面に沿って複数の微小空隙が配された単一層
    領域を有することを特徴とする半導体装置。
  49. 【請求項４９】半導体部材の単結晶半導体層に半導体素
    子が形成されている半導体装置の製造方法において、 該半導体素子を形成するための形成工程と、 該形成工程中、又は形成工程後の少なくともいずれかに
    おいて、該埋め込み絶縁層の少なくとも一つの界面に沿
    って複数の微小空隙が配された単一層領域に、金属不純
    物を捕獲するゲッタリング工程と、 を含むことを特徴とする半導体装置の製造方法。
  50. 【請求項５０】半導体部材において、 金属不純物を捕獲するための複数の微小空隙が、該半導
    体部材に内在する一つの面に沿って、該半導体部材の厚
    さ方向において互いに重ならないように配されているこ
    とを特徴とする半導体部材。
  51. 【請求項５１】半導体部材に内在する一つの界面に沿っ
    て、複数の微小空隙が、該半導体部材の厚さ方向におい
    て互いに重ならないように配された、半導体部材の製造
    方法において、 半導体層を有する移設層領域を有する第１の基板と、第
    ２の基板と、を用意する工程と、 該移設層領域を該第１の基板から該第２の基板に移す移
    設工程と、を含み、 該移設工程は、前記第１の基板と前記第２の基板とを、
    それらの間に金属不純物を捕獲するための前記複数の微
    小空隙が配されるように、貼り合わせる工程を含むこと
    を特徴とする半導体部材の製造方法。
  52. 【請求項５２】半導体部材の単結晶半導体層に半導体素
    子が形成されている半導体装置において、 該埋め込み絶縁層の少なくとも一つの界面に沿って、金
    属不純物を捕獲する為の複数の微小空隙が、該半導体部
    材の厚さ方向において互いに重ならないように、配され
    ていることを特徴とする半導体装置。
  53. 【請求項５３】半導体部材の単結晶半導体層に半導体素
    子が形成されている半導体装置の製造方法において、 該半導体素子を形成するための形成工程と、該半導体素
    子の形成工程中、又は形成工程後の少なくともいずれか
    において、該埋め込み絶縁層の界面に沿って、該半導体
    部材の厚さ方向において互いに重ならないように、配さ
    れた複数の微小空隙に、金属不純物を捕獲するゲッタリ
    ング工程と、を含むことを特徴とする半導体装置の製造
    方法。
  54. 【請求項５４】半導体部材において、 該半導体部材の表面に平行な面において、縦辺が１０ｎ
    ｍ〜１００ｎｍであり、横辺が１０ｎｍ〜１００ｎｍで
    ある複数の微小空隙が、５×１０9／ｃｍ2〜５×１０11
    ／ｃｍ2の密度で該面に沿って分散配置されていること
    を特徴とする半導体部材。
  55. 【請求項５５】半導体部材の表面に平行な面において、
    縦辺が１０ｎｍ〜１００ｎｍであり、横辺が１０ｎｍ〜
    １００ｎｍである複数の微小空隙が、５×１０9／ｃｍ2
    〜５×１０11／ｃｍ2の密度で該面に沿って分散配置さ
    れている、半導体部材の製造方法であって、 半導体層を有する移設層領域を備えた第１の基板と、第
    ２の基板と、を用意する工程と、 該移設層領域を該第１の基板から該第２の基板に移す移
    設工程と、を含み、 該移設工程は、該第１の基板と該第２の基板とを、それ
    らの間に該複数の微小空隙が配されるように貼り合わせ
    る、貼り合わせ工程を含むことを特徴とする半導体部材
    の製造方法。
  56. 【請求項５６】半導体部材の該単結晶半導体層に半導体
    素子が形成されている半導体装置において、 少なくとも一つの界面において、縦が１０ｎｍ〜１００
    ｎｍであり、横が１０ｎｍ〜１００ｎｍである複数の微
    小空隙が、５×１０9／ｃｍ2〜５×１０11／ｃｍ2の密
    度で該界面に沿って分散配置されていることを特徴とす
    る半導体装置。
  57. 【請求項５７】半導体部材の単結晶半導体層に半導体素
    子が形成されている半導体装置の製造方法において、 該半導体素子の形成工程中、又は形成工程後の少なくと
    もいずれかにおいて、該埋め込み絶縁層の少なくとも一
    つの界面において、縦辺が１０ｎｍ〜１００ｎｍであ
    り、横辺が１０ｎｍ〜１００ｎｍであり、５×１０9／
    ｃｍ2〜５×１０11／ｃｍ2の密度で該界面に沿って分散
    配置されている複数の微小空隙に、金属不純物を捕獲す
    るための熱処理を行うことを特徴とする半導体装置の製
    造方法。
JP2001107340A 2000-07-10 2001-04-05 半導体部材、半導体装置およびそれらの製造方法 Withdrawn JP2002359247A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001107340A JP2002359247A (ja) 2000-07-10 2001-04-05 半導体部材、半導体装置およびそれらの製造方法
US09/899,257 US6639327B2 (en) 2000-07-10 2001-07-06 Semiconductor member, semiconductor device and manufacturing methods thereof

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2000208305 2000-07-10
JP2001-92792 2001-03-28
JP2000-208305 2001-03-28
JP2001092792 2001-03-28
JP2001107340A JP2002359247A (ja) 2000-07-10 2001-04-05 半導体部材、半導体装置およびそれらの製造方法

Publications (1)

Publication Number Publication Date
JP2002359247A true JP2002359247A (ja) 2002-12-13

Family

ID=27344000

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001107340A Withdrawn JP2002359247A (ja) 2000-07-10 2001-04-05 半導体部材、半導体装置およびそれらの製造方法

Country Status (2)

Country Link
US (1) US6639327B2 (ja)
JP (1) JP2002359247A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7193294B2 (en) 2004-12-03 2007-03-20 Toshiba Ceramics Co., Ltd. Semiconductor substrate comprising a support substrate which comprises a gettering site
JP2007507100A (ja) * 2003-09-26 2007-03-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 半導体材料製の多層構造を製造するための方法
WO2007072624A1 (ja) * 2005-12-19 2007-06-28 Shin-Etsu Handotai Co., Ltd. Ｓｏｉ基板の製造方法およびｓｏｉ基板
JP2007519262A (ja) * 2004-01-22 2007-07-12 クリー　インコーポレイテッド ダイアモンド基板上炭化珪素並びに関連するデバイス及び方法
JP2012513674A (ja) * 2008-12-22 2012-06-14 レイセオン カンパニー ダイアモンド層を有する窒化ガリウム層の製造
JPWO2015125722A1 (ja) * 2014-02-21 2017-03-30 信越化学工業株式会社 複合基板
JP2020524893A (ja) * 2017-06-21 2020-08-20 トゥルク ユリオピストＴｕｒｕｎ ｙｌｉｏｐｉｓｔｏ 結晶酸化ケイ素を有するシリコンオンインシュレータ

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177828B2 (en) 2011-02-10 2015-11-03 Micron Technology, Inc. External gettering method and device
WO2002050880A1 (fr) * 2000-12-20 2002-06-27 Sony Corporation Procede de cristallisation en phase vapeur, procede de production de semiconducteur, et procede de production pour dispositif a semiconducteur
US6429145B1 (en) * 2001-01-26 2002-08-06 International Business Machines Corporation Method of determining electrical properties of silicon-on-insulator wafers
US6812504B2 (en) * 2003-02-10 2004-11-02 Micron Technology, Inc. TFT-based random access memory cells comprising thyristors
US7563319B2 (en) * 2003-02-14 2009-07-21 Sumitomo Mitsubishi Silicon Corporation Manufacturing method of silicon wafer
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
EP1620583A4 (en) * 2003-05-06 2009-04-22 Canon Kk SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE, LUMINOUS DIODE AND MANUFACTURING METHOD THEREFOR
US20050124137A1 (en) * 2003-05-07 2005-06-09 Canon Kabushiki Kaisha Semiconductor substrate and manufacturing method therefor
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
JP2005005509A (ja) * 2003-06-12 2005-01-06 Canon Inc 薄膜トランジスタ及びその製造方法
JP2005093869A (ja) * 2003-09-19 2005-04-07 Mimasu Semiconductor Industry Co Ltd シリコンウエーハの再生方法及び再生ウエーハ
JP2005136383A (ja) * 2003-10-09 2005-05-26 Canon Inc 有機半導体素子、その製造方法および有機半導体装置
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
WO2005073439A1 (ja) * 2004-02-02 2005-08-11 Shin-Etsu Handotai Co., Ltd. シリコン単結晶及びシリコンウェーハ及びそれらの製造装置並びに製造方法
JP4647228B2 (ja) * 2004-04-01 2011-03-09 株式会社ディスコ ウェーハの加工方法
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
US7495313B2 (en) * 2004-07-22 2009-02-24 Board Of Trustees Of The Leland Stanford Junior University Germanium substrate-type materials and approach therefor
US7737004B2 (en) * 2006-07-03 2010-06-15 Semiconductor Components Industries Llc Multilayer gettering structure for semiconductor device and method
JP5315596B2 (ja) * 2006-07-24 2013-10-16 株式会社Ｓｕｍｃｏ 貼合せｓｏｉウェーハの製造方法
JP5171016B2 (ja) 2006-10-27 2013-03-27 キヤノン株式会社 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ
JP2009094144A (ja) * 2007-10-04 2009-04-30 Canon Inc 発光素子の製造方法
FR2942073B1 (fr) * 2009-02-10 2011-04-29 Soitec Silicon On Insulator Procede de realisation d'une couche de cavites
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US10290533B2 (en) 2015-03-17 2019-05-14 Globalwafers Co., Ltd. Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
KR20180114927A (ko) * 2016-02-16 2018-10-19 쥐-레이 스위츨란드 에스에이 접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법
US10935896B2 (en) 2016-07-25 2021-03-02 Applied Materials, Inc. Cleaning solution mixing system with ultra-dilute cleaning solution and method of operation thereof
US10461021B2 (en) 2017-02-28 2019-10-29 Deere & Company Electronic assembly with enhanced thermal dissipation
US10580714B2 (en) * 2017-11-01 2020-03-03 Electronics And Telecommunications Research Institute Nano flake defect passivation method and electronic device manufactured using the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH665428A5 (de) * 1985-07-26 1988-05-13 Balzers Hochvakuum Verfahren zur beschichtung von mikrovertiefungen.
JP2666945B2 (ja) * 1988-02-08 1997-10-22 株式会社東芝 半導体装置の製造方法
JP2908150B2 (ja) 1992-11-27 1999-06-21 日本電気株式会社 Ｓｏｉ基板構造及びその製造方法
JPH06252153A (ja) * 1993-03-01 1994-09-09 Toshiba Corp 半導体装置の製造方法
US5864162A (en) * 1993-07-12 1999-01-26 Peregrine Seimconductor Corporation Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire
US5757063A (en) * 1994-03-25 1998-05-26 Kabushiki Kaisha Toshiba Semiconductor device having an extrinsic gettering film
JP2806277B2 (ja) 1994-10-13 1998-09-30 日本電気株式会社 半導体装置及びその製造方法
DE4445346C2 (de) * 1994-12-19 2001-08-23 Korea Electronics Telecomm Verfahren zur Herstellung eines Heteroübergang-Bipolartransistors
JPH08293589A (ja) 1995-04-21 1996-11-05 Hitachi Ltd 半導体基板および半導体装置
JPH10209168A (ja) * 1997-01-24 1998-08-07 Nec Corp 半導体装置の製造方法
JP4253052B2 (ja) * 1997-04-08 2009-04-08 株式会社東芝 半導体装置
TW429478B (en) * 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
WO2000017401A2 (en) * 1998-09-21 2000-03-30 Ramot University Authority For Applied Research & Industrial Development Ltd. Method and apparatus for effecting and monitoring nucleic acid amplification

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007507100A (ja) * 2003-09-26 2007-03-22 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 半導体材料製の多層構造を製造するための方法
JP2012104855A (ja) * 2003-09-26 2012-05-31 Soitec 半導体材料製の多層構造を製造するための方法
JP2007519262A (ja) * 2004-01-22 2007-07-12 クリー　インコーポレイテッド ダイアモンド基板上炭化珪素並びに関連するデバイス及び方法
US7193294B2 (en) 2004-12-03 2007-03-20 Toshiba Ceramics Co., Ltd. Semiconductor substrate comprising a support substrate which comprises a gettering site
WO2007072624A1 (ja) * 2005-12-19 2007-06-28 Shin-Etsu Handotai Co., Ltd. Ｓｏｉ基板の製造方法およびｓｏｉ基板
US7749861B2 (en) 2005-12-19 2010-07-06 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI substrate and SOI substrate
JP2012513674A (ja) * 2008-12-22 2012-06-14 レイセオン カンパニー ダイアモンド層を有する窒化ガリウム層の製造
JPWO2015125722A1 (ja) * 2014-02-21 2017-03-30 信越化学工業株式会社 複合基板
JP2020524893A (ja) * 2017-06-21 2020-08-20 トゥルク ユリオピストＴｕｒｕｎ ｙｌｉｏｐｉｓｔｏ 結晶酸化ケイ素を有するシリコンオンインシュレータ
US11443977B2 (en) 2017-06-21 2022-09-13 Turun Yliopisto Silicon-on-insulator with crystalline silicon oxide
JP7246324B2 (ja) 2017-06-21 2023-03-27 トゥルク ユリオピスト 結晶酸化ケイ素を有するシリコンオンインシュレータ
US11923236B2 (en) 2017-06-21 2024-03-05 Turun Yliopisto Silicon-on-insulator with crystalline silicon oxide

Also Published As

Publication number Publication date
US20020024152A1 (en) 2002-02-28
US6639327B2 (en) 2003-10-28

Similar Documents

Publication Publication Date Title
JP2002359247A (ja) 半導体部材、半導体装置およびそれらの製造方法
US7008701B2 (en) Semiconductor member manufacturing method and semiconductor device manufacturing method
JP3352340B2 (ja) 半導体基体とその製造方法
US10014322B2 (en) Local SOI fins with multiple heights
US7449395B2 (en) Method of fabricating a composite substrate with improved electrical properties
KR101154916B1 (ko) 박막 에스오아이 장치의 제조 방법
US20020086463A1 (en) Means for forming SOI
TW201707051A (zh) 以可控制薄膜應力在矽基板上沉積電荷捕捉多晶矽薄膜之方法
JP2007123875A (ja) 多孔質層を用いてゲルマニウム・オン・インシュレータ半導体構造を形成するための方法及びこれらの方法によって形成される半導体構造
US20210090876A1 (en) Methods of forming soi substrates
JP2001168308A (ja) シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置
JP2005311199A (ja) 基板の製造方法
JP2002184960A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP3412449B2 (ja) Ｓｏｉ基板の製造方法
JP2003078116A (ja) 半導体部材の製造方法及び半導体装置の製造方法
JP3216078B2 (ja) 半導体基材及び半導体基材の製造方法
JP2001135805A (ja) 半導体部材及び半導体装置の製造方法
JPH07162002A (ja) 半導体膜の製造方法及び薄膜トランジスタの製造方法
JP2001085392A (ja) 半導体装置の製造方法
JP2003078118A (ja) 半導体部材の製造方法及び半導体装置の製造方法
KR100704146B1 (ko) Ｓｏｉ 기판의 제조방법
EP0706203A1 (en) Method of manufacturing SOI substrate
WO2022001779A1 (zh) 绝缘体上半导体结构的制造方法
KR100327339B1 (ko) 어닐링을 수반한 반도체 웨이퍼의 제조방법 및 반도체 소자의 제조방법
WO2022001780A1 (zh) 绝缘体上半导体结构的制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070530

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20090324

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100201

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20100623