JP2001168308A

JP2001168308A - シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置

Info

Publication number: JP2001168308A
Application number: JP2000288734A
Authority: JP
Inventors: Kenji Yamagata; 憲二山方
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-09-30
Filing date: 2000-09-22
Publication date: 2001-06-22

Abstract

(57)【要約】【課題】従来の犠牲酸化を行う際に生じた結晶欠陥部
の増速酸化や、異物の影響などによる表面荒れ、表面荒
れに伴う酸化膜耐圧の劣化などを回避しつつ、シリコン
薄膜の品質を劣化させることなく、その膜厚を所望の値
に減少させる。【解決手段】ＳＩＭＯＸ法や貼り合せ法により、酸素
析出物の少ないシリコン薄膜を有するＳＯＩウェハーを
用意し、これをＳＣ１やＴＭＡＨなどのアルカリ溶液で
洗浄し、この洗浄液のエッチング作用により、シリコン
超薄膜ＳＯＩを製造する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコン薄膜の製
造方法に関し、特にＳＯＩウエハー等に用いられるシリ
コン薄膜の膜厚を制御する方法及びシリコン薄膜の製造
方法に関する。より具体的には、シリコン膜厚をウェッ
ト洗浄によって減少させ、任意の膜厚を得る技術分野に
属するものである。

【０００２】

【従来の技術】ＳＯＩウェハーの製造方法としては、Ｓ
ＩＭＯＸ（ＳｅｐａｒｅｔｉｏｎｂｙＩＭｐｌａｎ
ｔｅｉｏｎｏｆＯＸｙｇｅｎ）法、貼り合わせ法な
どが知られている。

【０００３】ＳＩＭＯＸ法は、シリコン基板の表面から
酸素イオンを打ち込み、その後の高温アニールにより埋
め込まれた位置に酸化シリコン層を形成する技術であ
る。この時の酸素イオンの注入エネルギーやのドーズ量
は、任意には設定できず、およそ一定の条件に定められ
ている。従って入手できるＳＯＩウェハーは、シリコン
膜厚や埋め込み酸化膜の膜厚を任意に変更し難い。

【０００４】貼り合わせ法には、いくつかの種類があ
る。まず最初に挙げられるのは、「貼り合わせ研磨ＳＯ
Ｉ」などと呼ばれている方法である。

【０００５】少なくとも一方が酸化された２枚のウェハ
ーを用意し、これらを室温で貼り合わせ、アニールした
後に片側から研削と研磨を行ない、任意のシリコン膜厚
を酸化シリコン層の上に残す方法である。この方法では
シリコン層の厚み、埋め込み酸化シリコン層の厚みは任
意に設定できる。しかしシリコン層の薄膜化を研削及び
研磨のみに頼るために、シリコンウエハーの元の厚み精
度、研磨の精度の限界により、数百ｎｍの均一な膜厚の
薄膜が得難い。

【０００６】上記欠点を補うためにＳＯＩ膜厚の分布を
瞬時に測定し、厚めの領域を多く、薄めの領域を少なく
ドライエッチングし、超薄膜（１００ｎｍ以下）を均一
に形成する技術が報告されている。この技術はＰＡＣＥ
（ＰｌａｓｍａＡｓｓｉｓｔｅｄＣｈｅｍｉｃａｌ
Ｅｔｃｈｉｎｇ）と呼ばれ、前述したようにＳＯＩ膜
厚を瞬時に面内多点（１００００点以上）測定するユニ
ットと、プラズマエッチングするユニットに分かれてい
る。エッチングのユニットにはノズル型のプラズマ発生
部位を擁し、そのノズルがＳＯＩ層の膜厚の測定結果に
従って厚い領域をより多くエッチングできるように、ウ
ェハー面の上方を面に沿って移動できるようになってい
る。ウエハ面内の各領域毎にエッチング量を制御し、膜
厚の絶対値と均一性を制御できる。但しプラズマエッチ
ングされた表面にはエッチングダメージが残るため、最
後にダメージ層を除去するための研磨を行なう場合が多
い。この行為によりせっかく均一になった膜厚が再び不
均一化される場合がある。

【０００７】また別の貼り合わせ法として、米国特許５
３７４５６７号にあるように酸化膜のついたシリコンウ
エハーの表面に水素イオンを注入し、ウェハー内部に脆
弱層を形成し、その後別のウエハーと貼り合わせ、その
後の加熱によりあるいは貼り合わせウエハ側面に流体
（水などの液体、あるいは窒素などの気体）を吹きつけ
脆弱層から分離してＳＯＩ構造を得るものがある。

【０００８】膜厚の制御は最初に準備するウェハーの酸
化膜の厚みや、水素イオンの注入エネルギー等で制御で
きる。但し、分離したＳＯＩ表面の荒れに対して、研磨
仕上げが必要とされる場合が多く、これにより膜厚が不
均一になってしまう。

【０００９】また別の貼り合わせ法としては、米国特許
５３７１０３７号（特許第２６０８３５１号）や特開平
５−２１３３８号公報或いは特開平７−３０２８８９号
公報に記載された方法がある。この方法は、多孔質シリ
コンを有する基板上にエピタキシャル成長したシリコン
単結晶膜を、酸化膜を介して別のウェハーと貼り合わ
せ、不要な部分を除去して、ＳＯＩ層を得る方法であ
る。この方法における膜厚の制御は、エピタキシャル膜
厚、酸化膜厚の制御等でなされる。

【００１０】ＳＯＩ層表面に残存する多孔質シリコンを
選択エッチングする工程で、工程後の表面を観察すると
荒れていることがあるが、それは特開平５−２１８０５
３号公報に記載されているようにＳＯＩ層表面を水素ア
ニールすることで、極めて平滑な面にできる。この方法
によれば、ＳＯＩ層の膜厚の分布の劣化は起こらない。

【００１１】

【発明が解決しようとする課題】しかしながら、これら
の貼り合わせ法であっても、例えば厚さが１００ｎｍ以
下の超薄膜を直接形成することは容易ではない。

【００１２】ＰＡＣＥ法の場合、表面に残るプラズマの
エッチングダメージ層を除去するため、その厚み分を考
慮した若干厚めのＳＯＩ層を作る必要がある。しかし、
そのダメージ層除去は研磨で行なわれるので、研磨によ
る膜厚分布バラツキが発生し、超薄膜の均一形成が困難
となる。同様の理由によりＳＯＩ層の研磨を必要とする
方法では全て、超薄膜の直接形成は困難となる。

【００１３】又、ＳＯＩ膜の平滑化のために前述の水素
アニールを使うと、ピンホールが発生する事がある。貼
り合せ界面に存在する。計測器では測定できないほど微
小（９０ｎｍ以下）な異物や、ウエハ自体の表面凹凸に
より、超薄膜の貼り合わせ界面側の微小領域に応力がか
かる。この応力の存在下で、水素アニール処理を行なう
と、応力発生部位にピンホールが発生してしまうことが
あるのである。一方、トランジスタ等の半導体デバイス
の設計の際に、要求されるＳＯＩ膜厚が、ＳＯＩウエハ
ーとして供給できる最小膜厚よりも更に薄い場合、或い
は設計の変更に伴い異なる膜厚のＳＯＩウェハーが必要
になる場合には、ウェハー供給側が十分に対応できな
い。そのような場合、半導体デバイスの製造者は、設計
膜厚よりも厚いＳＯＩ層をもつＳＯＩウェハーを予め入
手しておき、その表面を一旦熱酸化した後、酸化した部
分をエッチングで除去するという犠牲酸化を行って、所
望の膜厚のＳＯＩ層を得なければならない。

【００１４】しかしながら、犠牲酸化を行うと、ＳＯＩ
膜中に実存する結晶欠陥に対する増速酸化がなされた
り、異物の付着した領域の周辺で酸化が阻害されたりす
るため、結果としてＳＯＩ層の表面の表面荒れを引き起
こすことになる。これは半導体デバイスの酸化膜耐圧を
劣化させる原因となる。

【００１５】

【課題を解決するための手段】本発明の目的は、シリコ
ン薄膜の品質を劣化させることなく、その膜厚を所望の
値に減少させることができるシリコン薄膜の膜厚制御方
法、シリコン薄膜の製造方法及び、ＳＯＩ基板の製造方
法を提供することにある。

【００１６】本発明は、絶縁性表面上に設けられたシリ
コン薄膜を製造するためのシリコン薄膜の製造方法にお
いて、前記絶縁性表面上に設けられたシリコン薄膜をウ
ェット洗浄することにより、１００ｎｍ以下の膜厚にな
るまで該シリコン薄膜の膜厚を減少させる工程を含むこ
とを特徴とする。また、本発明に係るシリコン薄膜の製
造方法は、前記ウェット洗浄する前の前記シリコン薄膜
の第１の厚さは、１００ｎｍより大きく、該第１の厚さ
を有する該シリコン薄膜を水素を含む還元性雰囲気中で
熱処理した後、該第１の厚さよりも薄い第２の厚さにな
るまで該ウェット洗浄を行うことを特徴とする。たとえ
ば、前記第２の厚さが１００ｎｍ以下あるいは５０ｎｍ
以下である。

【００１７】本発明に係るＳＯＩ基板の作成方法は、絶
縁性表面上に１００ｎｍより大きい第１の厚さのシリコ
ン薄膜を有する基体を用意する工程、該基体を水素を含
む還元性雰囲気中で熱処理する熱処理工程、及び該熱処
理工程の後、該基体をウェット洗浄し、該シリコン薄膜
を該第１の厚さより薄い第２の厚さの膜厚にする工程を
含むことを特徴とする。

【００１８】前記基体が、多孔質層上にシリコン薄膜を
有する第１の基板と第２の基板を絶縁層を介して貼り合
わせて複合部材を形成した後、該複合部材を多孔質層で
分離する工程を含み形成されたり、イオン注入層上にシ
リコン薄膜を有する第１の基板と第２の基板を絶縁層を
介して貼り合わせて複合部材を形成した後、該複合部材
を該イオン注入層で分離する工程を含み形成される。

【００１９】本発明によれば、従来の犠牲酸化を行う際
に生じた結晶欠陥部の増速酸化や、異物の影響などによ
る表面荒れ、表面荒れに伴う酸化膜耐圧の劣化などを回
避できる。また、熱酸化工程及び熱酸化膜のエッチング
工程を省くことができる。

【００２０】

【発明の実施の形態】本発明においては、まず図１に示
すようにＳＯＩ基板５０を用意し、そのＳＯＩ基板の絶
縁層４上にあるシリコン薄膜（ＳＯＩ層）３を熱酸化す
ることなく、ウェット洗浄する。このウェット洗浄によ
りＳＯＩ層の膜厚を減少せしめて所望の膜厚を得る。な
お、１０はシリコンなどの基体である。

【００２１】本発明に用いられるＳＯＩ層としては、上
述したＳＩＭＯＸ法、貼り合せ法により作製されたＳＯ
ＩウエハのＳＯＩ層が好ましい。そして、エピタキシャ
ル成長或いは水素アニールにより形成されたシリコン薄
膜を用いて形成したＳＯＩ層、又はＦＺ（フローティン
グゾーン）法により形成されたシリコン基板を用いて作
製されたＳＯＩ層は、一般的なＣＺ（チョクラルスキ
ー）法により形成されたシリコンウエハより、酸素含有
率が低いために、より好ましいものである。また、ＭＣ
Ｚウエハも好ましいものである。こうして得られたＳＯ
Ｉ層は、その中に酸化シリコン等の析出物がなく、均質
なシリコン薄膜となっている。シリコン薄膜を指示する
基板としては、絶縁膜が表面に形成された半導体又は導
電岱の基板或いは絶縁体基板である。

【００２２】シリコン以外の物質がシリコン薄膜中に析
出していると、その部分での均一な酸化や均一なエッチ
ングが阻害されるからである。

【００２３】ＣＺ（チョクラルスキー）法にて得られる
シリコンウェハーをＳＯＩ層にした場合には、酸素の析
出によりシリコン中に欠陥が発生したり、表面の荒れが
生じてしまう。ＣＺシリコンウエハ中に多く含まれる酸
素は、水素によって還元され、その濃度が低くなって析
出が抑えられる。よって、水素アニールされたＳＯＩ層
としては、水素アニールを施すことなくＳＯＩ層を形成
した後、そのＳＯＩ層に水素アニールを施したものであ
ってもよいし、水素アニールしたシリコンウエハを用い
てＳＯＩ層を形成したものであってもよい。

【００２４】本発明により膜厚を減じる前のＳＯＩ層の
膜厚は１００ｎｍより大きく、最終的に得られるＳＯＩ
層の膜厚は、１００ｎｍ以下という極めて薄い膜であ
る。

【００２５】本発明に用いられる洗浄液としては、所謂
ＲＣＡ洗浄で用いられるＳＣ１洗浄液が好適である。Ｓ
Ｃ１洗浄液は、ＮＨ₄ＯＨ、Ｈ₂Ｏ₂ 、Ｈ₂Ｏの混合液か
らなる。その混合比の代表例は標準的なアンモニア水、
過酸化水素水、水が容量比で１：５：５、１：１０：１
０、０．０５：１：５、０．０５：１：１０などまちま
ちであり、２：５：５〜０．０１：１：５であっても良
い。なお、ここにいうアンモニア水、過酸化水素水の濃
度は、例えばそれぞれ２９％、３１％のものを用いるこ
とができる。

【００２６】本発明の洗浄時の液温は高い方が洗浄、エ
ッチングの能力がともに高い、概して６０℃以上の温
度、より好ましくは６０℃〜９５℃である。

【００２７】この他に有機アルカリ系溶液でも、概して
シリコンエッチングの能力がある。例えばＴＭＡＨ（テ
トラ・メチル・アンモニウム・ハイドロオキサイド）な
どは、半導体デバイス製造ラインのホトリソグラフィー
工程で、ホトレジストの現像液としても広く使われてい
る材料であるが、本発明の洗浄液としても有効である。

【００２８】シリコンのエッチャントとしてはフッ酸、
硝酸の混合液などもありえるが、この系では結晶欠陥を
選択的にエッチングするなど、ＳＯＩ表面を荒らす場合
があるので使用時には注意が必要である。

【００２９】

【実施例】（第１実施例）図２及び図３を用いて本発明
の一実施例について説明する。

【００３０】図２は多孔質層とエピタキシャル成長層を
利用したＳＯＩウェハーの製造工程を説明するための模
式図である。図３は陽極化成装置を示す模式図である。
図３において、１０２は陽極化成槽、１０３は基板ホル
ダー、１０５は基板ホルダーの開口部、１０４は減圧吸
着パッド、１０６は陽極化成用の電解液、１０７，１０
８は陽極化成用の電流を供給するための電極端子、１０
９は減圧ラインである。

【００３１】まず、シリコン基板１として、Ｐ型で比抵
抗が０．０１５Ωｃｍの８インチデバイスウェハーを用
意した。

【００３２】このデバイスウェハー１０１を、陽極化成
槽１０２の中に置かれたホルダー１０３の吸着パッド１
０４にデバイスウェハー１０１の表面を接触させ、パッ
ド１０４の吸着溝（不図示）につながっている減圧ライ
ン１０９によって減圧吸着して固定した。

【００３３】この状態で槽１０２に、電解液として、フ
ッ化水素酸：エタノール＝２：１の混合液を満たした。

【００３４】そして化成槽の両端に設けられた白金製の
マイナス電極１０７、とプラス電極１０８との間に、ま
ず、第１の電流値（２．５アンペア）で５分間通電し、
続いて第２の電流値７．２アンペアに変更して１分間通
電した。その結果、デバイスウェハー１の表面から５μ
ｍの深さまでが第１の多孔質シリコン層２１となり、更
に２μｍ深さまでが第１の多孔質シリコン層より高多孔
度で且つ薄い第２の多孔質シリコン層２２となり、こう
して互いに多孔度の異なる複数多孔質体からなる多孔質
層２が形成された。

【００３５】次に、４００℃にて熱酸化を行い第１及び
第２の多孔質層２の孔壁面に薄い酸化膜を形成した。そ
して、希フッ化水素酸にて洗浄を行った後、ＣＶＤ装置
にデバイスウエハを配して水素ガスを流しながら温度を
上げて、多孔質層２を水素ベークした。続いて、水素キ
ャリアガスとともにジクロロシラン（ＳｉＨ₂Ｃｌ₂）を
流して、１０５０℃で、第１の多孔質層２の表面に、エ
ピタキシャル成長を行ない、１５０ｎｍの非多孔質の単
結晶シリコン膜３（ＳＯＩ層）を形成した（図２Ｃ）。

【００３６】次いで、単結晶シリコン膜３の表面を熱酸
化して、１００ｎｍの酸化シリコン層４を形成した（図
２Ｄ）。この酸化シリコン層の形成は省略することもで
きる。

【００３７】別に用意しておいたハンドルウェハー１０
を洗浄した後に、デバイスウエハの酸化シリコン層に洗
浄な雰囲気中で室温で貼り合わせた（図２Ｆ）。なお、
デバイスウエハ１のＳＯＩ層３（あるいは、その上に形
成された酸化シリコン層４）とハンドルウエハ１０とを
貼り合わせる際には、デバイスウエハは、シリコン基板
であったり、シリコン基板上に絶縁膜を有していたり、
光透過姓基板や絶縁性のフィルムであってもよい。

【００３８】この貼り合わせたウェハー（多層構造体）
を１１００℃の窒素雰囲気中で２時間熱処理した後に、
ウエハの側面から貼り合わせ界面向けてくさびを挿入
し、２つの多孔質シリコン層２１と２２の凡そ界面にお
いて分離した（図２Ｇ）。

【００３９】このようにしてハンドルウェハー１０に、
酸化シリコン層４、単結晶シリコン膜３が移設されたウ
エハが得られた。単結晶シリコン膜３の表面上には多孔
質シリコン層２１が残留していた。（図２Ｇ）。

【００４０】次にこのウェハーをフッ化水素酸：過酸化
水素水：水＝１：２０：５０の混合液に浸し、超音波を
印加しながら約９０分間の時間をかけて、多孔質シリコ
ン層２１を選択エッチングにより除去した。

【００４１】このウェハーの表面を平滑にするために、
１１００℃の水素アニールを１時間施し、シリコン層１
００ｎｍ、埋め込み酸化膜１００ｎｍのＳＯＩウェハー
を得た（図２Ｈ）。

【００４２】続いて得られたＳＯＩウェハーの単結晶シ
リコン膜（ＳＯＩ層）３の厚みをより薄く制御するため
に、このＳＯＩウェハーを、８５℃に加熱された。組成
が容量比でアンモニア水：過酸化水素水：水＝０．０
５：１：１０のＳＣＩ溶液に浸し洗浄した。この洗浄工
程によるエッチンググレートは、０．５ｎｍ／分であっ
たので、洗浄を１４０分間継続し、ＳＯＩ層１０３を７
０ｎｍエッチング除去した。

【００４３】なお、アンモニア水の濃度は２９％、過酸
化水素水３１％である。

【００４４】結果として、ＳＯＩ層の厚さが３０ｎｍ、
埋め込み酸化シリコン層の厚さが１００ｎｍの超薄膜Ｓ
ＯＩウェハーが得られた。

【００４５】このＳＯＩウェハーの表面を観察してみる
と、水素アニール処理をした直後と殆ど変ることなく極
めて平滑で、且つ均一な表面であった。

【００４６】〈比較実験〉犠牲酸化により薄膜化する
場合と本発明のように洗浄して薄くする場合との比較実
験を行った。

【００４７】具体的には、上述のように前記アンモニア
水／過酸化水素水／水の混合液で洗浄して膜厚を７０ｎ
ｍエッチングしたＳＯＩウェハー（試料Ａ）とは別に、
熱酸化によりＳＯＩ層を約１５０ｎｍ酸化した後、その
酸化膜を希フッ酸にてエッチングし、結果としてＳＯＩ
膜厚を約７０ｎｍ減らしたＳＯＩウェハー（試料Ｂ）を
用意した。

【００４８】ＳＯＩ層の表面性の比較を行う為、両者を
濃フッ酸に１５分間浸漬した後、その表面を顕微鏡で観
察することを行った。

【００４９】その結果、試料Ｂは、直径約５０μｍのボ
イド（ＳＯＩ層の欠陥、或は貫通孔を通ってフッ酸が埋
め込み酸化膜層に達し、次いで埋め込み酸化膜がフッ酸
によりエッチングされたために形成されるＳＯＩ膜下の
空隙：通称ＨＦボイド）が約５個／ｃｍ²の密度で観察
された。一方、試料Ａは、所謂ＨＦボイドの密度は０．
０５個／ｃｍ²にとどまった。

【００５０】試料Ｂ即ち、熱酸化したウェハーのＨＦボ
イド密度が高かったのは、酸化工程においてＳＯＩ中に
含まれる結晶欠陥が増速的に酸化され、ＨＦ溶液に浸し
た際にその部分がエッチングされて極めて薄くなり、Ｓ
ＯＩ部分に孔が空いて、ＨＦボイドが形成され易くなっ
たものと推察される。

【００５１】〈比較実験〉上記『多孔質シリコンのエ
ッチング（１）』、『水素アニール（２）』、『洗浄に
よる膜厚減らし（３）』の順番を決めるにあたっては次
のような実験を行い決定した。上記工程を（１）→
（３）→（２）で行ってみたところ（これはＳＯＩ膜を
薄くしてから水素アニールによる平坦化を行うことにな
る）これを行った結果、水素アニール後のウェハー表面
を顕微鏡観察したところ四角形のピットと思われるもの
が多数観察された。これは３０ｎｍという極めて薄いシ
リコン膜にアニールの熱ストレスが影響を及ぼし、結晶
欠陥部分若しくは局所的に薄くなっていた部分により大
きな応力が集中し、アニール雰囲気下で膜に孔が開いた
ためと考えらえる。孔が開くとシリコンとシリコン酸化
膜の境界が露出するが、それが水素雰囲気中でＳｉ＋Ｓ
ｉＯ₂→２ＳｉＯという反応が起こり、シリコン及びシ
リコン酸化膜がガス化して孔を拡大するのである。この
理由により、薄膜ＳＯＩ層の作製には、ＳＯＩ膜厚が比
較的厚みを持った状態でアニールする必要があることを
見い出し、（１）→（２）→（３）という順番で薄膜化
行う本発明を成すに至った。

【００５２】ＳＯＩ層を水素アニールする場合は、その
時点での膜厚が７０ｎｍ以上、より好ましくは１００ｎ
ｍ以上であることが好ましい。但し、埋め込み酸化膜層
が十分に厚い場合は、この限りではない。例えば、埋め
込み酸化膜が５００ｎｍ程度の厚みを有する場合には、
水素アニール前のＳＯＩ層の膜厚は、５０ｎｍ程度でも
よい。埋め込み酸化膜の厚みが１００ｎｍ程度のとき
は、ＳＯＩ層の膜厚は７０ｎｍ以上であるのがよい。

【００５３】（多孔質層の形成）ウェハ表面への多孔質
層の形成は陽極化成により行うことができ、電流密度や
化成溶液の種類あるいはその濃度を変えて、互いに多孔
度の異なる２層、あるいは３層以上の複数の多孔質層を
形成することも出来る。

【００５４】とりわけ、多孔質層の構成は外側表面から
第１の多孔度を有する第１の多孔質層、該第１の多孔度
より大きい第２の多孔度を有する第２の多孔質層をこの
順に有することが好ましい。当該構成により第１の多孔
質層上に、欠陥等の少ない非多孔質層（たとえば、非多
孔質単結晶シリコン層）が形成できると共に多孔質層の
所望の位置での分離が可能となる。

【００５５】第１の多孔度としては、１０％〜３０％、
より好ましくは１５％〜２５％であることが望ましい。
また、第２の多孔度としては、３５％〜７０％、より好
ましくは４０％〜６０％であることが望ましい。

【００５６】陽極化成用の化成液としては、フッ化水素
を含む溶液、フッ化水素とエタノールを含む溶液やフッ
化水素とイソプロピルアルコールを含む溶液などを用い
ることができる。

【００５７】（非多孔質層の形成）ここで多孔質層上に
非多孔質層を形成するに先立って、下記の（イ）〜
（ニ）の工程の少なくとも１つを付加することもでき
る。好ましくは、（イ）→（ロ）、より好ましくは
（イ）→（ロ）→（ハ）、あるいは（イ）→（ロ）→
（ニ）、更に好ましくは（イ）→（ロ）→（ハ）→
（ニ）と一連の工程を行うことがよい。

【００５８】（イ）孔壁への保護膜形成工程多孔質層の孔壁に酸化膜や窒化膜などの保護膜を設け、
熱処理による孔の粗大化を防いでもよい。例えば、酸化
性雰囲気で熱処理（２００℃〜７００℃、好ましくは３
００〜５００℃）を行う。その際多孔質層の表面に形成
された酸化膜等を除去（例えばＨＦを含む溶液に表面を
さらす。）してもよい。

【００５９】（ロ）水素ベーキング工程多孔質層上への非多孔質層の形成に先だって、水素を含
む還元性雰囲気中８００℃〜１２００℃で熱処理するこ
とも好ましいものである。当該熱処理により多孔質層表
面の孔をある程度封止することが出来ると共に、多孔質
層表面に自然酸化膜が存在する場合にはそれを除去する
ことも可能である。

【００６０】（ハ）微量原料供給工程多孔質層上へ非多孔質層を成長する場合、成長初期段階
において該非多孔質層の原料物質を微小量供給し、低速
度で成長させることが好ましい。かかる成長により多孔
質層表面の原始のマイグレーションが促進され孔表面を
封止することができる。

【００６１】具体的には、成長速度が２０ｎｍ／ｍｉ
ｎ.以下、好ましくは１０ｎｍ／ｍｉｎ.以下、より好ま
しくは２ｎｍ／ｍｉｎ.以下の成長速度となるように供
給原料を調節する。

【００６２】（ニ）高温ベーキング工程前述の水素ベーキング工程及び／又は、微量原料供給工
程における処理温度よりも高い温度で、かつ水素を含む
還元性雰囲気中で熱処理することにより、多孔質層表面
のより一層の封止、平滑化が可能となる。

【００６３】多孔質層上への非多孔質層の形成は、ホモ
エピタキシャル成長あるいはヘテロエピタキシャル成長
が可能である。非多孔質層としては、Ｓｉ、Ｇｅ、Ｓｉ
Ｇｅ、ＳｉＣ、Ｃ、ＧａＡｓ、ＧａＮ、ＡｌＧａＡｓ、
ＩｎＧａＡｓ、ＩｎＰ、ＩｎＡｓ等が可能である。

【００６４】（非多孔質層の移設方法）多孔質層上へ形
成された非多孔質層を支持基板あるいはフィルム等へ移
設する方法としては、貼り合わせ工程より得られる多層
構造体から研削、研磨、エッチングあるいはこれらの組
み合わせにより不要な非多孔質部を除去し、その後表出
した多孔質層をエッチング（エッチャント：ＨＦ＋Ｈ₂
Ｏ₂ ｏｒＨＦ＋アルコール、ＨＦ＋Ｈ₂Ｏ₂＋アルコー
ル）等により除去したり、該多層構造体を多孔質層で分
離する方法がある。

【００６５】分離は、該多層構造体に引張り力、圧縮
力、せん断力等を加えたり、該多層構造体側面に流体を
吹きつけることにより行える。

【００６６】使用する流体としては、水、アルコールな
どの有機溶媒やフッ酸、硝酸などの酸、あるいは水酸化
カリウムなどのアルカリその他分離領域を選択的にエッ
チングする作用のある液体なども使用可能である。低温
冷却流体、超冷却液体を用いることもできる。更に、流
体として空気、窒素ガス、炭酸ガス、希ガスなどの気体
を用いても良い。

【００６７】支持基板上へ移設された非多孔質層上に多
孔質層が残留する場合には、エッチングや研磨により除
去することが出来る。水素雰囲気中での熱処理により表
面平滑化を図ることも可能である。

【００６８】こうして得られるＳＯＩウェハーを本発明
による方法を用いて薄膜化する。

【００６９】（第２実施例）図４を参照して本発明の別
の実施例によるシリコン薄膜の製造方法について説明す
る。

【００７０】まず基板として、Ｐ型で比抵抗が１０Ωｃ
ｍの８インチのＣＺシリコンウェハー１を用意した（図
４Ａ）。

【００７１】このウェハー表面にトリクロロシラン（Ｓ
ｉＨＣｌ₃）を用いたＣＶＤによるホモエピタキシャル
成長を行い、１０μｍのエピタキシャル層５を形成した
（図４Ｂ）。

【００７２】続いてこのウェハー表面にドーズ量２×１
０¹⁸／ｃｍ²、加速エネルギー１８０ＫｅＶで酸素イオ
ン６を打ち込み、エピタキシャル層５の膜中に酸素イオ
ンを高濃度で含む層７を形成した（図４Ｃ）。酸素イオ
ンとしては例えば、０⁺である。

【００７３】なお、打ち込むに際して、エピタキシャル
層５表面上に酸化膜などの絶縁膜を形成しておいてもよ
い。

【００７４】次に、このウェハーをアルゴン雰囲気中に
置いて、１３５０℃で６時間の熱処理を施し、高濃度の
酸素イオン含有層７を酸化シリコン層４に変化させた。
こうして、エピタキシャル成長したシリコンから形成さ
れたＳＯＩ層３の厚さは１９０ｎｍとなり、埋め込み酸
化シリコン層４の厚さは３８０ｎｍとなった。

【００７５】このウェハーを第１の実施例と同様な組成
のＳＣ１溶液に１８０分間浸して洗浄し、ＳＯＩ層３を
１００ｎｍに薄膜化した。このＳＯＩ層の膜厚均一性は
高く、且つその表面も極めて平滑なものであった。な
お、埋込み酸化膜の厚膜化のためにいわゆるＩＴＯＸ法
を用いてもよい。

【００７６】（第３実施例）図５を参照して本発明の別
の実施例によるシリコン薄膜の製造方法について説明す
る。

【００７７】まず基板として、Ｐ型で比抵抗が１００Ω
ｃｍの６インチのＦＺシリコンウェハー１を用意した
（図５Ａ）。

【００７８】続いて、このウェハー表面にドーズ量２×
１０¹⁸／ｃｍ²、加速エネルギー１８０ＫｅＶで酸素イ
オン６を打ち込み、ＦＺウェハーの表面より下の部分に
酸素イオンを高濃度で含む層７を形成した（図５Ｂ）。

【００７９】第２実施例と同じ条件でアルゴン雰囲気中
で熱処理を行い、ＳＯＩ層３の厚さが１９０ｎｍ、埋め
込み酸化シリコン層４の厚さが３８０ｎｍのＳＯＩウェ
ハーが得られた。

【００８０】続いて、ＨＦ濃度５ｗｔ％のフッ化水素酸
に１分間、ＳＯＩウェハーを浸して、表面の自然酸化膜
を完全に除去し、十分に純水リンスをした。

【００８１】そして、現像液として市販されているＴＭ
ＡＨ濃度が２．３５ｗｔ％のＴＭＡＨ水溶液に、上記Ｓ
ＯＩウェハーを浸して、ＳＯＩ層３を、室温で２０分
間、洗浄し、ＳＯＩ層３の表層を約１４０ｎｍ除去し
た。この水溶液によるシリコンのエッチング速度は、２
５℃液温で約７ｎｍ／分であった。

【００８２】続いて、第１実施例で用いたものと同じＳ
Ｃ１溶液を用いてＳＯＩウェハーを５分間洗浄した。

【００８３】これにより第２実施例よりも短時間で、Ｓ
ＯＩ層を元の１９０ｎｍから、５０ｎｍに薄膜化するこ
とができた。

【００８４】（第４実施例）図６を参照して本発明の別
の実施例によるシリコン薄膜の製造方法について説明す
る。

【００８５】まず基板として、Ｐ型で比抵抗が１０Ωｃ
ｍの８インチＣＺウェハー１を用意した。

【００８６】このウェハーを水素雰囲気中に置いて、１
２００℃で、６時間の熱処理を施し、ウェハー表面近傍
の酸素析出物を還元し、酸素濃度を低減させた低酸素濃
度層８を形成した（図６Ｂ）。

【００８７】この後は、第３実施例と同様に、酸素イオ
ン６を打ち込んで、熱処理し（図６Ｃ）、埋め込み酸化
シリコン層４を形成し（図６Ｄ）、その後エッチングと
洗浄を連続に行い、第３実施例と同じ膜厚構成のＳＯＩ
ウェハーを得た。

【００８８】（第５実施例）図７を用いて本発明の第６
実施例について説明する。

【００８９】まずデバイスウェハーである８インチｐ型
１０〜２０Ωｃｍのシリコンウェハー７１を用意した
（図７Ａ）。

【００９０】次いで７１の表面に通常のエピタキシャル
法により、５μｍのシリコン層７２を成長させた（図７
Ｂ）。なお、このエピタキシャル成長工程は省略するこ
ともできる。

【００９１】そして、このエピタキシャルシリコン層７
２の表面を熱酸化し、４００ｎｍのシリコン酸化膜層７
３を形成した（図７Ｃ）。なお、この酸化膜層形成工程
は省略することもできる。

【００９２】次にイオン注入装置を用いて、シリコン酸
化膜層７３の表面から水素イオンを注入した（図７
Ｄ）。このときの注入エネルギーとドーズ量は、夫々１
００ｋｅＶ、２×１０¹⁵／ｃｍ²とした。この結果水素
イオンは基板表面から約８００ｎｍの深さまで達し、イ
オン注入層７５を形成した。このイオン注入層には歪応
力がかかっていると考えられる。なお、該イオン注入層
は、シリコンウエハ７１内に形成しても、又、シリコン
層７２とシリコンウエハ７１の界面付近に形成してもよ
い。

【００９３】次にもう１枚の支持ウェハーである８イン
チｐ型１０〜２０Ωｃｍのシリコンウェハー７を用意
し、この支持ウェハー７の表面とデバイスウェハー７１
の表面（シリコン酸化膜層７３表面）を互いに洗浄した
後に貼り合わせた（図７Ｅ）。ここで貼り合わせる前に
貼り合わせ強度を高めるために、夫々のウェハーをプラ
ズマ発生装置（不図示）に置き、窒素イオンを表面に曝
す操作を行った。この操作によって貼り合わせ強度は、
単に洗浄して貼り合わせるのみの場合に比べて、室温に
おいて約５倍の貼り合わせ強度が得られた。

【００９４】貼り合わせた基板に３００℃、１時間の熱
処理を施して貼り合わせ強度を更に強固なものとした
後、貼り合わせ界面付近に、エアジェットノズル７７を
近付け、６ｋｇ／ｃｍ²の圧力で圧搾空気７８を吹き付
けた。その結果デバイスウェハー７１側のイオン注入層
７５の層内で分離が起こり、イオン注入層７５を境にデ
バイスウェハー７１側と支持ウェハー７６側が完全に分
離した（図７Ｆ）。尚この際に用いたエアジェットノズ
ル７７の先端形状は、断面が０．１ｍｍ×６ｍｍの矩形
をなしており、空気を吹き付ける際にはノズルの先端
を、基板貼り合わせ界面から１ｍｍの位置に近付けて行
った。

【００９５】この結果、支持ウェハー７６の上に４００
ｎｍのシリコン酸化膜層７３、その上に約３５０ｎｍの
エピタキシャルシリコン層７２、その上に約５０ｎｍの
イオン注入層７５を有するＳＯＩ構造が得られた（図７
Ｇ）。

【００９６】続いて得られたＳＯＩウェハーに１０５０
℃、３時間の水素アニール処理を施し、イオン注入層７
５のひずみを除去すると同時に分離によって荒れていた
表面を極めて平滑な状態に改質せしめた。

【００９７】最後に平滑になったシリコンエピタキシャ
ル層（ＳＯＩ層）７２を、第２実施例と同様な現像液に
浸して洗浄膜減らしを行った。この際の現像液は２．３
５ｗｔ％のＴＭＡＨ溶液を８０℃に加熱したものを用
い、この液中に４分間浸すことによって３２０ｎｍ、更
に第１実施例で用いたＳＣ−１液に２０分間浸すことに
よって１０ｎｍ、合計３３０ｎｍの膜減らし洗浄を行
い、結果として７０ｎｍのシリコンエピタキシャル層
（ＳＯＩ層）２と、４００ｎｍのシリコン酸化膜層（埋
め込み酸化膜層）３を有するＳＯＩウェハーが完成し
た。

【００９８】なお、分離領域形成のためのイオン注入種
は、水素やＨｅ等の希ガスである。また、イオン注入法
は、ビーム状に注入していったり、プラズマ浸漬イオン
注入法（ＰＩＩＩｔｅｃｈｎｉｑｕｅ）を用いること
ができる。吹きつける流体としては、空気の他に窒素や
アルゴン等の気体であってもよい。これらのことに関し
ては、国際公開公報９８／５２２１６に詳しい。

【００９９】（半導体装置の製造方法）図８を参照し
て、以上説明した本発明の各実施形態による半導体基体
を用いた半導体装置及びその製造方法について述べる。

【０１００】半導体基体として上述の実施例１〜７等に
記載の本発明を用いて形成されたＳＯＩウェハ５０を用
意する。

【０１０１】基材５１上の埋め込み絶縁膜５２上にある
非多孔質半導体からなるＳＯＩ層を島状にパターニング
したり、ＬＯＣＯＳ酸化を施して、トランジスタを形成
すべき領域のＳＯＩ層のパターン５３を形成する。図で
は、絶縁体などの素子分離領域５４を用いた場合の様子
を例にあげて示してる。

【０１０２】ＳＯＩ層５３の表面にゲート絶縁膜５６を
形成する。ゲート絶縁膜５６としては、酸化シリコン、
窒化シリコン、酸化窒化シリコン、酸化アルミニウム、
酸化タンタル、酸化ハフニウム、酸化チタン、酸化スタ
ンジウム、酸化イットリウム、酸化ガドリニウム、酸化
ランタン、酸化ジルコニウム及びこれらの混合物ガラス
などが用いられる。このゲート絶縁膜５６は、ＳＯＩ層
５３の表面を酸化したり、又はＣＶＤやＰＶＤによりＳ
ＯＩ層５３の表面に堆積することにより形成できる。

【０１０３】ゲート絶縁膜５６の上にゲート電極５５を
形成する。ゲート電極５５としては、Ｐ型又はＮ型不純
物がドープされた多結晶シリコンや、タングステン、モ
リブデン、チタン、タンタル、アルミニウム、銅などの
金属（これらを少なくとも一種含む合金を含む）や、モ
リブデンシリサイド、タングステンシリサイド、コバル
トシリサイドなどの金属珪化物や、チタンナイトライ
ド、タングステンナイトライド、タンタルナイトライド
などの金属窒化物が用いられる。これらの材料の層はポ
リサイドゲートのように複数種類積層されて用いられて
も良い。ここでは、サリサイド（セルフアラインシリサ
イド）と呼ばれるプロセスでゲート電極を形成する場合
について述べるが、ダマシンゲートプロセスと呼ばれる
方法で形成してもよい。

【０１０４】こうして、図８（ａ）に示すような構造体
が得られる。

【０１０５】ゲート電極５５のパターンを形成した後、
リン、砒素、アンチモンなどのＮ型不純物又はボロンな
どのＰ型不純物をＳＯＩ層５３に導入して、ゲート電極
５５の側面に整合した比較的低濃度のソース、ドレイン
領域５８を形成する。不純物はイオン打ち込みと熱処理
などにより導入できる。

【０１０６】ゲート電極５５を覆うように絶縁膜を形成
した後、エッチバックしてゲート電極５５の側面にサイ
ドウエール５９を形成する。

【０１０７】再び同じ導電型の不純物を導入し、サイド
ウオール５９に整合した比較的高濃度のソース・ドレイ
ン領域５７を形成する。

【０１０８】こうして、図８（ｂ）に示す構造体が得ら
れる。

【０１０９】ゲート電極上面とソース・ドレイン領域の
上面を露出させて、そこに金属半導体化合物の層６０を
形成する。金属半導体化合物としては、金属珪化物が好
ましく、具体的にはニッケルシリサイド、チタンシリサ
イド、コバルトシリサイド、モリブデンシリサイド、タ
ングステンシリサイドなどが用いられる。これらの珪化
物は、ゲート電極５５の上面とソース・ドレイン領域５
７の上面を覆うように金属を堆積させて、熱処理を施し
てソース・ドレイン領域５７のシリコンと反応させた
後、金属の未反応部分を硫酸などのエッチャントで除去
することにより形成できる。必要に応じて更に、金属半
導体化合物の層６０の表面を窒化してもよい。

【０１１０】こうして、図８（ｃ）に示す構造体が得ら
れる。

【０１１１】シリサイド化したゲート電極上面、ソース
・ドレイン領域上面を覆うように絶縁膜６１を形成す
る。この絶縁膜６１としては、リン及び／又はボロンを
含む酸化シリコンなどが好ましく用いられる。

【０１１２】必要に応じて、エッチバックやＣＭＰによ
り絶縁膜６１の上面を平坦化して、絶縁膜６１にコンタ
クトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦ
エキシマレーザ、Ｆ₂エキシマレーザ、電子ビーム、Ｘ
線を光源とするフォトリソグラフィーを用いれば、０．
２５ミクロンより小さい長さの一辺をもつ矩形のコンタ
クトホール、または０．２５ミクロンより小さい長さの
一辺をもつ直径をもつ円形のコンタクトホールが形成で
きる。

【０１１３】コンタクトホール内に導電体プラグを形成
する。コンタクトホール内の導電体プラグの形成方法と
しては、バリアメタル６２となる高融点金属膜、金属半
導体化合物又は高融点金属窒化物からなる少なくとも一
つの層を形成した後、タングステン、タングステン合金
やアルミニウム、アルミニウム合金、銅、銅合金などの
導電材料６３を、ＣＶＤ、ＰＶＤ、メッキ法を用いて堆
積させ、必要に応じて絶縁膜上面より上にある導電材料
をエッチバックやＣＭＰにより除去してもよい。

【０１１４】或いは必要に応じてコンタクトホールから
露出したソース・ドレイン領域５７のシリサイド層６０
の表面を窒化した後、コンタクトホール内に導電体を充
填してもよい。

【０１１５】こうして、図８（ｄ）に示したような構造
体（ＭＯＳ型薄膜トランジスタ）が得られる。

【０１１６】こうして、本発明のＳＯＩウェハを利用し
て、トランジスタなどの半導体装置が製造できる。

【０１１７】このときに、ゲート電極に電圧を印加して
ゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜の上面
に届くようにＳＯＩ層の厚さ及び不純物濃度を定めれ
ば、このトランジスタは完全空乏型トランジスタとして
動作する。また、空乏層が埋め込み絶縁膜の上面に届か
ないようにＳＯＩ層の厚さ及び不純物濃度を定めれば、
このトランジスタは部分空乏型トランジスタとして動作
する。

【０１１８】本発明を用いた場合、ＳＯＩ層の薄膜化が
可能であるので、完全空乏型トランジスタの形成が容易
となる。

【０１１９】

【発明の効果】本発明によれば、従来の犠牲酸化を行う
際に生じた結晶欠陥部の増速酸化や、異物の影響などに
よる表面荒れ、表面荒れに伴う酸化膜耐圧の劣化などを
回避できる。また、熱酸化工程及び熱酸化膜のエッチン
グ工程を省くことができる。こうして、今まで直接作成
するのが困難であった超薄型（１００ｎｍ以下）のＳＯ
Ｉウェハーを、表面を荒らすことなく均一な膜厚に形成
することが可能になる。

【図面の簡単な説明】

【図１】本発明を説明するための模式図である。

【図２】本発明の一実施形態によるシリコン薄膜の製造
方法を説明するための模式図である。

【図３】陽極化成装置を示す模式図である。

【図４】本発明の実施形態によるシリコン薄膜の製造方
法を説明するための模式図である。

【図５】本発明の実施形態によるシリコン薄膜の製造方
法を説明するための模式図である。

【図６】本発明の実施形態によるシリコン薄膜の製造方
法を説明するための模式図である。

【図７】本発明の実施形態によるシリコン薄膜の製造方
法を説明するための模式図である。

【図８】本発明により作製されたＳＯＩウェハを用いた
半導体装置の製造方法についての模式図である。

【符号の説明】

１シリコン基板２分離層３シリコン薄膜４酸化シリコン層

Claims

【特許請求の範囲】

【請求項１】絶縁性表面上に設けられたシリコン薄膜
を製造するためのシリコン薄膜の製造方法において、前
記絶縁性表面上に設けられたシリコン薄膜をウェット洗
浄することにより、１００ｎｍ以下の膜厚になるまで該
シリコン薄膜の膜厚を減少させる工程を含むことを特徴
とするシリコン薄膜の製造方法。
【請求項２】前記ウェット洗浄する前の前記シリコン
薄膜の第１の厚さは、１００ｎｍより大きく、該第１の
厚さを有する該シリコン薄膜を水素を含む還元性雰囲気
中で熱処理した後、該第１の厚さよりも薄い第２の厚さ
になるまで該ウェット洗浄を行うことを特徴とする請求
項１記載のシリコン薄膜の製造方法。
【請求項３】前記第２の厚さが５０ｎｍ以下である請
求項２記載のシリコン薄膜の製造方法。
【請求項４】前記シリコン薄膜は、エピタキシャル成
長膜から得られたものである請求項１に記載のシリコン
薄膜の製造方法。
【請求項５】前記シリコン薄膜は、水素アニールされ
たシリコンから得られたものである請求項１に記載のシ
リコン薄膜の製造方法。
【請求項６】前記シリコン薄膜は、ＦＺシリコンウエ
ハから得られたものである請求項１に記載のシリコン薄
膜の製造方法。
【請求項７】前記ウェット洗浄は、ＳＣ１洗浄液又は
有機アルカリ溶液を用いた洗浄である請求項１に記載の
シリコン薄膜の製造方法。
【請求項８】前記ウェット洗浄によるエッチング速度
は０．１ｎｍ／分以上１０ｎｍ／分以下である請求項１
に記載のシリコン薄膜の製造方法。
【請求項９】前記シリコン薄膜は、熱酸化されること
なく、ウェット洗浄処理に供される請求項１に記載のシ
リコン薄膜の製造方法。
【請求項１０】前記シリコン薄膜は、ＣＺウエハより
酸素含有率が低いシリコン膜からなる請求項１に記載の
シリコン薄膜の製造方法。
【請求項１１】前記ウェット洗浄は、アンモニアと過
酸化水素とを含む洗浄液を用いた洗浄である請求項１に
記載のシリコン薄膜の製造方法。
【請求項１２】絶縁性表面上に１００ｎｍより大きい
第１の厚さのシリコン薄膜を有する基体を用意する工
程、該基体を水素を含む還元性雰囲気中で熱処理する熱
処理工程、及び該熱処理工程の後、該基体をウェット洗
浄し、該シリコン薄膜を該第１の厚さより薄い第２の厚
さの膜厚にする工程を含むことを特徴とするＳＯＩ基板
の製造方法。
【請求項１３】前記基体が、多孔質層上にシリコン薄
膜を有する第１の基板と第２の基板を絶縁層を介して貼
り合わせて複合部材を形成した後、該複合部材を多孔質
層で分離する工程を含み形成される請求項１２記載のＳ
ＯＩ基板の作製方法。
【請求項１４】前記基体が、イオン注入層上にシリコ
ン薄膜を有する第１の基板と第２の基板を絶縁層を介し
て貼り合わせて複合部材を形成した後、該複合部材を該
イオン注入層で分離する工程を含み形成される請求項１
２記載のＳＯＩ基板の作製方法。
【請求項１５】前記第１の基板は、シリコンウエハに
水素イオンを所定の領域に注入する工程を含み形成され
る請求項１２記載のＳＯＩ基板の作製方法。
【請求項１６】前記基体は、シリコンウエハに酸素イ
オンを注入する工程を含み形成されている請求項１２記
載のＳＯＩ基板の製造方法。
【請求項１７】前記第２の厚さが、５０ｎｍ以下であ
る請求項１２記載のＳＯＩ基板の作製方法。
【請求項１８】請求項１乃至１１に記載のシリコン薄
膜の製造方法により製造されたシリコン薄膜。
【請求項１９】請求項１２乃至１７に記載の方法によ
り作製されたＳＯＩ基板。
【請求項２０】請求項１２記載の前記シリコン薄膜に
トランジスタの活性領域を形成することを特徴とする半
導体装置の製造方法。
【請求項２１】請求項１２記載の前記シリコン薄膜に
トランジスタの活性領域が形成されていることを特徴と
する半導体装置。
【請求項２２】前記トランジスタは部分空乏型の薄膜
ＭＯＳトランジスタである請求項１９に記載の半導体装
置。
【請求項２３】前記トランジスタは完全空乏型の薄膜
ＭＯＳトランジスタである請求項２０に記載の半導体装
置。