JP2009164643A - ナノsoiウェーハの製造方法 - Google Patents

ナノsoiウェーハの製造方法 Download PDF

Info

Publication number
JP2009164643A
JP2009164643A JP2009102446A JP2009102446A JP2009164643A JP 2009164643 A JP2009164643 A JP 2009164643A JP 2009102446 A JP2009102446 A JP 2009102446A JP 2009102446 A JP2009102446 A JP 2009102446A JP 2009164643 A JP2009164643 A JP 2009164643A
Authority
JP
Japan
Prior art keywords
wafer
bonded
heat treatment
bonded wafer
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009102446A
Other languages
English (en)
Inventor
Jea-Gun Park
在僅 朴
Gon-Sub Lee
▲ゴン▼燮 李
Sang-Hee Lee
尚姫 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Siltron Co Ltd
Industry University Cooperation Foundation IUCF HYU
Original Assignee
Industry University Cooperation Foundation IUCF HYU
Siltron Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industry University Cooperation Foundation IUCF HYU, Siltron Inc filed Critical Industry University Cooperation Foundation IUCF HYU
Publication of JP2009164643A publication Critical patent/JP2009164643A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/959Mechanical polishing of wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

【課題】CMP工程を使用しなくても厚さ均一度が非常に優秀なナノSOIウェーハを製造する方法及びそれにより製造されたウェーハを提供する。
【解決手段】本発明は、結合ウェーハおよび基準ウェーハを備え、前記結合ウェーハの少なくとも一面に絶縁膜を形成し、次いで、前記結合ウェーハの表面から所定深さに不純物イオンを低電圧で注入して不純物イオン注入部を形成した後、前記結合ウェーハの絶縁膜と前記基準ウェーハとを互いに接触させて接着し、次いで、低温熱処理を行って前記結合ウェーハの不純物イオン注入部を劈開し、前記基準ウェーハと接着された前記結合ウェーハの劈開された表面をエッチングしてナノスケールの素子形成領域を形成するナノSOIウェーハの製造方法である。劈開された表面に対するエッチングは水素表面処理およびウェットエッチングを使用して行える。
【選択図】図2

Description

本発明はSOI(Silicon On Insulator)ウェーハの製造方法に係り、より詳細には素子形成領域の厚さがナノスケールであるナノSOIウェーハの製造方法に関する。
通常のシリコン集積回路を製作するために使われるバルクシリコン基板での接合分離は、適当なドーピングレベルおよびディメンション下で約±30Vの供給電圧下で接合破壊が発生するために高電圧の応用には適していないだけでなく、接合分離はガンマ線によりpn接合で発生する過度光電流のために高放射能環境下では効果的でない。したがってy、pn接合の代りに絶縁物で素子の周囲を完全に取り囲む分離技術であるSOI技術が開発されたが、このようなSOI基板で製作される回路はバルクシリコン基板内に製作される回路に比べて製作過程及び結果構造が単純でチップサイズを縮めることができ、チップサイズの縮小と共に寄生キャパシタンスが減少するために回路の動作速度が速いという長所がある。
このようなSOI技術には、サファイア上にヘテロエピタキシャルシリコン層を成長させるSOS(Silicon On Sapphire)技術、シリコン基板内に酸素イオンを注入した後でアニーリングさせて埋没されたシリコン酸化層を形成するSIMOX(Separation by IMplaneted OXygen)技術、表面に絶縁層が形成された少なくとも一つのウェーハと他のウェーハとを接着させたボンディングSOI技術などが知られている。
このようなボンディングSOI技術を利用した例として、いわゆるユニボンド(UNIBOND)ウェーハを製造するために使われる、いわゆる“スマートカット”工程技術が公知のものである。スマートカット工程技術は、水素イオンをボンディングされるウェーハのうち一つにイオン注入して微細なバブル層を形成した後、熱処理によりこのバブル層を中心にウェーハを劈開させる技術であって、図1は、従来のスマートカット工程技術を利用したSOIウェーハを製造する方法を示す工程順序図である。
図1を参照すれば、後続工程により互いに接着される基準ウェーハおよび結合ウェーハを備える(S10)。基準ウェーハはSOIウェーハを物理的に支持する役割をしてハンドリングウェーハともいい、結合ウェーハは後続工程により半導体素子のチャンネルが形成されるウェーハであって、素子ウェーハともいう。
次いで、単結晶シリコンよりなる結合ウェーハに対して熱酸化工程を行って結合ウェーハの表面に酸化膜、すなわち、シリコン酸化膜を形成する(S12)。シリコン酸化膜はSOIウェーハで埋没酸化層(Buried Oxide Layer;BOX層)の役割をするものであって、必要に応じて数十ないし数千Åの厚さに形成できる。
次いで、結合ウェーハに対して高電圧の水素イオンを注入する(S14)。水素イオンの注入エネルギーは約125KeVの高電圧エネルギーを使用し、水素ドーズ量は約6x1016cm−2にする。したがって、シリコン酸化膜下の結合ウェーハの表面から所定の深さに投影飛程距離(Rp)を有する水素イオン注入部が形成される。
次に、基準ウェーハおよび結合ウェーハを洗浄して表面の汚染物を除去した後、これら両ウェーハを水平に接着させる(S16)。接着方法は基準ウェーハを水平に置いたままその上にシリコン酸化膜が形成された結合ウェーハの部分を水平的に平行に位置させた後、常温で全体ウェーハの表面が同時に接触されるように下部方向に結合ウェーハを置きながら両ウェーハを接着させる。この時、両ウェーハは親水性の条件下で水素結合により相互接着される。
次いで、高温で熱処理を行って水素イオン注入部部分を劈開する(S18)。熱処理は窒素雰囲気下で約550℃の温度下で約1時間行う。劈開過程は、熱処理中に水素イオン注入部部分のバブルが相互作用して十分なブリスタが形成され、これらが伝播されながらフレーク現象が発生して行われる。劈開後に結合ウェーハの残留するシリコン層表面のRms(root mean square roughness)値が約100ないし120Åとなり、残留するシリコン層の厚さが約9000Åとなる。
次いで、シリコン層の劈開面に対して化学機械的研磨(CMP)工程を行う(S20)。CMP工程は半導体素子のチャンネルが形成される素子形成領域の厚さが所望の厚さになるまで行える。
一方、SOIウェーハに形成される半導体素子の高集積化、高速化及び低電力化に対する要求に応じてSOIウェーハにおいて半導体素子が形成される素子形成領域(またはチャンネル領域)は益々薄くなっており、同時にBOX層も益々薄くなっている状況である。すなわち、シリコンSOIの素子形成領域(チャンネル領域)の厚さが約1000nm以上になる厚いSOIウェーハはMEMS、センサー、フォトダイオード、バイポーラと電力素子などを形成するために使用でき、マイクロディスプレイまたは部分空乏CMOSなどは素子形成領域の厚さが約50ないし1000nmである薄いSOIウェーハでも生産できるが、完全空乏CMOS、ナノCMOS素子または単電子素子は素子形成領域の厚さが約50nm以下であるナノSOIウェーハを要求するに至った。
しかし、前述した従来のスマート−カット工程技術を使用してナノSOIウェーハを製造するのには次のような問題点が発生する。
第1に、従来には結合ウェーハの水素イオン注入部を劈開した後で劈開された表面を平坦化し、所望の素子形成領域の厚さになるまでCMP工程を行わねばならない。しかし、一般的に半導体素子の製造工程においてCMP工程は工程コストが非常に高くて工程時間が長くかかり、CMP工程によるウェーハの中心部と周辺部との厚さ偏差が非常に大きくてCMP実施時にクラックなどの欠陥が発生するという短所がある。
第2に、水素イオンを結合ウェーハ内にイオン注入する時に高エネルギー電圧下で行うために水素イオンの投影飛程距離が非常に大きくなり、したがって後続の劈開工程後にシリコン層の厚さが約9000Åに厚く残留するために素子形成領域が約50nm(500Å)以下になるナノSOIウェーハを製造するにはCMP工程時間が長くかかるだけでなく、研磨されるシリコン層の消耗量が多くなるという問題点がある。
第3に、結合ウェーハと基準ウェーハとを接着する従来の水平接着方式によれば、接着面でボイドなどの欠陥が非常に多く発生して弱くなるという問題点がある。
特開平11−121377号公報
本発明の目的は、前記従来技術の問題点を克服するために、CMP工程を使用しなくても厚さ均一度が非常に優れたナノSOIウェーハを製造する方法を提供するところにある。
本発明の他の目的は、結合ウェーハと基準ウェーハ間の接着面にボイドが発生することを抑制してウェーハの接着力を向上させたナノSOIウェーハを製造する方法を提供するところにある。
前記本発明の目的を達成するための本発明によるナノSOIウェーハの製造方法は、結合ウェーハおよび基準ウェーハを備え、前記結合ウェーハの少なくとも一面に絶縁膜を形成する。次いで、前記結合ウェーハの表面から所定深さに不純物イオンを低電圧で注入して不純物イオン注入部を形成した後、前記結合ウェーハの絶縁膜と前記基準ウェーハとを互いに接触させて接着する。次いで、低温熱処理を行って前記結合ウェーハの不純物イオン注入部を劈開し、前記基準ウェーハと接着された前記結合ウェーハの劈開された表面をエッチングしてナノスケールの素子形成領域を形成する。
一方、前記結合ウェーハは単結晶シリコンウェーハであり、前記結合ウェーハに絶縁膜を形成する前に、前記絶縁膜が形成される前記結合ウェーハの表面にシリコンゲルマニウム層を形成する段階をさらに含む。また、前記結合ウェーハは単結晶シリコンウェーハであり、前記結合ウェーハに形成された絶縁膜は熱工程により形成されたシリコン酸化膜である。
前記不純物イオンは水素イオンであり、前記水素イオンは低電圧、例えば30Kev以下の低電圧下で注入され、前記イオン注入された水素イオンの投影飛程距離(Rp)は前記結合ウェーハの表面から近い、例えば1000ないし4000Åの範囲内に形成されることが望ましい。前記投影飛程距離はイオン注入電圧を調節することによって制御できる。
前記結合ウェーハと基準ウェーハとを接着する段階は、前記結合ウェーハと前記基準ウェーハとの少なくとも一部分を接触させた後、順次に接触面積を広げながら接着させることが、接触面でのボイドの発生を減らしうるという点で望ましくて、例えば、前記結合ウェーハと基準ウェーハとを垂直方向の下側の少なくとも一部分を接触させた後、順次に上側方向に接触面積を広げながら加圧して接着させる。
前記結合ウェーハの不純物イオン注入部を劈開する段階は400℃以下の低温で熱処理して行い、望ましくは、前記結合ウェーハの劈開された表面のRms値を30ないし40Åにし、また望ましくは、前記結合ウェーハを劈開する段階で前記基準ウェーハと接着された前記結合ウェーハの残留する厚さは3000Å以下にする。
一方、前記結合ウェーハの劈開された表面をエッチングして素子形成領域を形成する段階は、前記基準ウェーハと結合された前記結合ウェーハの劈開された表面をウェットエッチングした後、前記ウェットエッチングされた結合ウェーハの表面に対して水素熱処理を行って実施される。前記基準ウェーハと結合された前記結合ウェーハの劈開された表面をウェットエッチングする段階以前に、前記結合ウェーハの劈開された表面に対して水素熱処理を行う段階をさらに含むことが、前記結合ウェーハの劈開された表面をウェットエッチングするのに効率的であり、前記結合ウェーハの表面に対して水素熱処理を行う段階は1100℃以上の温度で少なくとも1分以上行う。
前記基準ウェーハと結合された前記結合ウェーハの劈開された表面をウェットエッチングする段階は、NHOH、H及びH0の混合溶液をエッチング液として使用して行うことが、エッチング速度が遅くてエッチング厚さを均一に調節できるという点で望ましい。
一方、本発明の前記他の目的による本発明の製造方法により製造されたナノSOIウェーハにおいて、前記素子形成領域の厚さは50nm以下であり、前記素子形成領域の表面のRms値は2Å以下となる。
本発明によれば、低電圧で水素イオンを注入するために水素イオンの投影飛程距離(Rp)が小さくなると同時に、注入された水素イオン注入部の分布を左右する△Rpの値も小さくなり、これによって後続する水素イオン注入部の劈開工程時に劈開された表面のRms値が小さくなってCMP工程なしに劈開表面に対する水素熱処理およびウェットエッチング工程だけでもナノスケール素子形成領域を形成できる。
また、本発明によれば、結合ウェーハと基準ウェーハとの接触面積を広げながら接着させるために接着面でのボイドの発生を減らして両ウェーハの接着力を向上させることができる。
また、本発明によれば、低温で劈開工程を行うことによって劈開された表面のRms値が小さくなってCMP工程なしに劈開表面に対する水素熱処理およびウェットエッチング工程だけでもナノスケール素子形成領域を形成でき、また低温で劈開工程を行うために水素イオンのアウトディフュージョン量が少なく、したがって、十分なブリスタおよびフレーク現象を発生させるのに十分な水素イオン注入濃度を維持するための水素イオンドーズ量を増加させる必要がなくて生産コストが下がる。
また、本発明によれば、劈開面に対する水素熱処理を行うために劈開面のRms値が顕著に減少して所望のナノスケールSOIウェーハの表面粗度を達成でき、ウェットエッチング工程以前にあらかじめ劈開面に対する水素熱処理を追加的に行うためにウェットエッチング工程を効果的に行える。
また、本発明によれば、劈開面に対してCMP工程なしにウェットエッチングで表面エッチング量を低く維持することによってエッチング厚さを均一に維持できる。
以上、本発明の望ましい実施例について前述したが、本発明はこれに限定されず、特許請求の範囲の技術的思想の範囲内で当業者により多様に変形実施できることはもちろんである。
本発明によれば、低電圧イオン注入により水素イオンの投影飛程距離(Rp)が小さくなると同時に△Rpの値も小さくなり、これによって劈開工程時に劈開された表面のRms値が小さくなってCMP工程なしに劈開表面に対する水素熱処理およびウェットエッチング工程だけでもナノスケール素子形成領域を形成できる。
また、本発明によれば、結合ウェーハと基準ウェーハとの接触面積を広げながら接着させるために接着面でのボイドの発生を減らして両ウェーハの接着力を向上させることができる。
また、本発明によれば、低温で劈開工程を行うことによって劈開された表面のRms値が小さくなって水素熱処理およびウェットエッチング工程だけでもナノスケール素子形成領域を形成でき、水素イオンのアウトディフュージョン量が少なく、したがって、少ない水素イオンドーズ量だけで十分なフレーク現象を発生させるので生産コストが下がる。
また、本発明によれば、劈開面に対す水素熱処理により劈開面のRms値が顕著に減少して所望のナノスケールSOIウェーハの表面粗度を達成でき、ウェットエッチング工程以前にあらかじめ劈開面に対する水素熱処理を追加的に行うためにウェットエッチング工程を効果的に行える。
従来のSOIウェーハを製造する工程段階を示す工程順序図である。 本発明の一実施例によってナノSOIウェーハを製造する工程段階を示す工程順序図である。 本発明の一実施例によってナノSOIウェーハを製造する各工程段階を示す工程断面図である。 本発明の一実施例によってナノSOIウェーハを製造する各工程段階を示す工程断面図である。 本発明の一実施例によってナノSOIウェーハを製造する各工程段階を示す工程断面図である。 本発明の一実施例によってナノSOIウェーハを製造する各工程段階を示す工程断面図である。 本発明の一実施例によってナノSOIウェーハを製造する各工程段階を示す工程断面図である。 本発明の一実施例によってナノSOIウェーハを製造するために基準ウェーハと結合ウェーハとを結合させる方法を示す概略図である。 本発明の一実施例によってナノSOIウェーハを製造するために基準ウェーハと結合ウェーハとを結合させる方法を示す概略図である。 本発明の一実施例によってナノSOIウェーハを製造するために基準ウェーハと結合ウェーハとを結合させる方法を示す概略図である。 本発明の他の実施例によって製造されたナノSOIウェーハを示す断面図である。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定した水素イオン注入電圧と△Rpとの関係を示すグラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定した△RpとRmsとの関係を示すグラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定した結合ウェーハの劈開のための熱処理温度とRmsとの関係を示すグラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定した結合ウェーハの劈開のための熱処理時間とボイド数との関係を示す棒グラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定した結合ウェーハの劈開のための熱処理温度を変化させながらウェーハの深さによる水素濃度の変化を示すグラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定した結合ウェーハの劈開のための熱処理温度を変化させながらウェーハの深さによる水素濃度の変化を示すグラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定した結合ウェーハの劈開のための熱処理温度を変化させながらウェーハの深さによる水素濃度の変化を示すグラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定した結合ウェーハの劈開のための熱処理温度を変化させながらウェーハの深さによる水素濃度の変化を示すグラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定したウェーハの劈開面に対する水素熱処理時間とRmsとの関係を示す棒グラフである。 本発明の一実施例によるナノSOIウェーハを製造するための実験で測定したシリコンに対するエッチング時間と平均エッチング量との関係を示すグラフである。
以下、添付図面を参照して本発明の望ましい実施例を詳細に説明する。
次に説明される実施例はいろいろな他の形態に変形でき、本発明の範囲が後述される実施例に限定されるのではない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。本発明の実施例を説明する図面において、ある層や領域の厚さは明細書の明確性のために誇張されたものであり、図面上の同じ符号は同じ要素を示す。また、ある層が他の層または基板の“上部”にあると記載された場合、前記ある層が前記他の層または基板の上部に直接存在することもあり、その間に第3の層が介在されることもある。
図2は、本発明の望ましい実施例によるナノSOIウェーハの製造方法を表した工程順序図であり、図3ないし図7は本発明の一実施例によるナノSOIウェーハの製造方法を説明するための工程断面図である。前述した図1の従来技術との差異点を中心に説明する。
図2ないし図7を参照すれば、まず後続工程により互いに接着される基準ウェーハ20および結合ウェーハ10を備える(S30)。基準ウェーハ20はSOIウェーハを物理的に支持する支持台の役割をしていわゆるハンドリングウェーハともいい、結合ウェーハ10は後続工程により半導体素子のチャンネル領域(素子形成領域)が形成されるウェーハであって、素子ウェーハともいう。
次いで、例えば、単結晶シリコンよりなる結合ウェーハ10の少なくとも一表面に絶縁膜を通常の多様な方法により形成でき、例えば、熱酸化工程を行って結合ウェーハ10の表面に酸化膜、すなわち、シリコン酸化膜12を形成する(S32)。シリコン酸化膜12はSOIウェーハでBOX層の役割をするものであって、必要に応じて数十ないし数千Å程度の厚さに形成できるが、ナノSOIウェーハでは数十ないし数百Å、例えば約200Åの厚さに形成できる。
図3には結合ウェーハ10の上部表面にのみシリコン酸化膜12が形成されていることと図示されているが、熱酸化工程により露出された結合ウェーハ10の全面にシリコン酸化膜12が形成されることもあり、必要に応じてこのような状態を維持するか、結合ウェーハ10の一表面にのみシリコン酸化膜12を残留させて他の部分は除去することもある。
次いで、結合ウェーハ10に対して低電圧の不純物イオン、例えば、水素イオンを注入する(S34)。本実施例では水素イオンの注入エネルギーには約25KeVの低電圧エネルギーを使用し、水素ドーズ量は約6x1016cm−2にした。したがって、シリコン酸化膜下の結合ウェーハの表面から所定の深さに投影飛程距離(Rp)を有する水素イオン注入部14が形成され、これを境界にして結合ウェーハ10は素子形成部10bと除去部10aとに区分される。図4では水素イオン注入部14を点線で表示したが、水素イオン注入部は水素イオンが一定幅を有して分布された領域を意味する。
本発明者は不純物イオン注入エネルギーと投影飛程距離(Rp)及び△Rpとの相関関係についてシミュレーションを行ったが、シミュレーション条件として、水素イオン注入のサンプルは200Åのシリコン酸化膜が形成されたシリコン基板とし、水素イオンドーズ量は6x1016cm−2に設定した。シミュレーション結果を表1に示した。
Figure 2009164643
表1によれば、水素イオン注入エネルギー(acceleration Voltage;Vac)の減少によって投影飛程距離(Rp)はほとんど比例的に減少することが分かり、△Rp値もイオン注入エネルギーの減少によって減少するが、イオン注入電圧が50KeV以下、特に30KeV以下では顕著に減少することが分かり、この結果を示した図12を参照すればより明確に分かる。図12で横軸は水素イオン注入エネルギー(Vac)であり、縦軸は△Rp値を示す。
さらに、本発明者は△Rp値とRms値との相関関係を調べるために水素イオン注入直後にSIMSで△Rp値を測定し、水素イオン注入部14の劈開工程後にRms値(10μmx10μm)をAFMで測定して表2に示した。
Figure 2009164643
表2によれば、水素イオン注入エネルギー(Vac)の増加によって△Rp値も増加することが分かり、Rms値も増加することが分かる。△Rp値とRms値との変化関係を図13に図示した。図13で横軸は△Rp値を、縦軸はRms値を示す。
図12及び図13から、水素イオン注入エネルギーの増加によって投影飛程距離が増加して、それにより△Rp値も増加することが分かり、Rms値も一定の相関関係を有して増加することが分かる。本発明者はこのようなシミュレーションおよび実験結果に基づいて後述するナノスケールSOIウェーハを製造するための水素イオン注入エネルギーを30KeV以下にすることが適切であると判断した。
次に図2、図5、図8ないし図10を参照すれば、基準ウェーハ20および結合ウェーハ10を洗浄して表面の汚染物を除去した後、これら両ウェーハを垂直的に接着させる(S36)。本発明では従来の水平接着式とは違って基準ウェーハ20と結合ウェーハ10とのシリコン酸化膜12の少なくとも一部が先に接触されてその接触面積が一側方向に広がりながら接着されるようにする。これは基準ウェーハ20および結合ウェーハ10の表面がいずれも屈曲があるという点とシリコンウェーハが弾性体であるという点を考慮して一側方向に加圧しながら接着させることによって、接触表面が平坦になってこれら間に形成されうる水分などのボイド成分を外側に押し出して除去しながら接着させる形であるために、接着面でのボイドが顕著に減少して接着力が向上する。
図8ないし図10を参照してより具体的な接着方法を説明すれば、基準ウェーハ20と結合ウェーハ10とをそれぞれ斜めな傾斜面を有するウェーハ支持台82a、82bに載置させる。この時、各ウェーハ支持台82a、82bはベース80上に固定され、各ウェーハ支持台82a、82bの傾斜面にはウェーハの形状に対応する適切な大きさおよび深さを有する定着部(図示せず)が形成されて各ウェーハを固定できるように構成されている。各ウェーハ支持台82a、82bの中央部には各ウェーハ10、20を背面から加圧して圧着できるウェーハ圧着棒84a、84bが形成されている。したがって、図8から図10の順序に基準ウェーハ10と結合ウェーハ20とを加圧して接着させる。
本発明での基準ウェーハ20と結合ウェーハ10との接着は常温で実施することが望ましく、この時、両ウェーハは親水性条件下で水素結合により相互接着される。
次いで図2及び図6を参照すれば、低温で熱処理を行って水素イオン注入部14部分を劈開する(S38)。本実施例で劈開熱処理は約400℃以下で少なくとも約1分以上行う。劈開過程は前記のように熱処理中に水素イオン注入部部分のバブルが相互作用をして十分なブリスタが形成され、これらが伝播されてフレーク現象が発生しながら行われる。本実施例で結合ウェーハ10の劈開された表面のRms値は約30ないし40Åの範囲に維持され、劈開後の素子形成部10bの厚さは約3000Åになる。
本発明者は劈開のための熱処理温度およびRms値を調べるために次の実験をした。実験条件として、水素イオン注入エネルギーは28.5KeVであり、水素イオンドーズ量は5x1016cm−2に設定した。TEMで測定した実験結果を図14に示した。
図14で横軸は熱処理温度を示し、縦軸はRms値(nm)を示す。熱処理温度が450℃である場合にRms値は約3.15nmであり、熱処理温度が550℃である場合にRms値は約10.9nmであり、熱処理温度が650℃である場合にRms値は約14.5nmであり、熱処理温度が750℃である場合にRms値は約25.0nm以上になることが分かる。また、熱処理温度が550℃である場合に劈開面でディスロケーションが発生して熱処理温度の増加と共にディスロケーションが成長及び凝集することが分かる。このような劈開面でのディスロケーションは後続する結合ウェーハ10の素子形成部10bのウェットエッチングを阻害する要素となる。
このようなディスロケーションの発生および劈開面でのRms値を考慮して劈開工程時の熱処理温度は450℃以下に維持することが望ましい。
図15は、劈開工程時の熱処理時間と劈開面でのボイド数との関係を示すグラフである。熱処理温度は450℃以下であり、サンプルはそれぞれイオン注入エネルギー25KeV及び80KeVで行ったものであり、熱処理時間は10分、20分及び40分である。グラフから分かるように、劈開工程を低温で熱処理して行っても熱処理時間が短いほどボイドの数が減少することが分かる。
図16ないし図19は、劈開工程時に熱処理温度を変化させながら結合ウェーハの表面からの深さによる水素濃度の変化を測定して示すグラフである。測定条件としてイオン注入エネルギーは26KeVであり、水素イオンドーズ量は5x1016cm−2に設定した。図16は熱処理をしていない結果のグラフであり、図17は450℃での熱処理を行った結果のグラフであり、図18は650℃での熱処理を行った結果のグラフであり、図19は750℃での熱処理を行った結果のグラフである。
図16ないし図19の結果から、結合ウェーハ10に対する劈開工程時に熱処理温度が上昇するにつれて水素イオンのアウトディフュージョンが活発に発生することが分かる。したがって、劈開工程時に十分なブリスタおよびフレーク現象の発生のための水素イオンドーズ量を維持するためには劈開工程時に熱処理温度が上昇するにつれて水素イオンドーズ量を増加させねばならないため、生産コストが高まり、かつ図14のようにRmsが悪くなるが、低温で熱処理を行えば水素イオンのアウトディフュージョンが低くて少量の水素イオンドーズ量でも十分に劈開されうるということが分かる。
続けて図2を参照すれば、低温熱処理で結合ウェーハ10の水素イオン注入部14を劈開した後、劈開された素子形成部10bの表面に対して1次水素熱処理を行う(S40)。水素雰囲気下で熱処理温度1100℃以上で少なくとも1分以上行い、水素熱処理後に素子形成部10bのRms値は30ないし40Åから10Å以下と低くなる。
図20は、劈開された表面に対する水素熱処理時間と表面のRms値との関係を測定した結果のグラフである。熱処理温度1135℃で行った結果であり、熱処理時間が延びるにつれてRms値は顕著に減少することが分かる。
続けて図2を参照すれば、1次水素熱処理を行った後、劈開された素子形成部10bの表面に対してウェットエッチングを行う(S42)。エッチング液にはNH4OH:H2O2:H20=0.5:1:5のエッチング液を使用し、エッチング温度は65ないし100℃の範囲で行い、エッチング時間及びエッチング厚さは所望の最終素子形成領域(図7の10c)の厚さを考慮して設定した。ナノスケールSOIの場合に素子形成領域10cの厚さが50nm以下になるようにエッチングを続ける。本発明のエッチング液を選択した理由はエッチング速度が遅くてエッチング後のエッチング厚さの均一度が優れているからである。
図21は、3つのシリコンサンプルに対する本発明のエッチング工程を行った後、エッチング時間による平均エッチング厚さを測定した結果のグラフである。グラフからエッチング時間によって平均エッチング厚さがほとんど比例的に増加することが分かる。したがって、本発明の最終的な素子形成領域10cの厚さはエッチング時間によって円滑に調節できる。
続けて図2を参照すれば、劈開面に対するエッチング工程が完了した後、最終的にエッチングされた素子形成領域10cの表面に対して2次水素熱処理工程を行う(S44)。2次熱処理工程は前述した1次熱処理工程と同じ方法で行う。2次熱処理工程の遂行後に素子形成領域10cのRms値はナノスケールSOIウェーハで要求される2Å以下に維持されることが分かる。
図11は、本発明の他の実施例によって製造されたナノSOIウェーハの断面図であり、図7のウェーハと比較してシリコン酸化膜12と素子形成領域10cとの間にシリコンゲルマニウム層16が形成された点を除いては同一である。製造方法はシリコンゲルマニウム層16の形成段階を除いて前述した図7のナノSOIウェーハの製造方法と同一である。すなわち、図2を参照すれば、結合ウェーハ10の表面にシリコン酸化膜12を形成する前にエピタクシー工程により結合ウェーハ10の表面にシリコンゲルマニウム層16を形成し、結合ウェーハ10に対する水素イオン注入時に水素イオン注入部をシリコンゲルマニウム層16の下に形成する。
10 結合ウェーハ
12 シリコン酸化膜
14 水素イオン注入部
16 シリコンゲルマニウム層
20 基準ウェーハ
80 ベース
82a、82b ウェーハ支持台
84a、84b ウェーハ圧着棒

Claims (13)

  1. 結合ウェーハの一方の面に絶縁膜を形成する段階と、
    前記結合ウェーハの前記絶縁膜が形成された面から所定深さに不純物イオンを低電圧で注入して不純物イオン注入部を形成する段階と、
    前記結合ウェーハの絶縁膜と基準ウェーハとを互いに接触させて接着する段階と、
    低温熱処理を行って前記結合ウェーハの不純物イオン注入部を劈開する段階と、
    前記基準ウェーハと接着された前記結合ウェーハの一部であって、前記劈開により露出された当該一部の表面を1次水素熱処理を行い、水素熱処理された表面をウェットエッチングして50nm以下のナノスケールの厚さを有する素子形成領域を形成する段階と、を含み、これらの段階を順に実施するものであり、
    前記不純物イオンは水素イオンであり、前記水素イオンは30keV以下の低電圧下で注入され、
    前記結合ウェーハの不純物イオン注入部を劈開する段階は400℃以下の低温で少なくとも約1分以上熱処理を行う、ナノSOIウェーハの製造方法。
  2. 単結晶シリコンウェーハでなる結合ウェーハの一方の面にシリコンゲルマニウム層を形成する段階と、
    前記シリコンゲルマニウム層の上に絶縁膜を形成する段階と、
    前記結合ウェーハの前記絶縁膜が形成された面から所定深さに不純物イオンを低電圧で注入して不純物イオン注入部を形成する段階と、
    前記結合ウェーハの絶縁膜と基準ウェーハとを互いに接触させて接着する段階と、
    低温熱処理を行って前記結合ウェーハの不純物イオン注入部を劈開する段階と、
    前記基準ウェーハと接着された前記結合ウェーハの一部であって、前記劈開により露出された当該一部の表面を1次水素熱処理を行い、水素熱処理された表面をウェットエッチングして50nm以下のナノスケールの厚さを有する素子形成領域を形成する段階と、を含み、これらの段階を順に実施するものであり、
    前記不純物イオンは水素イオンであり、前記水素イオンは30keV以下の低電圧下で注入され、
    前記結合ウェーハの不純物イオン注入部を劈開する段階は400℃以下の低温で少なくとも約1分以上熱処理を行う、ナノSOIウェーハの製造方法。
  3. 前記結合ウェーハは単結晶シリコンウェーハであり、前記結合ウェーハに形成された絶縁膜は熱工程により形成されたシリコン酸化膜であることを特徴とする請求項1または2のいずれかに記載のナノSOIウェーハの製造方法。
  4. 前記イオン注入された水素イオンの投影飛程距離は前記結合ウェーハの表面から1000ないし4000Åの範囲内に形成されることを特徴とする請求項1に記載のナノSOIウェーハの製造方法。
  5. 前記結合ウェーハの絶縁膜と基準ウェーハとを接着する段階は、前記結合ウェーハと前記基準ウェーハとの少なくとも一部分を接触させた後、順次に接触面積を広げながら接着することを特徴とする請求項1または2のいずれかに記載のナノSOIウェーハの製造方法。
  6. 前記結合ウェーハと基準ウェーハとを接着する段階は常温で行うことを特徴とする請求項5に記載のナノSOIウェーハの製造方法。
  7. 前記結合ウェーハの絶縁膜と基準ウェーハとを接着する段階は、前記結合ウェーハと前記基準ウェーハとを垂直方向に直立して並べてその下側の少なくとも一部分を接触させた後、順次に上側方向に接触面積を広げながら加圧して接着することを特徴とする請求項5に記載のナノSOIウェーハの製造方法。
  8. 前記結合ウェーハを劈開する段階で前記基準ウェーハと接着された前記結合ウェーハの残留する厚さは3000Å以下にすることを特徴とする請求項1または2のいずれかに記載のナノSOIウェーハの製造方法。
  9. 前記結合ウェーハの表面に対して水素熱処理を行う段階は1100℃以上の温度で少なくとも1分以上行うことを特徴とする請求項1または2に記載のナノSOIウェーハの製造方法。
  10. 前記ウェットエッチングされた結合ウェーハの表面に対して2次水素熱処理を行う段階をさらに含むことを特徴とする請求項1または2のいずれかに記載のナノSOIウェーハの製造方法。
  11. 前記結合ウェーハの表面に対して水素熱処理を行う段階は1100℃以上の温度で少なくとも1分以上行うことを特徴とする請求項10に記載のナノSOIウェーハの製造方法。
  12. 前記基準ウェーハと結合された前記結合ウェーハの劈開された表面をウェットエッチングする段階は、NHOH、H及びH0の混合溶液をエッチング液として使用して行うことを特徴とする請求項1または2のいずれかに記載のナノSOIウェーハの製造方法。
  13. 前記結合ウェーハの表面にシリコンゲルマニウム層を形成する段階はエピタクシー工程により行うことを特徴とする請求項2に記載のナノSOIウェーハの製造方法。
JP2009102446A 2002-08-10 2009-04-20 ナノsoiウェーハの製造方法 Pending JP2009164643A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0047351A KR100511656B1 (ko) 2002-08-10 2002-08-10 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003291700A Division JP2004080035A (ja) 2002-08-10 2003-08-11 ナノsoiウェーハの製造方法及びそれにより製造されたナノsoiウェーハ

Publications (1)

Publication Number Publication Date
JP2009164643A true JP2009164643A (ja) 2009-07-23

Family

ID=31492866

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003291700A Pending JP2004080035A (ja) 2002-08-10 2003-08-11 ナノsoiウェーハの製造方法及びそれにより製造されたナノsoiウェーハ
JP2009102446A Pending JP2009164643A (ja) 2002-08-10 2009-04-20 ナノsoiウェーハの製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2003291700A Pending JP2004080035A (ja) 2002-08-10 2003-08-11 ナノsoiウェーハの製造方法及びそれにより製造されたナノsoiウェーハ

Country Status (4)

Country Link
US (2) US6884694B2 (ja)
JP (2) JP2004080035A (ja)
KR (1) KR100511656B1 (ja)
CN (1) CN100389477C (ja)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
TW484184B (en) * 1998-11-06 2002-04-21 Canon Kk Sample separating apparatus and method, and substrate manufacturing method
FR2823373B1 (fr) * 2001-04-10 2005-02-04 Soitec Silicon On Insulator Dispositif de coupe de couche d'un substrat, et procede associe
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
KR20040044628A (ko) * 2002-11-21 2004-05-31 주식회사 실트론 Soi 웨이퍼의 soi층 두께 제어 방법
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Soiウエーハの製造方法
JP4509488B2 (ja) 2003-04-02 2010-07-21 株式会社Sumco 貼り合わせ基板の製造方法
US7592239B2 (en) 2003-04-30 2009-09-22 Industry University Cooperation Foundation-Hanyang University Flexible single-crystal film and method of manufacturing the same
US20040218133A1 (en) * 2003-04-30 2004-11-04 Park Jong-Wan Flexible electro-optical apparatus and method for manufacturing the same
WO2005024916A1 (ja) * 2003-09-05 2005-03-17 Sumco Corporation Soiウェーハの作製方法
JP4285244B2 (ja) * 2004-01-08 2009-06-24 株式会社Sumco Soiウェーハの作製方法
KR100691310B1 (ko) * 2004-04-06 2007-03-12 박재근 유기 el 디스플레이 및 그 제조 방법
EP1751788B1 (en) * 2004-04-28 2018-11-28 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Flexible single-crystal film and method of manufacturing the same
US7692179B2 (en) * 2004-07-09 2010-04-06 Hewlett-Packard Development Company, L.P. Nanowire device with (111) vertical sidewalls and method of fabrication
JP4617820B2 (ja) * 2004-10-20 2011-01-26 信越半導体株式会社 半導体ウェーハの製造方法
CN100369188C (zh) * 2005-05-16 2008-02-13 中国科学院半导体研究所 镜像电荷效应量子元胞自动机的制作方法
CN1312328C (zh) * 2005-05-16 2007-04-25 浙江大学 用于纳米光子技术的单晶硅纳米膜的制备方法
FR2889887B1 (fr) * 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
KR100738460B1 (ko) * 2005-12-23 2007-07-11 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법
JP5064695B2 (ja) * 2006-02-16 2012-10-31 信越化学工業株式会社 Soi基板の製造方法
DE102006015076B4 (de) * 2006-03-31 2014-03-20 Advanced Micro Devices, Inc. Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
US7790565B2 (en) * 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process
JP5314838B2 (ja) * 2006-07-14 2013-10-16 信越半導体株式会社 剥離ウェーハを再利用する方法
JP2008153411A (ja) * 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Soi基板の製造方法
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
EP1975998A3 (en) * 2007-03-26 2013-12-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a plurality of island-shaped SOI structures
JP5498670B2 (ja) 2007-07-13 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5442224B2 (ja) * 2007-07-23 2014-03-12 株式会社半導体エネルギー研究所 Soi基板の製造方法
US20090032873A1 (en) * 2007-07-30 2009-02-05 Jeffrey Scott Cites Ultra thin single crystalline semiconductor TFT and process for making same
JP2009094488A (ja) 2007-09-21 2009-04-30 Semiconductor Energy Lab Co Ltd 半導体膜付き基板の作製方法
JP5250228B2 (ja) * 2007-09-21 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI437696B (zh) 2007-09-21 2014-05-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5452900B2 (ja) * 2007-09-21 2014-03-26 株式会社半導体エネルギー研究所 半導体膜付き基板の作製方法
JP5527956B2 (ja) * 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
FR2925221B1 (fr) * 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
US7842583B2 (en) * 2007-12-27 2010-11-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
US7977206B2 (en) * 2008-01-16 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate using the heat treatment apparatus
US20090179160A1 (en) * 2008-01-16 2009-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate manufacturing apparatus
US8003483B2 (en) 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US7776624B2 (en) * 2008-07-08 2010-08-17 International Business Machines Corporation Method for improving semiconductor surfaces
KR101024765B1 (ko) 2008-10-09 2011-03-24 주식회사 동부하이텍 이미지센서 및 그 제조방법
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
CN101532179B (zh) * 2009-02-27 2011-04-20 中国电子科技集团公司第四十八研究所 绝缘体上硅晶片的制造方法
KR101651206B1 (ko) * 2009-05-26 2016-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Soi 기판의 제작 방법
FR2947098A1 (fr) * 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US7935612B1 (en) * 2010-02-05 2011-05-03 International Business Machines Corporation Layer transfer using boron-doped SiGe layer
CN101908472B (zh) * 2010-06-25 2015-10-14 上海新傲科技股份有限公司 在绝缘层中嵌入纳米晶的半导体材料制备方法
CN101901754B (zh) * 2010-06-25 2012-08-08 上海新傲科技股份有限公司 一种在绝缘层中嵌入纳米晶的半导体材料制备方法
KR20120044796A (ko) * 2010-10-28 2012-05-08 삼성전자주식회사 매립 배선을 구비한 기판 구조체 및 그 제조 방법과, 이를 이용하는 반도체 장치 및 그 제조 방법
WO2013058222A1 (ja) * 2011-10-18 2013-04-25 富士電機株式会社 固相接合ウエハの支持基板の剥離方法および半導体装置の製造方法
JP2013195180A (ja) * 2012-03-19 2013-09-30 Canon Inc 変位測定装置および画像形成装置
US9281233B2 (en) * 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
JP2015103661A (ja) * 2013-11-25 2015-06-04 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6487454B2 (ja) * 2014-02-07 2019-03-20 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 層状半導体構造体の製造方法
JP6287920B2 (ja) * 2015-03-25 2018-03-07 信越半導体株式会社 貼り合わせウェーハの製造方法
CN106783725B (zh) 2016-12-27 2019-09-17 上海新傲科技股份有限公司 带有绝缘埋层的衬底的制备方法
CN107146758B (zh) * 2016-12-27 2019-12-13 上海新傲科技股份有限公司 带有载流子俘获中心的衬底的制备方法
CN106683980B (zh) * 2016-12-27 2019-12-13 上海新傲科技股份有限公司 带有载流子俘获中心的衬底的制备方法
US11355358B2 (en) 2018-09-24 2022-06-07 Applied Materials, Inc. Methods of thinning silicon on epoxy mold compound for radio frequency (RF) applications
WO2020211089A1 (zh) * 2019-04-19 2020-10-22 福建晶安光电有限公司 一种用于制作光电半导体芯片的方法及其所使用的键合晶圆
CN110660654B (zh) * 2019-09-30 2022-05-03 闽南师范大学 一种超高质量SOI基键合Ge薄膜的制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02267951A (ja) * 1989-04-07 1990-11-01 Sony Corp 半導体基板の製造方法
JPH05152549A (ja) * 1991-03-29 1993-06-18 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
JPH11121377A (ja) * 1997-08-26 1999-04-30 Internatl Business Mach Corp <Ibm> 半導体材料薄膜の製造のための改良型スマート・カット・プロセス
JPH11330438A (ja) * 1998-05-08 1999-11-30 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP2000036583A (ja) * 1998-05-15 2000-02-02 Canon Inc 半導体基板、半導体薄膜の作製方法および多層構造体
JP2001093787A (ja) * 1999-09-21 2001-04-06 Komatsu Electronic Metals Co Ltd 貼り合せsoiウェーハの接合方法およびその装置
JP2001168308A (ja) * 1999-09-30 2001-06-22 Canon Inc シリコン薄膜の製造方法、soi基板の作製方法及び半導体装置
JP2002164520A (ja) * 2000-11-27 2002-06-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5131968A (en) * 1990-07-31 1992-07-21 Motorola, Inc. Gradient chuck method for wafer bonding employing a convex pressure
JP3293736B2 (ja) * 1996-02-28 2002-06-17 キヤノン株式会社 半導体基板の作製方法および貼り合わせ基体
KR970052024A (ko) * 1995-12-30 1997-07-29 김주용 에스 오 아이 기판 제조방법
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US6133608A (en) * 1997-04-23 2000-10-17 International Business Machines Corporation SOI-body selective link method and apparatus
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JPH11307472A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US6214750B1 (en) * 1999-01-04 2001-04-10 Industrial Technology Research Institute Alternative structure to SOI using proton beams
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6166411A (en) * 1999-10-25 2000-12-26 Advanced Micro Devices, Inc. Heat removal from SOI devices by using metal substrates
KR100549257B1 (ko) * 1999-12-08 2006-02-03 주식회사 실트론 에스오아이 웨이퍼의 표면 정밀 가공 방법
US6566233B2 (en) * 1999-12-24 2003-05-20 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
FR2812764B1 (fr) * 2000-08-02 2003-01-24 St Microelectronics Sa Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6649935B2 (en) * 2001-02-28 2003-11-18 International Business Machines Corporation Self-aligned, planarized thin-film transistors, devices employing the same
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02267951A (ja) * 1989-04-07 1990-11-01 Sony Corp 半導体基板の製造方法
JPH05152549A (ja) * 1991-03-29 1993-06-18 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
JPH11121377A (ja) * 1997-08-26 1999-04-30 Internatl Business Mach Corp <Ibm> 半導体材料薄膜の製造のための改良型スマート・カット・プロセス
JPH11330438A (ja) * 1998-05-08 1999-11-30 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP2000036583A (ja) * 1998-05-15 2000-02-02 Canon Inc 半導体基板、半導体薄膜の作製方法および多層構造体
JP2001093787A (ja) * 1999-09-21 2001-04-06 Komatsu Electronic Metals Co Ltd 貼り合せsoiウェーハの接合方法およびその装置
JP2001168308A (ja) * 1999-09-30 2001-06-22 Canon Inc シリコン薄膜の製造方法、soi基板の作製方法及び半導体装置
JP2002164520A (ja) * 2000-11-27 2002-06-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法

Also Published As

Publication number Publication date
KR20040014719A (ko) 2004-02-18
CN100389477C (zh) 2008-05-21
CN1495849A (zh) 2004-05-12
US7338882B2 (en) 2008-03-04
US20040029358A1 (en) 2004-02-12
JP2004080035A (ja) 2004-03-11
KR100511656B1 (ko) 2005-09-07
US6884694B2 (en) 2005-04-26
US20050164435A1 (en) 2005-07-28

Similar Documents

Publication Publication Date Title
JP2009164643A (ja) ナノsoiウェーハの製造方法
US7528463B2 (en) Semiconductor on insulator structure
US7399680B2 (en) Method and structure for implanting bonded substrates for electrical conductivity
US20210090876A1 (en) Methods of forming soi substrates
JP5194508B2 (ja) Soiウエーハの製造方法
US7547609B2 (en) Method and structure for implanting bonded substrates for electrical conductivity
US8980729B2 (en) Silicon-on-insulator substrate and fabrication method
KR100738460B1 (ko) 나노 에스오아이 웨이퍼의 제조방법
KR20050060982A (ko) 에스오아이 웨이퍼의 제조 방법
JP2011525302A (ja) 半導体構造の製造方法およびこの方法により得られる半導体構造
KR20170103651A (ko) Soi 기판 및 그 제조방법
US7504314B2 (en) Method for fabricating oxygen-implanted silicon on insulation type semiconductor and semiconductor formed therefrom
JP2001135805A (ja) 半導体部材及び半導体装置の製造方法
JP6273322B2 (ja) Soi基板の製造方法
TWI447785B (zh) 對接合基板進行植入以增進其導電性的方法和結構
KR100691311B1 (ko) 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된에스오아이 웨이퍼
JP3302228B2 (ja) Soi基板の作製方法
KR20170103652A (ko) Soi 기판 및 그 제조방법
JPH1197654A (ja) 半導体基板の製造方法
US7029991B2 (en) Method for making a SOI semiconductor substrate with thin active semiconductor layer
TWI786782B (zh) 製造絕緣體上矽晶片的方法
KR100722523B1 (ko) 웨이퍼 표면 식각 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120308

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120606

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120611

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130108