KR100722523B1 - 웨이퍼 표면 식각 방법 - Google Patents

Abstract

CMP 공정을 사용하지 않고도 표면 거칠기를 개선할 수 있는 웨이퍼 표면 식각 방법이 개시된다. 본 발명의 방법은, 피식각 반도체층을 포함하는 웨이퍼를 준비한 후, 상기 피식각 반도체층의 표면을 1차 습식 식각한다. 이어서 반도체층의 표면 거칠기를 감소시키기 위해 수소 분위기 하에서 열처리를 수행하며, 열처리된 상기 피식각 반도체층의 표면을 2차 습식 식각한다.

표면 식각, SOI, 수소 열처리, 습식, 표면 거칠기

Description

웨이퍼 표면 식각 방법{Method of etching surface of wafer}

도 1은 본 발명의 일 실시 예에 따라 웨이퍼 표면을 식각하는 단계들을 나타내는 공정 순서도이다.

도 2 내지 도 5는 본 발명의 일 실시 예에 따라 웨이퍼 표면을 식각하는 단계들을 나타내는 공정 단면도들이다.

도 6A 및 도 6B는 본 발명의 일 실시 예에 따라 준비된 피식각 웨이퍼의 표면 상태를 나타내는 사진들이다.

도 7A 및 도 7B는 본 발명의 일 실시 예에 따라 표면 수소 열처리된 웨이퍼의 표면 상태를 나타내는 사진들이다.

도 8A 및 도 8B는 본 발명의 일 실시 예에 따라 2차 표면 식각된 웨이퍼의 표면 상태를 나타내는 사진들이다.

※ 도면의 주요 부분에 대한 부호의 설명

10 ; 기판 20 ; 매몰 절연층

30a, 30b, 30c, 30d ; 반도체층

본 발명은 웨이퍼의 제조에 관한 것으로서, 보다 상세하게는 웨이퍼의 표면거칠기를 개선하기 위한 웨이퍼 표면 식각 방법에 관한 것이다.

통상적인 실리콘 집적회로를 제작하기 위해 사용되는 벌크 실리콘 기판에서의 접합 분리(junction isolation)는 고전압하에서는 접합 파괴(junction breakdown)가 발생되기 때문에 고전압의 응용에는 적합하지 않으며, 접합 분리는 감마선에 의해 pn접합에서 발생되는 과도 광전류(transient photocurrent)에 기인하여 고방사능 환경하에서는 효과적이지 못하다. 따라서, pn접합 대신에 절연물로서 소자의 주위를 완전히 둘러싸는 분리기술인 SOI 기술이 개발되었으며, 이러한 SOI 기판에서 제작되는 회로는 벌크 실리콘 기판내에 제작되는 회로와 비교하여 제작과정 및 결과 구조가 단순하여 칩사이즈를 작게할 수 있으며, 칩사이즈의 감소와 더불어 기생 캐패시턴스가 감소되기 때문에 회로의 동작속도가 빠르다는 장점이 있다.

이러한 SOI 기술로서는, 사파이어상에 헤테로 에피택셜 실리콘층을 성장시키는 SOS(Silicon On Sapphire) 기술, 실리콘 기판내에 산소이온을 주입한 후 어닐링시켜 매몰된 실리콘산화층을 형성시키는 SIMOX(Separation by IMplanted OXygen)기술, 표면에 절연층이 형성된 적어도 하나의 웨이퍼와 다른 웨이퍼를 접착시킨 접합 SOI(Bonding SOI) 기술 등이 알려져 있다.

일반적으로 접합 SOI 웨이퍼를 제조하는 방법으로서, 소위 "스마트-컷(Smart-Cut)" 공정 기술이 잘 알려져 있다. 스마트-컷 공정 기술은 수소 이온을 본딩되는 웨이퍼중의 하나에 이온주입하여 미세한 버블층을 형성한 후 열처리에 의해 이 버블층을 중심으로 웨이퍼를 벽개(cleavage)시키는 기술이다.

종래의 일반적인 스마트-컷 공정기술을 이용한 SOI 웨이퍼를 제조하는 방법을 간단히 살펴보면, 먼저 후속 공정에 의해 서로 접착되는 도너 웨이퍼(donor wafer)와 표면에 실리콘 산화막이 형성된 핸들 웨이퍼(handle wafer)를 준비한다. 이어서, 도너 웨이퍼에 대하여 상부면으로부터 일정한 깊이에 수소이온을 주입하여 수소이온 주입층을 형성한다.

다음으로, 도너 웨이퍼와 핸들 웨이퍼를 세정하여 표면의 오염물을 제거한 후 이들 두 웨이퍼를 수평적으로 접착시킨다. 이어서, 고온에서 열처리를 수행하여 수소이온 주입층을 벽개(cleavage)한다. 벽개 과정은 열처리 동안에 수소이온 주입층 내의 버블들이 상호작용을 하여 충분한 블리스터(blister)가 형성되고 이들이 전파되면서 플레이크(flake) 현상이 일어나면서 이루어진다. 벽개후 도너 웨이퍼의 잔류하는 실리콘층 표면의 Rms(root mean square roughness) 값은 수십 내지 수백Å 정도로 매우 거칠고, 잔류하는 실리콘층의 두께도 수천 Å 정도로 매우 두껍다. 따라서 잔류하는 실리콘층을 소자 활성 영역으로 하기 위해 잔류하는 실리콘층의 벽개면에 대하여 화학기계적 연마(CMP) 공정을 수행하여 표면을 매끄럽게 하는 동시에 잔류하는 실리콘층의 두께를 얇게 형성한다.

한편, 종래의 일반적인 SIMOX SOI 웨이퍼는 한 장의 실리콘 웨이퍼에 일정한 깊이로 산소 이온을 주입하여 산소이온 주입층을 형성한 후, 고온의 열처리를 통하여 실리콘 웨이퍼의 내부에 실리콘 산화막을 형성함으로써 간단히 제조된다.

이와 같은 종래의 접합 SOI 웨이퍼 또는 SIMOX SOI 웨이퍼의 제조에서 소자 활성 영역으로 사용되는 매몰 옥사이드층(Buried OXide; BOX) 상부의 실리콘층의 두께는 다양하게 선택하여 사용한다. 통상적으로, 약 10000Å 이상이 되는 두꺼운 SOI(Thick SOI) 웨이퍼로는 MEMS, 센서들, 포토다이오드, 바이폴라 전력소자등을 형성하기 위해 사용될 수 있으며, 마이크로 디스플레이 또는 부분공핍 (Partially Depleted) CMOS 등은 소자 활성 영역의 두께가 약 500 내지 10000 Å의 얇은 SOI(Thin SOI) 웨이퍼로도 생산할 수 있지만, 반도체 소자의 고속화, 고집적화 및 저전류화에 따라 완전공핍(Fully Depleted) CMOS, 나노 CMOS 소자 또는 단전자 소자 등은 소자 활성 영역의 두께가 약 500 내지 1000 Å 정도의 초박막(ultra thin) SOI 웨이퍼가 사용되며, 최근 테라급 반도체 소자에서는 약 500 Å(50 nm) 이하의 나노(Nano) SOI 웨이퍼를 요구하기에 이르렀다.

이러한 초박막 SOI 웨이퍼 또는 나노 SOI 웨이퍼를 제조하기 위해 종래에는 일반적으로 화학기계적 연마(CMP) 공정을 수행하였으나 이러한 방법에 의하면 실리콘층에 잔류 응력과 스크래치 및 표면 미소 거칠기의 악화에 따른 헤이즈(haze) 등이 발생하는 문제점이 있었다. 특히 CMP 공정은 공정 단가가 매우 비싸고 공정시간이 많이 소요되며, CMP 공정에 따른 웨이퍼의 중심부와 주변부의 두께 편차가 매우 크며, CMP 실시시 크랙(crack)등의 결함이 발생한다는 단점도 있었다.

본 발명의 목적은 상기 종래 기술의 문제점을 극복하기 위한 것으로서, CMP 공정을 사용하지 않고도 표면 거칠기가 개선된 웨이퍼 표면 식각 방법을 제공하는 데 있다.

본 발명의 다른 목적은 상기 종래 기술의 문제점을 극복하기 위한 것으로서, 표면 거칠기가 개선되면서도 소자 활성 영역의 두께를 미세하게 조정할 수 있는 웨이퍼 표면 식각 방법을 제공하는 데 있다.

상기 본 발명의 목적들을 달성하기 위한 본 발명에 따른 웨이퍼 표면 식각 방법은, 피식각 반도체층을 포함하는 웨이퍼를 준비하는 단계; 상기 피식각 반도체층의 표면을 1차 습식 식각하는 단계; 1차 습식 식각된 상기 피식각 반도체층의 표면 거칠기를 감소시키기 위해 수소 분위기 하에서 열처리를 수행하는 단계; 및 열처리된 상기 피식각 반도체층의 표면을 2차 습식 식각하는 단계를 포함한다.

상기 2차 습식 식각 단계 후에 상기 피식각 반도체층의 표면을 세정하는 단계를 더 포함할 수 있으며, 본 발명은 1차 습식 식각 단계 전에 또는 2차 습식 식각 단계 후에 피식각 반도체층의 표면에 대하여 수소 열처리 공정을 추가적으로 더 수행하는 것을 배제하는 것은 아니다.

본 발명의 적용을 받는 표면 식각의 대상이 되는 웨이퍼는 SOI 웨이퍼 또는 베어(bare) 웨이퍼 자체이거나, 나아가 웨이퍼 상에서 반도체 소자를 제조하는 과정에서 식각 공정을 요하는 피식각 반도체층의 전체 표면이 노출되거나 적어도 일부가 노출된 것일 수도 있다. 상기 피식각 반도체층은 바람직하게는 실리콘층이다.

상기 1차 습식 식각 단계 또는 상기 2차 습식 식각 단계는, NH₄OH, H₂O₂ 및 탈이온수(Deionized water)의 혼합용액을 식각액으로 사용하여 수행하며, 상기 식 각액은 바람직하게는 NH₄OH : H₂O₂ : 탈이온수 = 1 : 1 내지 2 : 5 내지 10 의 혼합비율로 혼합된 것을 사용하며, 보다 바람직하게는 상기 식각액의 혼합비율은 NH₄OH : H₂O₂ : 탈이온수 = 1 : 1 : 5 또는 1 : 2 : 10인 것을 사용할 수 있다.

상기 1차 습식 식각 단계는 주 식각 단계이며, 상기 2차 습식 식각 단계는 잔류하는 피식각 반도체층의 두께를 미세하게 조절하는 미세 조절 식각 단계이기 때문에 상기 1차 습식 식각 단계는 2차 습식 식각 단계 보다도 더 많은 두께가 식각되기 때문에 보다 높은 온도에서, 보다 빠른 식각 속도로 수행하는 것이 바람직하다.

바람직하게는, 상기 1차 습식 식각 단계는 50 내지 80℃ 온도 범위 내에서, 보다 바람직하게는 70 내지 80℃ 범위내에서 수행하며, 상기 2차 습식 식각 단계는 50 내지 60℃ 온도 범위 내에서 수행할 수 있다. 또한 식각 속도에 관해서 상기 1차 습식 식각 단계는 4 내지 10 Å/min 범위 내에서, 바람직하게는 4 내지 8 Å/min 범위 내에서 수행하며, 상기 2차 습식 식각 단계는 1 내지 4 Å/min 범위 내에서, 바람직하게는 1 내지 2 Å/min 범위 내에서 수행할 수 있다.

한편, 상기 열처리를 수행하는 단계는, 급속 열처리로에서 1050 내지 1190℃의 온도하에서 30 내지 600초 동안 수행하거나, 또는 종형 확산로로에서 1050 내지 1150℃의 온도하에서 1 내지 2 시간 동안 수행할 수도 있다.

상기 2차 습식 식각 단계 후의 잔류하는 상기 피식각 반도체층의 표면 거칠기는 1.5 Å rms 이하가 되도록 하며, 상기 2차 습식 식각 단계 후의 잔류하는 상 기 피식각 반도체층의 두께는 1000 Å 이하, 바람직하게는 500 Å 이하, 보다 바람직하게는 100 내지 500 Å 범위 내가 되도록 할 수 있다.

본 발명에 따르면, CMP 공정을 사용하지 않으면서 동일한 식각액을 사용하여 벽개면을 1차 주 식각한 후, 2차로 미세 식각하여 표면 거칠기가 매우 향상된 표면을 갖는 초박막 또는 나노 웨이퍼를 용이하게 제조할 수 있다.

이하, 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명한다.

다음에 설명되는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.

도 1은 본 발명의 일 실시 예에 따라 웨이퍼 표면을 식각하는 단계들을 나타내는 공정 순서도이며, 도 2 내지 도 5는 본 발명의 일 실시 예에 따라 웨이퍼 표면을 식각하는 단계들을 나타내는 공정 단면도들이다. 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 웨이퍼 표면 식각 방법에 대하여 설명한다. 본 발명은 피식각 대상이 되는 반도체층이 포함되는 SOI 웨이퍼, 베어 웨이퍼 또는 반도체 소 자 제조 공정 과정에 있는 기판의 모두에 적용할 수 있지만, 본 실시예에서는 SOI 웨이퍼에 대하여 설명한다.

도 1 및 도 2를 참조하면, 먼저 본 발명이 적용될 피식각 웨이퍼를 준비한다(S10). 즉, 기판(10) 상에 매몰 절연층(20)이 형성되고, 매몰 절연층(20) 상에는 표면에 벽개면이 형성된 반도체층(30a)이 형성된 웨이퍼가 준비된다.

접합 SOI 웨이퍼인 경우, 상기 기판(10)은 핸들 웨이퍼로부터 유래된 실리콘 기판일 수 있으며, 상기 기판(10) 상에는 열산화 공정 등에 의해 형성된 실리콘 산화층의 매몰 절연층(20)이 형성된다. SIMOX SOI 웨이퍼인 경우, 상기 기판(10)은 단결정 실리콘 기판이며, 상기 매몰 절연층(20)은 산소이온 주입층이 고온 열처리에 의해 산화된 것이라 할 수 있다.

상기 피식각 반도체층(30a)은 도너 웨이퍼에 형성된 수소이온 주입층이 벽개되고 난 후의 잔류층으로서, 벽개면의 표면은 매우 거칠게 되어 있다. 도 6a 및 도 6b는 접합 SOI 웨이퍼에서 벽개된 후의 벽개면의 표면 상태를 나타내는 사진이며, 벽개된 상태에서의 표면 거칠기는 약 45 내지 60 Å Rms값을 가진다. 벽개 공정후의 잔류하는 반도체층(30a)의 두께(T1)는 수소이온 주입층의 깊이에 따라 다르지만 본 실시예에서는 약 2200 내지 3200 Å 정도가 되었다.

이어서, 도 1 및 도 3을 참조하면, 웨이퍼의 벽개된 반도체층(30a)의 표면에 대하여 1차 습식 식각 공정을 수행한다(S20). 1차 습식 식각 공정의 식각액은 수산화암모늄(NH₄OH), 과산화수소(H₂O_{2 )} 및 탈이온수(H₂0, Deionized water)를 혼합한 용 액을 사용하였으며, 상기 식각액을 선택한 이유는 식각속도가 낮고 식각후 식각두께의 균일도가 우수하기 때문이다. 식각액 중에서 과산화수소는 실리콘과 반응하여 산화실리콘막을 생성하고, 생성된 산화실리콘막을 수산화암모늄이 식각하는 작용을 하며, SOI 웨이퍼를 구성하는 단결정 실리콘층의 두께를 제어하기 위해 식각액의 혼합 비율을 적절히 조절할 수 있다. 상기 식각액은 NH₄OH : H₂O₂ : 탈이온수 = 1 : 1 내지 2 : 5 내지 10 의 혼합비율로 혼합된 것을 사용할 수 있으며, 본 실시예에서는 NH₄OH : H₂O₂ : 탈이온수 = 1 : 1 : 5 인 것과 1 : 2 : 10인 것을 사용하였다.

한편, 1차 습식 식각 단계는 잔류하는 반도체층(30a)에 대한 주 식각 단계이기 때문에 식각 속도가 후술하는 2차 습식 식각 단계 보다 크게 한다. 1차 습식 식각 단계는 50 내지 80℃ 온도 범위 내에서 수행할 수 있으며, 바람직하게는 70 내지 80℃의 범위 내에서 수행하며, 본 실시예에서는 75℃의 온도에서 수행하였다. 식각 단계에서의 식각 온도가 50℃ 이하가 되면 원하는 식각 속도를 얻을 수 없고, 식각 온도가 80℃ 이상이 되면 식각 작용이 너무 지나치게 급격히 일어나기 때문에 식각되는 표면의 미소 거칠기가 나빠지는 현상이 발생한다.

한편, 상기 1차 습식 식각 단계는 후술하는 2차 습식 식각 단계 보다도 빠르게 식각하며, 식각하여야 할 피식각 반도체층의 두께를 결정한 후 적정한 식각 시간 동안 식각 속도 4 내지 10 Å/min 범위 내에서 수행한다. 본 실시예에서 1차 습식 식각 단계 진행 후의 잔류하는 피식각 반도체층(30b)의 두께(T2)는 약 600 내지 700Å이 되도록 하였다. 표면 거칠기는 도 2에서 벽개된 상태대로의 반도체층(30a) 의 표면 거칠기에 비하여 약간 매끈해졌지만, 도 6a 및 도 6b에서 보여지는 바와 거의 유사하였다.

이어서, 도 1 및 도 4를 참조하며, 1차 습식 식각(thinning)된 반도체층(30b)의 표면에 대하여 수소 열처리를 수행하여(S30), 표면의 거칠기가 매끈하게 된 피식각 반도체층(30c)을 형성한다. 상기 열처리를 수행하는 단계는, 급속 열처리로(RTP)에서 수소 분위기 하에서 1050 내지 1190℃의 온도하에서 30 내지 600초 동안 수행한다. 한편, 상기 열처리를 수행하는 단계는, 종형 확산로로(Vertical Furnace)에서 수소 분위기 하에서 1050 내지 1150℃의 온도하에서 1 내지 2 시간 동안 수행할 수도 있다.

열처리 온도가 높아지거나, 열처리 시간이 길어지면 식각되는 반도체층(30c)의 표면 미소 거칠기가 나빠지는 경향을 나타내며, 열처리 온도가 너무 낮아지거나, 열처리 시간이 짧아지게 되면 표면 거칠기를 크게 개선하지 못하기 때문에 상기와 같은 온도 범위 및 시간 범위 내에서 적절한 조건으로 열처리 공정을 수행한다.

도 7a 및 도 7b는 수소 열처리 공정(S30)을 수행한 후의 반도체층(30c)의 표면 상태를 나타내는 사진이며, 열처리 공정 후의 반도체층(30c)의 두께(T3)는 1차 습식 식각 공정을 수행한 후의 두께(T2)에 비하여 약간 감소하였지만, 표면 거칠기는 약 0.9 Å Rms 이하로 매우 평탄하게 되었음을 알 수 있다.

계속하여, 도 1 및 도 5를 참조하면, 수소 열처리된 반도체층(30c)의 표면에 대하여 2차 습식 식각 공정을 수행한다(S40). 2차 습식 식각 공정의 식각액은 1차 습식 식각 공정에서와 같이 수산화암모늄(NH₄OH), 과산화수소(H₂O_{2 )} 및 탈이온수(H₂0, Deionized water)를 혼합한 용액을 사용하였다. 2차 습식 식각 공정은 1차 습식 식각 공정에서와 달리 식각 두께에 대한 정밀한 제어가 중요하다는 것을 고려하여 식각액의 혼합 비율을 적절히 변경한 후 사용할 수도 있으며, 본 실시예에서는 1차 습식 식각 공정에서와 동일한 혼합 비율로 사용하였다. 즉, 식각액은 NH₄OH : H₂O₂ : 탈이온수 = 1 : 1 : 5 인 것과 1 : 2 : 10인 것을 사용하였다.

한편, 2차 습식 식각 단계는 잔류하는 반도체층(30c)의 두께에 대한 정밀 제어 식각 단계이기 때문에 식각 속도가 1차 습식 식각 단계 보다 작게 한다. 따라서 1차 습식 식각 단계는 50 내지 80℃ 온도 범위 내에서 수행하였으나, 2차 습식 식각 단계에서는 50 내지 60℃의 범위 내에서 수행하였다. 한편 식각 온도와 함께 식각 속도와 밀접한 관계가 있는 식각액의 교반 방식도 적절히 선택하여 사용할 수 있으며, 1차 습식 식각 단계에서는 식각 속도를 빠르게 하기 위해 웨이퍼를 회전하는 회전 교반 방식을 사용할 수 있지만, 2차 습식 식각 단계에서는 정밀한 두께 제어가 중요하기 때문에 식각 속도가 빠른 회전 교반 방식을 사용하지 않고 웨이퍼를 상하 이동하는 방식을 사용할 수 있다.

한편, 상기 2차 습식 식각 단계는 전술한 1차 습식 식각 단계 보다도 느리게 식각하며, 식각 속도는 약 1 내지 2 Å/min 범위 내에서 수행한다. 본 실시예에서 2차 습식 식각 단계 진행 후의 잔류하는 피식각 반도체층(30d)의 두께(T4)는 약 600Å 이하가 되도록 하였다. 표면 거칠기는 2차 습식 식각 공정이 진행되었음에도 불구하고 도 8a 및 8 6b에서 보여지는 바와 약 1.5 ÅRms 이하가 된다. 비록 수소 열처리 공정 직후의 표면 거칠기에 비하여 약간 나빠졌지만, 초박막 SOI 웨이퍼 또는 나노 SOI 웨이퍼에서 충분히 허용할 수 있는 양호한 범위 내에 해당된다.

계속하여, 도 1을 참조하며, 2차 습식 식각 단계를 수행한 후 잔류하는 피식각 반도체층(30d)을 초순수로 세정하여(S50), 웨이퍼의 제조를 완료한다.

상술한 실시예에서는 비록 나노 SOI 웨이퍼에 대한 표면 식각 방법에 대하여 기술하였지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 초박막 SOI 웨이퍼에 적용하거나, 베어 웨이퍼 자체에 적용할 수도 있으며, 반도체 소자의 제조과정 중의 특정 식각 단계에서도 적용될 수도 있다.

본 발명에 의하면, CMP 공정을 사용하지 않고 벽개면에 대한 습식 식각 공정 및 수소 열처리 공정만으로도 표면 거칠기가 매우 향상된 웨이퍼를 제공할 수 있다.

이상에서 본 발명의 바람직한 실시예들에 대하여 상술하였지만, 본 발명은 이에 한정되는 것은 아니며, 첨부되는 특허청구범위의 기술적 사상의 범위내에서 당업자라면 다양하게 변형 실시할 수 있음은 물론이다.

Claims (18)

1. 피식각 반도체층을 포함하는 웨이퍼를 준비하는 단계;

   상기 피식각 반도체층의 상부 표면을 1차 습식 식각하는 단계;

   1차 습식 식각된 상기 피식각 반도체층의 표면 거칠기를 감소시키기 위해 수소 분위기 하에서 열처리를 수행하는 단계; 및

   열처리된 상기 피식각 반도체층의 표면을 상기 1차 습식 식각하는 단계의 식각 속도 보다 작은 식각 속도로 2차 습식 식각하는 단계;를 포함하는 웨이퍼 표면 식각 방법.
2. 제1항에 있어서, 2차 습식 식각된 상기 피식각 반도체층의 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
3. 제1항에 있어서, 상기 웨이퍼는 SOI(Semiconductor On Insulator) 웨이퍼 또는 베어(bare) 웨이퍼인 것을 특징으로 하는 웨이퍼 표면 식각 방법.
4. 제1항에 있어서, 상기 웨이퍼의 상기 피식각 반도체층은 전체 표면이 노출되거나 적어도 일부가 노출된 것임을 특징으로 하는 웨이퍼 표면 식각 방법.
5. 제1항에 있어서, 상기 피식각 반도체층은 실리콘층임을 특징으로 하는 웨이퍼 표면 식각 방법.
6. 제1항에 있어서, 상기 1차 습식 식각 단계 또는 상기 2차 습식 식각 단계는, NH₄OH, H₂O₂ 및 탈이온수(Deionized water)의 혼합용액을 식각액으로 사용하여 수행하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
7. 제6항에 있어서, 상기 식각액은 NH₄OH : H₂O₂ : 탈이온수 = 1 : 1 내지 2 : 5 내지 10 의 혼합비율로 혼합된 것임을 특징으로 하는 웨이퍼 표면 식각 방법.
8. 제7항에 있어서, 상기 식각액의 혼합비율은 NH₄OH : H₂O₂ : 탈이온수 = 1 : 1 : 5 또는 1 : 2 : 10인 것을 특징으로 하는 웨이퍼 표면 식각 방법.
9. 제1항에 있어서, 상기 1차 습식 식각 단계는 상기 2차 습식 식각 단계 보다도 높은 온도에서 수행하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
10. 제9항에 있어서, 상기 1차 습식 식각 단계는 50 내지 80℃ 온도 범위 내에서 수행하며, 상기 2차 습식 식각 단계는 50 내지 60℃ 온도 범위 내에서 수행하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
11. 삭제
12. 제1항에 있어서, 상기 1차 습식 식각 단계는 4 내지 10 Å/min 범위 내에서 수행하며, 상기 2차 습식 식각 단계는 1 내지 4 Å/min 범위 내에서 수행하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
13. 제12항에 있어서, 상기 1차 습식 식각 단계는 4 내지 8 Å/min 범위 내에서 수행하며, 상기 2차 습식 식각 단계는 1 내지 2 Å/min 범위 내에서 수행하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
14. 제1항에 있어서, 상기 열처리를 수행하는 단계는, 급속 열처리로에서 1050 내지 1190℃의 온도하에서 30 내지 600초 동안 수행하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
15. 제1항에 있어서, 상기 열처리를 수행하는 단계는, 종형 확산로로에서 1050 내지 1150℃의 온도하에서 1 내지 2 시간 동안 수행하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
16. 제1항에 있어서, 상기 2차 습식 식각 단계 후의 잔류하는 상기 피식각 반도체층의 표면 거칠기는 1.5 Å rms 이하가 되도록 하는 것을 특징으로 하는 웨이퍼 표면 식각 방법.
17. 제1항에 있어서, 상기 2차 습식 식각 단계 후의 잔류하는 상기 피식각 반도체층의 두께는 1000 Å 이하인 것을 특징으로 하는 웨이퍼 표면 식각 방법.
18. 제1항에 있어서, 상기 2차 습식 식각 단계 후의 잔류하는 상기 피식각 반도체층의 두께는 100 내지 500 Å 이하인 것을 특징으로 하는 웨이퍼 표면 식각 방법.

Images