KR20060126629A - 에피택셜 공정을 사용한 ｓｏｉ 기판의 표면 마무리 방법 - Google Patents

에피택셜 공정을 사용한 ｓｏｉ 기판의 표면 마무리 방법 Download PDF

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KR20060126629A
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Abstract

예를 들면 실리콘인, 기판상에 형성할 수 있는 재료막(2101)을 처리하는 방법을 제공한다. 이 방법은 산화 표면 또는 계면(2305)상에 벽개면(2404)을 포함하는 기판(2201)을 제공하는 방법을 포함하며, 소정의 표면 조도로 특징지어진다. 또한 기판은 벽개면(2404)으로부터 정의된 수소 함유 입자 분포를 가진다. 본 방법은 소정의 표면 조도를 약 50%이상 감소시키도록 에칭제 함유 분위기(2401)에서 벽개면(2404)을 유지하면서 약 1000℃ 이상으로 벽개면(2404)의 온도를 증가시키는 방법을 포함한다. 바람직하게는, 그 값을 실시예에 따라 약 80% 또는 90% 이상 감소시킬 수 있다.
기판, 실리콘, 재료막, 표면

Description

에피택셜 공정을 사용한 ＳＯＩ 기판의 표면 마무리 방법 {SURFACE FINISHING OF SOI SUBSTRATES USING AN EPI PROCESS}
도 1 내지 도 5는 본 발명에 따른 SOI 기판을 형성하는 방법을 나타내는 간단한 단면도이다.
도 6 및 도 7은 본 발명의 실시예에 따른 실험 결과를 단순화한 사진을 나타낸 도이다.
본 발명은 물건(object)의 제조에 관한 것으로서, 특히 예를 들면 실리콘, 실리콘 게르마늄, 또는 기타 재료로 이루어지는 막의 표면 조직 또는 표면 특성을 향상시키기 위한 기술을 제공하는 것에 관한 것이다. 본 발명은 예를 들면 집적 회로 제조 과정의 층 이송 공정에서 벽개막(cleaved film)을 처리하거나 평탄화하는데 적용할 수 있다. 본 발명은 또한 다층 집적 회로 소자, 집적 반도체 소자의 3차원 패키징, 광자 소자, 압전 소자, MEMS(microelectromechanical systems, 마이크로머신), 센서, 액츄에이터(actuator), 태양 전지, 평면 디스플레이[예를 들면 LCD(liquid crystal display), AMLCD(active matrix liquid crystal display)], 도 핑 반도체 소자, 생물학 및 생물 역학 소자 등의 기타 기판용 박막을 평탄화하는데 또한 적용할 수 있다.
집적 회로는 반도체 재료 칩상에서 제조된다. 이러한 집적 회로는 종종 수천 또는 수백만의 트랜지스터 또는 기타 소자를 포함한다. 특히, 통상적으로 트랜지스터가 많을수록 다양한 기능을 제공하고, 칩이 작을수록 웨이퍼당 칩의 수가 많아지며 비용이 적게 들어, 반도체의 주어진 영역내에 가능한한 많은 트랜지스터를 집적하는 것이 바람직하다. 일부 집적 회로는 보통 "벌크(bulk)" 실리콘 웨이퍼라고 하는 단결정 실리콘의 슬라이스 또는 웨이퍼상에서 제조된다. 실리콘 국부 산화(local oxidation of silicon, LOCOS) 공정, 트렌치(trench) 격리 등과 같이 벌크 실리콘 웨이퍼상에 이러한 소자를 상호 격리하는 다양한 기술이 제안되고 사용되어 왔다. 그러나 이러한 기술은 한계가 있다. 예를 들면 종래의 격리 기술은 칩상에 상당한 양의 귀중한 웨이퍼 표면 영역을 소비하고, 때로는 격리 공정의 산물로서 평탄하지 않은 표면을 생성한다. 이들 중에서 하나 또는 양자 모두를 참작할 때, 주어진 칩에서 구현할 수 있는 집적 정도가 대개 제한된다. 또한, 트렌치 격리는 반응성 이온 에칭 공정을 때로 필요로 하는데, 이 공정은 많은 시간을 소비하여 정확히 구현하기가 어려울 수 있다.
VLSI(very-large scale integration, 초대규모 집적 회로) 또는 ULSI(ultra-large scale integration, 극대규모 집적 회로)는 SOI(semiconductor-on-insulator) 웨이퍼를 사용함으로써 이루어질 수 있다. SOI 웨이퍼는 통상적으로 절연 재료층위에 실리콘층을 지닌다. SOI 웨이퍼를 제조하기 위하여 다양한 기술 이 제안되거나 사용된다. 이러한 기술은 여러가지 중에서도 사파이어 기판상에 실리콘 박막층을 성장시키고, 실리콘층을 절연층에 접합하며, 벌크 실리콘 웨이퍼내의 실리콘층 하부에 절연층을 형성하는 기술을 포함한다. SOI 집적 회로에서 본래의 완전한 소자 격리는, 소자 바닥을 포함하여 절연체로 각 소자를 둘러싸는 종래의 소자 처리 방법을 사용하여 종종 이루어진다. SOI 웨이퍼가 벌크 실리콘 웨이퍼보다 우수한 이점은 SOI 웨이퍼상에서 소자간의 격리에 필요한 영역이 벌크 실리콘 웨이퍼상에서 격리에 통상적으로 필요한 영역보다 작다는 것이다.
또한 SOI는 벌크 실리콘 기술보다 우수한 또다른 이점을 제공한다. 예를 들면, SOI는 벌크 실리콘 웨이퍼에 비해 제조 과정이 간단하다. SOI 웨이퍼상에서 제조한 소자는 방사 저항이 좋고, 광유도 전류가 적으며, 벌크 실리콘 웨이퍼상에서 제조한 소자보다 누설(cross-talk)이 적다. 그러나 벌크 실리콘 웨이퍼상의 소자 제조에 관하여 이미 해결된 많은 문제점들이, SOI 웨이퍼상에 소자를 제조하기 위하여 해결해야 할 과제로 남아 있다.
예를 들면, SOI 웨이퍼는 대개 절연층위에 놓인 실리콘막에서 표면 불균일을 제거하도록 폴리싱되어야 한다. 일반적으로 폴리싱은 여러가지 중에서도 보통 CMP(chemical mechanical polishing, 화학 기계적 연마)를 포함한다. CMP는 대개 시간이 많이 소비되고 고가이며, 표면 불균일을 제거하는 데 있어서 비용을 효율적으로 사용하기가 어려울 수 있다. 즉 CMP 기계는 고가이며, 역시 고가인 다량의 슬러리 혼합물을 필요로 한다. 또한 슬러리 혼합물은 강산성이거나 부식성을 가질 수 있다. 따라서 슬러리 혼합물은 SOI 웨이퍼상에서 제조한 소자의 기능 및 신뢰 성에 영향을 미칠 수 있다.
이상과 같이, SOI 웨이퍼 등의 기판을 제조하기 위하여 기술 개선이 매우 필요하다는 것을 보았다.
본 발명은 재료막의 처리를 위한, 에피택셜 공정을 사용한 ＳＯＩ 기판의 표면 마무리 방법기술을 제공한다.
본 발명에 따라 재료막을 처리하기 위한 기술을 제공한다. 특히, 본 발명은 벽개면으로부터 실질적으로 평탄한 막층을 형성할 수 있는 열처리 및 화학 반응의 조합을 이용하여 벽개면 및/또는 주입면을 처리하기 위한 방법을 제공한다.
또다른 실시예에서, 본 발명은 실리콘 등의 기판상에 형성할 수 있는 재료막을 처리하기 위한 방법을 제공한다. 본 방법은 소정의 표면 조도(roughness)로 특징지어진 벽개면을 포함하는 기판을 제공하는 것을 포함한다. 또한 기판에는 수소 함유 입자가 벽개면으로부터 벽개면 하부 영역까지 분포된다. 또한 본 방법은 소정의 표면 조도를 약 50% 이상 감소시키기 위하여, 벽개면을 수소 에칭제 함유 분위기에서 유지하면서 약 1000℃ 이상까지 벽개면의 온도를 증가시키는 것을 포함한다. 다른 실시예는 약 900℃∼1000℃의 온도 범위를 포함하고, 실리콘에 대해서는 이보다 크다. 온도는 실시예에 따라 약 80% 또는 90% 및 그 이상 감소시킬 수 있는 것이 바람직하다.
종래의 기술보다 우수한 본 발명을 통하여 많은 이점을 얻는다. 예를 들면, 본 발명은 SOI 웨이퍼상에 실질적으로 균일한 표면을 형성하기 위한 효율적인 기술을 제공한다. 또한, 실질적으로 균일한 표면은 종래의 에피택셜 수단에서 알 수 있는 통상적인 수소 처리 및 에칭 기술을 통하여 만들어진다. 게다가 본 발명은 집적 회로의 제조용으로서 새로운 균일층을 제공한다. 또한 본 발명은 HCl 및 수소 가스 등의 표준 제조용 가스에 의존한다. 바람직한 실시예에서, 본 발명은 접합 계면 집적도 및 결정 구조를 향상시킬 수 있는 동시에, 공정시 기판 결함을 감소시킨다. 본 실시예에 따라 하나 이상의 이러한 이점이 존재한다. 이러한 장점 및 이점을 본 명세서를 통하여 기술하며, 이하에 보다 상세하게 설명한다.
본 발명의 모든 실시예뿐만 아니라 이점 및 특성들을 이하의 발명의 상세한 설명과 첨부한 도면을 결합하여 보다 상세하게 설명한다.
실시예
본 발명에 따라 재료막을 처리하기 위한 기술을 제공한다. 특히 본 발명은 벽개면에서 실질적으로 평탄한 박막층을 형성할 수 있는 열처리 및 화학 반응을 조합하여 벽개면 및/또는 주입면을 처리하기 위한 방법을 제공한다. 본 발명은 도면 및 이하의 설명을 통하여 보다 쉽게 이해할 수 있다.
본 발명에 따른 SOI 기판 제조 공정은 다음과 같이 간단히 약술할 수 있다.
(1) (유전체 재료로 코팅할 수 있는) 도너(donor) 실리콘 웨이퍼를 제공하는 단계,
(2) 실리콘 막두께를 규정하도록 선택된 깊이의 실리콘 웨이퍼에 입자를 주 입하는 단계,
(3) (유전체 재료로 코팅할 수 있는) 타겟(target) 기판 재료를 제공하는 단계,
(4) 주입면을 타겟 기판 재료와 결합하여 도너 실리콘 웨이퍼를 타겟 기판 재료와 접합하는 단계,
(5) 벽개 공정을 개시하지 않고 선택된 깊이에서 주입 영역의 전체 응력(또는 에너지)을 증가시키는 단계(선택적),
(6) 선택한 깊이에서 피제어 벽개 공정이 개시되도록 유체 분사(fluid jet)를 이용하여 접합된 기판의 선택 영역에 응력(또는 에너지)을 가하는 단계,
(7) 실리콘 웨이퍼에서 실리콘막의 후막층을 제거하는 피제어 벽개 공정을 지지하도록 부가 에너지를 접합 기판에 공급하는 단계(선택적),
(8) 타겟 기판에 도너 실리콘 웨이퍼의 접합을 완료하는 단계(선택적),
(9) 에칭 및 수소화 처리로 벽개막의 표면을 마무리하는 단계,
(10) 마무리한 표면위에 에피택셜층(예를 들면 실리콘, 실리콘 게르마늄)을 형성하는 단계, 및
(11) 필요하면 나머지 단계를 실행하는 단계,
전술한 단계의 순서는 본 발명에 따른 벽개 전면을 형성하도록 다층 기판 구조의 선택된 영역에 인가하는 에너지를 사용하여 피제어 벽개 공정을 개시하는 단계를 제공한다. 이러한 개시 단계는 기판에 적용되는 에너지의 양을 제한함으로써 제어하는 방법으로 벽개 공정을 시작한다. 벽개 공정의 추가적인 증대는 벽개 공 정을 유지할 기판의 선택된 영역에 추가 에너지를 공급하거나, 벽개 공정의 추가적인 증대를 위해 제공할 개시 단계로부터의 에너지를 사용함으로써 일어날 수 있다. 또한 이 단계들은 예를 들면 실리콘 웨이퍼를 처리하기 위하여 에칭 및 수소 처리를 조합하여 사용함으로써 벽개면을 마무리하는 데 이용된다. 이러한 단계의 순서는 단지 예시적인 것이며 이하에서 정한 청구항의 범위를 제한하지 않는다. 전술한 단계의 순서에 관한 보다 상세한 내용은 도면을 참조하여 이하에서 설명한다.
도 1 내지 도 5는 본 발명에 따른 SOI 웨이퍼용 제조 공정을 거치는 기판을 단순화한 단면도이다. 본 공정은 도 1에 나타낸 바와 같이 실리콘 웨이퍼(2100)와 유사한 반도체 기판을 구비하여 시작한다. 기판 또는 도너는 제거될 재료 영역(2101)을 포함하며, 이것은 기판 재료로 된 비교적 균일한 박판이다. 실리콘 웨이퍼는 최상면(2103), 바닥면(2105) 및 후막층(2107)을 포함한다. 재료 영역은 또한 실리콘 웨이퍼로 된 후막층(2107)내에 깊이(z0)를 가진다. 선택적으로 유전층(2102)(예를 들면, 질화 실리콘, 산화 실리콘, 옥시나이트라이드 실리콘)은 기판 최상면 위에 놓을 수 있다. 본 발명의 공정은 SOI 웨이퍼 제조를 위한 단계의 다음 순서를 이용하여 재료 영역(2101)을 제거하기 위한 새로운 기술을 제공한다.
선택된 활성 입자(2109)는 선택된 깊이로 실리콘 웨이퍼의 최상면을 통하여 주입하며, 이는 재료 박막이라고 하는 재료 영역의 두께를 규정한다. 나타낸 바와 같이, 입자들은 선택된 깊이(z0)에 원하는 농도(2111)를 가진다. 활성 입자를 실리콘 웨이퍼에 주입하기 위하여 다양한 기술을 사용할 수 있다. 이러한 기술들은 Applied Material사, Eaton Corporation사, Varian사 및 기타 회사로부터 제조한 빔라인 이온 주입 장비를 사용하여 이온 주입하는 것을 포함한다. 또는 PIII(plasma immersion ion implantation) 기술을 이용하여 주입한다. 또한 이온 샤워를 이용하여 주입할 수 있다. 물론 사용한 기술은 적용 여부에 따라 좌우된다.
적용 여부에 따라, 재료 영역에 대한 손상 가능성을 감소시키도록 보다 작은 질량 입자들을 통상적으로 선택할 수 있다. 즉, 입자들이 통과하는 재료 영역을 실질적으로 손상시키지 않고, 선택된 깊이까지 기판 재료를 통하여 작은 질량 입자들이 쉽게 이동한다. 예를 들면, 소질량 입자(또는 활성 입자)는 임의의 하전(예를 들면 양 또는 음으로) 입자 및/또는 중성 원자, 분자, 전자 등이 될 수 있다. 특정 실시예에서, 입자들은 수소 이온 및 이들의 동위 원소, 헬륨 및 이들의 동위 원소 등의 희소 가스 이온 및 네온을 포함하는 중성 입자 및/또는 하전 입자가 될 수 있다. 또한 입자는 가스, 예를 들면 수소 가스, 수증기, 메탄, 기타 수소 화합물 및 기타 소원자량 입자 등의 화합물에서 얻을 수 있다. 그렇지 않은 경우, 입자는 전술한 입자 및/또는 이온 및/또는 분자 종류 및/또는 원자 종류의 임의 결합체일 수 있다.
도 2에 나타낸 바와 같이, 주입한 실리콘 웨이퍼를 작업물 또는 타겟 웨이퍼와 결합하는 단계의 공정을 사용한다. 작업물은 또한 유전체 재료(예를 들면, 석영, 유리, 질화 실리콘, 이산화 실리콘), 전도성 재료(실리콘, 다결정 실리콘, Ⅲ/Ⅳ족 재료, 금속), 플라스틱[예를 들면 폴리이미드(polyimide)계 재료]으로 만들어 진 다양한 기타 유형의 기판이 될 수 있다. 그러나 본 실시예에서의 작업 소재는 실리콘 웨이퍼이다.
특정 실시예에서, 실리콘 웨이퍼들은 저온 열처리 단계를 사용하여 상호 결합되거나 융합된다. 대개 저온 열처리 공정은 주입된 입자들이 재료 영역상에 과도한 응력을 가하여 제어되지 않은 벽개 공정을 행하지 않도록 보장한다. 하나의 특징에 있어서, 저온 접합 공정은 자체 접합 공정으로 실시한다. 특히 산화막을 제거하기 위하여 웨이퍼를 스트립한다(또는 산화시키지 않는다). 세정 용액은 웨이퍼 표면을 처리하여 웨이퍼 표면상에 O-H 결합을 형성한다. 웨이퍼를 세정하는 데 사용되는 용액으로 H2O2-H2SO4의 혼합물을 예로 들 수 있다. 건조기는 웨이퍼 표면을 건조시켜, 웨이퍼 표면으로부터 잔여 액체 또는 입자들을 제거한다. 자체 접합은 산화된 웨이퍼의 표면에 대향하여 세정된 웨이퍼면을 위치시킴으로써 이루어진다.
그렇지 않은 경우, 자체 접합 공정은 플라스마 세정으로, 접합된 웨이퍼 표면 중 하나를 활성화함으로써 이루어진다. 특히 플라스마 세정은 아르곤, 암모니아, 네온, 수증기 및 산소 등의 기체로부터 얻은 플라스마를 사용하여 웨이퍼 표면을 활성화한다. 활성화된 웨이퍼 표면(2203)은 산화 코팅층(2205)을 가지는 다른 웨이퍼면에 대향하여 놓인다. 웨이퍼는 노출면을 지닌 샌드위치형 구조로 되어 있다. 선택된 압력량을 웨이퍼의 각 노출면에 가하여 한 웨이퍼를 다른 웨이퍼에 자체 접합한다.
그렇지 않은 경우, 한 웨이퍼를 다른 웨이퍼에 접합시, 웨이퍼 표면위에 놓인 접착제를 사용한다. 접착제는 에폭시 및 폴리이미드계 재료 등을 포함한다. SOG(spin-on-glass)층은 임의의 웨이퍼 표면을 다른 면위에 접착하기 위하여 사용할 수 있다. 특히 이러한 SOG 재료는 여러가지 중에서도 종종 알코올계 용매 등과 혼합하는 실록산(siloxane) 또는 실리케이트(silicate)를 포함한다. SOG를 웨이퍼 표면에 부착한 후, SOG를 경화시 저온(예를 들면, 150℃∼250℃)이 종종 요구되므로, SOG는 바람직한 재료일 수 있다.
그렇지 않은 경우, 도너 웨이퍼를 타겟 웨이퍼에 결합하는 데, 다양한 기타 저온 기술들을 사용할 수 있다. 예를 들면, 2개의 웨이퍼를 함께 결합하는 데, 정전기 접합 기술을 사용할 수 있다. 특히, 하나 또는 양 웨이퍼 표면은 다른 웨이퍼 표면을 끌어당기도록 하전된다. 또한, 통상적인 수많은 공지 기술을 사용하여 도너 웨이퍼를 타겟 웨이퍼에 융합시킬 수 있다. 물론 사용된 기술은 적용 여부에 따라 다르다.
도 3에 나타낸 바와 같이, 본 방법은 웨이퍼를 샌드위치 구조(2300)에 접합한 후, 박막(2101), 절연체(2305), 타겟 실리콘 웨이퍼(2201)가 차례로 적층된 박막을 구비하기 위하여 기판 재료를 제거하는 피제어 벽개 공정을 포함한다. 선택적 에너지 배치 또는 도너 및/또는 타겟 웨이퍼상의 에너원의 위치화 또는 타겟화(2301, 2303)를 통하여 피제어 벽개 공정이 이루어진다. 예를 들면, 벽개 공정을 개시하기 위하여 에너지 충격(impulse)을 사용할 수 있다. 충격(들)은 에너지원을 사용하여 제공되며, 에너지원은 여러가지 중에서도 기계원, 화학원, 히트싱 크(heat sink) 또는 열원 및 전원을 포함한다.
피제어 벽개 공정을 전술한 것 및 기타 기술을 통하여 개시하며, 도 3을 통하여 나타낸다. 예를 들면, 제어 벽개 작업을 개시하는 공정은, 기판의 선택된 깊이(z0)에서 피제어 벽개 공정을 개시하기 위하여 에너지(2301, 2303)를 기판의 선택된 영역에 공급하는 단계를 사용한다. 여기서 벽개 공정은 기판으로부터 기판 재료 부분을 제거하기 위하여 전파 벽개 전면을 사용하여 이루어진다. 특정 실시예에서 본 방법은 전술한 바와 같이 한 번 충격을 가하여 벽개 공정을 개시한다. 또는 본 방법은 충격을 개시하며, 기판의 선택 영역으로 또다른 충격을 가하거나 연속적으로 충격을 이어서 가한다. 또는 본 방법은 기판을 따라 주사된 에너지로 유지되는 벽개 공정을 개시하는 충격을 가한다. 또는 에너지를 기판의 선택된 영역에 걸쳐 주사할 수 있어서 피제어 벽개 공정을 개시 및/또는 유지한다.
선택적으로 기판 재료의 에너지 또는 응력은 벽개 공정을 개시하기 위하여 필요한 에너지 레벨로 증가되지만, 본 발명에 따른 충격 또는 복합 충격을 기판에 가하기 전에 벽개 공정을 개시하기에는 충분하지 않다. 화학원, 기계원, 히트싱크 또는 열원, 전원 각각 또는 이들의 조합등으로 다양하게 사용하여 기판의 전체 에너지 상태를 올리거나 내릴 수 있다. 화학원은 입자, 유체, 가스 또는 액체를 포함할 수 있다. 이러한 근원은 재료 영역에서 응력을 증가시키는 화학 작용을 포함할 수도 있다. 화학원은 한꺼번에(flood), 시변화로, 공간 변화로 또는 연속하여 도입될 수 있다. 또다른 실시예에서, 기계원은 회전, 병진, 압축, 팽창 또는 초음 파 에너지로부터 유도된다. 기계원은 한꺼번에, 시변화로, 공간 변화로 또는 연속하여 도입될 수 있다. 추가 실시예에서 전원은 한꺼번에, 시변화로, 공간 변화로 또는 연속하여 도입되는 인가 전압 또는 인가 전자기장으로부터 선택될 수 있다. 또다른 추가 실시예에서, 열원 또는 히트싱크는 방사, 대류 또는 전도로부터 선택된다. 이러한 열원은 여러가지 중에서도 광자빔, 유체 분사, 액체 분사, 가스 분사, 전기장/자기장, 전자빔, 열전 가열 및 노로부터 선택할 수 있다. 히트싱크는 유체 분사, 액체 분사, 가스 분사, 극저온 유체, 과냉액, 열전 냉각 수단, 전기장/자기장 등에서 선택될 수 있다. 전술한 실시예와 유사하게, 열원은 한꺼번에, 시변화로, 공간 변화로 또는 연속적으로 적용된다. 임의의 전술한 실시예에서도 적용 여부에 따라 결합하거나 분리할 수도 있다. 물론 사용하는 근원의 유형은 적용 여부에 따라 다르다. 나타낸 바와 같이, 전체 근원은 피제어 벽개 공정을 개시하기 위하여 에너지를 공급하기 전에 재료 영역에 벽개 작용을 개시하지 않고 재료 영역내의 에너지 레벨 또는 응력을 증가시킨다.
바람직한 실시예에서 본 방법은 입자를 기판에 도입하는 온도 이하로 온도를 유지한다. 몇몇 실시예에서 기판 온도는 벽개 공정의 전파를 개시하기 위한 에너지 도입 단계 동안 -200℃∼400℃ 사이에서 기판 온도를 유지한다. 또한 기판 온도를 400℃ 이하 또는 350℃ 이하로 유지할 수 있다. 바람직한 실시예에서, 본 방법은 실온 이하에서 상당량 발생하는 벽개 공정을 개시하고 유지하기 위하여 히트싱크를 사용한다.
또다른 바람직한 실시예에서, 기계원 및/또는 열원은 본 발명의 실시예에 따 라 압력이 가해진(예를 들면, 압축된) 유체 분사일 수 있다. 유체 분사(또는 액체 분사 또는 기체 분사)는 기판(2300)의 가장자리 영역에 충돌하여 피제어 벽개 공정을 개시한다. 압축되거나 압력이 가해진 유체원으로부터의 액체 분사는 기판(2100)에서 재료 영역(2101)의 후막층을 쪼개기 위하여 선택된 깊이(2111)의 영역을 지향한다. 액체 분사는 선택된 깊이(2111)에서 각각을 격리하는 기판(2100)으로부터 영역(2101)을 격리한다. 유체 분사는 재료(2101)를 기판(2100)으로부터 격리하기 위하여 피제어 벽개 공정을 개시하고 유지하도록 적합화될 수 있다. 적용에 따라 유체 분사는 방향, 위치 및 크기에 적합화될 수 있어서, 원하던 피제어 벽개 공정이 실시된다.
최종 접합 단계는 도 4에 나타낸 몇몇 실시예에 따라 타겟 웨이퍼와 재료 영역의 박막간에 일어난다. 임의의 실시예에서, 하나의 실리콘 웨이퍼는 재료 박막을 세정하기 전에 면위에서 열적 성장한 이산화 실리콘으로 된 상층을 가진다. 이산화실리콘은 다양한 기타 기술, 예를 들면 CVD(chemical vapor deposition, 화학 증착)법을 사용하여 형성할 수도 있다. 웨이퍼 표면간의 이산화 실리콘은 이 공정에서 서로 열융합된다.
몇몇 실시예에서, 타겟 웨이퍼 또는 재료 영역의 박막(도너 웨이퍼로부터의) 으로부터의 산화 실리콘면은 함께 추가로 압축되고, 산화 분위기(2401)에 노출된다. 산화 분위기는 증기 산화, 수소 산화 등을 위한 확산로에서 사용할 수 있다. 압력과 산화 분위기의 결합은 산화면 또는 계면(2305)에서 2개의 실리콘 웨이퍼를 함께 융합시킨다. 이러한 실시예는 종종 고온(예를 들면 700℃)을 요한다.
또는 2개의 실리콘 표면을 추가로 함께 압축하여 2개의 웨이퍼간에 전압을 인가한다. 인가 전압은 웨이퍼의 온도를 상승시켜 웨이퍼간의 접합을 유도한다. 이러한 기술은 실질적으로 기계력이 웨이퍼간의 접합 작업을 개시하는 데 필요하지 않기 때문에 접합 공정 동안 실리콘 웨이퍼에 도입된 결정 결함량을 제한한다. 물론 사용된 기술은 적용 여부에 따라 좌우된다.
웨이퍼를 접합한 후, SOI는 도 5에 나타낸 바와 같이, 실리콘 재료로 된 상부막이 형성된 타겟 기판, 및 타겟 기판과 실리콘막 사이에 형성된 샌드위치 산화층을 지닌다. 실리콘 재료막의 격리면은 종종 평탄하지 않아(2404), 마무리 손질을 요한다. 실리콘 웨이퍼의 비평탄면은 종종 2㎚∼8㎚ RMS이거나 이보다 크다. 이러한 비평탄면은 종종 추가 공정 이전에 제거되어야 한다. 특정 실시예에서, 격리면은 그 내부 및 상부에 이전의 주입 단계로부터 수소 함유 입자 농도를 가진다.
표면(2404)을 평탄화 처리하기 위해서, 기판을 수소 함유 분위기하에서 열처리한다(2401). 또한 기판을 HCl, HBr, HI, HF 및 기타 할로겐 원소 함유 화합물을 포함하는 에칭제에 노출시킨다. 이 에칭제도 SF6, CxFx 등의 플루오르 함유 화합물이 될 수 있다.
바람직한 실시예에서 본 발명의 기판을 수소 함유 분위기하에서 에칭제와 열처리를 혼합 사용하여 처리한다. 특정 실시예에서 에칭제는 HCl 가스 등이다. 열처리는 수소 에칭 가스를 사용한다. 몇몇 실시예에서, 에칭 가스는 예를 들면 HCl, HF, HI, HBr, SF6, CF4, NF3 및 CCl2F2 등의 할로겐화 가스이다. 에칭 가스는 예를 들면 염소, 플루오르 등의 다른 할로겐 가스와 혼합될 수도 있다. 노에서 열처리를 할 수 있지만, RTP(rapid thermal processing, 급속 열처리) 수단 등의 금속 열처리 수단으로 열처리하는 것도 바람직하다. 그렇지 않은 경우, 기판을 급속 가열하는 램프(lamp)를 가지는 에피택셜 챔버(chamber)를 사용할 수 있다. 실리콘 웨이퍼 및 할로겐 가스를 사용한 실시예에서는, 이에 따라 약 10℃ 이상 또는 20℃ 이상의 비율로 기판을 가열할 수 있는 수단도 있다.
한 실시예에서, 격리된 기판의 수소 입자는 표면 평탄화 공정을 개선한다고 한다. 여기서 수소 입자는 이들이 기판 밖으로 확산되지 않는 온도에서 유지된다. 특정 실시예에서 수소 입자의 농도 범위는 1021 원자/cm3부터 5 ×1022 원자/cm3까지이다. 그렇지 않으면, 수소 입자의 농도는 적어도 6 ×1021 원자/cm3이다. 실시예에 따라 수소 입자의 특정 농도를 조정할 수 있다.
다른 실시예에서 여전히 본 발명의 기판을 열처리 하기 전에 수소 처리 공정 또는 주입 공정을 행한다. 여기서 격리된 막을 포함한 기판은 주입, 확산 또는 이들의 임의 조합을 통하여 수소 함유 입자에 노출된다. 몇몇 실시예에서, 수소가 처음 주입으로부터 확산되는 곳에서 이어진 수소 처리 공정이 격리된 막에서 수소 농도를 증가시키도록 발생할 수 있다. 본 수소 처리 공정은 격리 후 불균일 또는 비평탄한 표면을 마무리할 수 있는 상표명 Smart Cut의 피제어 벽개 공정 및 기타 공정을 통하여 제조된 기판에서 구현할 수 있다. 평탄화후 마무리한 웨이퍼 또는 표면 처리를 도 16에 나타낸다. 여기서 마무리한 웨이퍼는 실질적으로 평탄 면(2601)을 포함하며, 이는 대개 실질적인 폴리싱 등이 없이 집적 회로의 제조용으로 충분히 양호하다.
또한 벽개면을 마무리하기 위한 현재 기술은 벽개막을 평탄화하는 에칭제, 증착 및 열처리의 조합을 사용할 수 있다. 여기서, 벽개막은 HCl, HBr, HI, HF 등의 수소 함유 화합물에 노출된다. 또한 막이 수소 함유 화합물에 노출된 동안, 벽개막은 예를 들면 벽개막 부분을 에칭하는 증착에 노출된다. 실리콘 벽개막을 사용하여, 실란, 예를 들면 SixClyHz, SiH4, SiClx 및 기타 실리콘 화합물 등의 실리콘 함유 화합물을 사용하여 증착이 일어날 수 있다. 따라서 본 방법은 수소 합유 화합물 및 실리콘 함유 화합물을 사용하여 벽개막을 에칭 및 증착시시켜서 노출한다. 또한 벽개막을 에칭제 및 증착 가스 조합을 사용하여 노출시키면서 열처리한다. 노로 열처리할 수 있지만, RTP 수단 같은 빠른 열처리 수단을 사용하는 것이 바람직하다. 그렇지 않은 경우, 기판을 급속 가열하기 위한 램프를 가지는 에피택셜 챔버 수단을 사용할 수 있다. 실리콘 웨이퍼 및 수소 가스를 사용한 실시예에서, 실시예에 따라 기판을 약 10℃/초 이상 또는 20℃/초 이상의 비율로 가열하는 수단을 사용할 수 있다.
특정 실시예에서, SOI 기판은 그 위에 집적 회로 형성을 위한 일련의 공정 단계를 거친다. 이러한 공정 단계는 1990년에 Lattice Press에서 발행한 S. Wolf가 저술한 Silicon Processing for the VLSI Era (Volume 2)에 기재되어 있으며, 모든 목적상 참조로서 본 명세서에 결부되어 있다.
이상에 기재한 사항은 실리콘 웨이퍼에 관한 것이지만, 다른 기판도 또한 사용할 수 있다. 예를 들면, 기판은 대체로 임의의 단결정, 다결정 또는 균일한 비결정질형 기판이 될 수 있다. 또한 기판은 갈륨 아세나이드, 갈륨 나이트라이드 및 기타의 Ⅲ/Ⅳ족 재료로 만들 수 있다. 본 발명에 따라 다층 기판도 사용할 수 있다. 다층 기판은 SOI 기판, 반도체 기판상의 다수의 샌드위치층, 및 많은 기타 유형의 기판을 포함한다. 또한 전술한 실시예는 대개 피제어 벽개 공정을 개시하는 에너지 펄스를 제공함으로써 이루어진다. 펄스는 선택된 기판 영역에 걸쳐 주사되는 에너지로 대체할 수 있어서 피제어 벽개 공정을 개시한다. 또한 에너지는 기판의 선택된 영역에 걸쳐 주사될 수 있으므로 피제어 벽개 공정을 지속하거나 유지시킨다. 당업자는 본 발명에 따라 사용될 수 있는 다양한 대안, 수정 및 변화를 쉽게 인식할 것이다.
앞서 특정 실시예를 전부 기술하였지만, 다양한 수정, 대안적인 해석 및 이와 동등한 것을 사용할 수 있다. 따라서 전술한 발명의 상세한 설명 및 도해는 청구항으로 정의한 본 발명의 범위를 한정하는 것으로 받아들여지지 않는다.
전술한 바는 PIII 시스템에 따라 일반적으로 기술하였지만, 본 발명은 다양한 기타 플라스마 시스템에도 적용할 수 있다. 예를 들면, 본 발명을 플라스마원 이온 주입 시스템에 적용할 수 있다. 또는 받침대의 노출 영역의 이온 충격이 일어나는 거의 모든 플라스마 시스템에 본 발명을 적용할 수 있다. 따라서 전술한 바는 단지 예시에 지나지 않으며, 청구항의 범위를 한정하지 않는다. 당업자는 다
른 변형, 대안 및 수정을 인식하게 될 것이다.
실험
본 발명의 개념 및 동작을 입증하기 위하여, 이러한 실험을 실시한다. 본 실험은 실질적으로 상이한 층 이송 공정의 일반 개념에 대하여 독자들의 이해를 돕는다. 이러한 공정은 SOI 웨이퍼를 형성하도록 사용된다. SOI 웨이퍼 제조를 위한 적어도 2개의 기본 접근 방법이 있다. 첫 번째는 산소를 실리콘에 주입한 다음에 고온 어닐링을 행하는 초기 SOI 기술인 SIMOX(Separation by Implantation of Oxygen, 산소 주입에 의한 격리)이다. 두 번째는 볼륨 SOI 재료 제조용으로 장래에 SIMOX를 대체할 것으로 기대되는 층 이송 방법이다. 이것들은 여러가지 중에서도 상표명 BESOI(Bonded and Etched Back Silicon on Insulator), 다공성 실리콘층을 따라 벽개를 수반한 상표명 ELTRAN(Epitaxial Layer TRANsfer), 웨이퍼에 수소를 주입하고 다른 웨이퍼에 접합하며, 주입층을 따라 열적으로 쪼갠 다음, 최종적으로 Silicon Genesis Corporaton(SiGen)사가 개발한 피제어 벽개 공정을 실시한 상표명 Smart Cut를 포함한다. 이러한 세가지 기술에 있어서, 이송된 SOI층의 표면이 평탄하지 않으므로, 표면을 평탄하게 하도록 상이한 방법을 사용한다. 보통 방법은 CMP 장치를 사용한 기계적 세정 및 문지름을 수반하는 터치 폴리싱 기술이라고 부른다.
본 실시예에서, 기타 공정에 또한 이용할 수 있는 피제어 벽개 공정을 사용하여 쪼개진 SOI층의 표면 조직/특성을 개선하기를 원한다. 본 실시예는 SOI 웨이퍼의 화학 처리 및 열처리를 조합하여 사용한다(동시 처리 포함). Applied Materials사의 웨이퍼 분위기 "에피택셜" 챔버에 사용된 본 실시예는 상표명 Epi Centura라고 한다. 이러한 챔버는 웨이퍼에 방사열을 제공하기 위하여 방사 램프 배열을 가진 2개의 모듈을 가진다. 이 챔버는 웨이퍼 및 서스셉터 양자의 비의존형 온도 측정을 제공할 수 있는 2개의 광학 파이로미터를 사용한 프로그램 가능 PID를 이용하여 피드백 기구로 자동 조정되도록 온도 제어한다.
사용된 웨이퍼는 8인치 실리콘 웨이퍼이다. 수소 가스를 웨이퍼에 주입한다. 6 ×1016 원자/cm2의 분량 및 약 60KeV의 에너지로 주입한다. 또한 수소 가스가 주입된 웨이퍼는 8인치 크기의 웨이퍼인 기판을 처리하도록 접합된다. 접합된 기판은 기판을 함께 추가로 접합하도록 열처리된다. 접합이 완료되면, 접합된 기판을 벽개 처리한다. 여기서 접합된 기판은 피제어 벽개 공정을 사용하여 쪼개며, 이것은 가스의 유동화 분사를 사용하여 기판의 남은 부분으로부터 주입된 표면을 쪼갠다. 실온에서 발생하는 벽개는 실질적으로 수소를 벽개 표면 외부로 확산시키지 않는 실온에서 개시되기 때문에 선택된 수소 함유 입자 농도(주입 깊이까지)를 지닌다. 매우 균일하고 평탄하지만 가스로부터의 벽개막은 여전히 몇몇 최종 조정을 필요로 한다.
표면을 조정하기 위하여 벽개막을 열처리 및 화학 반응을 조합하여 노출시킨다. 구체적으로는, 벽개 웨이퍼를 에피택셜 챔버에 넣는다. 다음으로 에피택셜 챔버에 HCl 및 H2 기체를 도입하여 벽개 실리콘 표면에 노출시킨다. 또한 실리콘과 HCl간의 제어 가역 반응 뿐만 아니라 실리콘 원자 표면 유동성을 향상시키기 위하여 표면을 고온 분위기에 노출시킨다. 기판에 대해 챔버 온도가 약 1000℃까지, 특히 1200℃까지 유지되도록 한다. 챔버 압력은 대개 약 1기압에서 유지되지만, 다른 기압에서도 유지될 수 있다. HCl 유속 속도는 분당 1 표준 리터보다 작고, 수소 가스 흐름은 분당 약 100 표준 리터이다. 기타 매개 변수들은 표준 방법으로 제어한다. 또한 상부 SOI 표면층 및 벽개면에서 잉여 H2 분자의 존재는 사전에 실시한 H2 주입 결과, SOI 표면 변형을 개선한다.
도 6 및 도 7은 본 발명에 따라 관찰한 벽개면의 사진이다. 본 사진은 단지 예시에 불과하며, 청구항의 범위를 제한하지 않는다. 먼저 벽개면에서의 표면 조도를 측정한다. Digital Instrument Tapping Mode AFM(Atomic Force Microscopy, 원자 현미경)으로 측정한 초기 표면 조도는 약 4.0㎚∼8.0㎚의 범위이다. 도 6의 사진으로 관찰한 초기 조도(600)를 설명한다. 본 방법을 적용한 후, 표면 조도는 도 7의 사진에 도면 부호 700으로 나타낸 바와 같이 0.1㎚ 이하로 감소된다. 수십 ㎚를 제거하는 데 한계가 있는 종래의 접촉형(touch) 폴리싱과는 달리, 본 실험은 층의 균일도를 저하시키지 않고 수백 ㎚ 또는 수십 ㎚까지 SOI 층두께를 감소시키도록 사용할 수 있다. 제거할 후막층에 있어서, 우수한 SOI 표면 특성을 계속 유지하면서 고제거율 및 저제거율을 조합하여 전개할 수 있다. 또한 실질적으로 일단의 습식 화학 성분 등이 없는 본 방법은 일부 적용에 있어서 건식이다. 따라서 종래 기술보다 우수한 본 실험을 이용하여 본 발명의 몇몇 이점을 나타낸다.
본 실험은 단지 예시에 지나지 않으며, 청구범위를 한정하는 것은 아니다. 당업자는 많은 다른 변형, 대안 및 수정을 인식하게 된다. 예를 들면, 여기서 청 구항의 범위를 벗어나지 않고 상이한 온도, 상이한 압력, 유속, 화학 성분 등에서 공정을 실행할 수 있다.
특정 실시예를 기술하면서 다양한 수정, 대안 설명 및 이와 동등한 것을 이용할 수 있다. 따라서 전술한 발명의 상세한 설명 및 실시예는 첨부한 청구항으로 정의한 본 발명의 개념을 제한하는 것으로 받아들여지지 않는다.
본 발명은 SOI 웨이퍼상에 실질적으로 균일한 표면을 형성하기 위한 효율적인 기술을 제공함으로써, 종래의 기술보다 많은 이점을 얻는다. 본 발명은 집적 회로의 제조용으로서 새로운 균일층을 제공하며, 또한 본 발명은 HCl 및 수소 가스 등의 표준 제조용 가스를 사용하며, 본 발명은 접합 계면 집적도 및 결정 구조를 향상시킬 수 있는 동시에, 공정시 기판 결함을 감소시킨다.

Claims (5)

  1. 특정 표면 조도를 가진 벽개면을 포함하는 기판을 제공하는 단계; 및
    상기 특정 표면 조도를 감소시키기 위해 상기 벽개면을 부식제에 노출시키면서 1000℃ 이상의 온도까지 상기 벽개면의 온도를 증가시키는 단계를 포함하며,
    상기 부식제는 HCl이고, 상기 벽개면은 수소 가스에 노출되는 것을 특징으로 하는, 기판 제조 방법.
  2. 제1항에 있어서,
    상기 특정 표면 조도가 50% 이상 감소되는 것을 특징으로 하는, 기판 제조 방법.
  3. 제1항에 있어서,
    상기 부식제가 수소를 함유하는 것을 특징으로 하는, 기판 제조 방법.
  4. 제1항에 있어서,
    상기 수소 가스에 대한 상기 HCl 가스의 비가 0.001∼10인 것을 특징으로 하는, 기판 제조 방법.
  5. 제1항에 있어서,
    실리콘 원자를 상기 벽개면에 증착시키기 위해 상기 벽개면을 실리콘 함유 가스에 노출시키는 단계를 추가로 포함하는 것을 특징으로 하는, 기판 제조 방법.
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