JP3358550B2 - Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ - Google Patents

Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ

Info

Publication number
JP3358550B2
JP3358550B2 JP20871098A JP20871098A JP3358550B2 JP 3358550 B2 JP3358550 B2 JP 3358550B2 JP 20871098 A JP20871098 A JP 20871098A JP 20871098 A JP20871098 A JP 20871098A JP 3358550 B2 JP3358550 B2 JP 3358550B2
Authority
JP
Japan
Prior art keywords
soi
wafer
layer
soi wafer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP20871098A
Other languages
English (en)
Other versions
JP2000030995A (ja
Inventor
功 横川
直人 楯
清 三谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP20871098A priority Critical patent/JP3358550B2/ja
Priority to EP99305120A priority patent/EP0971395A1/en
Priority to US09/343,074 priority patent/US6284629B1/en
Priority to KR1019990026311A priority patent/KR100668160B1/ko
Publication of JP2000030995A publication Critical patent/JP2000030995A/ja
Priority to US09/906,873 priority patent/US20010046746A1/en
Application granted granted Critical
Publication of JP3358550B2 publication Critical patent/JP3358550B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10S156/934Apparatus having delaminating means adapted for delaminating a specified article
    • Y10S156/941Means for delaminating semiconductive product
    • Y10S156/942Means for delaminating semiconductive product with reorientation means
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/977Thinning or removal of substrate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/19Delaminating means
    • Y10T156/1978Delaminating bending means

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、イオン注入したウ
エーハを結合および分離してSOI(Silicon OnInsula
tor)ウエーハを製造する方法(水素イオン剥離法、ス
マートカット法と呼ばれる技術)で得られるSOI構造
ウエーハのSOI層を厚くする方法並びにこの方法で作
製されるSOIウエーハに関する。
【0002】
【従来の技術】SOIウエーハを作製する方法の代表的
な一手法として、2枚の鏡面研磨したシリコンウエーハ
を酸化膜を介して接着剤を用いることなく結合し、熱処
理(通常1000℃〜1200℃)を行って結合強度を
高めた後、片方のウエーハを薄膜化する、いわゆるウエ
ーハ結合法がある。このウエーハ結合法では、結合され
た2枚のウエーハのうち片方のウエーハを研削やエッチ
ングによりある程度薄膜化した後、更にその表面をメカ
ノケミカル研磨することにより、目的とするSOI層厚
に仕上げることが行なわれている。
【0003】この方法で作製されたSOIウエーハは、
SOI層の結晶性や埋め込み酸化膜の信頼性が通常のシ
リコンウエーハ並みに高いという利点があるが、この製
造方法ではSOI層の膜厚の均一性に限界があり、高精
度の加工手法を用いても目標膜厚に対して高々±0.3
μm程度の面内均一性しか得られないという欠点があ
る。また、2枚のシリコンウエーハから1枚のSOIウ
エーハを得ることしかできず、コスト高になるという問
題がある。
【0004】最近、新たなSOIウエーハの製造方法と
して、イオン注入したウエーハを他のウエーハと結合し
た後に熱処理することにより、イオン注入層で剥離する
方法(水素イオン剥離法、スマートカット法と呼ばれる
技術)が特開平5−211128号に提案されている。
この方法は、2枚のシリコンウエーハのうち、少なくと
も一方に酸化膜を形成し、一方のウエーハの一主面に水
素イオンまたは希ガスイオンを注入し、ウエーハ内部に
微小気泡層(封入層)を形成させた後、該イオンを注入
した方の面と他方のシリコンウエーハの一主面とを酸化
膜を介して密着させ、その後500℃以上の熱処理を加
えて微小気泡層を劈開面として一方のウエーハを薄膜状
に分離し、さらに高温の熱処理を加えて強固に結合して
SOIウエーハを作製する技術である。そして、この方
法では膜厚均一性が±0.01μm以下のSOIウエー
ハが比較的容易に得られている。
【0005】ところで、SOI層の膜厚が数μmから数
10μmのいわゆる厚膜SOIウエーハは、バイポーラ
デバイスやパワーデバイス用として極めて有用であり、
今後の成長も大いに期待されている。従来、厚膜SOI
ウエーハを作製するには、前記ウエーハ結合法により、
先ず酸化膜付きウエーハとベアウエーハとを貼り合わ
せ、1100℃で結合熱処理を行なう。その後、研削お
よび研磨処理して所望の膜厚を持つ厚膜SOIウエーハ
を作製することになるが、その際、ウエーハ周辺部には
未結合部が生じるため、研磨前に未結合部を除去するエ
ッジ処理工程を行なわなければならず、工程が複雑にな
り、コスト高となってしまう。また、研磨工程だけでは
SOI層の膜厚の均一性を良くすることができず、特開
平5−160074号公報に開示されているPACE
(Plasma Assisted Chemical
Etching)法と呼ばれる気相エッチング処理に
より膜厚を均一化し、鏡面研磨によりヘイズ等の除去を
行っていたが、このように気相エッチング後に研磨を行
うと却ってSOI層の膜厚の均一性が悪化したり、潜傷
やダメージ層が導入され、結晶性が劣化し易いという欠
点がある上に、加工コストが高くなってしまうことに変
わりがない。
【0006】一方、水素イオン剥離法では、上記ウエー
ハ結合法では不可欠であったエッジ処理工程が不要であ
るため、生産性やコスト面で大きなメリットを有する。
しかし、イオン注入装置の加速電圧がイオンの注入深さ
を決め、これがSOI層の膜厚を決定することになるの
で、量産機として通常使用されている大電流のイオン注
入装置では、装置上の制限により200keV程度の加
速電圧が限度であるため、せいぜい2μm程度の膜厚を
持つSOI層しか作製できなかった。従って、水素イオ
ン剥離法によりこれ以上の膜厚を有するSOI層を形成
するためには、より高加速電圧が得られる大電流のイオ
ン注入装置が必要とされるが、200keVを超えるよ
うな高加速電圧が得られる装置では大電流を得ることが
難しく、所定の注入量を得るために時間を要することに
なり、結果的にコストアップに繋がるため、量産レベル
での実用化はされていなかった。また、剥離後のSOI
表面の面粗さを改善するために研磨等の工程が必要であ
るという点においては、PACE法と同様の問題点があ
った。
【0007】
【発明が解決しようとする課題】そこで、本発明はこの
ような問題点に鑑みなされたもので、水素イオン剥離法
で得られたSOI層上にシリコン膜を形成させて、良好
な膜厚均一性を有する厚膜SOIウエーハを生産性よ
く、低コストで提供することを主たる目的とする。
【0008】
【課題を解決するための手段】上記課題を解決するため
本発明は、二枚の単結晶シリコンウエーハのうち、少な
くとも一方に酸化膜を形成すると共に、一方のシリコン
ウエーハの上面から水素イオンまたは希ガスイオンを注
入してイオン注入層を形成させた後、該イオンを注入し
た方の面を酸化膜を介して他方のシリコンウエーハと密
着させ、次いで熱処理を加えて該イオン注入層を劈開面
(剥離面)として一方のシリコンウエーハを薄膜状に分
離してSOI層を有するSOIウエーハを作製した後、
該SOI層上にエピタキシャル層を成長させて厚膜SO
I層を形成させることを特徴とするSOIウエーハの製
造方法である。
【0009】このように、水素イオン剥離法によって得
られたSOI層を有するSOIウエーハを作製した後、
SOI層の劈開面を研磨することなく、該SOI層上に
エピタキシャル層を成長させれば、膜厚均一性の良好
な、厚膜SOIウエーハを歩留り良く、高い生産性で製
造することができる。しかも、エピタキシャル成長前の
昇温時にSOIウエーハが水素雰囲気に曝されることに
より、SOI表面の面粗さが改善されるので、エピタキ
シャル層成長後の厚膜SOI表面の面粗さも良好なもの
となる。
【0010】この場合、エピタキシャル層が形成される
SOI層の剥離面には、イオン注入によるダメージ層が
多少残ったままエピタキシャル層が形成されるので
ピタキシャル層下部のSOI層中にダメージ層を有する
厚膜SOIウエーハを形成することができ、このダメー
ジ層は重金属等の不純物をデバイス活性層から除去する
ゲッタリングサイトとして利用できる。
【0011】この場合エピタキシャル層成長前のSO
Iウエーハに、水素を含む還元性雰囲気もしくは塩化水
素ガスを含む雰囲気で熱処理を行えば、SOI層の剥離
面に残るダメージ層が除去され、剥離面の面粗さが改善
されてからエピタキシャル層を成長することができるの
で、結晶欠陥が極めて少なく、膜厚均一性および表面粗
さが良好な高品質の厚膜SOI層を有するSOIウエー
ハを製造することができる。
【0012】また、チョクラルスキー法(CZ法)によ
り製造されたシリコンウエーハを用いて作製したSOI
ウエーハの場合、SOI層中にCOP(Crystal
Originated Particle)と呼ばれ
る0.1〜0.2μm程度の大きさの空洞型の欠陥が存
在するので、SOI層がCOPの大きさより薄いと、エ
ピタキシャル成長工程で使用される水素ガスがCOPを
貫通し、埋め込み酸化膜をエッチングしてしまい、結果
としてSOIウエーハの特性を劣化してしまう。
【0013】そこでエピタキシャル層成長前のSOI
ウエーハのSOI層の膜厚が0.2μm以上にすること
により、エピタキシャル成長工程中の埋め込み酸化膜が
エッチングされるのを確実に防ぐことができる。
【0014】この場合エピタキシャル成長後の厚膜S
OI層の膜厚を2μmを超えるものとすることが望まし
い。このようにして、厚膜のSOI層を形成すると、バ
イポーラデバイスやパワーデバイス用として極めて有用
な膜厚均一性の良好な、厚膜SOI層を生産性よく、低
コストで作製することができる。
【0015】次に、本発明は、前記製造方法により製造
されたことを特徴とするSOIウエーハである。このよ
うなSOIウエーハは、膜厚均一性が良好なSOIウエ
ーハであり、バイポーラデバイスやパワーデバイス用と
して極めて有用な電気特性に優れたSOIウエーハとな
る。
【0016】そして、本発明は、前記製造方法におい
て、副生する剥離ウエーハを再処理してシリコンウエー
ハとして再利用することを特徴とする剥離ウエーハを再
利用する方法である。このように、本発明の水素イオン
剥離法においても、副生した剥離ウエーハに適切な再処
理を施して、シリコンウエーハとして再利用することが
できるので、結果として高品質の厚膜SOI層を有する
SOIウエーハの歩留り、生産性の向上とコストダウン
を図ることができる。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明するが、本発明はこれらに限定され
るものではない。ここで、図1はエピタキシャル成長工
程を含むイオン注入したウエーハを結合及び分離してS
OIウエーハを製造する方法によるSOIウエーハの製
造工程の一例を示すフロー図である。この水素イオン剥
離法には、例えば処理工程順序の違いから大きく分けて
A法とB法とがあり、先ずA法から、本発明の厚い膜厚
のSOIウエーハを製造する方法を説明する。
【0018】図1の(1)に示したA法の工程1では、
2枚のシリコン鏡面ウエーハを準備するものであり、デ
バイスの仕様に合ったウエーハ20、21を準備する。
工程2では、そのうちの少なくとも一方のウエーハ、こ
こではウエーハ20を熱酸化し、その表面に約0.1μ
m〜2.0μm厚の酸化膜30を形成する。図では、表
面側にのみ酸化膜が形成されているが、ウエーハ20の
全体の表面に酸化膜を形成しても良い。
【0019】工程3では、もう一方のウエーハ21の片
面に対して水素イオンまたは希ガスイオンを注入し、イ
オンの平均進入深さにおいて表面に平行な微小気泡層
(封入層)40を形成させるもので、この注入温度は2
5〜450℃が好ましい。ここでは、イオン注入装置の
加速電圧がイオンの注入深さを決め、これが剥離後のS
OI層の膜厚を決めることになるが、イオン注入装置の
加速電圧には装置上の制限があるので、現状では200
keV程度の加速電圧で例えば水素イオンの場合、2μ
m程度の膜厚が上限である。
【0020】工程4は、水素イオンを注入したウエーハ
21の水素イオン注入面にウエーハ20の酸化膜30の
面を重ね合せて密着させる工程であり、常温の清浄な雰
囲気下で2枚のウエーハの表面同士を接触させることに
より、接着剤等を用いることなくウエーハ同士が接着す
る。
【0021】次に、工程5では、封入層40を境界とし
て上部シリコン(剥離ウエーハ)28と下部SOIウエ
ーハ10(SOI層25+埋込み酸化膜26+ベースウ
エーハ27)に分離する剥離熱処理工程で、不活性ガス
雰囲気下約500℃以上の温度で熱処理を加えれば、結
晶の再配列と気泡の凝集とによって剥離ウエーハと下部
SOIウエーハに分離される。このように本発明では、
工程5において剥離ウエーハ28が副生される。
【0022】そして、工程6では、前記工程4の密着工
程で密着させたウエーハ同士の結合力では、そのままデ
バイス工程で使用するには弱いので、SOIウエーハ1
0に熱処理を施し結合強度を十分なものとする必要があ
るが、この熱処理は不活性ガス雰囲気下、または酸化性
ガス雰囲気下、1050℃〜1200℃で30分から2
時間の範囲で行うことが好ましい。
【0023】なおこの場合、上記工程5の剥離熱処理と
工程6の結合熱処理を連続的に実施しても構わないし、
また、工程5の剥離熱処理と工程6の結合熱処理を同時
に兼ねるものとして行ってもよい。 ここまでの工程
は、通常の水素イオン剥離法によるSOIウエーハの製
造方法と変わりがない。
【0024】次に、工程7は、水素イオン剥離法によっ
て得られたSOI層25の表面である劈開面50の上に
エピタキシャル層を成長させてSOI層の膜厚を2μm
を超えて所望の膜厚まで成長させる工程である。尚、A
法の場合、剥離熱処理後のSOIウエーハ10の外周部
には、酸化膜30(埋め込み酸化膜26)が露出してい
る領域(未結合部)があるので、エピタキシャル成長前
に予めフッ酸水溶液等により除去しておく必要がある。
エピタキシャル層成長後、最終的に得られたSOIウエ
ーハ10は、総膜厚が数μm〜数10μmの厚膜SOI
層60と埋込み酸化膜26とベースウエーハ27から構
成されたものとなっている。
【0025】エピタキシャル成長には、通常行なわれて
いるCVD法により、例えば、1100〜1200℃で
SiCl4 、あるいはSiHCl3 、SiH2 Cl2
SiH4 等を水素還元してSiを析出させ、用いたシリ
コンウエーハの結晶方位どうりにエピタキシャル成長さ
せればよい。或は分子線エピタキシー法(MBE法)に
より、超高真空(10-8〜10-11)下、600〜90
0℃の低温でエピタキシャル成長させてもよい。
【0026】ここまでの工程において、工程5・工程6
・工程7の順序を工程5・工程7・工程6の順序に変え
ることもできる。また、工程6の結合熱処理と工程7の
エピタキシャル成長を連続的に行なうか、あるいは同時
に兼ねるものとして行なってもよい。例えば、通常のエ
ピタキシャル成長工程は、前記したように、ほぼ100
%水素雰囲気中で1000〜1200℃まで昇温した
後、反応ガスを流してエピタキシャル層を堆積するの
で、これだけでもエピタキシャル成長と同時に結合強度
が高められる結果となるし、あるいは反応温度付近の温
度まで昇温してから水素雰囲気中または塩化水素ガスを
混合した雰囲気中で一定時間保持してSOI表面のダメ
ージ層をエッチングした後、連続的にエピタキシャル層
の堆積を行っても、結果的に結合強度は高められる。こ
の場合、工程6と工程7は、同一のエピタキシャル装置
で連続的あるいは同時に実施することになり、生産性や
コスト面で非常に有利である。
【0027】このように、水素イオン剥離法によって得
られたSOI層の劈開面にシリコンのエピタキシャル成
長を行えば、SOI層として総膜厚数μm〜数10μm
の厚膜SOI層が比較的容易に得ることができると共
に、膜厚の均一性が良好で、結晶欠陥の殆どない電気特
性に優れたSOIウエーハ、あるいはSOI層にゲッタ
リングサイトを有し、重金属汚染に強いSOIウエーハ
を作製することができる。
【0028】続いてB法によるSOIウエーハの製造方
法を述べる。B法の工程1では、2枚のシリコン鏡面ウ
エーハを準備するものであり、デバイスの仕様に合った
ウエーハ22、23を準備する。工程2では、そのうち
の少なくとも一方のウエーハを熱酸化し、その表面に約
0.1μm〜2.0μm厚の酸化膜31を形成する。工
程3では、ウエーハ23の酸化膜31面に対して水素イ
オンまたは希ガスイオンを注入し、イオンの平均進入深
さにおいて表面に平行な微小気泡層(封入層)41を形
成させる。この注入温度は25〜450℃が好ましい。
【0029】工程4は、水素イオン注入したウエーハ2
3の水素イオン注入面である酸化膜31の面にシリコン
ウエーハ22を重ね合せる工程であり、常温の清浄な雰
囲気下で2枚のウエーハの表面同士を接触させることに
より、接着剤等を用いることなくウエーハ同士が接着す
る。次に、工程5から工程7までは、A法と同様の処理
工程を経て、膜厚の均一性が良好で結晶欠陥がなく、厚
膜SOI層を有するSOIウエーハが得られる。
【0030】次に、本発明の工程8は、剥離ウエーハの
再利用の工程であり、工程5の剥離熱処理工程で副生し
た剥離ウエーハ28をシリコンウエーハとして再利用す
る工程である。A法或はB法のいずれの方法で副生した
ものでも再利用することができる。この再利用工程は、
剥離ウエーハの品質によって適切な再処理工程が編成さ
れるもので、例えば、剥離ウエーハの外周に未結合部と
酸化膜による段差が残っている場合或はダメージ層が残
存している場合には、剥離面を研磨する研磨工程が組み
込まれることになる。また、表面のダメージ層を除去
し、表面粗さを改善するために、水素を含む還元性雰囲
気下の熱処理を行うようにしてもよい。
【0031】
【実施例】以下、本発明の実施例を挙げて具体的に説明
するが、本発明はこれらに限定されるものではない。 (実施例1)導電型がp型で抵抗率が10Ω・cm、直
径150mm、結晶軸<100>、厚さ625μmのC
Zシリコン鏡面ウエーハを2枚準備し、図1に示したB
法の工程1〜8に従って先ず、水素イオン剥離法により
SOI層の厚さが0.5μmのSOIウエーハを作製
し、次いでCVD法によりエピタキシャル成長させて総
膜厚2.0μmの厚膜SOI層を有するSOIウエーハ
を製造した。
【0032】SOIウエーハを製造する主な処理条件は
次の通りである。 a)工程2の酸化膜厚:80nm b)工程3の水素注入条件:H+ イオン、注入エネルギ
ー:67keV 注入線量:8×1016/cm2 c)工程5の剥離熱処理条件:N2 ガス雰囲気下、50
0℃、30分、 d)工程6の結合熱処理:なし(工程7と兼ねる)、 e)工程7のCVD法エピタキシャル成長工程:H2
ーク(H2 雰囲気、1110℃、60秒)、エピタキシ
ャル層デポジション(SiHCl3 +H2 、1110
℃、60秒)。
【0033】こうして工程5では、水素イオン剥離法に
より、0.5μm厚さのSOI層が形成され、工程7で
は、CVD法により1.5μmエピタキシャル成長させ
て総膜厚2.0μmの厚膜SOI層を形成した。
【0034】また、工程5の剥離熱処理後の剥離したま
まのSOIウエーハのSOI層の膜厚均一性と表面粗さ
を求めた。膜厚測定は反射分光法で行ない、SOIウエ
ーハの面内を外周から10mmを除いて、2mmピッチ
で数千点測定し、RMS値(自乗平均平方根値)で表し
た。その結果、剥離熱処理後のSOI層の膜厚のシグマ
(標準偏差)は、0.6nmであり、従って、膜厚均一
性(3シグマ)は±1.8nmであった。表面粗さは、
原子間力顕微鏡により1μm角で測定したところ、RM
S値(自乗平均平方根粗さ)で、約7.6nmであっ
た。一方、工程7のエピタキシャル成長後のSOI層の
膜厚分布を測定したところ、膜厚のシグマ(標準偏差)
は、18.4nmであり、従って、膜厚均一性(3シグ
マ)は±55.4nmで、エピタキシャル成長により膜
厚の均一性は若干悪化したが、通常のウエーハ結合法の
±0.3μmと比べると、極めて良好であることがわか
った。また、表面粗さはRMS値で約0.29nmと極
めて良好であった。
【0035】エピタキシャル成長後にSOIウエーハを
4分割し、SOI層中の深さ方向の欠陥密度を測定し
た。測定方法は、4分割したウエーハをKOH水溶液に
よるエッチングで表面からそれぞれ1.5、1.0、
0.5、0μmのエッチングをした後、これらをH.G
asselらにより開示された四段セコエッチング法
(J.Electrochem.Soc.,140,p
p1713,1993)を行った後、顕微鏡観察して、
その表面に存在するピット密度をカウントすることによ
って測定した。その結果、どの深さにおいても欠陥密度
は102 /cm2 以下であり、通常のバルクウエーハと
同等以下の極めて良好な値を示した。
【0036】(実施例2)エピタキシャル成長する膜厚
を6.5μmとし、H2 ベーク(ほぼ100%水素雰囲
気での熱処理)をせずに、エピタキシャル層を堆積した
以外は、実施例1と同様の条件で総膜厚7.0μmのS
OIウエーハを作製した。エピタキシャル層の表面粗さ
はRMS値で約0.33nmと極めて良好であった。
【0037】このウエーハを4分割し、その内1枚を通
常の選択エッチング(セコエッチング)により表面から
1μmエッチングして顕微鏡観察し、表面の欠陥密度を
測定したが、積層欠陥等の欠陥は観察されなかった。残
りの3枚は、実施例1と同様の方法で、SOI層中の深
さ方向の欠陥密度を測定した。ただし、KOH水溶液に
よるエッチング除去量は、5.0、6.0、6.5μm
とした。その結果、エッチング量が5.0、6.0μm
の2枚については実施例1と同様に欠陥密度は102
cm2 以下であったが、エッチング量が6.5μm(エ
ピタキシャル層の成長界面までエッチング)のウエーハ
は、7×103 /cm2の欠陥密度があった。これは、
エピタキシャル層の成長界面下部のSOI層に水素イオ
ン注入時のダメージが残っていることを示しており、こ
のダメージ層を、重金属等の不純物をデバイス活性層か
ら除去するゲッタリングサイトとして利用できることが
わかった。
【0038】尚、本発明は、上記実施形態に限定される
ものではない。上記実施形態は、例示であり、本発明の
特許請求の範囲に記載された技術思想と実質的に同一な
構成を有し、同様な作用効果を奏するものは、いかなる
ものであっても本発明の技術的範囲に包含される。
【0039】
【発明の効果】以上説明したように、本発明によれば、
バイポーラデバイスやパワーデバイス用として有用な、
SOI層の膜厚の均一性が良好で、結晶性と電気特性に
優れた厚膜SOI層を有するSOIウエーハ、あるいは
SOI層内にゲッタリングサイトを有し、重金属汚染に
強いSOIウエーハを比較的容易に低コストで製造する
ことができる。また、薄膜化や、面粗さを改善するため
の研磨工程が不要となり、水の使用量の低減や、研磨ス
ラリ等の産業廃棄物が低減されるため、環境への悪影響
を抑制できる。また、ウエーハ周辺の未結合部を除去す
る工程もなくなったので生産性と歩留りが向上し、大幅
なコストダウンが可能となった。さらに副生される剥離
ウエーハをシリコンウエーハとして再利用することが可
能となり、一層コストダウンが図られる。
【図面の簡単な説明】
【図1】本発明のSOIウエーハの製造工程の一例を示
すフロー図である。
【符号の説明】
1…2枚の鏡面研磨ウエーハを準備する工程、2…一方
のウエーハを酸化する工程、3…水素イオンを注入する
工程、4…水素イオン注入面に他のウエーハを重ね合せ
密着させる工程、5…剥離熱処理工程、6…ウエーハ結
合熱処理工程、7…エピタキシャル成長工程、8…再利
用工程、10…SOIウエーハ、20、21、22、2
3…鏡面研磨シリコンウエーハ、25…SOI層、26
…埋め込み酸化膜、27…ベースウエーハ、28…剥離
ウエーハ、30、31…酸化膜、40、41…水素イオ
ン注入微小気泡層(封入層)、50…劈開面、60…厚
膜SOI層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−275905(JP,A) 特開 平10−321548(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/02 H01L 27/12

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 二枚の単結晶シリコンウエーハのうち、
    少なくとも一方に酸化膜を形成すると共に、一方のシリ
    コンウエーハの上面から水素イオンまたは希ガスイオン
    を注入してイオン注入層を形成させた後、該イオンを注
    入した方の面を酸化膜を介して他方のシリコンウエーハ
    と密着させ、次いで熱処理を加えて該イオン注入層を劈
    開面として一方のシリコンウエーハを薄膜状に分離して
    SOI層を有するSOIウエーハを作製し、該SOIウ
    エーハに、水素を含む還元性雰囲気もしくは塩化水素ガ
    スを含む雰囲気で熱処理を行った後、SOI層上にエピ
    タキシャル層を成長させて厚膜SOI層を形成させるこ
    とを特徴とするSOIウエーハの製造方法。
  2. 【請求項2】 前記エピタキシャル層成長前のSOIウ
    エーハのSOI層の膜厚が0.2μm以上であることを
    特徴とする請求項1に記載したSOIウエーハの製造方
    法。
  3. 【請求項3】 前記エピタキシャル成長後の厚膜SOI
    層の膜厚を2μm以上とすることを特徴とする請求項1
    又は請求項2に記載したSOIウエーハの製造方法。
  4. 【請求項4】 前記請求項1ないし請求項に記載した
    製造方法により製造されたことを特徴とするSOIウエ
    ーハ。
JP20871098A 1998-07-07 1998-07-07 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ Expired - Lifetime JP3358550B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP20871098A JP3358550B2 (ja) 1998-07-07 1998-07-07 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
EP99305120A EP0971395A1 (en) 1998-07-07 1999-06-29 "A method of fabricating an SOI wafer and SOI wafer fabricated by the method"
US09/343,074 US6284629B1 (en) 1998-07-07 1999-06-29 Method of fabricating an SOI wafer and SOI wafer fabricated by the method
KR1019990026311A KR100668160B1 (ko) 1998-07-07 1999-07-01 Soi웨이퍼의 제조방법 및 이 방법으로 제조된 soi웨이퍼
US09/906,873 US20010046746A1 (en) 1998-07-07 2001-07-16 Method of fabricating an SOI wafer and SOI wafer fabricated by the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20871098A JP3358550B2 (ja) 1998-07-07 1998-07-07 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ

Publications (2)

Publication Number Publication Date
JP2000030995A JP2000030995A (ja) 2000-01-28
JP3358550B2 true JP3358550B2 (ja) 2002-12-24

Family

ID=16560808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20871098A Expired - Lifetime JP3358550B2 (ja) 1998-07-07 1998-07-07 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ

Country Status (4)

Country Link
US (2) US6284629B1 (ja)
EP (1) EP0971395A1 (ja)
JP (1) JP3358550B2 (ja)
KR (1) KR100668160B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892948B2 (en) 2006-01-23 2011-02-22 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer and SOI wafer

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070122997A1 (en) 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US6159824A (en) 1997-05-12 2000-12-12 Silicon Genesis Corporation Silicon-on-silicon wafer bonding process using a thin film blister-separation method
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
FR2797714B1 (fr) * 1999-08-20 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせsoiウエーハの製造方法および貼り合わせsoiウエーハ
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
US6846718B1 (en) * 1999-10-14 2005-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
KR100549257B1 (ko) * 1999-12-08 2006-02-03 주식회사 실트론 에스오아이 웨이퍼의 표면 정밀 가공 방법
JP4450126B2 (ja) * 2000-01-21 2010-04-14 日新電機株式会社 シリコン系結晶薄膜の形成方法
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
EP1482549B1 (en) * 2003-05-27 2011-03-30 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of fabrication of a heteroepitaxial microstructure
US6420243B1 (en) * 2000-12-04 2002-07-16 Motorola, Inc. Method for producing SOI wafers by delamination
US6670259B1 (en) * 2001-02-21 2003-12-30 Advanced Micro Devices, Inc. Inert atom implantation method for SOI gettering
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
JP3785067B2 (ja) * 2001-08-22 2006-06-14 株式会社東芝 半導体素子の製造方法
KR100434914B1 (ko) * 2001-10-19 2004-06-09 주식회사 실트론 고품질 웨이퍼 및 그의 제조방법
US6656761B2 (en) 2001-11-21 2003-12-02 Motorola, Inc. Method for forming a semiconductor device for detecting light
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
EP1453096B1 (en) * 2001-12-04 2017-02-22 Shin-Etsu Handotai Co., Ltd. Method for producing a bonded wafer
US6794227B2 (en) 2002-06-28 2004-09-21 Seh America, Inc. Method of producing an SOI wafer
FR2842349B1 (fr) * 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
TW200428637A (en) 2003-01-23 2004-12-16 Shinetsu Handotai Kk SOI wafer and production method thereof
JP2004265904A (ja) * 2003-01-23 2004-09-24 Shin Etsu Handotai Co Ltd Soiウエーハ及びその製造方法
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
US20040187769A1 (en) * 2003-03-27 2004-09-30 Yoshirou Aoki Method of producing SOI wafer
US6968110B2 (en) * 2003-04-21 2005-11-22 Sioptical, Inc. CMOS-compatible integration of silicon-based optical devices with electronic devices
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2858461B1 (fr) * 2003-07-30 2005-11-04 Soitec Silicon On Insulator Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
FR2867310B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
FR2867307B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
US7282449B2 (en) 2004-03-05 2007-10-16 S.O.I.Tec Silicon On Insulator Technologies Thermal treatment of a semiconductor layer
US20050236619A1 (en) * 2004-04-21 2005-10-27 Vipulkumar Patel CMOS-compatible integration of silicon-based optical devices with electronic devices
JP4617820B2 (ja) * 2004-10-20 2011-01-26 信越半導体株式会社 半導体ウェーハの製造方法
EP1962340A3 (en) 2004-11-09 2009-12-23 S.O.I. TEC Silicon Method for manufacturing compound material wafers
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
DE102004062356A1 (de) * 2004-12-23 2006-07-13 Siltronic Ag Halbleiterscheibe mit einer Halbleiterschicht und einer darunter liegenden elektrisch isolierenden Schicht sowie Verfahren zu deren Herstellung
EP1855309A4 (en) * 2005-02-28 2010-11-17 Shinetsu Handotai Kk METHOD FOR PRODUCING A BONDED WAFERS AND BONDED WAFER
FR2883659B1 (fr) * 2005-03-24 2007-06-22 Soitec Silicon On Insulator Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur
JP2006294737A (ja) 2005-04-07 2006-10-26 Sumco Corp Soi基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
TW200733244A (en) * 2005-10-06 2007-09-01 Nxp Bv Semiconductor device
JP5124973B2 (ja) * 2006-04-18 2013-01-23 信越半導体株式会社 Soiウェーハの製造方法
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
EP1926130A1 (en) * 2006-11-27 2008-05-28 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method of improving the surface of a semiconductor substrate
ATE486366T1 (de) * 2006-12-26 2010-11-15 Soitec Silicon On Insulator Verfahren zum herstellen einer halbleiter-auf- isolator-struktur
EP1950803B1 (en) * 2007-01-24 2011-07-27 S.O.I.TEC Silicon on Insulator Technologies S.A. Method for manufacturing silicon on Insulator wafers and corresponding wafer
JP5350655B2 (ja) 2007-04-27 2013-11-27 株式会社半導体エネルギー研究所 半導体装置
JP5280015B2 (ja) * 2007-05-07 2013-09-04 信越半導体株式会社 Soi基板の製造方法
JP5272329B2 (ja) * 2007-05-22 2013-08-28 信越半導体株式会社 Soiウエーハの製造方法
CN101681843B (zh) * 2007-06-20 2012-05-09 株式会社半导体能源研究所 半导体装置的制造方法
JP5245380B2 (ja) 2007-06-21 2013-07-24 信越半導体株式会社 Soiウェーハの製造方法
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5522917B2 (ja) 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Soi基板の製造方法
US7696058B2 (en) * 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US20090117708A1 (en) * 2007-11-01 2009-05-07 Sumco Corporation Method for manufacturing soi substrate
JP5459900B2 (ja) * 2007-12-25 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Soi基板の作製方法及び該soi基板を用いた半導体装置
JP4636110B2 (ja) * 2008-04-10 2011-02-23 信越半導体株式会社 Soi基板の製造方法
JP5496540B2 (ja) 2008-04-24 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
US7947523B2 (en) * 2008-04-25 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing photoelectric conversion device
US7951656B2 (en) * 2008-06-06 2011-05-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7776624B2 (en) * 2008-07-08 2010-08-17 International Business Machines Corporation Method for improving semiconductor surfaces
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
JP5625239B2 (ja) 2008-12-25 2014-11-19 信越半導体株式会社 貼り合わせウェーハの製造方法
US8329557B2 (en) 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
JP2011029594A (ja) * 2009-06-22 2011-02-10 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法及びsoiウェーハ
US8278187B2 (en) * 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
KR20120032487A (ko) * 2009-06-24 2012-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 처리 및 soi 기판의 제작 방법
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
SG178061A1 (en) * 2009-08-25 2012-03-29 Semiconductor Energy Lab Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
WO2011027545A1 (ja) * 2009-09-04 2011-03-10 信越半導体株式会社 Soiウェーハの製造方法
WO2011043178A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
JP5706670B2 (ja) 2009-11-24 2015-04-22 株式会社半導体エネルギー研究所 Soi基板の作製方法
US8080464B2 (en) * 2009-12-29 2011-12-20 MEMC Electronics Materials, Inc, Methods for processing silicon on insulator wafers
JP5521561B2 (ja) 2010-01-12 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
US7935612B1 (en) * 2010-02-05 2011-05-03 International Business Machines Corporation Layer transfer using boron-doped SiGe layer
JP2011253906A (ja) * 2010-06-01 2011-12-15 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2012064802A (ja) * 2010-09-16 2012-03-29 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
US8404562B2 (en) * 2010-09-30 2013-03-26 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core
JP5541136B2 (ja) * 2010-12-15 2014-07-09 信越半導体株式会社 貼り合わせsoiウエーハの製造方法
JP5477277B2 (ja) * 2010-12-20 2014-04-23 信越半導体株式会社 Soiウェーハの製造方法
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5418564B2 (ja) 2011-09-29 2014-02-19 信越半導体株式会社 貼り合わせsoiウェーハの反りを算出する方法、及び貼り合わせsoiウェーハの製造方法
US9202711B2 (en) * 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
JP6186984B2 (ja) * 2013-07-25 2017-08-30 三菱電機株式会社 半導体装置の製造方法
CN103794467A (zh) * 2014-02-21 2014-05-14 上海超硅半导体有限公司 一种薄硅片的重新利用方法
CN104925748B (zh) * 2014-03-19 2017-06-13 中芯国际集成电路制造(上海)有限公司 一种提高晶圆间键合强度的方法
CN108878349A (zh) * 2018-06-27 2018-11-23 北京工业大学 一种新型soi衬底的结构及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8501773A (nl) * 1985-06-20 1987-01-16 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen.
US5254830A (en) 1991-05-07 1993-10-19 Hughes Aircraft Company System for removing material from semiconductor wafers using a contained plasma
TW211621B (ja) * 1991-07-31 1993-08-21 Canon Kk
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
DE69334324D1 (de) * 1992-01-30 2010-05-06 Canon Kk Herstellungsverfahren für Halbleitersubstrat
US5659192A (en) * 1993-06-30 1997-08-19 Honeywell Inc. SOI substrate fabrication
JP3352340B2 (ja) * 1995-10-06 2002-12-03 キヤノン株式会社 半導体基体とその製造方法
US5989981A (en) * 1996-07-05 1999-11-23 Nippon Telegraph And Telephone Corporation Method of manufacturing SOI substrate
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JPH10223497A (ja) * 1997-01-31 1998-08-21 Shin Etsu Handotai Co Ltd 貼り合わせ基板の作製方法
JPH10275905A (ja) * 1997-03-31 1998-10-13 Mitsubishi Electric Corp シリコンウェーハの製造方法およびシリコンウェーハ
JP3864495B2 (ja) * 1997-05-15 2006-12-27 株式会社デンソー 半導体基板の製造方法
US6159824A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Silicon-on-silicon wafer bonding process using a thin film blister-separation method
US6204151B1 (en) * 1999-04-21 2001-03-20 Silicon Genesis Corporation Smoothing method for cleaved films made using thermal treatment

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892948B2 (en) 2006-01-23 2011-02-22 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer and SOI wafer

Also Published As

Publication number Publication date
US6284629B1 (en) 2001-09-04
US20010046746A1 (en) 2001-11-29
KR100668160B1 (ko) 2007-01-11
KR20000011406A (ko) 2000-02-25
EP0971395A1 (en) 2000-01-12
JP2000030995A (ja) 2000-01-28

Similar Documents

Publication Publication Date Title
JP3358550B2 (ja) Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP4526818B2 (ja) 貼り合わせウエーハの製造方法
JP3943782B2 (ja) 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
US6372609B1 (en) Method of Fabricating SOI wafer by hydrogen ION delamination method and SOI wafer fabricated by the method
US6489654B2 (en) Silicon-on-insulator (SOI) substrate
JP3500063B2 (ja) 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3395661B2 (ja) Soiウエーハの製造方法
JP3900741B2 (ja) Soiウェーハの製造方法
US10475694B2 (en) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
JP3932369B2 (ja) 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JPH11307472A (ja) 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
WO2003092041A2 (en) Method for fabricating a soi substrate a high resistivity support substrate
US7186628B2 (en) Method of manufacturing an SOI wafer where COP's are eliminated within the base wafer
TW201705382A (zh) 用於絕緣體上半導體結構之製造之熱穩定電荷捕捉層
EP0955670A2 (en) Method of forming oxide film on an SOI layer and method of fabricating a bonded wafer
WO2005024917A1 (ja) 貼り合わせウェーハの製造方法
JP3921823B2 (ja) Soiウェーハの製造方法およびsoiウェーハ
JPH11191617A (ja) Soi基板の製造方法
JP2004342858A (ja) Soiウェーハおよびその製造方法
JP2002134722A (ja) Soiウェーハの製造方法及びsoiウェーハ

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071011

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081011

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081011

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081011

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091011

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101011

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111011

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121011

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131011

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term