JP3395661B2 - Soiウエーハの製造方法 - Google Patents

Soiウエーハの製造方法

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    • Y10S438/977Thinning or removal of substrate

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、イオン注入したウ
エーハを結合及び分離してSOIウエーハを製造する方
法(スマートカット法とも呼ばれている)で得られたS
OI(Silicon OnInsulator)構造ウエーハに関し、活
性SOI層の膜厚均一性に優れたSOIウエーハの製造
方法及び活性SOI層の膜厚均一性に優れたSOIウエ
ーハに関する。
【0002】
【従来の技術】最近、SOIウエーハの製造方法とし
て、イオン注入したウエーハを結合及び分離してSOI
ウエーハを製造する方法(以後、イオン注入分離法と呼
ぶことがある)が新たに注目されている。この方法は、
例えば図3(a)〜(h)に示すように、SOI層を形
成するボンドウエーハ2と支持基板となるベースウエー
ハ1の二枚のシリコンウエーハのうち(図3(a))、
少なくとも一方に酸化膜を形成すると共に(図3
(b))、ボンドウエーハ2に水素イオンまたは希ガス
イオンを注入し、該ボンドウエーハ内部に微小気泡層
(封入層)4を形成させた後(図3(c))、該イオン
を注入した方の面を酸化膜を介してベースウエーハ1と
密着させ(図3(d))、その後熱処理を加えて微小気
泡層を劈開面(剥離面)としてボンドウエーハ2を薄膜
状に分離し(図3(e))、さらに熱処理を加えて強固
に結合して(図3(f))、鏡面研磨を施し(図3
(g))、SOIウエーハとする技術(特開平5−21
1128号参照)である(図3(h))。
【0003】上記方法でSOIウエーハを製造する方法
としては、ボンドウエーハとベースウエーハのうちどち
らに酸化膜を形成するかによって、図3(A)に示すよ
うなべースウエーハ1に酸化膜を形成するA法と、図3
(B)に示すようなボンドウエーハ2に酸化膜を形成す
るB法とに大別されるが、予めボンドウエーハに酸化膜
を形成しておくB法が主流である。
【0004】その理由として1つは、イオンを注入する
ボンドウエーハに酸化膜が形成されていないと、チャネ
リング効果によりイオンの注入深さのバラツキが大きく
なり、その結果、SOI層の膜厚均一性が低下してしま
うからである。ここで、チャネリング効果とは、結晶性
の物質の結晶軸に平行にイオンを入射すると、結晶原子
の隙間を蛇行しながらイオンが通り抜けていく現象をい
い、非平行の入射に比べて、イオンの注入深さのバラツ
キが大きくなる。シリコンウエーハの場合は、その表面
は特定の方位(例えば〈100〉など)に加工されてい
るので、この現象が発生しやすく、酸化膜を形成するこ
とによりこのチャネリング効果を抑えることが好まし
い。
【0005】ボンドウエーハに酸化膜を形成するもう1
つの理由は、ボンドウエーハに酸化膜を予め形成してお
けば、その結合界面に取り込まれた不純物(雰囲気中の
ボロンやイオン注入による金属汚染物)が活性層(SO
I層)に拡散するのを抑制することができ、SOI層の
結晶性や電気特性の劣化を防止できるからである。
【0006】
【発明が解決しようとする課題】ところで、イオン注入
分離法を行う場合のイオン注入深さのバラツキ(標準偏
差)は、前述のチャネリング効果が発生しなければ、バ
ラツキσ=0.4nmを得ることができる。すなわち、
3σ=1.2nmであり、目標注入深さ±1.2nm以
内にほとんど全てのイオンが注入されることになるの
で、イオン注入分離法によればSOI層の目標膜厚±
1.5nm以下の優れた膜厚均一性を有する超薄膜SO
Iウエーハが得られるはずである。
【0007】しかし、前述の理由によりイオンを注入す
るボンドウエーハに酸化膜を形成すると、形成される酸
化膜もその膜厚にバラツキを有しているため、この酸化
膜を通してシリコン中に注入されるイオンもその注入深
さに影響を受ける。
【0008】例えば、SOIウエーハの埋め込み酸化膜
の厚さとして400nmが必要な場合、この酸化膜を通
常の量産レベルでの酸化条件を用いて形成すると、酸化
膜厚のバラツキ(標準偏差)は、σ=2.0nm程度し
か得られない。また、生産性を無視して酸化条件を厳密
にコントロールしてもσ=1.0nm前後が限界であ
る。したがって、従来は、ボンドウエーハに酸化膜を形
成して製造されたSOIウエーハのSOI層の膜厚均一
性としては、目標膜厚±3nm程度が限界であった。
【0009】本発明は、このような問題点に鑑みなされ
たもので、SOIウエーハにおけるボンドウエーハの酸
化膜の膜厚のバラツキが、SOI層の膜厚均一性に与え
る影響を最小限に抑え、SOI層の膜厚均一性が著しく
改善されたSOIウエーハの製造方法及びSOIウエー
ハを提供することを目的とする。
【0010】
【課題を解決するための手段】上記課題を解決するた
め、本発明の請求項1に記載した発明は、SOI層を形
成するボンドウエーハと支持基板となるベースウエーハ
のうち、少なくともボンドウエーハに酸化膜を形成し、
該酸化膜を通して水素イオンまたは希ガスイオンを注入
し、ボンドウエーハ内部に微小気泡層(封入層)を形成
させた後、該イオン注入した方の面を前記ベースウエー
ハと密着させ、その後熱処理を加えて微小気泡層を劈開
面(剥離面)としてボンドウエーハを薄膜状に分離する
SOIウエーハの製造方法であって、前記ボンドウエー
ハに形成する酸化膜の厚さのバラツキが、前記イオン注
入による注入深さのバラツキよりも小さくなるようにす
ることを特徴とするSOIウエーハの製造方法である。
【0011】このように、ボンドウエーハに予め酸化膜
を形成するSOIウエーハの製造方法において、ボンド
ウエーハに形成する酸化膜の厚さのバラツキが、イオン
注入深さのバラツキよりも小さくなるようにすれば、酸
化膜の厚さのバラツキがSOI層の膜厚均一性に与える
影響を最小限に抑えることができ、SOI層の膜厚均一
性が改善されたSOIウエーハを製造することができ
る。なお、ここでいうバラツキとは、標準偏差のことを
示す。
【0012】上記課題を解決するため、本発明の請求項
2に記載した発明は、SOI層を形成するボンドウエー
ハと支持基板となるベースウエーハのうち、少なくとも
ボンドウエーハに酸化膜を形成し、該酸化膜を通して水
素イオンまたは希ガスイオンを注入し、ボンドウエーハ
内部に微小気泡層(封入層)を形成させた後、該イオン
注入した方の面を前記ベースウエーハと密着させ、その
後熱処理を加えて微小気泡層を劈開面(剥離面)として
ボンドウエーハを薄膜状に分離するSOIウエーハの製
造方法であって、前記ボンドウエーハに形成する酸化膜
の厚さのバラツキが、前記イオン注入による注入深さの
バラツキよりも小さくなるように、前記ボンドウエーハ
に形成する酸化膜の厚さを設定することを特徴とするS
OIウエーハの製造方法である。
【0013】このように、ボンドウエーハに予め酸化膜
を形成するSOIウエーハの製造方法において、ボンド
ウエーハに形成する酸化膜の厚さのバラツキが、イオン
注入深さのバラツキよりも小さくなるように、ボンドウ
エーハに形成する酸化膜の厚さを設定すれば、酸化膜の
厚さのバラツキが、イオン注入深さのバラツキに与える
影響を最小限に抑えることができ、SOI層の膜厚均一
性が改善されたSOIウエーハを製造することができ
る。
【0014】この場合、請求項3に示したように、ボン
ドウエーハと密着させるベースウエーハに予め酸化膜を
形成し、該ベースウエーハに形成する酸化膜の厚さは、
ボンドウエーハに形成させた酸化膜と合わせて、SOI
ウエーハの所望とされる厚さの埋め込み酸化膜を形成す
るようにすることが好ましい。
【0015】このように、ベースウエーハにも予め酸化
膜を形成しておき、ベースウエーハに形成した酸化膜の
厚さとボンドウエーハに形成した酸化膜の厚さとを合わ
せて、SOIウエーハの所望とされる厚さの埋め込み酸
化膜を形成するようにすれば、容易に所望とされる厚さ
の埋め込み酸化膜を得ることができ、酸化膜厚が不足す
るようなことがないし、ボンドウエーハの酸化膜厚のバ
ラツキがSOI層の膜厚均一性に与える影響を最小限に
抑えることができる。
【0016】この場合、請求項4に記載したように、前
記ボンドウエーハに形成する酸化膜の厚さを10〜10
0nmとすることが好ましい。
【0017】これは、酸化膜厚のバラツキとイオン注入
深さのバラツキは、使用する装置やイオンの注入条件、
酸化膜形成時の酸化条件により異なるものではあるが、
現在の量産レベルで用いられる装置では、酸化膜厚のバ
ラツキをイオン注入深さのバラツキより小さくするため
には、ボンドウエーハに形成する酸化膜厚を100nm
以下とすることが好ましいからである。また、酸化膜に
より、前述のチャネリング効果を防止するためには、少
なくとも10nmの膜厚が必要とされるので、酸化膜厚
は10nm以上であることが好ましい。
【0018】そして、前記に記載の製造方法で製造され
たSOIウエーハは、埋め込み酸化膜の厚さが厚いもの
であってもSOI層の膜厚均一性が高いSOIウエーハ
である。
【0019】また埋め込み酸化膜内または埋め込み酸
化膜とベースウエーハとの境界に貼り合わせ面を有し、
SOI層の膜厚均一性が±1.5nm以下であることを
特徴とする貼り合わせSOIウエーハは、イオン注入分
離法によって2枚のウエーハを貼り合わせて製造された
SOIウエーハにおいて、SOI層の膜厚均一性が±
1.5nm以下という高い膜厚均一性を有するため、作
製されるデバイス特性を向上できるとともにデバイス設
計上の自由度も広がる。
【0020】以下、本発明についてさらに詳述するが、
本発明はこれらに限定されるものではない。SOIウエ
ーハを製造するにあたり、SOIウエーハに必要な厚さ
の埋め込み酸化膜を得ようとすると、通常の量産レベル
での酸化条件では、ウエーハに形成される酸化膜の厚さ
のバラツキは、イオン注入深さのバラツキに比べて極め
て大きなものとなり、SOI層の膜厚均一性に大きな影
響を与える。
【0021】通常酸化膜厚のバラツキは、酸化膜厚が大
きいほど大きくなる。そこで、本発明の発明者は、イオ
ン注入による注入深さのバラツキよりも、酸化膜厚のバ
ラツキが小さくなるように、ボンドウエーハに形成する
酸化膜の厚さを薄くすることにし、SOIウエーハに必
要な埋め込み酸化膜厚の残りはベースウエーハ側に形成
し、ボンドウエーハとベースウエーハの酸化膜を合わせ
て所望の厚さの埋め込み酸化膜を得ることを着想した。
【0022】例えば、SOIウエーハ製造に使用してい
るイオン注入装置の注入深さのバラツキが0.4nmで
あり、ボンドウエーハに形成する酸化膜の厚さのバラツ
キが0.4nm以下となる酸化膜厚の境界が100nm
の場合、ボンドウエーハに形成する酸化膜厚として10
0nm以下の酸化膜厚を選択すればよい。この場合、仮
にボンドウエーハ酸化膜厚を40nmとし、SOIウエ
ーハとして必要な埋め込み酸化膜の厚さが400nmで
あるとすると、40nmをボンドウエーハに形成した後
にイオンを注入し、残りの360nmをベースウエーハ
に形成した後、両ウエーハを結合すればよい。
【0023】本発明では、酸化膜厚のバラツキとイオン
注入深さのバラツキとの関係が重要となる。そこで、本
発明の発明者は、酸化膜厚のバラツキとイオン注入深さ
のバラツキについて調査を行った。
【0024】酸化膜の膜厚のバラツキは、通常の量産レ
ベルの酸化条件により、実際にウエーハに数種類の膜厚
の酸化膜を形成し、それぞれ膜厚の面内分布から標準偏
差を求めた。その結果、図2のライン(a)に示すよう
な酸化膜厚と酸化膜厚のバラツキの関係を得ることがで
きた。
【0025】イオン注入深さのバラツキは、酸化膜の影
響を排除するために酸化膜のないウエーハに、通常用い
られる装置によりイオン注入を行い、チャネリング現象
を避けるために注入角を数度傾けてイオン注入をした
後、酸化膜を形成したウエーハと結合し、500℃程度
で剥離熱処理してSOIウエーハを製造し、そのSOI
層の膜厚の面内分布を測定することにより求めた。そし
て、異なる注入エネルギーでイオンを注入することによ
り複数のSOIウエーハを製造して同様の測定を行い、
図2のライン(b)に示すようなイオン注入深さとその
バラツキの関係を得ることができた。
【0026】これらの酸化膜厚のバラツキとイオン注入
深さのバラツキの変化の様子を図2において比較してみ
ると、黒丸のプロットで示した図2のライン(a)よ
り、酸化膜厚のバラツキは、ウエーハに形成される酸化
膜厚に比例して増大することが判る。一方、白丸のプロ
ットで示した図2のライン(b)より、イオン注入深さ
のバラツキは、イオン注入深さが深くなってもさほど変
化せず、0.4〜0.6nm程度の値であることが判
る。
【0027】これらの関係より、ボンドウエーハに形成
すべき適切な酸化膜厚を決定することができる。すなわ
ち、図2の関係は、現在の量産レベルで用いられる装置
や条件での関係を示したものであるが、イオン注入深さ
のバラツキよりも酸化膜厚のバラツキを小さくするため
には、ボンドウエーハに形成する酸化膜の厚さは100
nm以下が適切であることが判る。
【0028】ボンドウエーハの酸化膜の厚さが薄くなれ
ばなるほど酸化膜厚のバラツキは小さなものとなり、酸
化膜厚のバラツキがイオン注入深さに与える影響は小さ
なものとなるが、ボンドウエーハに酸化膜を設ける理由
の一つであるチャネリング効果の発生防止のためには、
少なくとも10nmの酸化膜厚が必要となるため、実際
にSOIウエーハを製造する場合には、ボンドウエーハ
に形成する酸化膜厚は10〜100nmが好ましい。
【0029】この場合、イオン注入装置あるいは酸化膜
形成条件その他の条件の違いにより酸化膜の厚さのバラ
ツキ、イオン注入深さのバラツキが変ったとしても、上
記と同様にして、両者のバラツキを求めて、酸化膜の厚
さのバラツキをイオン注入深さのバラツキより小さくす
るようにすればよい。
【0030】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明するが、本発明はこれらに限定され
るものではない。ここで、図1は本発明のSOIウエー
ハを製造する方法によるSOIウエーハの製造工程の一
例を示すフロー図である。
【0031】まず、図1のイオン注入分離法において、
工程(a)では、2枚の鏡面ウエーハを準備するもので
あり、デバイスの仕様に合った基台となるベースウエー
ハ1とSOI層8となるボンドウエーハ2を準備する。
【0032】次に工程(b)では、そのうちのボンドウ
エーハ2を熱酸化し、その表面に10〜100nmの厚
さの酸化膜3を形成する。前述のように、この酸化膜厚
がこの範囲の値であれば、イオン注入深さのバラツキよ
りも小さくすることができ、後にSOI層8の厚さを均
一化することが可能となる。
【0033】一方、工程(c)では、ベースウエーハ1
を熱酸化し、その表面に酸化膜5を形成し、このベース
ウエーハに形成する酸化膜5の厚さは、ボンドウエーハ
に形成させた酸化膜3と合わせて、SOIウエーハの所
望とされる厚さの埋め込み酸化膜9を形成するようにす
る。この場合、もしボンドウエーハに形成した酸化膜3
の厚さのみで、SOIウエーハの埋め込み酸化膜の所望
とされる厚さが得られるのであれば、ベースウエーハに
酸化膜を形成する必要はなく、この工程(c)は省略さ
れる。
【0034】工程(d)では、表面に酸化膜を形成した
ボンドウエーハ2の片面に対して水素イオンまたは希ガ
スイオンを注入し、イオンの平均進入深さにおいて表面
に平行な微小気泡層(封入層)4を形成させるもので、
この進入温度は25〜450℃が好ましい。
【0035】工程(e)は、水素イオンまたは希ガスイ
オンを注入したボンドウエーハ2のイオン注入面に、ベ
ースウエーハ1を酸化膜3あるいは酸化膜3及び酸化膜
5を介して重ね合せて密着させる工程であり、常温の清
浄な雰囲気下で2枚のウエーハの表面同士を接触させる
ことにより、接着剤等を用いることなくウエーハ同士が
接着する。
【0036】次に、工程(f)は、封入層4を境界とし
て剥離することによって、剥離ウエーハ6とSOIウエ
ーハ7(SOI層8+埋め込み酸化膜9+ベースウエー
ハ1)に分離する剥離熱処理工程で、例えば不活性ガス
雰囲気下約500℃以上の温度で熱処理を加えれば、結
晶の再配列と気泡の凝集とによって剥離ウエーハ6とS
OIウエーハ7とに分離される。
【0037】そして、工程(g)では、前記工程(e)
(f)の密着工程および剥離熱処理工程で密着させたウ
エーハ同士の結合力では、そのままデバイス工程で使用
するには弱いので、結合熱処理としてSOIウエーハ7
に高温の熱処理を施し結合強度を十分なものとする。こ
の熱処理は例えば不活性ガス雰囲気下、1050℃〜1
200℃で30分から2時間の範囲で行うことが好まし
い。なお、工程(f)の剥離熱処理と工程(g)の結合
熱処理を連続的に行ったり、また、工程(f)の剥離熱
処理と工程(g)の結合熱処理を同時に兼ねるものとし
て行ってもよい。
【0038】次に、工程(h)は、タッチポリッシュと
呼ばれる研磨代の極めて少ない鏡面研磨の工程であり、
SOI層8の表面である劈開面(剥離面)に存在する結
晶欠陥層の除去と表面粗さを除去する工程である。
【0039】以上の工程を経て、所望の厚さの埋め込み
酸化膜9を有し、膜厚均一性の高いSOI層8を有する
高品質のSOIウエーハ7を製造することができる(工
程(i))。
【0040】
【実施例】以下、本発明の実施例および比較例を挙げて
具体的に説明するが、本発明はこれらに限定されるもの
ではない。 (実施例1)導電型がp型で抵抗率が20Ω・cm、直
径が150mmのシリコン鏡面ウエーハを2枚準備し
た。図1(a)〜(f)にしたがい、ボンドウエーハを
剥離して、SOIウエーハを得た。主な条件は以下の通
りである。 1)ベースウエーハの酸化膜厚:350nm 2)ボンドウエーハの酸化膜厚:50nm 3)ボンドウエーハの酸化膜厚のバラツキ:σ=0.2
5nm 4)イオン注入条件:H+ イオン、注入エネルギー 8
0keV 注入線量 8×1016/cm2 5)イオン注入深さ:700nm(SOI層膜厚+ボン
ドウエーハ酸化膜厚) 6)イオン注入深さのバラツキ:σ=0.4nm
【0041】本実施例1では、イオン注入深さのバラツ
キσ=0.4nmに比べて、ボンドウエーハの酸化膜厚
のバラツキはσ=0.25nmと小さいものとなってい
る。尚、ボンドウエーハの酸化膜厚は、反射分光法によ
り面内を2mmピッチで数千点測定した。そして、埋め
込み酸化膜厚は400nmとなるように条件を設定し
た。上記の条件により2枚のウエーハを合わせた後(図
1(e))、N2 ガス雰囲気下、500℃×30分の剥
離熱処理(図1(f))を行った。
【0042】この剥離工程後のSOIウエーハのSOI
層の膜厚のバラツキを測定し、膜厚均一性を求めた。膜
厚測定は、反射分光法で行い、SOIウエーハの面内を
2mmピッチで数千点測定した。
【0043】測定の結果、バラツキσの測定値は、σ=
0.47nmであり、3σ=1.41nmより、SOI
層膜厚はおよそ650nm±1.41nmであり、従来
のSOIウエーハの目標膜厚±3nmに比べて、SOI
層の膜厚均一性は格段に向上したものとなった。
【0044】(実施例2)導電型がp型で抵抗率が20
Ω・cm、直径が150mmのシリコン鏡面ウエーハを
2枚準備した。図1(a)〜(f)にしたがい、ボンド
ウエーハを剥離して、SOIウエーハを得た。主な条件
は以下の通りである。 1)ベースウエーハの酸化膜厚:360nm 2)ボンドウエーハの酸化膜厚:40nm 3)ボンドウエーハの酸化膜厚のバラツキ:σ=0.2
0nm 4)イオン注入条件:H+ イオン、注入エネルギー 3
9keV 注入線量 8×1016/cm2 5)イオン注入深さ:340nm(SOI層膜厚+ボン
ドウエーハ酸化膜厚) 6)イオン注入深さのバラツキ:σ=0.4nm
【0045】本実施例2では、イオン注入深さのバラツ
キσ=0.4nmに比べて、ボンドウエーハの酸化膜厚
のバラツキはσ=0.20nmと小さいものとなってい
る。ボンドウエーハの酸化膜厚測定は実施例1と同様に
行った。そして、埋め込み酸化膜厚は400nmとなる
ように条件を設定した。上記の条件により2枚のウエー
ハを合わせた後(図1(e))、N2 ガス雰囲気下、5
00℃×30分の剥離熱処理(図1(f))を行った。
【0046】この剥離工程後のSOIウエーハのSOI
層膜厚のバラツキを実施例1と同様に測定した。測定の
結果、バラツキσの測定値は、σ=0.45nmであ
り、3σ=1.35nmより、SOI層膜厚はおよそ3
00nm±1.35nmであり、従来のSOIウエーハ
の目標膜厚±3nmに比べて、SOI層の膜厚均一性は
格段に向上したものとなった。
【0047】(実施例3)導電型がp型で抵抗率が20
Ω・cm、直径が150mmのシリコン鏡面ウエーハを
2枚準備した。図1(a)〜(f)にしたがい(ただ
し、(c)を除く)、ボンドウエーハを剥離して、SO
Iウエーハを得た。主な条件は以下の通りである。 1)ベースウエーハの酸化膜厚:酸化膜なし 2)ボンドウエーハの酸化膜厚:50nm 3)ボンドウエーハの酸化膜厚のバラツキ:σ=0.2
5nm 4)イオン注入条件:H+ イオン、注入エネルギー 2
0keV 注入線量 8×1016/cm2 5)イオン注入深さ:180nm(SOI層膜厚+ボン
ドウエーハ酸化膜厚) 6)イオン注入深さのバラツキ:σ=0.4nm
【0048】本実施例3では、イオン注入深さのバラツ
キσ=0.4nmに比べて、ボンドウエーハの酸化膜厚
のバラツキはσ=0.25nmと小さいものとなってい
る。そして、埋め込み酸化膜厚は50nmとなるように
条件を設定したため、ベースウエーハには酸化膜を形成
しなかった。酸化膜厚測定は実施例1と同様に行った。
上記の条件により2枚のウエーハを合わせた後(図1
(e))、N2 ガス雰囲気下、500℃×30分の剥離
熱処理(図1(f))を行った。
【0049】この剥離工程後のSOIウエーハのSOI
層膜厚のバラツキを実施例1と同様に測定した。測定の
結果、バラツキσの測定値は、σ=0.47nmであ
り、3σ=1.41nmより、SOI層膜厚はおよそ1
30nm±1.41nmであり、従来のSOIウエーハ
の目標膜厚±3nmに比べて、SOI層の膜厚均一性は
格段に向上したものとなった。
【0050】(比較例)導電型がp型で抵抗率が20Ω
・cm、直径が150mmのシリコン鏡面ウエーハを2
枚準備した。従来の製造方法である図3(B)にしたが
い、ボンドウエーハを剥離して、SOIウエーハを得
た。主な条件は以下の通りである。 1)ベースウエーハの酸化膜厚:酸化膜なし 2)ボンドウエーハの酸化膜厚:400nm 3)ボンドウエーハの酸化膜厚のバラツキ:σ=2.0
nm 4)イオン注入条件:H+ イオン、注入エネルギー 8
0keV 注入線量 8×1016/cm2 5)イオン注入深さ:700nm(SOI層膜厚+ボン
ドウエーハ酸化膜厚) 6)イオン注入深さのバラツキ:σ=0.4nm
【0051】本比較例では、イオン注入深さのバラツキ
σ=0.4nmに比べて、ボンドウエーハの酸化膜厚の
バラツキはσ=2.0nmと大きなものとなっている。
そして、埋め込み酸化膜厚は400nmとなるように
し、すべての酸化膜をボンドウエーハに形成し、ベース
ウエーハには酸化膜を形成しなかった。酸化膜厚は実施
例1と同様に測定した。上記の条件により2枚のウエー
ハを合わせた後(図3(d))、N2 ガス雰囲気下、5
00℃×30分の剥離熱処理(図3(e))を行った。
【0052】この剥離工程後のSOIウエーハのSOI
層膜厚のバラツキを実施例1と同様に測定した。測定の
結果、バラツキσの測定値は、σ=2.04nmであ
り、3σ=6.12nmより、SOI層膜厚はおよそ3
00nm±6.12nmであり、イオン注入深さのバラ
ツキσ=0.4nmから期待されるSOIウエーハの目
標膜厚±1.5nmに比べて、SOI層の膜厚均一性は
劣悪なものとなった。
【0053】なお、本発明は、上記実施形態に限定され
るものではない。上記実施形態は、例示であり、本発明
の特許請求の範囲に記載された技術的思想と実質的に同
一な構成を有し、同様な作用効果を奏するものは、いか
なるものであっても本発明の技術的範囲に包含される。
【0054】例えば、本発明のSOIウエーハの製造工
程は、図1に示したものに限定されるものではなく、こ
の工程には、洗浄、熱処理等の他の工程が付加されるこ
ともあるし、あるいは一部工程順の入れ替え、省略等が
目的に応じて適宜行うことができるものである。
【0055】また、上記説明では、ボンドウエーハに形
成する酸化膜の厚さのバラツキをイオン注入深さのバラ
ツキより小さくする方法として、ボンドウエーハに形成
する酸化膜の厚さを薄くする場合を中心に説明したが、
本発明はこれに限定されず、ボンドウエーハに形成する
酸化膜の厚さのバラツキをイオン注入深さのバラツキよ
り小さくするようにすれば、酸化膜の厚さ以外の他の条
件を変更することにより行ってもよい。例えば、酸化膜
の厚さ以外の酸化膜形成条件を変更することにより、ボ
ンドウエーハに形成する酸化膜の厚さのバラツキをイオ
ン注入深さのバラツキより小さくすることができるので
あれば、その方法で行ってもよい。
【0056】
【発明の効果】以上説明したように、本発明では、厚い
埋め込み酸化膜が必要なSOIウエーハであっても、ボ
ンドウエーハの酸化膜厚のバラツキが、活性SOI層の
バラツキに与える影響が少なくなるため、SOI層の膜
厚均一性が極めて良好なSOIウエーハを製造すること
ができる。そして、SOI層の膜厚のバラツキの低減に
よりデバイス特性が向上するとともにデバイス設計上の
自由度が広がる。
【図面の簡単な説明】
【図1】(a)〜(i)は、本発明のSOIウエーハの
製造方法によるSOIウエーハの製造工程の一例を示す
フロー図である。
【図2】酸化膜厚のバラツキとイオン注入深さのバラツ
キの変化の様子を重ねて示した図であり、ライン(a)
は酸化膜厚とそのバラツキの関係を示したものであり、
ライン(b)はイオン注入深さとそのバラツキの関係を
示したものである。
【図3】(a)〜(h)は、イオン注入分離法によるS
OIウエーハの製造工程の例を示すフロー図であり、
(A)はベースウエーハに酸化膜が形成される場合であ
り、(B)はボンドウエーハに酸化膜が形成される場合
を示している。
【符号の説明】
1…ベースウエーハ、 2…ボンドウエーハ、 3…酸
化膜、4…微小気泡層(封入層)、 5…酸化膜、 6
…剥離ウエーハ、7…SOIウエーハ、 8…SOI
層、 9…埋め込み酸化膜。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 SOI層を形成するボンドウエーハと支
    持基板となるベースウエーハのうち、少なくともボンド
    ウエーハに酸化膜を形成し、該酸化膜を通して水素イオ
    ンまたは希ガスイオンを注入し、ボンドウエーハ内部に
    微小気泡層(封入層)を形成させた後、該イオン注入し
    た方の面を前記ベースウエーハと密着させ、その後熱処
    理を加えて微小気泡層を劈開面としてボンドウエーハを
    薄膜状に分離するSOIウエーハの製造方法であって、 前記ボンドウエーハに形成する酸化膜の厚さのバラツキ
    が、前記イオン注入による注入深さのバラツキよりも小
    さくなるようにすることを特徴とするSOIウエーハの
    製造方法。
  2. 【請求項2】 SOI層を形成するボンドウエーハと支
    持基板となるベースウエーハのうち、少なくともボンド
    ウエーハに酸化膜を形成し、該酸化膜を通して水素イオ
    ンまたは希ガスイオンを注入し、ボンドウエーハ内部に
    微小気泡層(封入層)を形成させた後、該イオン注入し
    た方の面を前記ベースウエーハと密着させ、その後熱処
    理を加えて微小気泡層を劈開面としてボンドウエーハを
    薄膜状に分離するSOIウエーハの製造方法であって、 前記ボンドウエーハに形成する酸化膜の厚さのバラツキ
    が、前記イオン注入による注入深さのバラツキよりも小
    さくなるように、前記ボンドウエーハに形成する酸化膜
    の厚さを設定することを特徴とするSOIウエーハの製
    造方法。
  3. 【請求項3】 前記ボンドウエーハと密着させるベース
    ウエーハに予め酸化膜を形成し、該ベースウエーハに形
    成する酸化膜の厚さは、ボンドウエーハに形成させた酸
    化膜と合わせて、SOIウエーハの所望とされる厚さの
    埋め込み酸化膜を形成するようにすることを特徴とする
    請求項1または請求項2に記載のSOIウエーハの製造
    方法。
  4. 【請求項4】 前記ボンドウエーハに形成する酸化膜の
    厚さを10〜100nmとすることを特徴とする請求項
    1ないし請求項3のいずれか1項に記載のSOIウエー
    ハの製造方法。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423614B1 (en) * 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
US6846718B1 (en) * 1999-10-14 2005-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
US6420243B1 (en) * 2000-12-04 2002-07-16 Motorola, Inc. Method for producing SOI wafers by delamination
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
JP2004537161A (ja) * 2001-04-11 2004-12-09 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 高抵抗率czシリコンにおけるサーマルドナー生成の制御
US6900501B2 (en) * 2001-11-02 2005-05-31 Cree Microwave, Inc. Silicon on insulator device with improved heat removal
EP1453096B1 (en) * 2001-12-04 2017-02-22 Shin-Etsu Handotai Co., Ltd. Method for producing a bonded wafer
EP1879224A3 (en) * 2002-04-10 2008-10-29 MEMC Electronic Materials, Inc. Process for controlling denuded zone depth in an ideal oxygen precipitating silicon wafer
KR100465630B1 (ko) * 2002-05-03 2005-01-13 주식회사 하이닉스반도체 웨이퍼의 제조방법
US6794227B2 (en) 2002-06-28 2004-09-21 Seh America, Inc. Method of producing an SOI wafer
FR2842650B1 (fr) * 2002-07-17 2005-09-02 Soitec Silicon On Insulator Procede de fabrication de substrats notamment pour l'optique, l'electronique ou l'opto-electronique
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US20040062753A1 (en) * 2002-09-27 2004-04-01 Alireza Rezania Composite scaffolds seeded with mammalian cells
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Soiウエーハの製造方法
RU2217842C1 (ru) * 2003-01-14 2003-11-27 Институт физики полупроводников - Объединенного института физики полупроводников СО РАН Способ изготовления структуры кремний-на-изоляторе
CN100418194C (zh) 2003-02-19 2008-09-10 信越半导体股份有限公司 Soi晶片的制造方法及soi晶片
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
US20040187769A1 (en) * 2003-03-27 2004-09-30 Yoshirou Aoki Method of producing SOI wafer
EP1662549B1 (en) * 2003-09-01 2015-07-29 SUMCO Corporation Method for manufacturing bonded wafer
US8048251B2 (en) 2003-10-28 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing optical film
KR20110091797A (ko) 2003-11-28 2011-08-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP5358159B2 (ja) * 2004-02-03 2013-12-04 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7358586B2 (en) * 2004-09-28 2008-04-15 International Business Machines Corporation Silicon-on-insulator wafer having reentrant shape dielectric trenches
DE102004054566B4 (de) * 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
US7276430B2 (en) * 2004-12-14 2007-10-02 Electronics And Telecommunications Research Institute Manufacturing method of silicon on insulator wafer
JP2006173568A (ja) * 2004-12-14 2006-06-29 Korea Electronics Telecommun Soi基板の製造方法
US7211474B2 (en) * 2005-01-18 2007-05-01 International Business Machines Corporation SOI device with body contact self-aligned to gate
US7262112B2 (en) * 2005-06-27 2007-08-28 The Regents Of The University Of California Method for producing dislocation-free strained crystalline films
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
JP5249511B2 (ja) * 2006-11-22 2013-07-31 信越化学工業株式会社 Soq基板およびsoq基板の製造方法
JP5194508B2 (ja) * 2007-03-26 2013-05-08 信越半導体株式会社 Soiウエーハの製造方法
US9059247B2 (en) * 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
US7875532B2 (en) * 2007-06-15 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Substrate for manufacturing semiconductor device and manufacturing method thereof
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
JP5522917B2 (ja) 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Soi基板の製造方法
JP2009135453A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
WO2009154982A1 (en) * 2008-05-28 2009-12-23 Sarnoff Corporation Back-illuminated imager using ultra-thin silicon on insulator substrates
US8058170B2 (en) * 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US8871610B2 (en) 2008-10-02 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8278187B2 (en) * 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
KR20120032487A (ko) * 2009-06-24 2012-04-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 처리 및 soi 기판의 제작 방법
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
SG178061A1 (en) * 2009-08-25 2012-03-29 Semiconductor Energy Lab Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
JP6228462B2 (ja) * 2011-03-16 2017-11-08 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッドMemc Electronic Materials,Incorporated ハンドルウエハ内に高抵抗率領域を有するシリコン・オン・インシュレータ構造体およびそのような構造体の製法
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5780234B2 (ja) * 2012-12-14 2015-09-16 信越半導体株式会社 Soiウェーハの製造方法
EP3089205B1 (en) 2014-01-22 2020-03-18 Huawei Technologies Co., Ltd. Soi substrate manufacturing method and soi substrate
CN106601615B (zh) * 2016-12-27 2020-05-15 上海新傲科技股份有限公司 提高键合强度的退火方法
FR3132383A1 (fr) * 2022-01-31 2023-08-04 Soitec Procédé de fabrication d’une structure de type double semi-conducteur sur isolant

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
CA2233096C (en) * 1997-03-26 2003-01-07 Canon Kabushiki Kaisha Substrate and production method thereof
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
JP3412449B2 (ja) 1997-05-29 2003-06-03 三菱住友シリコン株式会社 Soi基板の製造方法
JP3324469B2 (ja) 1997-09-26 2002-09-17 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ

Also Published As

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