KR20120032487A - 반도체 기판의 재생 처리 및 ｓｏｉ 기판의 제작 방법 - Google Patents

반도체 기판의 재생 처리 및 ｓｏｉ 기판의 제작 방법 Download PDF

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KR20120032487A
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Abstract

반도체막이 분리된 후의 분리 후의 반도체 기판을, SOI 기판 제작에 이용하는 것이 가능한 재생 반도체 기판에 재생할 때에, 분리 후의 반도체 기판의 제거부를 삭감하고, 1장의 반도체 기판을 재생 사용할 수 있는 횟수를 늘리는 반도체 기판의 재생 처리 방법을 제공하는 것을 과제의 하나로 한다.
반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화 및 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 이용하고, 분리 후의 반도체 기판의 주변부에 잔존하는 취화층 및 반도체층을 선택적으로 제거하는 것을 특징으로 하는 반도체 기판의 재생 처리 방법이다. 또한, 이온 주입 장치에 의해 수소 가스로부터 생성되는 H＋ 이온을 주입하는 것에 의해 반도체 기판에 형성하는 취화층을 이용하여, 반도체 기판으로부터 반도체막을 분리한다.

Description

반도체 기판의 재생 처리 및 ＳＯＩ 기판의 제작 방법{METHOD REPROCESSING SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING SOI SUBSTRATE}
본 발명은, SOI(Silicon On Insulator) 기판의 제작에 있어서, 파생되는 반도체 기판의 재생 처리 방법 및 SOI 기판의 제작 방법에 관한 것이다.
근년, 벌크상의 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 실리콘층이 형성된 SOI(Silicon On Insulator) 기판을 사용하는 집적회로가 개발되고 있다. 절연 표면 위에 형성된 얇은 단결정 실리콘막의 특장(特長)을 살림으로써, 집적회로 중의 트랜지스터들 간을 완전히 분리하여 형성할 수 있다. 또한, 트랜지스터를 완전 공핍형으로 할 수 있기 때문에, 고집적, 고속 구동, 저소비 전압 등 부가가치가 높은 반도체 집적회로를 실현할 수 있다.
SOI 기판을 제조하는 방법의 하나로서 스마트 컷(등록상표)을 들 수 있다. 스마트 컷을 이용함으로써, 실리콘 기판 위뿐만 아니라, 유리 기판 등의 절연 기판 위에 단결정 실리콘막을 가지는 SOI 기판도 제작할 수 있다(예를 들면, 특허 문헌 1 참조). 스마트 컷을 이용한 유리 기판 위에 단결정 실리콘 박막을 가지는 SOI 기판의 제작 방법의 개요는 이하와 같이 된다. 먼저, 단결정 실리콘편 표면에 이산화규소막을 형성한다. 다음에, 단결정 실리콘편에 수소 이온을 주입함으로써 단결정 실리콘편 중의 소정의 깊이에 수소 이온 주입면을 형성한다. 그리고, 이산화규소막을 통하여, 수소 이온을 주입한 단결정 실리콘편을 유리 기판에 접합시킨다. 이렇게 한 후, 열처리를 실시함으로써, 이 수소 이온 주입면이 벽개(劈開)면이 되고, 수소 이온을 주입한 단결정 실리콘편이 박막상으로 분리되어, 접합시킨 유리 기판 위에 단결정 실리콘 박막을 형성할 수 있다. 이 스마트 컷은 수소 이온 주입 박리법이라고 부르는 경우도 있다.
일본국 특개 2004-87606호 공보
스마트 컷을 이용하여 SOI 기판을 제작하면, 반도체 기판(본드 기판)을 베이스 기판에 부착시킨 후, 반도체 기판을 분리하는 것에 의해 베이스 기판 위에 박막의 반도체막이 형성된다. 부착시킨 반도체 기판의 대부분은 베이스 기판으로부터 분리되게 된다. 그러나, 베이스 기판과 분리한 반도체 기판(분리 후의 반도체 기판)은, 재생 처리를 실시함으로써, 다시 SOI 기판 제작용 반도체 기판에 사용할 수 있다. 이상의 공정을 반복함으로써, 1장의 반도체 기판으로부터 복수 장의 SOI 기판용의 반도체막을 형성할 수 있으므로, SOI 기판 제작의 비용 삭감과 고효율화를 도모할 수 있다.
그러나, 시판의 단결정 실리콘 웨이퍼 등의 반도체 기판에는, 단결정 실리콘 웨이퍼의 연마에 의해, 엣지 롤 오프(Edge Roll Off：E. R. O.)라고 불리는, 중앙부보다 기판의 두께가 얇은 부분이 기판 주변부에 존재하므로, 반도체 기판의 주변부는 베이스 기판에 잘 부착시킬 수 없다.
이것에 의해, 베이스 기판 위의 박막의 반도체막과 분리된 반도체 기판의 주변부에는, 본래 베이스 기판 위에 부착시켜야 하는 반도체층과 절연막이 잔존하는 볼록부가 형성된다.
여기서, 반도체 기판 주변의 볼록부를 제거하고, 평탄화하기 위한 방법으로서는, 화학적 기계적 연마법(Chemical Mechanical Polishing：CMP법)을 들 수 있다. 그러나, CMP법은 기판 표면을 기계적으로 연마하는 방법이기 때문에, 분리 후의 반도체 기판 주변부에 형성된 볼록부를 완전히 제거하려면, 반도체 기판의 연마부(polished portion)가 커진다는 문제가 있다. 즉, 재생 처리 공정에 있어서의 반도체 기판의 제거부(removed portion)가 커지고, 1장의 반도체 기판을 재생 사용할 수 있는 횟수가 줄어들기 때문에 비용 증대로 연결된다.
본 발명은 상기의 문제를 감안하여, 반도체막이 분리된 분리 후의 반도체 기판을 SOI 기판 제작에 이용할 수 있는 재생 반도체 기판에 재생할 때에, 분리 후의 반도체 기판의 제거부를 삭감하고, 1장의 반도체 기판을 재생 사용할 수 있는 횟수를 늘리는 반도체 기판의 재생 처리 방법을 제공하는 것을 과제의 하나로 한다.
분리 후의 반도체 기판의 주변부에 잔존하는 취화층, 반도체층, 및 절연막에 대하여, 절연막을 제거하는 제 1 에칭 처리를 행하고, 취화층 및 반도체층을 제거하는 제 2 에칭 처리로서, 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화 및 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 에천트로서 이용하고, 분리 후의 반도체 기판의 주변부에 잔존하는 취화층 및 반도체층을 선택적으로 제거하는 것을 특징으로 하는 반도체 기판의 재생 처리 방법이다.
본 명세서에서 개시하는 발명의 구성의 일 양태는, 수소 이온 주입 박리법을 이용하여 H＋ 이온이 이온 주입된 반도체 기판을 베이스 기판에 부착시키고, 반도체 기판으로부터 분리된 반도체막을 베이스 기판에 형성할 때에 파생되는 분리 후의 반도체 기판을 재생 처리하는 방법으로서, 분리 후의 반도체 기판의 주변부에는 잔존하는 취화층(脆化層), 반도체층 및 절연막이 형성되어 있고, 제 1 에칭 처리에 의해 잔존하는 절연막을 제거하고, 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화 및 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 에천트로 하는 제 2 에칭 처리에 의해 잔존하는 취화층 및 반도체층을 제거한다.
본 명세서에서 개시하는 발명의 구성의 다른 일 양태는, 수소 이온 주입 박리법을 이용하여 H＋ 이온이 이온 주입된 반도체 기판을 베이스 기판에 부착시키고, 반도체 기판으로부터 분리된 반도체막을 베이스 기판에 형성할 때에 파생되는 분리 후의 반도체 기판을 재생 처리하는 방법으로서, 분리 후의 반도체 기판의 주변부에는 잔존하는 취화층, 반도체층 및 절연막이 형성되어 있고, 제 1 에칭 처리에 의해 잔존하는 절연막을 제거하고, 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화 및 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 에천트로 하는 제 2 에칭 처리에 의해 잔존하는 반도체층 및 취화층을 제거한다.
상기 구성에 있어서, 제 2 에칭 처리 후에, 반도체 기판에 대하여 평탄화 처리를 더 행하여도 좋다. 평탄화 처리로서는 연마 처리나 레이저 조사 처리를 행할 수 있다. 또한, 연마 처리 및 레이저 조사 처리를 조합하여 행하여도 좋고, 처리 공정의 순서도 한정되지 않는다.
본 명세서에서 개시하는 발명의 구성의 다른 일 양태는, 반도체 기판 위에 절연막을 형성하고, 반도체 기판의 표면으로부터 수소 이온 주입 박리법을 이용하여 H＋ 이온을 이온 주입하는 것에 의해 취화층을 형성하고, 반도체 기판을, 절연막을 통하여 베이스 기판과 부착시키고, 취화층에 있어서 반도체 기판을, 베이스 기판 위에 절연막을 통하여 부착된 반도체막과, 분리 후의 반도체 기판으로 분리하는 것을 특징으로 하는 SOI 기판의 제작 방법으로서, 분리 후의 반도체 기판의 주변부에는 잔존하는 취화층, 반도체층, 및 절연막이 형성되어 있고, 제 1 에칭 처리에 의해 잔존하는 절연막을 제거하고, 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화 및 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 에천트로 하는, 제 2 에칭 처리에 의해 잔존하는 취화층, 및 반도체층을 제거하고, 분리 후의 반도체 기판에 연마를 행하여 재생 반도체 기판을 형성하고, 재생 반도체 기판을 다시 반도체 기판으로서 이용한다.
상기 구성에 있어서, 제 2 에칭 처리에 이용하는 에천트로서 반도체를 산화하는 산화제로 기능하는 물질로서 질산을 이용하고, 반도체의 산화물을 용해하는 물질로서 불산을 이용하고, 반도체의 산화 및 반도체의 산화물의 용해의 감속제로 기능하는 물질로서 초산을 이용하는 혼합 용액을 적용할 수 있다. 또한, 이 경우, 혼합 용액 중의 혼합비의 조건으로서 불산의 체적은 초산의 체적의 0.01배보다 크고, 0.3배 미만으로 하고, 질산의 체적은 초산의 체적의 0.01배보다 크고, 1배 미만으로 하고, 또한, 불산의 체적의 0.1배보다 크고, 100배 미만으로 하면 바람직하다.
본 발명의 일 양태는, 분리 후의 반도체 기판의 주변부에 잔존하는 취화층 및 반도체층을 선택적으로 제거할 수 있으므로, 분리 후의 반도체 기판의 제거부를 삭감하고, 1장의 반도체 기판을 재생 사용할 수 있는 횟수를 늘릴 수 있다.
도 1은 본 발명의 일 양태에 관한 분리 후의 반도체 기판의 재생 처리 방법을 나타낸 도면.
도 2는 본 발명의 일 양태에 관한 분리 후의 반도체 기판의 재생 처리 방법을 나타낸 도면.
도 3은 본 발명의 일 양태에 관한 SOI 기판의 제작 방법을 나타낸 도면.
도 4는 본 발명의 일 양태에 관한 SOI 기판의 제작 방법을 나타낸 도면.
도 5는 본 발명의 일 양태에 관한 SOI 기판의 제작 방법을 나타낸 도면.
도 6은 본 발명의 일 양태에 관한 SOI 기판의 제작 공정을 나타낸 도면.
도 7은 본 발명의 일 양태에 관한 SOI 기판을 이용한 반도체 장치를 나타낸 도면.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 단, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 본 명세서 중의 도면에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, SOI 기판을 제조할 때에 파생되는, 분리 후의 반도체 기판의 재생 처리 방법에 대하여, 도 1(A) 내지 도 1(D)를 이용하여 설명한다.
SOI 기판의 제조는 베이스 기판에 반도체 기판(본드 기판)을 부착시켜 가열 처리를 행하고, 이 반도체 기판으로부터 분리된 반도체막을 베이스 기판 위에 형성하는 것에 의해 행해진다. 이 때, 반도체막을 분리한 분리 후의 반도체 기판은 이하에 기재하는 재생 처리를 실시함으로써, 다시 반도체 기판으로서 SOI 기판의 제조에 이용할 수 있다.
먼저, 분리 후의 반도체 기판이 파생되는 양태에 대하여 설명한다. 도 1(A)에 반도체 기판이 분리된 후의 반도체 기판(121)과, 베이스 기판(120) 위에 고정된 반도체막(124)으로 분리하는 양태를 나타낸다. 반도체 기판과 베이스 기판(120)을 부착시킨 후, 가열 처리를 행하는 것에 의해, 반도체 기판 내부에 형성된 취화층에 있어서, 미소 보이드(microvoid)들이 결합하여, 미소 보이드의 체적이 증대하고, 반도체 기판은, 베이스 기판(120) 위에 고정되는 반도체막(124)과 분리 후의 반도체 기판(121)으로 분리된다. 여기서, 분리 후의 반도체 기판(121) 위에 형성된 분리면(129), 및 반도체막(124) 위에 형성된 분리면(133)은 이 반도체 기판 중의 취화층의 일부이다.
여기서, 분리 후의 반도체 기판(121) 및 반도체막(124)을 형성하는 반도체 기판으로서는, 시판의 반도체 기판을 이용할 수 있고, 예를 들면, 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판을 이용할 수 있다. 시판의 실리콘 기판으로서는, 직경 5 인치(125 mm), 직경 6 인치(150 mm), 직경 8 인치(200 mm), 직경 12 인치(300 mm), 직경 16 인치(400 mm) 사이즈의 원형의 것이 대표적이다. 또한, 시판의 실리콘 기판의 주변부에는, 치핑(chipping)이나 크래킹(cracking)을 막기 위한 면취부가 존재한다. 또한, 형상은 원형에 한정되지 않고 직사각형 형상 등으로 가공한 실리콘 기판을 이용하는 것도 가능하다.
또한, 도 1(A)에 나타낸 바와 같이, 반도체 기판의 전주위에 절연막을 형성해도 좋다. 이 경우, 분리한 후에는 분리 후의 반도체 기판(121)을 덮도록 형성되는 절연막(123) 및 반도체막(124) 아래의 절연막(122)이 된다. 이 절연막은, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막 등을 이용할 수 있고, 단층의 절연막을 이용한 것이어도, 복수의 절연막을 적층하여 이용한 것이어도 좋다. 특히, 반도체 기판을 열산화함으로써 얻어지는 산화막에 의해 이 절연막을 형성하는 것이 바람직하다.
여기서, 반도체 기판 중의 취화층은, 수소 이온 주입 박리법을 이용하여 H＋ 이온을 이온 주입하여 형성된다. 또한, 취화층을 형성하는 이온 주입의 상세한 사항에 대해서는, 후술하는 실시형태 3에 상세한 설명을 행한다.
또한, 반도체막(124)은 절연막(122)을 통하여 베이스 기판 위에 형성되어 있다. 이것은, 반도체 기판을 덮도록 절연막(122)을 형성하고, 반도체 기판과 베이스 기판(120)의 부착을 행했기 때문이다. 또한, 베이스 기판(120) 위에 절연막을 형성해도 좋다. 이들, SOI 기판의 제조 방법에 대해서는, 후술하는 실시형태 3에 상세한 설명을 행한다.
여기서, 분리 후의 반도체 기판(121)을 도 1(B)에 나타낸다. 분리 후의 반도체 기판(121)의 주변부에는 볼록부(126)가 형성되어 있다. 여기서, 볼록부(126)는 반도체 기판과 베이스 기판(120)이 부착되지 않는 부분에 형성된다. 이것은, 반도체 기판의 주변부가 면취되어 있거나, 반도체 기판 주변에 엣지 롤 오프라고 불리는 중앙부보다 기판의 두께가 얇고, 평탄성이 낮은 영역이 형성되어 있다면 반도체 기판의 주변부가 충분히 부착시킬 수 없는 것에 기인한다.
볼록부(126)는 반도체 기판측으로부터 순차로 잔존하는 취화층(127), 반도체층(125), 절연막(123)에 의해 구성되어 있다. 반도체층(125) 및 취화층(127)은 상술한 이온 주입에 의해 결정 결함이 많이 형성되어 있다. 또한, 분리 후의 반도체 기판(121)의 분리면(129)에도 결정 결함이 형성되어, 평탄성이 손상되어 있다.
다음에, 도 1(C)에 나타낸 바와 같이, 제 1 에칭 처리를 행하고, 분리 후의 반도체 기판(121)의 절연막(123)을 제거한다. 절연막(123)은 불산을 포함하는 용액을 에천트로서 웨트 에칭 처리를 행함으로써 제거할 수 있다. 불산을 포함하는 용액으로서는 불산과 불화암모늄과 계면활성제를 포함하는 혼합 용액(예를 들면, 스텔라 케미파사(Stella Chemifa Corporation) 제조, 상품명：LAL500)을 이용하는 것이 바람직하다. 이 웨트 에칭 처리는, 120초?1200초 행하는 것이 바람직하고, 예를 들면 600초 정도 행하는 것이 바람직하다. 절연막(123)을 제 1 에칭 처리에 의해 제거함으로써, 다음의 공정에서 행하는 제 2 에칭 처리에 의해 분리 후의 반도체 기판(121)의 제거부를 저감하고, 웨트 에칭 시간을 짧게 할 수 있다. 또한, 웨트 에칭 처리는 분리 후의 반도체 기판(121)을 처리조 내의 용액에 침지하는 것에 의해 행해지므로, 복수의 분리 후의 반도체 기판(121)을 일괄 처리하는 배치(batch)식의 처리가 가능하다. 이것에 의해, 반도체 기판의 재생 처리의 효율화를 도모할 수 있다.
또한, 절연막(123)을 제거하는 제 1 에칭 처리는 절연막(123)을 제거할 수 있다면, 드라이 에칭법을 이용해도 좋고, 양쪽 모두 조합하여 이용해도 좋다. 드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
마지막으로, 도 1(D)에 나타낸 바와 같이, 제 2 에칭 처리를 행하고, 분리 후의 반도체 기판(121)의 볼록부(126)를 형성하는 반도체층(125) 및 취화층(127)을 선택적으로 제거하고, 재생 반도체 기판(132)을 형성한다. 또한, 이 때 동시에 분리면(129)의 평탄화도 행해진다. 반도체층(125) 및 취화층(127)은 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화와 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 에천트로서 웨트 에칭 처리를 행함으로써 제거할 수 있다. 제 2 에칭 처리는, 1분?10분 정도 행하는 것이 바람직하고, 예를 들면, 2?4분 정도 행하는 것이 바람직하다. 또한, 액체의 온도는, 10℃?30℃ 정도로 하는 것이 바람직하고, 예를 들면, 실온으로 하는 것이 바람직하다.
여기서, 반도체를 산화하는 산화제로서 기능하는 물질로서는 질산이 바람직하다. 또한, 반도체의 산화물을 용해하는 물질로서는 불산이 바람직하다. 또한, 반도체의 산화와 반도체의 산화물의 용해의 감속제로서 기능하는 물질로서는 초산이 바람직하다. 구체적으로는, 70 중량% 질산의 체적은 97.7 중량% 초산의 체적의 0.01배보다 크고, 1배 미만으로 하고, 또한 50 중량% 불산의 체적의 0.1배보다 크고, 100배 미만으로 하고, 50 중량% 불산의 체적은, 97.7 중량% 초산의 체적의 0.01배보다 크고, 0.3배 미만으로 함으로써 얻어지는 조성을 가지는 혼합 용액을 에천트로서 이용하는 것이 바람직하다. 보다 바람직하게는, 70 중량% 질산의 체적은, 97.7 중량% 초산의 체적의 0.2배 이상, 0.5배 이하로 하고, 또한 50 중량% 불산의 체적의 1배 이상, 10배 이하로 하고, 50 중량% 불산의 체적은 97.7 중량% 초산의 체적의 0.1배 이상, 0.2배 이하로 함으로써 얻어지는 조성을 가지는 혼합 용액을 에천트로서 이용한다. 예를 들면, 50 중량% 불산과 70 중량% 질산과 97.7 중량% 초산의 체적비를 1：3：10, 1：2：10, 1.5：3：10, 2：2：10, 1：10：20, 또는 1：1：10으로 하는 것이 바람직하다.
여기서, 볼록부(126)를 형성하는 반도체층(125) 및 취화층(127)은, 수소 이온 주입에 의한 결정 결함이나 미소 보이드를 많이 가지기 때문에, 제 2 에칭 처리의 에천트인 혼합 용액을 용이하게 침투시킬 수 있다. 이것에 의해, 반도체층(125)의 표면으로부터 뿐만 아니라, 반도체층(125) 및 취화층(127)의 내부로부터도 웨트 에칭 처리를 행할 수 있다. 여기서, 웨트 에칭 처리는, 반도체층(125) 및 취화층(127)에 있어서, 기판 평면에 수직인 방향으로 깊은 세로 구멍을 형성하도록 진행하고, 그 세로 구멍을 확대하도록 행해지는 경우가 많다. 따라서, 반도체층(125) 및 취화층(127)은, 분리 후의 반도체 기판(121)의 볼록부(126)가 형성되어 있지 않은 부분보다 큰 에칭 레이트로 웨트 에칭 처리를 한다.
즉, 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용융하는 물질과, 반도체의 산화와 반도체의 산화물의 용융의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 에천트로서 웨트 에칭 처리를 행하는 것에 의해, 반도체층(125) 및 취화층(127)을 선택적으로 제거할 수 있다. 이 때, 반도체층(125) 및 취화층(127)에는 이온 주입에 의해 결정 결함이 존재하기 때문에 신속하게 에칭된다. 또한, 분리면(129)도 결정 결함을 가지기 때문에, 신속하게 에칭된다. 그러나, 분리면(129), 반도체층(125), 및 취화층(127)이 제거되면, 이들 아래의 결정 결함의 함유량이 적은 반도체층의 표면이 노출되므로, 에칭 레이트가 떨어진다. 따라서, 볼록부(126)가 거의 선택적으로 에칭되게 된다. 분리 후의 반도체 기판(121)의 볼록부(126) 이외의 부분에서의 반도체 기판의 두께의 저감을 억제할 수 있으므로, 재생 반도체 기판(132)의 제거부를 삭감하고, 1장의 반도체 기판을 재생 사용할 수 있는 횟수를 늘릴 수 있다. 또한, 웨트 에칭 처리는, 복수의 분리 후의 반도체 기판(121)을 일괄 처리하는 배치식의 처리로 용이하게 행할 수 있으므로 재생 처리의 효율화를 도모할 수 있다. 또한, 제 2 에칭 처리는 비교적 단시간에 행할 수 있으므로, 재생 처리의 효율화를 도모할 수 있다.
또한, 분리면(129)이 제 2 에칭 처리 후에 남는 일이 있다. 그 경우는, 실시형태 2에 나타내는 바와 같은 연마 처리 등을 행하여 분리면(129)을 제거하는 것이 바람직하다.
또한, 제 2 에칭 처리 후에, 반도체 기판에 대하여 상기와 같은 연마 처리나 레이저 조사 처리 등의 평탄화 처리를 행하여도 좋다. 연마 처리나 레이저 조사 처리는 다수회 행하여도 좋고, 조합하여 행하여도 좋다. 또한, 처리 공정의 순서도 한정되지 않고 적절히 선택하면 좋다. 레이저광 대신에 램프광을 이용한 광조사 처리를 행하여도 좋다.
이상의 공정에 의해, 분리 후의 반도체 기판(121)은 재생 반도체 기판(132)으로 재생된다.
본 실시형태에 나타낸 바와 같이, 제 1 에칭 처리에 의해 절연막을 제거한 후, 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화 및 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 이용하여 제 2 에칭 처리를 행하는 것에 의해, 분리 후의 반도체 기판의 주변부에 잔존하는 취화층 및 반도체층을 선택적으로 제거할 수 있으므로, 재생 반도체 기판의 제거부를 삭감하고, 1장의 반도체 기판을 재생 사용할 수 있는 횟수를 늘릴 수 있다.
또한, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절히 조합하여 이용할 수 있는 것으로 한다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과는 다른 분리 후의 반도체 기판의 재생 처리 방법에 대하여, 도 2(A) 내지 도 2(C)를 이용하여 설명한다.
먼저, 도 2(A)에 나타낸 제 1 에칭 처리를 행하고, 분리 후의 반도체 기판(121) 위의 절연막(123)이 제거된 상태까지, 실시형태 1과 같은 공정에 의해 재생 처리를 행한다. 다음에, 제 2 에칭 처리도 실시형태 1과 마찬가지로 행한다. 여기서, 도 2(B)에 나타낸 바와 같이, 분리 후의 반도체 기판(130)의 평탄성이 충분하지 않은 경우는, 본 실시형태에 나타낸 바와 같이, 분리 후의 반도체 기판(130)에 평탄화 처리를 행하는 것에 의해 재생 반도체 기판(132)을 형성한다. 또한, 제 2 에칭 처리에 의해 분리면(129)을 충분히 제거할 수 없었던 경우에도, 평탄화 처리에 의해 잔존하는 분리면(129)을 제거하는 것이 바람직하다.
평탄화 처리로서는, 연마 처리나 레이저 조사 처리를 행할 수 있다. 연마 처리나 레이저 조사 처리는 다수회 행하여도 좋고, 조합하여 행하여도 좋다. 또한, 처리 공정의 순서도 한정되지 않고 적절히 선택하면 좋다. 레이저광 대신에 램프광을 이용한 광조사 처리를 행하여도 좋다. 본 실시형태에서는, 평탄화 처리로서 연마 처리를 행하는 예를 나타낸다.
분리 후의 반도체 기판(130)의 연마 방법으로서는, 화학적 기계적 연마법(CMP법)을 이용하는 것이 바람직하다. 여기서, CMP법이란, 피가공물의 표면을 기준으로 하고, 그에 따라, 표면을 화학?기계적인 복합 작용에 의해 평탄화하는 방법이다. 일반적으로 연마 스테이지의 위에 연마포를 부착하고, 피가공물과 연마포 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜, 슬러리와 피가공물 표면과의 사이에서의 화학 반응과 연마포와 피가공물과의 기계적 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
CMP법을 이용한 연마는, 1회 행하여도 좋고, 다수회 행하여도 좋다. 다수회로 나누어 연마를 행하는 경우는 높은 연마 레이트의 일차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 일차 연마로서는, 연마포는 폴리우레탄 연마포를 이용하는 것이 바람직하고, 슬러리의 입경은 120 nm?180 nm로 하는 것이 바람직하고, 예를 들면, 150 nm 정도로 하는 것이 바람직하다. 마무리 연마로서는, 스웨드지의 연마포를 이용하는 것이 바람직하고, 슬러리의 입경은 45 nm?75 nm로 하는 것이 바람직하고, 예를 들면, 60 nm 정도로 하는 것이 바람직하다. 이와 같이 분리 후의 반도체 기판(130)에 연마를 행하는 것에 의해, 평균 표면 조도 0.2 nm?0.5 nm 정도로 평탄화 및 경면화된 재생 반도체 기판(132)을 형성할 수 있다. 또한, 이와 같이 연마 레이트가 다른 연마를 조합하는 것에 의해, 단시간에 분리 후의 반도체 기판(130)의 평탄화 및 경면화를 행할 수 있다.
이와 같이, 제 1 에칭 처리 및 제 2 에칭 처리에 의해 분리 후의 반도체 기판(121)의 반도체층(125) 및 취화층(127)을 제거한 후, CMP법을 이용한 연마를 행하는 것에 의해, 더 평탄성이 높은 재생 반도체 기판을 얻을 수 있다.
또한, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절히 조합하여 이용할 수 있는 것으로 한다.
(실시형태 3)
본 실시형태에 관한 SOI 기판의 제조 방법은, 본드 기판인 반도체 기판을 베이스 기판에 접합하여, 반도체 기판으로부터 분리시킨 반도체막이 형성된 SOI 기판을 제조한다. 그리고 반도체막이 분리된 분리 후의 반도체 기판에 재생 처리를 실시하고, 본드 기판으로서 재이용한다. 이하, 도 3(A) 내지 도 3(C), 도 4(A) 내지 도 4(C), 도 5(A) 내지도 5(C)와 도 6의 SOI 기판 제작 공정도를 참조하여, 개시하는 발명의 일 양태에 관한 SOI 기판의 제조 방법의 하나에 대하여 설명한다.
먼저, 반도체 기판(100)에 취화층(104)을 형성하고, 베이스 기판(120)과의 부착 준비를 행하는 공정에 대하여 설명한다. 이하의 공정은, 도 6에 있어서 공정 A(본드 기판 공정)에 해당한다.
우선, 도 3(A)와 같은 반도체 기판(100)을 준비한다(도 6의 공정 A－1에 대응). 반도체 기판(100)으로서는, 시판의 반도체 기판을 이용할 수 있고, 예를 들면, 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판을 이용할 수 있다. 시판의 실리콘 기판으로서는, 직경 5 인치(125 mm), 직경 6 인치(150 mm), 직경 8 인치(200 mm), 직경 12 인치(300 mm), 직경 16 인치(400 mm) 사이즈의 원형의 것이 대표적이다. 또한, 시판의 실리콘 기판의 주변부에는, 도 3(A)에 나타낸 바와 같은 치핑이나 크래킹을 막기 위한 면취부가 존재한다. 또한, 형상은 원형에 한정되지 않고 직사각형 형상 등으로 가공한 실리콘 기판을 이용하는 것도 가능하다. 이하의 설명에서는, 반도체 기판(100)으로서 직사각형 형상의 단결정 실리콘 기판을 이용하는 경우에 대하여 나타낸다.
또한, 반도체 기판(100)의 표면은 황산과수(SPM), 암모니아과수(APM), 염산과수(HPM), 희불산(DHF) 등을 이용하여 적절히 세정해 두는 것이 바람직하다. 또한, 희불산과 오존수를 번갈아 토출(吐出)하여 반도체 기판(100)의 표면을 세정해도 좋다.
다음에, 도 3(B)에 나타낸 바와 같이, 반도체 기판(100)의 표면을 세정한 후, 반도체 기판(100) 위에 절연막(122)을 형성한다(도 6의 공정 A－2에 대응). 절연막(122)은 단층의 절연막을 이용한 것이어도, 복수의 절연막을 적층하여 이용한 것이어도 좋다. 예를 들면, 본 실시형태에서는 산화실리콘을 절연막(122)으로서 이용한다. 절연막(122)을 구성하는 막에는 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막 등의 실리콘을 조성에 포함하는 절연막을 이용할 수 있다.
또한, 본 명세서에 있어서, 산화질화실리콘막이란, 그 조성으로서 질소 원자보다 산소 원자의 수가 많고, 러더포드 후방 산란법(RBS：Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS：Hydrogen Forward Scattering)를 이용하여 측정한 경우에, 농도 범위로서 산소가 50?70 원자%, 질소가 0.5?15 원자%, Si가 25?35 원자%, 수소가 0.1?10 원자%의 범위에서 포함되는 것을 말한다. 또한, 질화산화실리콘막이란, 그 조성으로서 산소 원자보다 질소 원자의 수가 많고, RBS 및 HFS를 이용하여 측정한 경우에, 농도 범위로서 산소가 5?30 원자%, 질소가 20?55 원자%, Si가 25?35 원자%, 수소가 10?30 원자%의 범위에서 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100 원자%로 했을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
산화실리콘을 절연막(122)으로서 이용하는 경우, 절연막(122)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 이용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 기상 성장법에 따라 형성할 수 있다. 이 경우, 절연막(122)의 표면을 산소 플라즈마 처리에 의해 치밀화해도 좋다.
또한, 유기 실란 가스를 이용하여 화학 기상 성장법에 의해 제작되는 산화실리콘을 절연막(122)으로서 이용해도 좋다. 유기 실란 가스로서는, 테트라에톡시실란(TEOS：화학식 Si(OC2H5)4), 테트라메틸실란(TMS：화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
또한, 반도체 기판(100)을 산화함으로써 얻어지는 산화막으로 절연막(122)을 형성할 수도 있다. 상기 산화막을 형성하기 위한 열산화 처리에는, 드라이 산화를 이용해도 좋지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가해도 좋다. 할로겐을 포함하는 가스로서는, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등에서 선택된 일종 또는 복수종 가스를 이용할 수 있다. 또한, 도 3(B)에서는, 반도체 기판(100)을 덮도록 절연막이 형성되어 있지만, 본 실시형태는 이것에 한정되지 않는다. 반도체 기판(100)에 CVD법 등을 이용하여 절연막(122)을 형성하는 경우, 반도체 기판(100)의 한쪽의 면에만 절연막(122)이 형성되어 있어도 좋다.
예를 들면, 산소에 대하여 HCl을 0.5?10 체적%(바람직하게는 3 체적%)의 비율로 포함하는 분위기 중에서, 700℃ 이상 1100℃ 이하의 온도로 열처리를 행한다. 예를 들면 950℃ 정도로 열처리를 행하면 좋다. 처리 시간은 0.1?6시간, 바람직하게는 0.5?1시간이면 좋다. 형성되는 산화막의 막두께는, 10 nm?1100 nm(바람직하게는 50 nm?150 nm), 예를 들면 100 nm로 할 수 있다.
이 할로겐을 포함하는 분위기에서의 열산화 처리에 의해, 산화막에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017 atoms/cm3?1×1021 atoms/cm3의 농도로 산화막에 포함시킴으로써, 외인성 불순물인 중금속(예를 들면, Fe, Cr, Ni, Mo 등)을 산화막 중의 할로겐이 포획하므로, 후에 형성되는 반도체막의 오염을 방지할 수 있다.
또한, 절연막(122) 중에 염소 등의 할로겐을 포함시킴으로써, 반도체 기판(100)에 악영향을 주는 불순물(예를 들면, Na 등의 가동 이온)을 게터링할 수 있다. 구체적으로는, 절연막(122)을 형성한 후에 행해지는 열처리에 의해, 반도체 기판(100)에 포함되는 불순물이 절연막(122)에 석출하고, 할로겐 원자(예를 들면, 염소 원자)와 반응하여 포획되게 된다. 그것에 의해 절연막(122) 중에 포획한 해당 불순물을 고정하여 반도체 기판(100)의 오염을 막을 수 있다.
특히, 할로겐을 포함하는 분위기 하의 열처리에 의해, 절연막(122) 중에 염소 등의 할로겐을 포함시키는 것은, 반도체 기판(100)의 세정이 불충분한 경우나, 반복 재생 처리를 하여 이용되는 반도체 기판의 오염 제거에 있어서 유효하다.
또한, 산화 처리에 포함되는 할로겐 원소에 의해, 반도체 기판(100)의 표면의 결함이 종단화되기 때문에, 산화막과 반도체 기판(100)과의 계면의 국재 준위 밀도를 저감할 수 있다.
또한, 절연막(122) 중에 함유된 할로겐은, 절연막(122)에 변형을 형성한다. 그 결과, 절연막(122)의 수분에 대한 흡수율이 향상되고, 수분의 확산 속도가 증가한다. 즉, 절연막(122)의 표면에 수분이 존재하는 경우에, 그 표면에 존재하는 수분을 절연막(122) 중에 재빠르게 흡수하고, 확산시킬 수 있다.
또한, 질화실리콘을 절연막(122)으로서 이용하는 경우, 실란과 암모니아의 혼합 가스를 이용하여, 플라즈마 CVD 등의 기상 성장법에 의해 형성할 수 있다. 또한, 질화산화실리콘을 절연막(122)으로서 이용하는 경우, 실란과 암모니아의 혼합 가스, 또는 실란과 일산화이질소의 혼합 가스를 이용하여, 플라즈마 CVD 등의 기상 성장법에 의해 형성할 수 있다.
예를 들면, 절연막(122)을 단층 구조의 배리어막으로서 형성하는 경우, 두께 15 nm 이상 300 nm 이하의 질화실리콘막, 질화산화실리콘막으로 형성할 수 있다.
절연막(122)을 배리어막으로서 기능하는 2층 구조의 막으로 하는 경우, 상층은 배리어 기능이 높은 절연막으로 구성한다. 상층의 절연막은, 예를 들면 두께 15 nm 이상 300 nm 이하의 질화실리콘막, 질화산화실리콘막으로 형성할 수 있다. 이들 막은 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 반도체 기판(100)과 접하는 하층의 절연막에는, 상층의 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 상층의 절연막의 응력을 완화하는 효과가 있는 절연막으로서 산화실리콘막, 산화질화실리콘막 및 반도체 기판(100)을 열산화하여 형성한 열산화막 등이 있다. 하층의 절연막의 두께는 5 nm 이상 200 nm 이하로 할 수 있다.
예를 들면, 절연막(122)을 블로킹막으로서 기능시키기 때문에, 산화실리콘막과 질화실리콘막, 산화질화실리콘막과 질화실리콘막, 산화실리콘막과 질화산화실리콘막, 산화질화실리콘막과 질화산화실리콘막 등의 조합으로 절연막(122)을 형성하면 좋다.
다음에 도 3(C)에 나타낸 바와 같이, 반도체 기판(100)에, 전계에서 가속된 H＋ 이온을, 화살표로 나타낸 바와 같이 절연막(122)을 통하여 반도체 기판(100)에 주입하고, 반도체 기판(100)의 표면으로부터 일정한 깊이의 영역에, 미소 보이드를 가지는 취화층(104)을 형성한다(도 6의 공정 A－3에 대응). 취화층(104)이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의해 조절할 수 있다. 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 취화층(104)이 형성된다. 따라서, 이온을 첨가하는 깊이에 의해, 후에 반도체 기판(100)으로부터 분리되는 반도체막(124)의 두께가 결정된다. 취화층(104)이 형성되는 깊이는, 예를 들면 반도체 기판(100)의 표면으로부터 10 nm 이상 500 nm 이하로 할 수 있고, 바람직한 깊이의 범위는 50 nm 이상 200 nm 이하, 예를 들면 100 nm 정도로 하면 좋다. 또한, 본 실시형태에서는, 이온의 주입을 절연막(122)의 형성 후에 행하고 있지만, 이것에 한정되지 않고, 절연막(122)의 형성 전에 이온의 주입을 행하여도 좋다.
취화층(104)의 형성은, 이온 주입 장치를 이용하여 행한다. 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치는 플라즈마 중의 이온종을 질량 분리하고, 어느 특정 질량의 이온종을 피처리체에 주입하는 장치이다.
이온 주입 장치는, 챔버 내에 배치된 피처리체에 소스 가스를 플라즈마 여기하여 생성된 복수의 이온종을 질량 분리하고, 특정의 이온종을 조사하는 질량 분리형의 장치이다. 따라서, 이온 주입 장치를 이용하는 경우는, 수소 가스나 PH3을 여기하여 생성된 H＋ 이온을 질량 분리하고, H＋ 이온을 가속하여, 반도체 기판(100)에 조사한다.
다음에, 절연막(122)이 형성된 반도체 기판(100)을 세정한다. 이 세정 공정은, 순수(純水)에 의한 초음파 세정이나 순수와 질소에 의한 2 유체 제트 세정으로 행할 수 있다. 초음파 세정은 메가헤르츠 초음파 세정(메가소닉 세정)이 바람직하다. 초음파 세정이나 2 유체 제트 세정 후, 반도체 기판(100)을 오존수로 세정해도 좋다. 오존수로 세정함으로써, 유기물의 제거와 절연막(122) 표면의 친수성을 향상시키는 표면의 활성화 처리를 행할 수 있다.
절연막(122)의 표면의 활성화 처리에는, 오존수에 의한 세정 외에, 원자 빔 혹은 이온 빔의 조사 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리 혹은 라디칼 처리에 의해 행할 수 있다(도 6의 공정 A－4에 대응). 원자 빔 혹은 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 혹은 불활성 가스 이온 빔을 이용할 수 있다.
여기서, 오존 처리의 일례를 설명한다. 예를 들면, 산소를 포함하는 분위기 하에서 자외선(UV)을 조사함으로써, 피처리체 표면에 오존 처리를 행할 수 있다. 산소를 포함하는 분위기 하에서 자외선을 조사하는 오존 처리는, UV 오존 처리 또는 자외선 오존 처리 등이라고도 불려진다. 산소를 포함하는 분위기 하에서, 자외선 중 200 nm 미만의 파장을 포함하는 광과 200 nm 이상의 파장을 포함하는 광을 조사함으로써, 오존을 생성시킴과 동시에, 오존으로부터 일중항 산소를 생성시킬 수 있다. 자외선 중 180 nm 미만의 파장을 포함하는 광을 조사함으로써, 오존을 생성시킴과 동시에, 오존으로부터 일중항 산소를 생성시킬 수도 있다.
산소를 포함하는 분위기 하에서, 200 nm 미만의 파장을 포함하는 광 및 200 nm 이상의 파장을 포함하는 광을 조사함으로써 일어나는 반응예를 나타낸다.
O2＋hν(λ1 nm) → O(3P)＋O(3P) (1)
O(3P)＋O2 → O3 (2)
O3＋hν(λ2 nm) → O(1D)＋O2 (3)
상기 반응식 (1)에 있어서, 산소(O2)를 포함하는 분위기 하에서 200 nm 미만의 파장(λ1 nm)을 포함하는 광(hν)을 조사함으로써 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식 (2)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 그리고, 반응식 (3)에 있어서, 생성된 오존(O3)을 포함하는 분위기 하에서 200 nm 이상의 파장(λ2 nm)을 포함하는 광이 조사됨으로써, 여기 상태의 일중항 산소 O(1D)가 생성된다. 산소를 포함하는 분위기 하에서, 자외선 중 200 nm 미만의 파장을 포함하는 광을 조사함으로써 오존을 생성시킴과 동시에, 200 nm 이상의 파장을 포함하는 광을 조사함으로써 오존을 분해하여 일중항 산소를 생성한다. 상기와 같은 오존 처리는, 예를 들면, 산소를 포함하는 분위기 하에서의 저압 수은 램프의 조사(λ1 = 185 nm, λ2 = 254 nm)에 의해 행할 수 있다.
또한, 산소를 포함하는 분위기 하에서, 180 nm 미만의 파장을 포함하는 광을 조사함으로써 일어나는 반응예를 나타낸다.
O2＋hν(λ3 nm) → O(1D)＋O(3P) (4)
O(3P)＋O2 → O3 (5)
O3＋hν(λ3 nm) → O(1D)＋O2 (6)
상기 반응식 (4)에 있어서, 산소(O2)를 포함하는 분위기 하에서 180 nm 미만의 파장(λ3 nm)을 포함하는 광을 조사함으로써, 여기 상태의 일중항 산소 O(1D)와 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식 (5)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 반응식 (6)에 있어서, 생성된 오존(O3)을 포함하는 분위기 하에서 180 nm 미만의 파장(λ3 nm)을 포함하는 광이 조사됨으로써, 여기 상태의 일중항 산소와 산소가 생성된다. 산소를 포함하는 분위기 하에서, 자외선 중 180 nm 미만의 파장을 포함하는 광을 조사함으로써 오존을 생성시킴과 동시에 오존 또는 산소를 분해하여 일중항 산소를 생성한다. 상기와 같은 오존 처리는, 예를 들면, 산소를 포함하는 분위기 하에서의 Xe 엑시머 UV 램프의 조사(λ3 = 172 nm)에 의해 행할 수 있다.
200 nm 미만의 파장을 포함하는 광에 의해 피처리체 표면에 부착하는 유기물 등의 화학 결합을 절단하고, 오존 또는 오존으로부터 생성된 일중항 산소에 의해 피처리체 표면에 부착하는 유기물, 또는 화학 결합을 절단한 유기물 등을 산화 분해하여 제거할 수 있다. 상기와 같은 오존 처리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 높일 수 있고, 베이스 기판과의 강고한 접합을 달성할 수 있다.
산소를 포함하는 분위기 하에서 자외선을 조사함으로써 오존이 생성된다. 오존은 피처리체 표면에 부착되는 유기물의 제거에 효과적이다. 또한, 일중항 산소도, 오존과 동등하거나 또는 그 이상으로, 피처리체 표면에 부착되는 유기물의 제거에 효과적이다. 오존 및 일중항 산소는 활성 상태에 있는 산소의 예이며, 총칭하여 활성 산소라고도 불려진다. 상기 반응식 등으로 설명한 바와 같이, 일중항 산소를 생성할 때에 오존이 생기거나, 또는 오존으로부터 일중항 산소를 생성하는 반응도 있기 때문에, 여기에서는 일중항 산소가 기여하는 반응도 포함하고, 편의적으로 오존 처리라고 칭한다.
다음에, 베이스 기판(120)의 반도체 기판(100)과의 부착의 준비를 행하는 공정에 대하여 설명한다. 이하의 공정은, 도 6에 있어서의 공정 B에 해당한다.
먼저, 베이스 기판(120)을 준비한다(도 6의 공정 B－1에 대응).
베이스 기판(120)으로서는, 실리콘 웨이퍼나 게르마늄 웨이퍼 등의 반도체 웨이퍼, 갈륨 비소나 인듐인 등의 화합물 반도체 웨이퍼를 적용한다. 베이스 기판(120)도 단결정 반도체 웨이퍼를 적용하는 것이 바람직하지만, 다결정 반도체 웨이퍼를 적용해도 좋다. 결정 격자에 변형을 가지는 실리콘, 실리콘에 대하여 게르마늄이 첨가된 실리콘 게르마늄 등의 반도체 웨이퍼를 이용해도 좋다. 변형을 가지는 실리콘은, 실리콘보다 격자 정수가 큰 실리콘 게르마늄 또는 질화규소 위에서의 성막에 의해 형성할 수 있다. 또한, 베이스 기판으로서 내열 온도가 높은 석영 기판을 이용해도 좋다. 본 실시형태에서는, 베이스 기판(120)으로서 실리콘 웨이퍼를 이용한다.
또한, 베이스 기판(120) 위에 절연막을 형성해 두어도 좋다(도 6의 공정 B－2에 대응). 예를 들면, 베이스 기판(120)의 표면에 절연막으로서, 배리어막으로서 기능하는 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 형성해도 좋다. 또한, 이와 같은 절연막은 접합층이 되기 때문에, 접합 불량을 억제하려면 절연막의 표면을 평활하게 하는 것이 바람직하다. 구체적으로는, 절연막의 표면의 평균면 조도(Ra)를 0.50 nm 이하, 자승 평균 조도(Rms)를 0.60 nm 이하, 보다 바람직하게는, 평균면 조도를 0.35 nm 이하, 자승 평균 조도를 0.45 nm 이하가 되도록 절연막을 형성한다. 막두께는 10 nm 이상 200 nm 이하, 바람직하게는 50 nm 이상 100 nm 이하의 범위에서 형성하는 것이 바람직하다.
부착을 행하기 전에, 베이스 기판(120)의 표면을 세정한다. 베이스 기판(120)의 표면의 세정은 염산과 과산화수소수를 이용한 세정이나, 메가헤르츠 초음파 세정이나, 2 유체 제트 세정이나, 오존수에 의한 세정으로 행할 수 있다. 또한, 절연막(122)과 마찬가지로, 베이스 기판(120)의 표면에 원자 빔 혹은 이온 빔의 조사 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리 혹은 라디칼 처리 등의 표면 활성화 처리를 행하고 나서 부착을 행하면 좋다(도 6의 공정 B－3에 대응).
다음에, 반도체 기판(100)과 베이스 기판(120)을 부착시키고, 반도체 기판(100)을 SOI 기판이 되는 베이스 기판(120)에 부착시킨 반도체막(124)과, 재생 처리 공정으로 되돌려져 재이용되는 분리 후의 반도체 기판(121)으로 분리하는 공정에 대하여 설명한다. 이하의 공정은, 도 6에 있어서의 공정 C(부착 공정)에 해당한다.
다음에 도 4(A)에 나타낸 바와 같이, 절연막(122)이 베이스 기판(120)측을 향하도록, 절연막(122)을 통하여 반도체 기판(100)과 베이스 기판(120)을 부착시킨다(도 6의 공정 C－1에 대응).
부착은, 베이스 기판(120)의 단(端)의 일 개소에 0.1 N/cm2?500 N/cm2, 바람직하게는 1 N/cm2?20 N/cm2 정도의 압력을 가한다. 베이스 기판(120)이 압력을 가한 부분으로부터 절연막(122)과 베이스 기판(120)이 접합하기 시작하여, 자발적으로 접합이 전면에 미치고, 1장의 베이스 기판(120)과 반도체 기판(100)이 부착된다.
그러나, 본 실시형태와 같이 반도체 기판(100)의 주변부가 면취되어 있는 경우, 면취부에서는 베이스 기판(120)과 반도체 기판(100)이 접촉하지 않는다.
또한, 반도체 기판(100)을 제작하려면, 마무리 연마로서 CMP법 등이 이용된다. CMP법에서는, 슬러리(연마제)가 반도체 기판(100)과 연마포와의 사이에 들어가, 원심력에 의해 반도체 기판(100)과 연마포와의 사이로부터 나오는 것에 의해, 반도체 기판(100)을 연마한다. 그러나, 이 때 슬러리가 사이에 들어가는 일이 적으면 반도체 기판(100) 주변의 연마가 중앙부보다 빠르게 진행되어, 반도체 기판(100) 주변에 엣지 롤 오프라고 불리는 중앙부보다 기판의 두께가 얇고, 평탄성이 낮은 영역이 형성된다. 반도체 기판(100)의 단부가 면취되어 있지 않은 경우에도, 반도체 기판(100) 주변부의 E. R. O. 영역에 의해, 반도체 기판(100) 주변부에서 베이스 기판(120)과 반도체 기판(100)이 부착될 수 없는 경우가 있다.
또한, 반도체 기판(100)을 이송할 때 등에, 캐리어 등으로 반도체 기판(100) 주변부에 흠집이 생긴 경우에도, 반도체 기판(100)의 주변부에 있어서, 베이스 기판(120)과 반도체 기판(100)이 부착되지 않는 경우가 있다.
접합은 반데르발스 힘(Van der Waals force)을 이용하여 행해지기 때문에, 실온에서도 강고하게 접합이 행해진다. 또한, 반도체 기판(100)과 베이스 기판(120)에 압력을 가함으로써 수소 결합에 의해 강고하게 접합하는 것이 가능하다. 또한, 상기 접합은 저온에서 행하는 것이 가능하기 때문에, 상술한 바와 같이 베이스 기판(120)은 다양한 것을 이용하는 것이 가능하다.
또한, 베이스 기판과 복수의 반도체 기판(100)을 부착시키는 경우, 반도체 기판(100)의 두께의 차이에 의해, 절연막(122)의 표면이 베이스 기판(120)과 접촉하지 않는 반도체 기판(100)이 생기는 경우가 있다. 따라서, 압력을 가하는 장소는 일 개소가 아니라, 각 반도체 기판(100)에 압력을 가하도록 하는 것이 바람직하다. 또한, 절연막(122) 표면의 높이가 다소 다르더라도, 베이스 기판(120)의 휨에 의해 절연막(122)의 일부분이 베이스 기판(120)과 밀착하면, 절연막(122) 표면 전체에 접합을 진행시키는 것이 가능하다.
베이스 기판(120)에 반도체 기판(100)을 부착시킨 후, 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다(도 6의 공정 C－2에 대응). 이 처리 온도는, 취화층(104)에 균열을 발생시키지 않는 온도로 하고, 200℃ 이상 450℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(120)에 반도체 기판(100)을 부착시킴으로써, 절연막(122)과 베이스 기판(120)과의 사이에서의 접합의 결합력을 강고하게 할 수 있다. 접합 계면에서의 결합력을 증가시키기 위한 가열 처리는, 부착을 행한 장치 혹은 장소에서, 그대로 연속하여 행하는 것이 바람직하다. 또한, 접합 계면에서의 결합력을 증가시키기 위한 가열 처리로부터 그대로 연속하여, 취화층(104)을 경계로 하여 반도체 기판(100)을 분리하는 열처리를 행하여도 좋다.
또한, 반도체 기판(100)과 베이스 기판(120)을 부착시킬 때, 접합면에 파티클 등이 부착되면, 부착 부분은 접합되지 않게 된다. 접합면에 파티클이 부착되는 것을 막기 위해, 반도체 기판(100)과 베이스 기판(120)과의 부착은 기밀한 처리실 내에서 행하는 것이 바람직하다. 또한, 반도체 기판(100)과 베이스 기판(120)을 부착시킬 때, 처리실 내를, 예를 들면 5.0×10－3 Pa 정도의 대기압보다 낮은 상태로 해도 좋다. 또한, 접합 처리의 분위기를 청정하게 하도록 해도 좋다.
다음에 도 4(B)에 나타낸 바와 같이, 가열 처리를 행함으로써, 취화층(104)에 있어서 인접하는 미소 보이드들이 결합하여, 미소 보이드의 체적이 증대한다. 그 결과, 취화층(104)에서, 폭발적인 반응을 수반하고, 반도체 기판(100)으로부터 반도체막(124)이 분리된다(도 6의 공정 C－3에 대응). 절연막(122)의 일부는 베이스 기판(120)에 접합되어 있으므로, 베이스 기판(120) 위에는 반도체 기판(100)으로부터 분리된 반도체막(124)이 고정된다. 또한, 반도체막(124) 위에는, 취화층(104)이 분리되는 것에 의해 분리면(133)이 형성된다. 분리면(133)은 반도체 기판(100)의 분리 전에는 취화층(104)의 일부였으므로 많은 수소를 포함하고, 반도체 기판(100)의 분리에 의해 결정 결함이 형성되어 있다. 반도체막(124)을 반도체 기판(100)으로부터 분리하기 위한 가열 처리의 온도는, 베이스 기판(120)의 변형점을 넘지 않는 온도로 한다. 또한, 반도체막(124)이 분리된 반도체 기판(100)을 분리 후의 반도체 기판(121)이라고 부른다.
이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치를 이용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 이용할 수 있다.
GRTA 장치를 이용하는 경우는, 가열 온도 550℃ 이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열 장치를 이용하는 경우, 가열 온도 200℃ 이상 650℃ 이하, 처리 시간 2시간 이상 4시간 이내로 할 수 있다.
또한, 상기 가열 처리는, 마이크로파 등의 고주파에 의한 유전 가열을 이용하여 행하여도 좋다. 유전 가열에 의한 가열 처리는, 고주파 발생 장치에서 생성된 주파수 300 MHz 내지 3 THz의 고주파를 반도체 기판(100)에 조사함으로써 행할 수 있다. 구체적으로는, 예를 들면, 2.45 GHz의 마이크로파를 900 W, 14분간 조사함으로써, 취화층에 있어서 미소 보이드를 팽창시켜, 인접하는 미소 보이드들을 결합시키고, 최종적으로 반도체 기판(100)을 분리시킬 수 있다.
또한, 분리 후의 반도체 기판(121)의 분리면(129)도, 반도체막(124) 위의 분리면(133)과 마찬가지로, 반도체 기판(100)의 분리 전에는 취화층(104)의 일부였으므로 많은 수소를 포함하고, 반도체 기판(100)의 분리에 의해 결정 결함이 형성되어 있다.
또한, 반도체 기판(100)의 주변부는, 반도체 기판(100) 이송시의 흠집, 면취부, 및 E. R. O. 영역 등에 의해, 베이스 기판(120)과 접합되어 있지 않은 경우가 많다. 그 상태에서 반도체 기판(100)으로부터 반도체막(124)을 분리시키면, 베이스 기판(120)과 접합되어 있지 않은 반도체 기판(100)의 주변부가 반도체 기판(100)에 잔존하고, 분리 후의 반도체 기판(121)의 주변부에 볼록부(126)가 형성된다. 볼록부(126)는 잔존하는 취화층(127), 반도체층(125), 절연막(123)에 의해 구성되어 있다. 베이스 기판(120)에는 반도체 기판(100)보다 사이즈가 작은 반도체막(124)이 부착된다.
또한, 본 실시형태에 나타내는 공정 C까지의 공정을 실시형태 1 또는 실시형태 2에 이용하여, 분리 후의 반도체 기판(121)을 형성해도 좋다.
다음에, 분리면(133)을 제거하고, 베이스 기판(120)에 부착된 반도체막(124)의 표면을 평탄화하고, 결정성을 회복하는 공정에 대하여 설명한다. 이하의 공정은 도 6에 있어서의 공정 D(SOI 기판 마무리 공정)에 해당한다.
베이스 기판(120)에 밀착된 반도체막(124) 위의 분리면(133)은 취화층(104)의 형성 및 취화층(104)에 있어서의 반도체 기판(100)의 분리에 의해, 결정 결함이 형성되고, 평탄성이 손상되어 있다. 따라서, 도 4(C)에 나타낸 바와 같이, 분리면(133)을 연마에 의해 제거하고, 반도체막(124)의 표면을 평탄화해도 좋다(도 6의 공정 D－1에 대응). 평탄화는 반드시 필수는 아니지만, 평탄화를 행함으로써, 반도체막과 후에 형성되는 게이트 절연막의 계면의 특성을 향상시킬 수 있다. 구체적으로 연마는, 화학적 기계적 연마법(CMP법) 또는 액체 제트 연마 등에 의해 행할 수 있다. 여기서, 분리면(133)을 제거할 때에, 반도체막(124)도 연마되어 반도체막(124)이 박막화되는 일도 있다.
또한, 분리면(133)을 에칭에 의해 제거하고, 반도체막(124)을 평탄화할 수도 있다. 에칭에는, 예를 들면 반응성 이온 에칭(RIE：Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 이용하면 좋다. 또한, 상기 연마와 상기 에칭의 양쪽 모두를 이용하여, 분리면(133)을 제거하고, 반도체막(124)의 표면을 평탄화해도 좋다.
또한, 상기 연마 및 상기 에칭에 의해, 반도체막(124)의 표면의 평탄화뿐만 아니라, 후에 형성되는 반도체 소자에 있어서 최적이 되는 막두께까지 반도체막(124)을 박막화할 수도 있다.
또한, 결정 결함의 저감 및 평탄성 향상을 위해, 분리면(133) 및 반도체막(124)에 레이저광을 조사해도 좋다(도 6의 공정 D－2에 대응).
또한, 레이저광을 조사하기 전에 드라이 에칭에 의해 분리면(133)을 제거하고, 반도체막(124)의 표면을 평탄화하고 있는 경우, 드라이 에칭에 의해 반도체막(124)의 표면 부근에서 결정 결함 등의 손상이 생기는 일이 있다. 그러나, 상기 레이저광의 조사에 의해, 드라이 에칭에 의해 생기는 손상도 보수하는 것이 가능하다.
이 레이저광의 조사 공정에서는, 베이스 기판(120)의 온도 상승이 억제되기 때문에, 내열성이 낮은 기판을 베이스 기판(120)으로서 이용하는 것이 가능하게 된다. 레이저광의 조사에 의해, 분리면(133)을 완전 용융하고, 반도체막(124)은 부분 용융시키는 것이 바람직하다. 반도체막(124)을 완전 용융시키면, 액상이 된 반도체막(124)에서의 무질서한 핵발생에 의해 반도체막(124)이 재결정화하게 되어, 반도체막(124)의 결정성이 저하되기 때문이다. 반도체막(124)을 부분 용융시킴으로써, 반도체막(124)에서는, 용융되어 있지 않은 고상 부분으로부터 결정 성장이 진행하는 소위 세로 성장이 일어난다. 세로 성장에 의한 재결정화에 의해, 반도체막(124)의 결정 결함이 감소되어 결정성이 회복된다. 또한, 반도체막(124)이 완전 용융 상태라는 것은, 반도체막(124)이 절연막(122)과의 계면까지 용융되어 액체 상태가 되어 있는 것을 말한다. 한편, 반도체막(124)이 부분 용융 상태라는 것은, 상층이 용융되어 액상(液相)이며, 하층이 고상(固相)인 상태를 말한다.
다음에, 레이저광을 조사한 후에, 반도체막(124)의 표면을 에칭해도 좋다. 레이저광의 조사 후에 반도체막(124)의 표면을 에칭하는 경우는, 반드시 레이저광의 조사를 행하기 전에 반도체막(124) 위의 분리면(133)을 에칭할 필요는 없다. 또한, 레이저광의 조사를 행하기 전에 반도체막(124) 위의 분리면(133)을 에칭한 경우는, 반드시 레이저광의 조사 후에 반도체막(124)의 표면을 에칭할 필요는 없다. 또한, 레이저광의 조사전과 조사 후의 양쪽 모두의 타이밍에 에칭을 행하여도 좋다.
상기 에칭에 의해, 반도체막(124)의 표면을 평탄화할 뿐만 아니라, 후에 형성되는 반도체 소자에 있어 최적이 되는 막두께까지 반도체막(124)을 박막화할 수 있다.
레이저광을 조사한 후, 반도체막(124)에 가열 처리를 행하는 것이 바람직하다(도 6의 공정 D－3에 대응). 이 가열 처리에 의해, 레이저광의 조사로 회복되지 않았던 반도체막(124)의 결함을 소멸시켜, 반도체막(124)의 변형을 완화시킬 수 있다. 이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치를 이용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 이용할 수 있다. 이상에 의해, 제작된 SOI 기판을 도 4(C)에 나타낸다.
본 실시형태는, 반도체 기판(100) 및 베이스 기판(120)에 내열 온도가 높은 실리콘 웨이퍼를 이용하므로, 1000℃ 이상의(대표적으로는 1000℃?1300℃) 가열 처리를 행할 수 있다. 취화층을 형성하기 위해 행하는 이온 주입 공정에 있어서, 반도체 기판(100)의 반도체층은 주입되는 이온에 의해 대미지를 받게 되지만, 상기 반도체 기판(100) 및 베이스 기판(120)과의 접합 강도를 높이는 열처리에 있어서, 이온 주입 공정에 의한 단결정 반도체층에의 대미지의 회복도 행하고 있다. 또한, 베이스 기판(120) 위의 단결정 반도체층에 고온의 가열 처리를 행함으로써 표면의 결정성이나 평탄성의 향상을 행할 수 있다.
이와 같이 제작된 SOI 기판을 이용하여 반도체 장치를 제작하는 예를 도 7을 이용하여 설명한다. 이하의 공정은, 도 6에 있어서의 공정 F(디바이스 공정)에 해당한다.
도 7은, n 채널형 박막 트랜지스터인 트랜지스터(280), 및 p 채널형 박막 트랜지스터인 트랜지스터(281)를 가지는 반도체 장치의 예이다. 복수의 박막 트랜지스터(TFT)를 조합시킴으로써, 각종의 반도체 장치를 형성할 수 있다.
SOI 기판으로서 본 실시형태에 나타낸 방법으로 제작한 SOI 기판을 이용할 수 있다. 트랜지스터(280), 트랜지스터(281)는, 절연막(122)을 통하여 베이스 기판(120) 위에 형성되어 있다.
이하, 도 7에 나타낸 반도체 장치의 제작 방법을 설명한다.
상기 실시형태에 나타낸 바와 같이, 절연막(122)을 통하여 베이스 기판(120) 위에 반도체막이 형성된 SOI 기판을 제작한다.
반도체막 및 절연막(122)을 일부 에칭하고, 소자 분리층(283)을 형성하고, 반도체막을 소자 분리층(283)에 의해 소자 분리하고, 도 7에 나타낸 바와 같이 소자 영역(251), 소자 영역(252)을 형성한다. 소자 영역(251)은 n 채널형의 TFT를 구성하고, 소자 영역(252)은 p 채널형의 TFT를 구성한다. 소자 분리층(283)은 예를 들면 산화실리콘막을 이용하면 좋다.
소자 영역(251), 소자 영역(252) 위에 절연막(254)을 형성한다. 다음에, 절연막(254)을 통하여 소자 영역(251) 위에 게이트 전극(255)을 형성하고, 소자 영역(252) 위에 게이트 전극(256)을 형성한다.
또한, 반도체막의 에칭을 행하기 전에, TFT의 스레시홀드 전압을 제어하기 위해, 붕소, 알루미늄, 갈륨 등의 억셉터가 되는 불순물 원소, 또는 인, 비소 등의 도너가 되는 불순물 원소를 SOI 기판의 반도체막에 첨가하는 것이 바람직하다. 예를 들면, n 채널형 TFT가 형성되는 영역에 억셉터가 되는 불순물 원소를 첨가하고, p 채널형 TFT가 형성되는 영역에 도너가 되는 불순물 원소를 첨가한다.
다음에, 소자 영역(251)에 n형의 저농도 불순물 영역(257)을 형성하고, 소자 영역(252)에 p형의 고농도 불순물 영역(259)을 형성한다. 구체적으로는, 먼저, 소자 영역(251)에 n형의 저농도 불순물 영역(257)을 형성한다. 이 때문에, p 채널형 TFT가 되는 소자 영역(252)을 레지스트로 마스크하고, 불순물 원소를 소자 영역(251)에 첨가한다. 불순물 원소로서 인 또는 비소를 첨가하면 좋다. 이온 도핑법 또는 이온 주입법에 의해 불순물 원소를 첨가함으로써, 게이트 전극(255)이 마스크가 되고, 소자 영역(251)에 자기 정합적으로 n형의 저농도 불순물 영역(257)이 형성된다. 소자 영역(251)의 게이트 전극(255)과 중첩되는 영역은 채널 형성 영역(258)이 된다.
다음에, 소자 영역(252)을 덮는 마스크를 제거한 후, n 채널형 TFT가 되는 소자 영역(251)을 레지스트 마스크로 덮는다. 다음에, 이온 도핑법 또는 이온 주입법에 의해 불순물 원소를 소자 영역(252)에 첨가한다. 불순물 원소로서, 붕소, 알루미늄, 갈륨 등을 첨가할 수 있다. 불순물 원소의 첨가 공정에서는, 게이트 전극(256)이 마스크로서 기능하고, 소자 영역(252)에 p형의 고농도 불순물 영역(259)이 자기 정합적으로 형성된다. 고농도 불순물 영역(259)은 소스 영역 또는 드레인 영역으로서 기능한다. 소자 영역(252)의 게이트 전극(256)과 중첩되는 영역은 채널 형성 영역(260)이 된다. 여기에서는, n형의 저농도 불순물 영역(257)을 형성한 후, p형의 고농도 불순물 영역(259)을 형성하는 방법을 설명했지만, 먼저 p형의 고농도 불순물 영역(259)을 형성할 수도 있다.
다음에, 소자 영역(251)을 덮는 레지스트를 제거한 후, 플라즈마 CVD법 등에 의해 질화실리콘 등의 질소 화합물이나 산화실리콘 등의 산화물로 이루어지는 단층 구조 또는 적층 구조의 절연막을 형성한다. 이 절연막을 수직 방향의 이방성 에칭함으로써, 게이트 전극(255), 게이트 전극(256)의 측면에 접하는 사이드 월 절연막(261), 사이드 월 절연막(262)을 형성한다. 이 이방성 에칭에 의해, 절연막(254)도 에칭된다.
다음에, 소자 영역(252)을 레지스트로 덮어, 소자 영역(251)에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역을 형성하기 위해, 이온 주입법 또는 이온 도핑법에 의해, 소자 영역(251)에 고도즈량으로 불순물 원소를 첨가한다. 게이트 전극(255) 및 사이드 월 절연막(261)이 마스크가 되어, n형의 고농도 불순물 영역(267)이 형성된다. 다음에, 불순물 원소의 활성화를 위한 가열 처리를 행한다.
활성화의 가열 처리 후, 수소를 포함한 절연막(268)을 형성한다. 절연막(268)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에 의한 가열 처리를 행하고, 절연막(268) 중에 포함되는 수소를 소자 영역(251), 소자 영역(252) 중으로 확산시킨다. 절연막(268)은 프로세스 온도가 350℃ 이하의 플라즈마 CVD법에 의해 질화실리콘 또는 질화산화실리콘을 퇴적함으로써 형성할 수 있다. 소자 영역(251), 소자 영역(252)에 수소를 공급함으로써, 소자 영역(251), 소자 영역(252) 중 및 절연막(254)과의 계면에서의 포획 중심이 되는 결함을 효과적으로 보상할 수 있다.
그 후, 층간 절연막(269)을 형성한다. 층간 절연막(269)은 산화실리콘막, BPSG(Boron Phosphorus Silicon Glass)막 등의 무기 재료로 이루어지는 절연막, 또는, 폴리이미드, 아크릴 등의 유기 수지막으로부터 선택된 단층 구조의 막, 적층 구조의 막으로 형성할 수 있다. 층간 절연막(269)에 컨택트홀을 형성한 후, 배선(270)을 형성한다. 배선(270)의 형성에는, 예를 들면, 알루미늄막 또는 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막으로 끼운 3층 구조의 도전막으로 형성할 수 있다. 배리어 메탈막은, 몰리브덴, 크롬, 티탄 등의 금속막으로 형성할 수 있다.
이상의 공정에 의해, n 채널형 TFT와 p 채널형 TFT를 가지는 반도체 장치를 제작할 수 있다. 본 실시형태의 반도체 장치에 이용하는 SOI 기판의 제작 과정에서, 분리 후의 반도체 기판의 재생 처리 공정을 행하고, 1장의 반도체 기판으로부터 복수장의 반도체막을 형성하고 있으므로, 제조 비용의 저감 및 생산성의 향상을 도모할 수 있다.
도 7을 참조하여 반도체 장치 및 그 제작 방법을 설명했지만, TFT 외에, 용량, 저항 등 TFT와 함께 각종 반도체 소자를 형성함으로써, 고부가가치의 반도체 장치를 제작할 수 있다.
또한, 본 실시형태에 나타낸 SOI 기판은 마이크로 프로세서, 화상 처리 회로 등의 집적회로나, 질문기와 데이터의 송수신을 비접촉으로 할 수 있는 RF 태그, 반도체 표시 장치 등, 각종 반도체 장치의 제작에 이용할 수 있다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광소자(OLED)로 대표되는 발광소자를 각 화소에 구비한 발광 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 이용한 회로 소자를 구동 회로에 가지고 있는 그 외의 반도체 표시 장치가 그 범주에 포함된다.
다음에, 분리 후의 반도체 기판(121)에 재생 처리를 실시하고, 재생 반도체 기판으로서 반복하여 이용하는 공정에 대하여 설명한다. 이하의 공정은, 도 6의 공정 E(본드 기판 재생 처리 공정)에 해당한다.
먼저, 도 5(A)에 나타낸 분리 후의 반도체 기판(121)을 취출한다. 분리 후의 반도체 기판(121)의 주변부에는 볼록부(126)가 형성되어 있다. 볼록부(126)는 반도체 기판측으로부터 순차로 잔존하는 취화층(127), 반도체층(125), 절연막(123)에 의해 구성되어 있다. 반도체층(125) 및 취화층(127)은 상술한 이온 주입에 의해 결정 결함이 많이 형성되어 있다. 또한, 분리 후의 반도체 기판(121)의 분리면(129)에도 결정 결함이 형성되어, 평탄성이 손상된다.
다음에, 도 5(B)에 나타낸 바와 같이, 제 1 에칭 처리를 행하여, 분리 후의 반도체 기판(121)의 절연막(123)을 제거한다(도 6의 공정 E－1에 대응). 본 실시형태에서는, 제 1 에칭 처리로서, 웨트 에칭 처리를 행하는 예를 나타내었지만, 절연막(123)을 제거할 수 있으면 좋고, 드라이 에칭 처리를 행하여도 좋다. 절연막(123)은 불산을 포함하는 용액을 에천트로서 웨트 에칭 처리를 행함으로써 제거할 수 있다. 불산을 포함하는 용액으로서는, 불산과 불화암모늄과 계면활성제를 포함하는 혼합 용액(예를 들면, 스텔라 케미파사 제조, 상품명：LAL500)을 이용하는 것이 바람직하다. 이 제 1 에칭 처리는, 120초?1200초 행하는 것이 바람직하고, 예를 들면 600초 정도 행하는 것이 바람직하다. 또한, 웨트 에칭은 분리 후의 반도체 기판(121)을 처리조 내의 용액에 침지하는 것에 의해 행해지므로, 복수의 분리 후의 반도체 기판(121)을 일괄 처리하는 것이 가능하다. 절연막(123)을 웨트 에칭으로 제거함으로써, 다음의 공정에서 행하는 제 2 에칭 처리에 의해 분리 후의 반도체 기판(121)의 제거부를 저감하고, 웨트 에칭 시간을 짧게 할 수 있다. 또한, 웨트 에칭 처리는, 복수의 분리 후의 반도체 기판(121)을 일괄 처리하는 배치식의 처리로 용이하게 행할 수 있으므로 재생 처리의 효율화를 도모할 수 있다.
다음에, 도 5(C)에 나타낸 바와 같이, 제 2 에칭 처리를 행하여, 분리 후의 반도체 기판(121)의 볼록부(126)를 형성하는 반도체층(125) 및 취화층(127)을 선택적으로 제거하고, 재생 반도체 기판(132)을 형성한다(도 6의 공정 E－2에 대응). 또한, 이 때, 동시에 분리면(129)의 제거도 행해진다. 반도체층(125) 및 취화층(127)은 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화와 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 에천트로서 웨트 에칭 처리를 행함으로써 제거할 수 있다. 이 웨트 에칭 처리는, 1분?10분 정도 행하는 것이 바람직하고, 예를 들면, 2?4분 정도 행하는 것이 바람직하다. 또한, 액체의 온도는 10℃?30℃ 정도로 하는 것이 바람직하고, 예를 들면, 실온으로 하는 것이 바람직하다.
여기서, 반도체를 산화하는 산화제로서 기능하는 물질로서는 질산이 바람직하다. 또한, 반도체의 산화물을 용해하는 물질로서는 불산이 바람직하다. 또한, 반도체의 산화와 반도체의 산화물의 용해의 감속제로서 기능하는 물질로서는 초산이 바람직하다. 구체적으로는, 70 중량% 질산의 체적은 97.7 중량% 초산의 체적의 0.01배보다 크고, 1배 미만으로 하고, 또한 50 중량% 불산의 체적의 0.1배보다 크고, 100배 미만으로 하고, 50 중량% 불산의 체적은, 97.7 중량% 초산의 체적의 0.01배보다 크고, 0.3배 미만으로 함으로써 얻어지는 조성을 가지는 혼합 용액을 에천트로서 이용하는 것이 바람직하다. 보다 바람직하게는, 70 중량% 질산의 체적은 97.7 중량% 초산의 체적의 0.2배 이상, 0.5배 이하로 하고, 또한 50 중량% 불산의 체적의 1배 이상, 10배 이하로 하고, 50 중량% 불산의 체적은 97.7 중량% 초산의 체적의 0.1배 이상, 0.2배 이하로 함으로써 얻어지는 조성을 가지는 혼합 용액을 에천트로서 이용한다. 예를 들면, 50 중량% 불산과 70 중량% 질산과 97.7 중량% 초산의 체적비를 1：3：10, 1：2：10, 1.5：3：10, 2：2：10, 1：10：20, 또는 1：1：10으로 하는 것이 바람직하다.
여기서, 볼록부(126)를 형성하는 반도체층(125) 및 취화층(127)은 수소 이온의 주입에 의한 결정 결함이나 미소 보이드를 많이 가지기 때문에, 제 2 에칭 처리의 에천트인 혼합 용액을 용이하게 침투시킬 수 있다. 이것에 의해, 반도체층(125)의 표면으로부터 뿐만 아니라, 반도체층(125) 및 취화층(127)의 내부로부터도 웨트 에칭을 행할 수 있다. 여기서, 웨트 에칭은 반도체층(125) 및 취화층(127)에 있어서, 기판 평면에 수직인 방향으로 깊은 세로 구멍을 형성하도록 진행하고, 그 세로 구멍을 확대하도록 행해지는 일이 많다. 따라서, 반도체층(125) 및 취화층(127)은 분리 후의 반도체 기판(121)의 볼록부(126)가 형성되어 있지 않은 부분보다 큰 에칭 레이트로 웨트 에칭이 행해진다.
즉, 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화와 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 에천트로서 웨트 에칭 처리를 행하는 것에 의해, 반도체층(125) 및 취화층(127)을 선택적으로 제거할 수 있다. 이 때, 반도체층(125) 및 취화층(127)에는 이온 조사에 의해 결정 결함이 존재하기 때문에 신속하게 에칭된다. 또한, 분리면(129)도 결정 결함을 가지기 때문에 신속하게 에칭된다. 그러나, 분리면(129), 반도체층(125), 및 취화층(127)이 제거되면 이들의 아래의 결정 결함의 함유량이 적은 반도체층의 표면이 노출되므로, 에칭 레이트가 떨어진다. 따라서, 볼록부(126)가 거의 선택적으로 에칭되게 된다. 분리 후의 반도체 기판(121)의 볼록부(126) 이외의 부분에 있어서의 반도체 기판의 두께의 저감을 억제할 수 있으므로, 재생 반도체 기판(132)의 제거부를 삭감하고, 1장의 반도체 기판을 재생 사용할 수 있는 횟수를 늘릴 수 있다. 또한, 웨트 에칭 처리는 복수의 분리 후의 반도체 기판(121)을 일괄 처리하는 배치식의 처리로 용이하게 행할 수 있으므로 재생 처리의 효율화를 도모할 수 있다. 또한, 제 2 에칭 처리는 비교적 단시간에 행할 수 있으므로, 재생 처리의 효율화를 도모할 수 있다.
또한, 웨트 에칭 처리는 복수의 분리 후의 반도체 기판(121)을 일괄 처리 하는 배치식의 처리로 용이하게 행할 수 있으므로 재생 처리의 효율화를 도모할 수 있다. 또한, 제 2 에칭 처리는 비교적 단시간에 행할 수 있으므로, 재생 처리의 효율화를 도모할 수 있다.
여기서, 분리 후의 반도체 기판의 평탄성이 충분하지 않은 경우는, 분리 후의 반도체 기판에 연마를 더 행하는 것에 의해, 재생 반도체 기판(132)의 평탄성을 향상할 수 있다(도 6의 공정 E－3에 대응). 또한, 제 2 에칭 처리에 의해 분리면(129)을 충분히 제거할 수 없었던 경우에도, 연마에 의해 잔존하는 분리면(129)을 제거하는 것이 바람직하다.
분리 후의 반도체 기판(121)의 연마 방법으로서는, 화학적 기계적 연마법(CMP법)을 이용하는 것이 바람직하다. 여기서, CMP법이란, 피가공물의 표면을 기준으로 하고, 그에 따라 표면을 화학?기계적인 복합 작용에 의해, 평탄화하는 방법이다. 일반적으로 연마 스테이지의 위에 연마포를 부착하여, 피가공물과 연마포와의 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜, 슬러리와 피가공물 표면과의 사이에서의 화학 반응과 연마포와 피가공물과의 기계적 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
CMP법을 이용한 연마는 1회 행하여도 좋고, 다수회 행하여도 좋다. 다수회로 나누어 연마를 행하는 경우는, 높은 연마 레이트의 일차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 일차 연마로서는, 연마포는 폴리우레탄 연마포를 이용하는 것이 바람직하고, 슬러리의 입경은 120 nm?180 nm로 하는 것이 바람직하고, 예를 들면, 150 nm 정도로 하는 것이 바람직하다. 마무리 연마로서는, 연마포는 스웨드지의 연마포를 이용하는 것이 바람직하고, 슬러리의 입경은 45 nm?75 nm로 하는 것이 바람직하고, 예를 들면, 60 nm 정도로 하는 것이 바람직하다. 이와 같이 분리 후의 반도체 기판에 연마를 행하는 것에 의해, 평균 표면 조도 0.2 nm?0.5 nm 정도로 평탄화 및 경면화 된 재생 반도체 기판(132)을 형성할 수 있다. 또한, 이와 같이 연마 레이트가 다른 연마를 조합하는 것에 의해, 단시간에 분리 후의 반도체 기판의 평탄화 및 경면화를 행할 수 있다.
이와 같이, 제 1 에칭 처리 및 제 2 에칭 처리에 의해 분리 후의 반도체 기판(121)의 반도체층(125) 및 취화층(127)을 제거한 후, CMP법을 이용한 연마를 행하는 것에 의해, 평탄성이 더욱 높은 재생 반도체 기판(132)을 얻을 수 있다.
이상의 공정에 의해, 분리 후의 반도체 기판은 재생 반도체 기판(132)으로 재생된다. 얻어진 재생 반도체 기판(132)은 공정 A에 있어서 반도체 기판(100)으로서 재차 이용한다.
본 실시형태에 나타낸 바와 같이, 반도체 기판의 재생 처리 공정에 의해 반도체 기판을 반복하여 이용함으로써, SOI 기판 제작의 비용 저감을 도모할 수 있다. 특히, 제 1 에칭 처리로 절연막을 제거한 후, 반도체 기판의 반도체를 산화하는 산화제로서 기능하는 물질과, 반도체의 산화물을 용해하는 물질과, 반도체의 산화 및 반도체의 산화물의 용해의 감속제로서 기능하는 물질을 포함하는 혼합 용액을 이용하여 제 2 에칭 처리를 행하는 것에 의해, 분리 후의 반도체 기판의 주변부에 잔존하는 취화층 및 반도체층을 선택적으로 제거할 수 있으므로, 분리 후의 반도체 기판의 제거부를 삭감하고, 1장의 반도체 기판을 재생 사용할 수 있는 횟수를 늘릴 수 있다.
또한, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성을 적절히 조합하여 이용할 수 있는 것으로 한다.
100：반도체 기판
104：취화층
120：베이스 기판
121：분리 후의 반도체 기판
122：절연막
123：절연막
124：반도체막
125：반도체층
126：볼록부
127：취화층
129：분리면
130：분리 후의 반도체 기판
132：재생 반도체 기판
133：분리면
251：소자 영역
252：소자 영역
254：절연막
255：게이트 전극
256：게이트 전극
257：저농도 불순물 영역
258：채널 형성 영역
259：고농도 불순물 영역
260：채널 형성 영역
261：사이드 월 절연막
262：사이드 월 절연막
267：고농도 불순물 영역
268：절연막
269：층간 절연막
270：배선
280：트랜지스터
281：트랜지스터
283：소자 분리층

Claims (19)

  1. 수소 이온 주입 박리법을 이용하여 반도체 기판에 H＋ 이온을 이온 주입하여 취화층을 형성하고; 절연막은 상기 반도체 기판의 주연 상에 구비되고,
    상기 절연막을 사이에 두고 베이스 기판에 상기 반도체 기판을 부착하고;
    상기 반도체 기판으로부터 반도체막을 박리하고; 상기 박리 후, 상기 반도체 기판은 상기 취화층의 일부와, 상기 취화층 위의 반도체층을 가지고,
    상기 절연막을 제 1 에칭 처리에 의해 제거하고;
    불산, 질산, 초산을 포함하는 혼합 용액을 사용하여 제 2 에칭 처리에 의해 상기 취화층과 상기 반도체층을 제거하는 공정을 가진, 반도체 기판 재생 처리 방법.
  2. 제 1 항에 있어서,
    상기 혼합 용액은, 70 중량% 질산의 체적은, 97.7 중량% 초산의 체적의 0.2배 이상, 0.5배 이하로 하고, 50 중량% 불산의 체적의 1배 이상, 10배 이하로 하고, 50 중량% 불산의 체적은 97.7 중량% 초산의 체적의 0.1배 이상, 0.2배 이하로 함으로써 얻어지는 화합물을 가진, 반도체 기판 재생 처리 방법.
  3. 제 1 항에 있어서,
    상기 제 2 에칭 처리는 상기 혼합 용액이 상기 반도체층과 상기 취화층을 관통하도록 행해지는, 반도체 기판 재생 처리 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 표면은 상기 제 2 에칭 처리 후에 연마하는, 반도체 기판 재생 처리 방법.
  5. 제 1 항에 있어서,
    상기 제 1 에칭 처리는 불산, 불화암모늄과 계면활성제를 함유하는 용액을 사용하여 행해지는, 반도체 기판 재생 처리 방법.
  6. 제 1 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 1：3：10으로 하는, 반도체 기판 재생 처리 방법.
  7. 제 1 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 1.5：3：10으로 하는, 반도체 기판 재생 처리 방법.
  8. 제 1 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 2：2：10으로 하는, 반도체 기판 재생 처리 방법.
  9. 제 1 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 1：10：20으로 하는, 반도체 기판 재생 처리 방법.
  10. 제 1 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 1：1：10으로 하는, 반도체 기판 재생 처리 방법.
  11. 반도체 기판 위에 절연막을 형성하고;
    수소 이온 주입 박리법을 이용하여 상기 반도체 기판의 표면에 H＋ 이온을 이온 주입하여 취화층을 형성하고;
    상기 절연막을 사이에 두고 베이스 기판에 상기 반도체 기판을 부착하고;
    상기 반도체 기판으로부터 반도체막을 박리하고; 상기 박리 후, 상기 반도체 기판은 상기 취화층의 일부와, 상기 취화층 위의 반도체층을 가지고,
    제 1 에칭 처리에 의해 상기 절연막을 제거하고;
    불산, 질산, 초산을 포함하는 혼합 용액을 사용하여 제 2 에칭 처리에 의해 상기 취화층의 일부와 상기 반도체층을 제거하는 공정을 가진, 기판 제조 방법.
  12. 제 11 항에 있어서,
    상기 혼합 용액은, 70 중량% 질산의 체적은, 97.7 중량% 초산의 체적의 0.2배 이상, 0.5배 이하로 하고, 50 중량% 불산의 체적의 1배 이상, 10배 이하로 하고, 50 중량% 불산의 체적은 97.7 중량% 초산의 체적의 0.1배 이상, 0.2배 이하로 함으로써 얻어지는 화합물을 가진, 기판 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 2 에칭 처리는 상기 혼합 용액이 상기 반도체층과 상기 취화층을 관통하도록 행해지는, 기판 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 1 에칭 처리는 불산, 불화암모늄과 계면활성제를 함유하는 용액을 사용하여 행해지는, 기판 제조 방법.
  15. 제 11 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 1：3：10으로 하는, 기판 제조 방법.
  16. 제 11 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 1.5：3：10으로 하는, 기판 제조 방법.
  17. 제 11 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 2：2：10으로 하는, 기판 제조 방법.
  18. 제 11 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 1：10：20으로 하는, 기판 제조 방법.
  19. 제 11 항에 있어서,
    상기 불산과, 상기 질산과, 상기 초산의 체적비를 1：1：10으로 하는, 기판 제조 방법.
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